TWI611535B - 半導體裝置 - Google Patents

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TWI611535B
TWI611535B TW103107631A TW103107631A TWI611535B TW I611535 B TWI611535 B TW I611535B TW 103107631 A TW103107631 A TW 103107631A TW 103107631 A TW103107631 A TW 103107631A TW I611535 B TWI611535 B TW I611535B
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TW
Taiwan
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terminal
exposed
substrate
semiconductor device
base material
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TW103107631A
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TW201445690A (zh
Inventor
Kenji Oyachi
Tamaki Wada
Yuichi Morinaga
Original Assignee
Renesas Electronics Corp
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Publication date
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48499—Material of the auxiliary connecting means
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/485—Material
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824—Aluminium (Al) as principal constituent
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
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Abstract

本發明的課題是在於使半導體裝置的可靠度提升。
其解決手段是半導體裝置(PKG)具有：絕緣性的基材(BS)，其係具有貫通孔(SH)；端子(TE)，其係形成於基材(BS)的下面(BSb)；及半導體晶片(CP)，其係面朝上(Face Up)搭載於基材的上面(BSa)上。
更具有：接線(BW)等的導電性構件，其係電性連接從基材(BS)的貫通孔(SH)露出的端子(TE)的露出面(EX)及半導體晶片(CP)的焊墊(PD)；及密封體(MR)，其係密封該導電性構件，基材(BS)的貫通孔(SH)的內部，及半導體晶片(CP)。
從基材(BS)的貫通孔(SH)露出的端子(TE)的露出面(EX)是在接合接線(BW)等的導電性構件的接合部以外的領域設有固定手段(anchor)。

Description

半導體裝置
本發明是有關半導體裝置，例如，可適用在含半導體晶片的半導體裝置者。
有藉由在卡本體裝入半導體裝置來取得可與外部資料通訊的IC卡之技術。
在日本特開2011-210936號公報(專利文獻1)中記載關於裝入IC卡的半導體裝置的技術。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2011-210936號公報
例如像上述專利文獻1那樣，在由帶所構成的基材上搭載半導體晶片的半導體裝置，所謂COT(Chip On Tape)封裝中，經由形成於基材的貫通孔來將導電性構件(在上 述專利文獻1是接線)連接至形成於基材的背面的端子的表面(從基材的貫通孔露出的面)，再以樹脂(密封體)來密封半導體晶片及導電性構件。
但，由於端子的表面與樹脂的密著性低，因此一旦大的負荷(應力，損傷)施加於端子的表面的導電性構件的接合部(接合領域)，則在此接合部中電氣特性會變化(也會有至斷線的情況)。
其他的課題及新穎的特徵是可由本說明書的記述及附圖明確得知。
若根據一實施形態，則半導體裝置是具有：具有貫通孔的絕緣性的基材，及形成於前述基材的一方的主面的外部端子，及以面朝上來搭載於前述基材的另一方的主面上的半導體晶片。半導體裝置是具有電性連接從前述外部端子之中的前述基材的前述貫通孔露出的露出面及前述半導體晶片的前述焊墊之導電性構件，具有密封前述導電性構件，前述基材的前述貫通孔的內部，及前述半導體晶片之密封體。前述露出面之中，接合前述導電性構件的接合部以外的領域設有固定手段。
又，若根據一實施形態，則半導體裝置是具有：具有貫通孔的絕緣性的基材，及形成於前述基材的一方的主面的外部端子，及以面朝上來搭載於前述基材的另一方的主面上的半導體晶片。半導體裝置是具有電性連接從前述外 部端子之中的前述基材的前述貫通孔露出的露出面及前述半導體晶片的前述焊墊之導電性構件，具有密封前述導電性構件，前述基材的前述貫通孔的內部，及前述半導體晶片之密封體。前述露出面是具有：第1領域，及比前述第1領域更表面粗度大的第2領域，前述導電性構件是被接合於前述第1領域。
若根據一實施形態，則可使半導體裝置的可靠度提升。
1‧‧‧IC卡
2‧‧‧卡本體
2a‧‧‧表面
2b‧‧‧背面
3，3a，3b‧‧‧凹部(低窪部)
3c，3d‧‧‧底面
3e，3f‧‧‧側壁
4‧‧‧黏結材(黏結層，黏結薄片)
4a‧‧‧黏結用薄膜(黏結用帶，黏結薄片)
5，5a‧‧‧中空空間
10‧‧‧基板
10a‧‧‧上面(晶片搭載面)
10b‧‧‧下面(端子面，端子形成面)
11‧‧‧基材(基材層，基板，基礎薄膜，帶基材)
11a，11b‧‧‧主面
12‧‧‧黏結材層
13‧‧‧銅箔(銅層)
13a，13b‧‧‧主面
14‧‧‧光阻劑層(光阻劑膜)
15，15a‧‧‧遮罩
16，17，17c‧‧‧電鍍膜
17a‧‧‧鎳電鍍膜
17b‧‧‧金電鍍膜
18‧‧‧銅箔
19‧‧‧光阻劑層(光阻劑膜)
20a‧‧‧裝置領域
20b‧‧‧框部(架部)
20c‧‧‧輸送孔(餽送孔，貫通孔)
25‧‧‧毛細管
25a‧‧‧鉗位器
26‧‧‧接線
26a‧‧‧球部(球狀的電極)
30‧‧‧成形金屬模
31‧‧‧上金屬模(金屬模)
31a‧‧‧下面(金屬模面)
31b‧‧‧模穴
32‧‧‧下金屬模(金屬模)
32a‧‧‧上面(金屬模面)
51‧‧‧領域
71，72‧‧‧領域
73‧‧‧遮罩層
81，81a‧‧‧凹部(低窪部)
91，91a‧‧‧金屬圖案
91b‧‧‧端子
BD‧‧‧接合面(面)
BL‧‧‧球部(球狀的電極)
BP‧‧‧柱形凸塊(凸塊電極)
BS‧‧‧基材(基材層，基礎薄膜，基板)
BSa‧‧‧上面(晶片搭載面)
BSb‧‧‧下面(端子面，端子形成面)
BW‧‧‧接線
CB‧‧‧基板
CBa‧‧‧上面
CBb‧‧‧下面
CL‧‧‧中心線
CLK‧‧‧時脈端子
CN1，CN2，CN3，CN4‧‧‧角落部
CP‧‧‧半導體晶片
CPa‧‧‧表面(主面)
CPb‧‧‧背面
CT‧‧‧中心
DB‧‧‧接合材(黏晶材，黏結材，黏結層)
EX‧‧‧露出面(露出部，表面，接合面)
GND‧‧‧基準電位端子
I/O‧‧‧資料端子
L1，L2‧‧‧距離
L3，L4‧‧‧尺寸
MR‧‧‧密封體(密封樹脂，密封部，密封樹脂部)
NC1，NC2，NC3‧‧‧預備端子
PD‧‧‧焊墊(接合焊墊，焊墊電極，電極焊墊，端子)
PD1‧‧‧電鍍膜
PKG‧‧‧半導體裝置
PV‧‧‧鈍化膜
RG1，RG2，RG3，RG4‧‧‧領域
RST‧‧‧重置端子
SB‧‧‧柱形凸塊(凸塊電極)
SD1，SD2，SD3，SD4‧‧‧邊
SE‧‧‧黏結層(黏結材層)
SH‧‧‧貫通孔(開口部，接合孔，連接用孔，通孔)
TE‧‧‧端子(電極，外部端子，金屬圖案)
TE1‧‧‧銅層
TE1a‧‧‧上面
TE1b‧‧‧下面
TE2，TE3‧‧‧電鍍層(電鍍膜)
TE21，TE31‧‧‧鎳層(鎳電鍍層)
TE22，TE32‧‧‧金層(金電鍍層)
TEa‧‧‧基材對向面(上面)
TEb‧‧‧端子面(下面)
TL1‧‧‧加熱工具(加熱用治具)
TL2‧‧‧工具(治具)
VCC‧‧‧電源電位端子
YG‧‧‧箭號
圖1是一實施形態的半導體裝置的平面圖。
圖2是一實施形態的半導體裝置的平面圖。
圖3是一實施形態的半導體裝置的平面透視圖。
圖4是一實施形態的半導體裝置的剖面圖。
圖5是一實施形態的半導體裝置的部分擴大剖面圖。
圖6是一實施形態的半導體裝置的部分擴大平面透視圖。
圖7是一實施形態的半導體裝置的部分擴大剖面圖。
圖8是一實施形態的IC卡的平面圖。
圖9是一實施形態的IC卡的平面圖。
圖10是一實施形態的IC卡的部分擴大剖面圖。
圖11是表示一實施形態的半導體裝置的製造工程的 製造製程流程圖。
圖12是表示一實施形態的半導體裝置(特別是基板)的製造工程的製造製程流程圖。
圖13是表示基板的製造工程的剖面圖。
圖14是表示基板的製造工程的剖面圖。
圖15是表示基板的製造工程的剖面圖。
圖16是表示基板的製造工程的剖面圖。
圖17是表示基板的製造工程的剖面圖。
圖18是表示基板的製造工程的剖面圖。
圖19是表示基板的製造工程的剖面圖。
圖20是表示基板的製造工程的剖面圖。
圖21是表示基板的製造工程的剖面圖。
圖22是表示基板的製造工程的剖面圖。
圖23是表示基板的製造工程的剖面圖。
圖24是表示基板的製造工程的剖面圖。
圖25是表示基板的製造工程的剖面圖。
圖26是表示基板的上面側的平面圖。
圖27是表示基板的下面側的平面圖。
圖28是擴大圖26的一部分的部分擴大平面圖。
圖29是圖28的A3-A3線的位置的剖面圖。
圖30是表示進行晶粒接合工程之後的基板的上面側的平面圖。
圖31是擴大圖30的一部分的部分擴大平面圖。
圖32是圖31的A3-A3線的位置的剖面圖。
圖33是表示進行打線接合工程之後的基板的上面側的平面圖。
圖34是擴大圖33的一部分的部分擴大平面圖。
圖35是圖34的A3-A3線的位置的剖面圖。
圖36是說明形成柱形凸塊的手法的說明圖。
圖37是說明形成柱形凸塊的手法的說明圖。
圖38是說明形成柱形凸塊的手法的說明圖。
圖39是說明逆接合的手法的說明圖。
圖40是說明逆接合的手法的說明圖。
圖41是表示進行樹脂密封工程之後的基板的上面側的平面圖。
圖42是擴大圖41的一部分的部分擴大平面圖。
圖43是圖42的A3-A3線的位置的剖面圖。
圖44是採用轉送模製方式的樹脂密封工程的說明圖。
圖45是表示IC卡的製造工程的剖面圖。
圖46是表示IC卡的製造工程的剖面圖。
圖47是表示IC卡的製造工程的剖面圖。
圖48是表示IC卡的製造工程的剖面圖。
圖49是模式性地表示形成於端子的露出面的柱形凸塊的剖面圖。
圖50是表示從基材的貫通孔露出的端子的露出面的平面圖。
圖51是第1變形例的半導體裝置的剖面圖。
圖52是第1變形例的半導體裝置的部分擴大剖面圖。
圖53是第2變形例的半導體裝置的部分擴大剖面圖。
圖54是其他的實施形態的半導體裝置的說明圖。
圖55是其他的實施形態的半導體裝置的說明圖。
圖56是表示基板的製造工程的剖面圖。
圖57是表示基板的製造工程的剖面圖。
圖58是表示基板的製造工程的剖面圖。
圖59是表示基板的製造工程的剖面圖。
圖60是表示基板的製造工程的剖面圖。
圖61是其他的實施形態的半導體裝置的說明圖。
圖62是其他的實施形態的半導體裝置的說明圖。
圖63是表示基板的製造工程的剖面圖。
圖64是表示基板的製造工程的剖面圖。
圖65是表示基板的製造工程的剖面圖。
圖66是表示基板的製造工程的剖面圖。
圖67是表示基板的製造工程的剖面圖。
圖68是表示基板的製造工程的剖面圖。
圖69是表示基板的製造工程的剖面圖。
圖70是表示基板的製造工程的剖面圖。
圖71是其他的實施形態的半導體裝置的平面透視圖。
圖72是表示基板的製造工程的剖面圖。
圖73是表示基板的製造工程的剖面圖。
圖74是表示基板的製造工程的剖面圖。
圖75是表示基板的製造工程的剖面圖。
圖76是表示基板的製造工程的剖面圖。
圖77是表示基板的製造工程的剖面圖。
圖78是表示基板的製造工程的剖面圖。
圖79是表示基板的製造工程的剖面圖。
圖80是表示基板的製造工程的剖面圖。
圖81是表示基板的製造工程的剖面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細，補充說明等的關係。
並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形 狀等者。此情形是有關上述數值及範圍也同樣。
以下，根據圖面來詳細說明本發明的實施形態。另外，在用以說明實施形態的全圖中，對於具有同一機能的構件附上同一符號，省略其重複的說明。並且，在以下的實施形態中，除了特別必要時以外，原則上不重複同一或同樣的部分的說明。
而且，在實施形態使用的圖面中，即使是剖面圖，為了容易看圖，也會有時省略剖面線。並且，即使是平面圖，為了容易看圖，也會有時附上剖面線。
(實施形態1) <有關半導體裝置的構造>
圖1~圖3是本實施形態的半導體裝置PKG的平面圖，圖4是半導體裝置的PKG的剖面圖，圖5是半導體裝置的PKG的部分擴大剖面圖，圖6是半導體裝置的PKG的部分擴大平面圖，圖7是半導體裝置的PKG的部分擴大剖面圖。
圖1~圖3之中，圖1是表示半導體裝置PKG的上面側的平面圖(亦即上面圖)，圖2是表示半導體裝置PKG的下面側的平面圖(亦即下面圖)。圖3是半導體裝置PKG的上面側的平面圖(亦即上面圖)，顯示透視密封體MR的平面透視圖。另外，在圖3中，為了容易了解各構件的平面的位置關係，而以二點虛線來表示密封體MR的外形位置，並且，以點線來表示形成於基板CB的下面CBb的端 子TE的外形位置。並且，圖4是大致對應於圖2的A1-A1線的剖面圖。圖5是表示在圖4中以點線所包圍的領域RG1的擴大圖。圖6是在表示在圖3中以一點虛線所包圍的領域RG3的擴大圖，與圖3同樣透視密封體MR的平面透視圖。圖7是表示在圖4中以點線所包圍的領域RG2的擴大圖。
顯示於圖1~圖7的本實施形態的半導體裝置PKG是半導體封裝形態的半導體裝置。
如圖1~圖7所示般，本實施形態的半導體裝置PKG是具有：基板CB，在基板CB的上面CBa上搭載(配置)的半導體晶片CP，形成於基板CB的下面CBb的端子TE，電性連接半導體晶片CP的焊墊PD與端子TE之間的導電性構件(導電性連接構件，在此是接線BW)，及將半導體晶片CP及接線BW密封的密封體MR。
首先，具體說明有關半導體裝置PKG的半導體晶片CP。
半導體晶片CP是與其厚度交叉的平面形狀為大略矩形(四角形)，例如，在由單結晶矽等所構成的半導體基板(半導體晶圓)的主面形成各種的半導體元件或半導體集積電路等之後，藉由切割等來將半導體基板分離成各半導體晶片而製造者。半導體晶片CP的平面形狀是大略矩形，但亦可設為去掉矩形的角部的形狀或使矩形的角部具有圓弧的形狀。
半導體晶片CP是具有：半導體元件形成側的主面之 表面(主面)CPa，及與表面CPa相反側的主面之背面CPb，在半導體晶片CP的表面CPa是形成有複數的焊墊(接合焊墊，焊墊電極，電極焊墊，端子)PD(參照圖3及圖4)。因此，在半導體晶片CP中，形成有焊墊PD的側的主面會成為半導體晶片CP的表面CPa，相反側的主面會成為半導體晶片CP的背面CPb。
半導體晶片CP的各焊墊PD是在形成於半導體晶片CP的內部或表層部分的半導體元件或半導體集積電路中經由半導體晶片CP的內部配線(未圖示)等來電性連接。作為形成於半導體晶片CP內的電路(半導體集積電路)是例如可舉記憶資料的記憶體電路，運算處理資料的運算電路等。焊墊PD是設在半導體晶片CP的表面CPa的周邊部(周緣部)。
並且，在半導體晶片CP的表面CPa側的最表面(最上層)是形成有鈍化膜PV(參照圖7)作為表面保護用的絕緣膜(保護絕緣膜)，但複數的焊墊PD的各表面是在形成於此鈍化膜PV的開口部中，從鈍化膜露出。因此，對於半導體晶片CP的表面CPa的焊墊PD，可連接導電性連接構件(用以電性連接焊墊PD與端子TE之間的導電性構件，在此是接線BW)。鈍化膜PV是有時可省略其形成。焊墊PD是例如由鋁(Al)膜等的金屬膜所構成，但亦可在此鋁膜上形成電鍍膜PD1(參照圖7)而以此電鍍膜PD1來形成焊墊PD的最表面。此電鍍膜PD1是亦可視為焊墊PD的一部分。電鍍膜PD1是例如可設為鎳(Ni)膜與該鎳 膜上的金(Au)膜的層疊膜，此情況，金膜(金電鍍膜)為形成焊墊PD的最表面。另外，在本實施形態中，半導體晶片CP的表面CPa是在半導體晶片CP中，形成有焊墊PD的面(主面)，對應於形成有焊墊PD的底層的絕緣膜的上面。
基板CB是具有：搭載有半導體晶片CP的側的主面之上面CBa，及與上面CBa相反側的主面之下面CBb，在半導體裝置PKG中，半導體晶片CP是被搭載於基板CB的上面CBa(參照圖4)。亦即，半導體晶片CP是以半導體晶片CP的背面CPb對向於基板CB的上面CBa的方向，經由接合材(黏晶材，黏結材，黏結層)DB來搭載(安裝)於基板CB的上面CBa。因此，半導體晶片CP是面朝上接合於基板CB的上面CBa。
半導體晶片CP是經由黏晶材的接合材DB來搭載固定於基板CB的上面CBa(具體而言是基材BS的上面BSa)。此接合材DB是只要能夠在基板CB的上面CBa牢牢地固定半導體晶片CP即可，並無特別加以限定，例如可使用環氧系的熱硬化性樹脂等。
並且，半導體晶片CP是以半導體晶片CP的平面形狀的各邊會沿著基板CB(基材BS)的平面形狀的各邊之方式，在基板CB的上面CBa上(亦即基材BS的上面BSa上)經由接合材DB來搭載(參照圖3及圖4)。在半導體晶片CP的表面CPa是形成有複數的焊墊PD，該等複數的焊墊PD是在半導體晶片CP的表面CPa中，沿著邊來配 置於周緣部側。
其次，具體說明有關半導體裝置PKG的基板CB。
基板CB是具有：成為基板CB的基礎的絕緣層之絕緣性的基材(基材層，基礎薄膜，基板)BS，及在基材BS的下面BSb分別經由黏結層(黏結材層)SE來黏結(接合)固定的複數的端子(電極，外部端子，金屬圖案)TE(參照圖4及圖5)。端子TE是作為半導體裝置PKG的外部端子(外部連接用端子)的機能者。端子TE是具有導電性，較理想是由金屬材料所構成。基材BS是具有絕緣性，例如玻璃環氧系的樹脂基板。例如，可使用使環氧系的樹脂含浸於玻璃繊維的玻璃環氧基板作為基材BS。
基材BS的厚度薄，例如比半導體晶片CP的厚度更薄。像基材BS那樣形成薄的基材是在半導體裝置PKG的組裝工程中，形成帶狀的狀態下處理，因此被稱為帶基材。並且，在帶基材的基材BS上搭載半導體晶片CP的半導體裝置PKG之類的半導體封裝是被稱為COT(Chip on Tape)封裝。但，在圖1~圖7的半導體裝置PKG中，基材BS是成為切斷帶狀的基材之後的狀態。
基材BS是具有位於彼此相反側的2個主面之上面(晶片搭載面)BSa及下面(端子面，端子形成面)BSb。基材BS的上面BSa會形成基板CB的上面CBa。亦即，基材BS是在基板CB中，配置於上側的構件，因此基材BS的上面BSa是與基板CB的上面CBa同一面。半導體晶片CP的背面CPb為對向於基材BS的上面BSa的方向，在基材 BS的上面BSa上(經由接合材DB)搭載半導體晶片CP。並且，複數的端子TE會經由黏結層SE來黏結於基材BS的下面BSb。因此，基材BS的下面BSb及黏結於基材BS的下面BSb的複數的端子TE會形成基板CB的下面CBb。在複數的端子TE經由黏結層SE來黏結於基材BS的下面BSb之下，複數的端子TE會被設於基板CB的下面CBb側。
基材BS(因此基板CB也)是與其厚度交叉的平面形狀，例如為大略矩形(四角形)，但亦可設為去掉矩形的角部的形狀或使矩形的角部具有圓弧的形狀。在圖1~圖3中，基材BS的平面形狀(因此基板CB的平面形狀也)是設為使矩形(四角形)的角部具有圓弧的形狀(亦即將角部設為圓弧狀的形狀)。亦即，後述的角落部CN1，CN2，CN3，CN4是分別成為圓弧狀。
在基材BS中形成有複數的貫通孔(開口部，接合孔，連接用孔，通孔)SH，各貫通孔SH是從基材BS的上面BSa及下面BSb的一方貫通至另一方(參照圖3~圖6)。
貫通孔SH是為了接合端子TE與導電性連接構件(用以電性連接焊墊PD與端子TE之間的導電性構件，在此是接線BW)，而用以使端子TE的一部分(亦即露出面EX)從基材BS露出的孔。因此，貫通孔SH是分別對於複數的端子TE形成(參照圖3)。亦即，基板CB是具有複數的端子TE，對於各端子TE形成露出其端子TE的一部分(露出面EX)的貫通孔SH。
各貫通孔SH是與各端子TE平面視(亦即以大略平行於基材BS的上面BSa的平面來看時)形成於重疊的位置。亦即，在基材BS中，分別對於被黏結於基材BS的下面BSb的複數的端子TE，在與該端子TE平面視重疊的位置形成有貫通孔SH。貫通孔SH的平面尺寸(平面積)是比端子的平面尺寸(平面積)更小，平面視，各貫通孔SH是被各端子TE所內包。貫通孔SH的平面形狀是可例如設為圓形狀，該情況的貫通孔SH的形狀是成為大略圓柱狀。貫通孔SH的直徑是例如可為0.7mm程度。
但，貫通孔SH是貫通基材BS，端子TE是不貫通。因此，若透視密封體MR來從上面CBa側看基板CB，則各端子TE是一部分會從貫通孔SH露出。亦即，端子TE是被形成於基材BS的下面BSb側，但在基材BS是形成從基材BS的上面BSa及下面BSb的一方貫通至另一方的貫通孔SH，端子TE的一部分(亦即露出面EX)是從形成於基材BS的貫通孔SH露出。在此，將端子TE之中從貫通孔SH露出的部分(面)稱為露出面(露出部，表面，接合面)EX。
另外，端子TE的露出面EX是從形成於基材BS的貫通孔SH露出，但這是意思未以基材BS所覆蓋，從基材BS露出的情形。實際上，貫通孔SH內是以密封體MR所密封，貫通孔SH是以構成密封體MR的材料來填滿，因此從貫通孔SH露出的部分的端子TE(亦即露出面EX)是形成以密封體MR所覆蓋的狀態。因此，從貫通孔SH露 出的端子TE的露出面EX是對應於端子TE之對向於基材BS的側的面(基材對向面TEa)之中，未以基材BS所覆蓋，在貫通孔SH從基材BS露出的部分(面)。
半導體晶片CP的表面CPa的複數的焊墊PD與基板CB的複數的端子TE是經由複數的導電性構件(例如複數的接線BW)來分別電性連接(參照圖3~圖7)。接線BW是可作為電性連接半導體晶片CP的焊墊PD與基板CB的端子TE之間的導電性構件(導電性連接構件)的機能。
另外，用以電性連接焊墊PD與端子TE之間的導電性構件，在以下是稱為導電性連接構件。導電性連接構件(亦即用以電性連接焊墊PD與端子TE之間的導電性構件)是例如可適用接線BW，在圖3~圖7中是顯示使用接線BW作為導電性連接構件的情況。
接線(接合線)BW是由金屬線所構成，例如可適用由金(Au)線所構成的金接線。其他的形態，亦可使用以銅(Cu)為主成分的材料(金屬材料)作為接線BW的材料，亦可使用由銅(Cu)線所構成的銅接線作為接線BW。
接線BW是一方的端部會被連接至半導體晶片CP的表面CPa的焊墊PD，另一方的端部會被連接至從基材BS的貫通孔SH露出的端子TE的露出面EX。亦即，半導體晶片CP的表面CPa的複數的焊墊PD與基板CB的複數的端子TE會經由複數的接線BW來分別電性連接，但在各端子TE中，被連接接線BW的是從基材BS的貫通孔SH露出的端子TE的露出面EX。亦即，在貫通孔SH通 過接線BW，在從基材BS的貫通孔SH露出的端子TE的露出面EX接合接線BW，藉此電性連接端子TE與接線BW。在基材BS中設置貫通孔SH來使端子TE的露出面EX從貫通孔SH露出，藉此使在基板CB的上面CBa(亦即基材BS的上面BSa)上所被搭載的半導體晶片CP的焊墊PD，及從基材BS的貫通孔SH露出的端子TE的露出面EX，可在基板CB的上面CBa側以接線BW等的導電性連接構件來連接而電性連接。
端子TE是被形成於基材BS的下面BSb，此端子TE是具有：與基材BS的下面BSb對向的側的主面之基材對向面(上面)TEa，及與基材對向面TEa相反側的主面之端子面(下面)TEb。而且，此端子TE的基材對向面(上面)TEa是具有：對向於貫通孔SH以外的基材BS的下面BSb，經由黏結層SE來黏結於基材BS的下面BSb的接合面(面)BD，及從基材BS的貫通孔SH露出的露出面EX。
有關形成於基材BS的下面BSb之複數的端子TE的各個，端子TE的基材對向面TEa之中的接合面BD會經由黏結層SE來黏結於基材BS的下面BSb而固定，且端子TE的基材對向面TEa之中的露出面EX會從基材BS的貫通孔SH露出。藉此，作為端子TE的導電性連接構件(在此是接線BW)的連接領域，確保露出面EX，可在端子TE的露出面EX連接接線BW等的導電性連接構件。
端子TE的端子面TEb是由後述的電鍍層TE2的表面所構成。當電鍍層TE2為由鎳層TE21及該鎳層TE21上 的金層TE22的層疊膜所構成時，端子TE的端子面TEb是藉由構成電鍍層TE2的最表面的金層TE22(金電鍍層)所形成。半導體裝置PKG的端子TE的端子面TEb是可作為外部連接端子的機能。
從貫通孔SH露出的端子TE的露出面EX是由後述的電鍍層TE3的表面所構成。當電鍍層TE3為由鎳層TE31及該鎳層TE31上的金層TE32的層疊膜所構成時，從貫通孔SH露出的端子TE的露出面EX是藉由構成電鍍層TE3的最表面的金層TE32(金電鍍層)所形成。端子TE的接合面BD是由後述的銅層TE1的上面TE1a所構成。
在端子TE的露出面EX是連接(接合)導電性連接構件，在此是接線BW，除此以外，形成有柱形凸塊(凸塊電極)SB(參照圖4~圖6)。
在端子TE的露出面EX形成有柱形凸塊SB，但在此柱形凸塊SB是接線(BW)未被連接。亦即，柱形凸塊SB不是為了將導電性連接構件(在此是接線BW)連接至端子TE而形成者。亦即，形成於端子TE的露出面EX的柱形凸塊SB不是為了電性連接半導體晶片CP的焊墊PD與基板CB的端子TE之間而形成者。柱形凸塊SB是作為用以提高密封體MR與端子TE的露出面EX的密著性之固定手段而形成者。形成於端子TE的露出面EX的柱形凸塊SB是從端子TE的露出面EX突出，因此亦可視為形成於端子TE的露出面EX的凸部(突起部)。
柱形凸塊SB是例如由金(Au)所構成。柱形凸塊SB 由金(Au)所構成時，柱形凸塊SB是金凸塊(金凸塊電極)。柱形凸塊SB由金所構成時，端子TE的露出面EX是藉由金(Au)層(對應於後述的金層TE32)所形成為理想，藉此，可藉由Au-Au接合來牢固地接合柱形凸塊SB與端子TE的露出面EX。
又，若柱形凸塊SB及接線BW為藉由同材料所形成則更理想。藉此，可用同裝置來形成柱形凸塊SB及接線BW。並且，可在同打線接合工程形成柱形凸塊SB及接線BW。因此，可抑制或防止形成柱形凸塊SB所帶來製造工程數的增加或製造時間的增加。
又，若柱形凸塊SB及接線BW為藉由同材料所形成，則選擇適於連接接線BW的材料作為構成端子TE的露出面EX的材料，必然連帶選擇適於連接柱形凸塊SB的材料作為構成端子TE的露出面EX的材料。因此，可選擇適於柱形凸塊SB及接線BW的雙方的材料作為構成端子TE的露出面EX的材料。因此，可使柱形凸塊SB與端子TE的露出面EX的接合強度，及接線BW與端子TE的露出面EX的接合強度的雙方提升。
詳細後述，柱形凸塊SB是藉由放電結球，在例如由金所構成的接線的前端(端部)形成球部(球狀的電極)，以毛細管(capillary)(圖示省略)來將此球部推擠於端子TE的露出面EX而接合，藉此形成者，藉由被推擠成扁平形狀的球部(球狀的電極)所形成。並且，柱形凸塊SB的平面形狀是例如大略圓形狀，其直徑是例如可為0.1mm程 度。而且，柱形凸塊SB的高度(與露出面EX大致垂直的方向的尺寸)是例如可設為8μm以上。
並且，經由複數的接線BW來分別電性連接半導體晶片CP的複數的焊墊PD及複數的端子TE，但在本實施形態中是以逆接合方式來連接接線BW。
在此，在進行以接線來連接半導體晶片的焊墊與搭載該半導體晶片的基板的端子之間時，先在半導體晶片的焊墊連接接線(第1接合)之後，將該接線連接至基板的端子(第2接合)的情況為所謂正接合方式。又，先在基板的端子連接接線(第1接合)之後，將該接線連接至半導體晶片的焊墊(第2接合)的情況為所謂逆接合方式。
詳細後述，在打線接合工程中，首先，藉由放電結球，在例如由金所構成的接線的前端(端部)形成球部(球狀的電極)，以毛細管(圖示省略)將此球部推擠於第1連接側的接合領域(在此是端子TE的露出面EX)而接合。因此，在接線BW的形成採用以和端子TE的接合部作為第1接合側的逆接合方式時，如圖5所示般，接線BW與端子TE的露出面EX會經由與接線BW一體形成的球部BL(推擠毛細管而形成的扁平形狀的球部)來接合。亦即，在接線BW的前端(端部)與接線BW一體形成的球部(球狀的電極)BL會被接合於端子TE的露出面EX。球部BL是藉由與接線BW相同的材料，與接線BW一體形成。球部BL是亦可視為接線BW的一部分。
另一方面，在接線BW的第2接合側(亦即接線BW 與焊墊PD的連接部側)，接線BW的另一方的端部(與連接至端子TE的露出面EX的側相反側的端部)是亦可直接接合於焊墊PD，但若接合於焊墊PD上所形成的柱形凸塊(凸塊電極)BP，經由此柱形凸塊BP來電性連接至焊墊PD，則更理想。此柱形凸塊BP是與接線BW為別體形成於焊墊PD上者。亦即，先在半導體晶片CP的焊墊PD上形成柱形凸塊BP，再以逆接合方式的第2接合來將接線BW接合於此焊墊PD上的柱形凸塊BP。
當柱形凸塊BP為由金所構成時，焊墊PD的最表面(上述電鍍膜PD1的表面)是藉由金(Au)膜所形成為理想，藉此，可藉由Au-Au接合來牢固地接合柱形凸塊BP與焊墊PD的最表面的金膜。
將接線BW的端部(與被連接至端子TE的露出面EX的側相反側的端部)接合於焊墊PD上所形成的柱形凸塊BP，經由此柱形凸塊BP來與焊墊PD電性連接之下，在半導體晶片CP的焊墊PD側成為第2接合側的逆接合中，亦可藉由半導體晶片CP的焊墊PD來更確實地容易連接接線BW。
如圖7所示般，在半導體晶片CP的最表面形成有鈍化膜(絕緣膜)PV，焊墊PD的表面是在形成於此鈍化膜PV的開口部中，從鈍化膜PV露出。因此，焊墊PD的表面是位於比鈍化膜PV的表面更低的位置。在打線接合的第2接合側是以磨蹭於接合對象構件(在此是焊墊PD)的方式接合接線，但此時恐有打線接合裝置的毛細管(未圖示)傷 及鈍化膜PV之虞。於是，在逆接合方式中，在焊墊PD上預先形成(接合)柱形凸塊BP，將接線BW接合於焊墊PD上的柱形凸塊BP，藉此經由柱形凸塊BP來將接線BW與焊墊PD電性連接為理想。藉此，可防止打線接合時的鈍化膜PV的損傷等。
另外，形成於端子TE的露出面EX的柱形凸塊SB不是為了連接接線(BW)而設者，而是作為用以提高密封體MR與端子TE的露出面EX的密著性之固定手段來形成者。相對於此，形成於半導體晶片CP的焊墊PD上的柱形凸塊BP是為了連接接線BW而設者。亦即，形成於端子TE的露出面EX的柱形凸塊SB不是為了電性連接半導體晶片CP的焊墊PD與基板CB的端子TE之間而形成者，另一方面，形成於焊墊PD上的柱形凸塊BP是為了電性連接半導體晶片CP的焊墊PD與基板CB的端子TE之間而形成者。
其次，參照圖5來說明有關端子TE的層構造。
端子TE是具有由銅箔所構成的銅(Cu)層TE1，作為成為主體的導電層(核心金屬層)。銅層TE1的上面TE1a是經由黏結層SE來黏結於基材BS的下面BSb。並且，在銅層TE1的下面TE1b是形成有電鍍層(電鍍膜)TE2。在此，銅層TE的上面TE1a與下面TE1b是彼此相反側的主面，對向於基材BS的側(亦即被黏結於基材BS的側)的主面為上面TE1a，與上面TE1a相反側的主面為下面TE1b。銅層TE1的厚度是例如可設為30μm程度。
電鍍層TE2是例如由形成於銅層TE1的下面TE1b上的鎳(Ni)層TE21(亦即鎳電鍍層)及該鎳層TE21上的金(Au)層TE22(亦即金電鍍層)的層疊膜所構成。此情況，電鍍層TE2的最表面是形成金層TE22。並且，在本實施形態1中，構成電鍍層TE2的鎳層TE21是比構成電鍍層TE2的金層TE22更厚，例如，鎳層TE21的厚度是4μm程度，金層TE22的厚度是0.1μm程度。
在從基材BS的貫通孔SH露出的部分的銅層TE1的上面TE1a是形成有電鍍層(電鍍膜)TE3。電鍍層TE3是例如由形成於銅層TE1的上面TE1a上的鎳(Ni)層TE31(亦即鎳電鍍層)及該鎳層TE31上的金(Au)層TE32(亦即金電鍍層)的層疊膜所構成。此情況，電鍍層TE3的最表面是形成金層TE32。並且，在本實施形態1中，構成電鍍層TE3的鎳層TE31是比構成電鍍層TE3的金層TE32更厚，例如，鎳層TE31的厚度是6μm程度，金層TE32的厚度是0.3μm程度。
電鍍層TE2與電鍍層TE3是以同工程形成，容易製造基板CB，此情況，電鍍層TE2與電鍍層TE3是成為同膜構成。
電鍍層TE2是形成於銅層TE1的下面TE1b全體。亦即，銅層TE1的下面TE1b全體會以電鍍層TE2所覆蓋。另一方面，電鍍層TE3不是形成於銅層TE1的上面TE1a全體，而是形成於銅層TE1的上面TE1a之中，貫通孔SH內的銅層TE1的上面TE1a。亦即，銅層TE1的上面 TE1a之中，在基材BS的貫通孔SH平面視重疊的領域形成電鍍層TE3，在基材BS的貫通孔SH平面視重疊的部分以外(亦即經由黏結層SE來黏結於基材BS的下面BSb的領域)是電鍍層TE3未被形成。亦即，電鍍層TE3是在銅層TE1的上面TE1a中，選擇性地形成於與貫通孔SH平面視重疊的領域。因此，未形成有電鍍層TE3的領域的銅層TE1的上面TE1a會接觸於黏結層SE，經由該黏結層SE來黏結於基材BS的下面BS1b。亦即，銅層TE1的上面TE1a是在貫通孔SH以外，經由黏結層SE來黏結於基材BS的下面BS1b，在貫通孔SH內是以電鍍層TE3所覆蓋。
藉由如此以比銅(Cu)更難氧化的金屬所構成的電鍍層TE2，TE3來覆蓋銅層TE1的表面，可防止端子TE的露出面的氧化。
並且，藉由將電鍍層TE3的最表面設為金(Au)層TE32，可將接線BW等的導電性連接構件確實地容易連接至端子TE的露出面EX。並且，藉由將電鍍層TE2的最表面設為金(Au)層TE22，可使將半導體裝置PKG的端子TE與未圖示的外部機器接觸時的電性特性提升。
如此，端子TE是藉由銅層TE1，及形成於銅層TE1的下面TE1b的電鍍層TE2，及形成於貫通孔SH內的銅層TE1的上面TE1a的電鍍層TE3所形成。
其次，說明有關基板CB的下面CBb的複數的端子TE的配置例。
亦即，基材BS(基板CB)是具有：彼此對向的邊SD1及邊SD2，及與邊SD1，SD2交叉且彼此對向的邊SD3及邊SD4。在圖2中顯示在基板CB的下面CBb形成有8個的端子(VCC，NC1，GND，NC2，RST，CLK，I/O，NC3)作為複數的端子TE的情況。具體而言，在以邊SD1及邊SD3所規定的角落部CN1是形成有複數的端子TE之中供給電源電位的電源電位端子VCC。並且，在以邊SD1及邊SD4所規定的角落部CN2是形成有複數的端子TE之中的預備端子NC1。並且，在以邊SD2及邊SD3所規定的角落部CN3是形成有複數的端子TE之中供給基準電位的基準電位端子GND。並且，在以邊SD2及邊SD4所規定的角落部CN4是形成有複數的端子TE之中的預備端子NC2。並且，在電源電位端子VCC與預備端子NC1之間是形成有複數的端子TE之中供給重置訊號(電流)的重置端子RST，及供給時脈訊號(電流)的時脈端子CLK。另外，在電源電位端子VCC與預備端子NC1之間，在接近角落部CN1的側(亦即接近電源電位端子VCC的側)形成有重置端子RST，在接近角落部CN2的側(亦即重置端子RST與預備端子NC1之間)形成有時脈端子CLK。並且，在基準電位端子GND與預備端子NC2之間是形成有複數的端子TE之中輸出資料訊號(電流)的資料端子I/O，及預備端子NC3。另外，在基準電位端子GND與預備端子NC2之間，在接近角落部CN4的側(亦即接近預備端子NC2的側)形成有資料端子I/O，在接近角落部CN3的側 (亦即基準電位端子GND與資料端子I/O之間)形成有預備端子NC3。
並且，複數的端子TE(除了基準電位端子GND)的各平面形狀是例如可設為大略矩形(四角形)，但對應於基材BS的角落部CN1，CN2，CN3，CN4為具有圓弧(成為圓弧狀)的情形，構成端子TE的平面形狀的矩形(四角形)也可在角落部CN1，CN2，CN3，CN4的位置使具有圓弧(設為圓弧狀)。
並且，沿著基材BS的4個邊SD1，SD2，SD3，SD4之中對向的2個邊SD1，SD2來配置複數的端子TE，圖2的情況是沿著邊SD1來配置4個的端子(VCC，RST，CLK，NC1)，沿著邊SD2來配置4個的端子(GND，NC3，I/O，NC2)。藉由如此沿著4個邊SD1，SD2，SD3，SD4之中對向的2個邊來分別設置複數的端子TE，可不用變更端子TE的佈局來對應於半導體晶片CP的平面尺寸的變更(例如大型化)。
另外，在圖2中，在基材BS的下面BSb，配置於角落部CN3的基準電位端子GND會成為在端子VCC，RST，CLK，NC1與端子NC3，I/O，NC2之間與沿著邊SD1(或邊SD2)延伸的延伸部一體形成的形狀。然而，端子形狀並不限於此，例如亦可將基準電位端子GND的平面形狀設為與電源電位端子VCC對稱的形狀。
其次，具體說明有關半導體裝置PKG的密封體MR。
在半導體裝置PKG中，於基板CB的上面CBa上形 成有密封半導體晶片CP及複數的接線BW的密封體(密封樹脂，密封部，密封樹脂部)MR(參照圖3~圖5)。密封體MR是在基板CB的上面CBa上形成覆蓋半導體晶片CP及複數的接線BW。可藉由密封體MR來密封保護電性連接半導體晶片CP及其半導體晶片CP的複數的焊墊PD與複數的端子TE之導電性連接構件(在此是複數的接線BW)。密封體MR是例如由環氧樹脂等的樹脂材料(例如熱硬化型樹脂材料)所構成，亦可含有填充物(矽石等)。
密封體MR是也形成於貫通孔SH內。亦即，平面視，密封體MR是形成內包貫通孔SH，貫通孔SH是藉由密封體MR的一部分充填。因此，在貫通孔SH中，從基材BS露出的端子TE的露出面EX是以密封體MR所覆蓋而密封。藉此，接線BW等的導電性連接構件與端子TE的露出面EX的接合部是以密封體MR所密封。
如此，密封體MR是將電性連接基材BS的貫通孔SH的內部(端子TE的露出面EX)，半導體晶片CP，及複數的焊墊PD與複數的端子TE之導電性連接構件(在此是複數的接線BW)密封。並且，密封體MR不是覆蓋基板CB的上面CBa全體，基板CB的上面CBa的周緣部是不被密封體MR覆蓋而露出。藉此，可將基板CB的上面CBa的周緣部黏結於後述的卡本體2的凹部3a的底面3c。
並且，使半導體裝置PKG收容於後述的卡本體2的凹部3內時，密封體MR的厚度是需要形成半導體裝置PKG可收容至其凹部3內的厚度。
<有關IC卡的構造>
其次，說明有關裝入上述半導體裝置PKG的IC(Integrated Circuit)卡。
圖8及圖9是本實施形態的IC卡1的平面圖，圖8是表示IC卡1的表面側的平面圖，圖9是表示IC卡1的背面側的平面圖。又，圖10是IC卡1的部分擴大剖面圖，大致對應於圖8的A2-A2線的剖面圖。
圖8~圖10所示的IC卡1是在卡本體2中裝入上述半導體裝置PKG的卡。亦即，IC卡1是內藏上述半導體裝置PKG的IC卡。藉由在卡本體2內裝入半導體裝置PKG，例如可在IC卡1的半導體裝置PKG(的半導體晶片CP)記憶資訊，因此，可在IC卡1中記憶資訊。可使用IC卡的半導體裝置PKG的上述端子TE作為IC卡1的外部端子(外部連接用端子)，使該端子TE接觸於未圖示的外部機器的介面(例如外部機器的外部端子)，藉此可在IC卡1(的半導體裝置PKG)與外部之間進行資料通訊。
如圖8及圖9所示般，卡本體2的平面形狀是例如大略矩形(四角形)，但亦可設為去掉矩形的角部的形狀或使矩形的角部具有圓弧的形狀(使角部形成圓弧狀)。藉由設為使矩形的角部具有圓弧的形狀，可容易使用IC卡1。
由於卡本體2會成為IC卡1的外形，因此IC卡1的平面形狀是與卡本體2的平面形狀同樣。卡本體2是例如由塑膠等的樹脂所構成。只要以塑膠等的樹脂來形成卡本體2，便容易使用IC卡1，且製作卡本體2時的加工也容 易。若舉卡本體2的尺寸之一例，則平面形狀是長邊的長度約為84.6mm，短邊的長度約為54mm的大致長方形(4個角部成圓弧形狀的長方形)，厚度約為750μm。
如圖8~圖10所示般，卡本體2是具有位於彼此相反側的2個主面之表面2a及背面2b，在卡本體2的表面2a側是形成有用以收容半導體裝置PKG的凹部(低窪部)3。凹部3是形成於卡本體2的表面2a側，但未貫通卡本體2。半導體裝置PKG是在形成於卡本體2的表面2a側的凹部3內，經由黏結材(黏結層，黏結薄片)4來黏結而固定。
凹部3是以剛好可收容半導體裝置PKG的方式，具有與半導體裝置PKG的平面形狀大致相同或若干大的平面形狀及尺寸。因此，若半導體裝置PKG的平面形狀(幾乎對應於基板CB的平面形狀)為使矩形的角部具有圓弧的形狀，則凹部3的平面形狀也可設為使矩形的角部具有圓弧的形狀。
具體而言，在卡本體2的表面2a，平面視(以和卡本體2的表面2a大致平行的平面來看時)，形成有成大致四邊形的凹部(低窪部)3a，及形成於凹部3a內且形成比凹部3a更深的凹部(低窪部)3b，藉由該等凹部3a及凹部3b來構成凹部3。亦即，平面視(以和卡本體2的表面2a大致平行的平面來看時)，凹部3b是被凹部3a所內包。並且，凹部3b的深度是比凹部3a的深度更深。因此，在比凹部3b的底面3d更淺位置有凹部3a的底面3c，凹部3b 的側壁3f是介於凹部3b的底面3d與凹部3a的底面3c之間，凹部3a的側壁3e是介於凹部3a的底面3c與卡本體2的表面2a之間。
之所以藉由比凹部3a及凹部3a更深的凹部3b來形成用以收容半導體裝置PKG的凹部3是為了將形成於基板CB的上面CBa上的密封體MR收容於凹部3b，使能夠將半導體裝置PKG的基板CB的上面CBa之中未形成有密封體MR的領域(亦即基板CB的上面CBa之中的外周領域)黏結於凹部3a的底面3c。
而且，形成薄片狀的黏結材4是一方的面會與半導體裝置PKG的基板CB的上面CBa黏結，另一方的面會與凹部3a的底面3c黏結。亦即，半導體裝置PKG的基板CB的上面CBa之中，與凹部3a的底面3c平面視重疊的部分會經由黏結材4來與凹部3a的底面3c黏結。藉此，可將半導體裝置PKG收容於凹部3來固定於卡本體2。
另一方面，凹部3b的底面3d與半導體裝置PKG的上面(亦即密封體MR的上面MRa)是未以黏結材等所黏結，在凹部3b的底面3d與半導體裝置PKG的上面(亦即密封體MR的上面MRa)之間是形成有中空空間5。亦即，在收容於凹部3的半導體裝置PKG中，密封體MR是被收容於凹部3a內，但半導體裝置PKG的密封體MR與凹部3b的底面3d是未被黏結，之間形成中空空間5。藉由如此在凹部3b的底面3d與半導體裝置PKG之間設置中空空間5，卡本體2因外力等而變形時，可抑制或防止藉 由變形所產生的應力直接傳達至半導體裝置PKG的密封體MR。因此，可抑制或防止起因於外力等的應力所造成密封體MR的破損。
從凹部3b的底面3d到卡本體2的背面2b的距離(亦即凹部3b的底面3d的卡本體2的厚度)是例如可設為100μm程度，中空空間5的厚度(亦即從密封體MR的上面MRa到凹部3b的底面3d的距離)是例如可設為50μm程度。
並且，卡本體2的凹部3的位置，亦即在IC卡1內之半導體裝置PKG的配置是如圖8所示般，比連結對向的長邊(卡本體2的長邊)的中心之中心線更靠一方的短邊(卡本體2的短邊)來配置。另外，IC卡1內之半導體裝置PKG的配置是例如根據ISO(International Organization for Standardization)等，作為外部端子的位置標準化。
如此，IC卡1是在形成於卡本體2的表面2a的凹部3內埋入半導體裝置PKG而固定的構造，如圖8所示般，形成於半導體裝置PKG的複數的端子TE是在卡本體2的表面2a中，從卡本體2露出。因此，藉由使此複數的端子TE接觸於未圖示的外部機器的端子等，可與外部機器進行資料通訊。亦即，IC卡1是藉由使端子TE接觸的接觸方式來進行與外部的資料通訊。
使資訊記憶於卡中，而以外部機器來讀取資訊的技術，也有在卡上設置磁性體的帶，使資訊記憶於該磁性體之磁條卡技術。然而，IC卡技術相較於磁條卡技術，記 憶容量大。並且，藉由使資料密碼化，可抑制偽造，因此可將IC卡技術適用在例如現金卡或***等廣範的用途。
另外，IC卡的資料通訊方式是除了像本實施形態那樣，使半導體裝置PKG的外部端子與外部機器接觸而通訊的接觸型以外，還有在半導體裝置內形成天線端子，經由該天線端子來通訊的非接觸型，併用該等的複合型。在本實施形態中，作為該等的代表例，是舉如圖8所示般在卡本體2的表面2a中，半導體裝置PKG的複數的端子TE會露出的接觸型的IC卡1為例進行說明。
<有關半導體裝置的製造工程>
其次，說明有關本實施形態的半導體裝置PKG的製造工程。
圖11及圖12是表示本實施形態的半導體裝置PKG的製造工程的製造製程流程圖。在圖12中，顯示圖11的製程流程之中，使步驟S1詳細化的製程流程。亦即，圖11的步驟S1是藉由圖12的步驟S1a~S1i所構成。
圖13~圖44是本實施形態的半導體裝置PKG的製造工程的說明圖，顯示平面圖或剖面圖。圖13~圖44之中，圖13~圖25，圖29，圖32，圖35~圖40，圖43及圖44是剖面圖，圖26~圖28，圖30，圖31，圖33，圖34，圖41及圖42是平面圖。
為了製造半導體裝置PKG，首先，準備(製造)基板 10(圖11的步驟S1)。並且，準備(製造)半導體晶片CP(圖11的步驟S2)。
亦可先在步驟S1準備基板10之後在步驟S2準備半導體晶片CP，或，先在步驟S2準備半導體晶片CP之後在步驟S1準備基板10。或，亦可同時進行步驟S1的基板10的準備及步驟S2的半導體晶片CP的準備。
基板10是成為上述基板CB的母體，基板10會在後述的步驟S6的小片化工程被切斷而形成上述基板CB。
步驟S1的基板10的準備工程是藉由圖12的步驟S1a~S1i所構成。以下，一邊參照圖13~圖25一邊具體說明有關圖12的步驟S1a~S1i。圖13~圖25是表示基板10的製造工程的剖面圖。
首先，如圖13所示般，準備絕緣性的基材(基材層，基板，基礎薄膜，帶基材)11(圖12的步驟S1a)。
基材11是相當於上述基材BS。基材11是具有位於彼此相反側的2個主面之主面11a及主面11b。基材11的主面11a是之後成為上述基材BS的下面BSb，基材11的主面11b是之後成為上述基材BS的上面BSa。
基材11是成為基板10的基礎的絕緣層，例如玻璃環氧系的樹脂基板(樹脂基材)。例如，可使用使環氧系的樹脂含浸於玻璃繊維的玻璃環氧基板(玻璃環氧基材)作為基材11。並且，基材BS的厚度薄，基材11是具有可撓性。基材11的厚度是例如可設為110μm程度。
其次，如圖14所示般，在基材11的一方的主面11a 形成黏結材層12(圖12的步驟S1b)。黏結材層12是相當於上述黏結層SE。黏結材層12是例如由變性環氧樹脂等所構成。並且，黏結材層12的厚度是例如可設為20μm程度。
其次，如圖15所示般，在基材11中形成貫通孔SH(圖12的步驟S1c)。
貫通孔SH是從基材11的一方的主面(主面11a，11b的一方)貫通至另一方的主面(主面11a，11b的另一方)。貫通孔SH是與基材11一同連黏結材層12也貫通。貫通孔SH是例如可藉由打孔加工(punching)來形成，但亦可適用其他的形成法。並且，在步驟S1c中，在基材11中不僅貫通孔SH，亦可形成後述的輸送孔20c。
其次，如圖16所示般，在基材11的主面11a經由黏結材層12來貼上銅箔(銅層)13(圖12的步驟S1d)。
銅箔13是形成薄片狀，其厚度是例如可設為30μm程度。
銅箔13是相當於上述銅層TE1。銅箔13是具有：被黏結於基材11的側的主面之主面13a，及與主面13a相反側的主面之主面13b，銅箔13的主面13a是經由黏結材層12來黏結於基材11的主面11a。銅箔13的主面13a是之後成為上述銅層TE1的上面TE1a，銅箔13的主面13b是之後成為上述銅層TE1的下面TE1b。
若由基材11的主面11b側來看，則銅箔13是從貫通孔SH露出。亦即，銅箔13的主面13a之中，與貫通孔 SH平面視重疊的領域是未被銅箔13所覆蓋，從銅箔13露出，銅箔13的主面13a之中，經由黏結材層12來黏結於基材11的主面11a的領域是以黏結材層12及基材11所覆蓋，因此形成未露出的狀態。
銅箔13的主面13a為了提高與基材11的密著性，而使預定的表面粗度粗面化，此被粗面化的主面13a是經由黏結材層12來黏結於基材11的主面11a。銅箔13的主面13b是可被粗面化，或未被粗面化。當銅箔13的主面13b及銅箔13的主面13a同樣被粗面化時，容易使銅箔13粗面化。
其次，如圖17所示般，在銅箔13的主面13b上形成光阻劑層(光阻劑膜)14(圖12的步驟S1e)。
在步驟S1e中，例如，藉由將薄片狀的光阻劑膜貼在銅箔13的主面13b，可形成由被貼上的光阻劑膜所構成的光阻劑層14。貼上的光阻劑膜是例如可使用光阻劑乾薄膜。
一旦進行至步驟S1e，則形成在基材11的主面11a上依接近基材11的順序層疊黏結材層12，銅箔13及光阻劑層的狀態。
其次，藉由對光阻劑層14進行曝光處理及顯像處理，使光阻劑層14圖案化(圖12的步驟S1f)。
此步驟S1f是可例如其次般進行。亦即，首先，如圖18所示般，在光阻劑層14上形成或配置曝光用的遮罩15之後，使用該遮罩15作為遮光遮罩來將光阻劑層14曝 光。其次，從光阻劑層14上除去遮罩15，然後，顯像處理光阻劑層14。藉此，如圖19所示般，可使光阻劑層14圖案化。另外，圖18的情況是顯示使用負片型的光阻劑(曝光部分留下的光阻劑)作為光阻劑層14時的遮罩15，但亦可使用正片型的光阻劑(曝光部分被除去的光阻劑)作為光阻劑層14。
其次，如圖20所示般，以光阻劑層14作為蝕刻遮罩來蝕刻銅箔13而圖案化(圖12的步驟S1g)。藉此，銅箔13是被圖案化成預定的圖案(平面形狀)。被圖案化的銅箔13會成為上述端子TE的銅層TE1。步驟S1g的蝕刻之後，如圖21所示般，除去光阻劑層14。
在步驟S1g中，銅箔13是藉由蝕刻來圖案化，而使能夠成為端子TE1的圖案(平面形狀)。只要先在步驟S1f將光阻劑層14圖案化成上述端子TE的圖案，在步驟S1g中，銅箔13會被圖案化成與作為蝕刻遮罩機能的光阻劑層14相同的圖案，因此可將銅箔13圖案化成上述端子TE的圖案。
並且，在步驟S1g中，以形成於銅箔13的主面13b上的光阻劑層14作為蝕刻遮罩使用來蝕刻銅箔13，因此從貫通孔SH露出的銅箔13的主面13a不會被蝕刻。
並且，在步驟S1g中，藉由蝕刻來除去銅箔13的領域中，黏結固定銅箔13的黏結材層12也被除去，基材11的主面11a會露出。另外，依情況，也會有時在被除去銅箔13的領域，黏結材層12殘存。
其次，蝕刻從基材11的貫通孔SH露出的銅箔13的主面13a(圖12的步驟S1h)。
圖22及圖23是表示在圖21中以點線所包圍的領域RG4的擴大圖，圖22是表示即將進行步驟S1h的蝕刻之前的狀態，圖23是表示進行步驟S1h的蝕刻之後的狀態。
步驟S1h的蝕刻是為了使從基材11的貫通孔SH露出的銅箔13的主面13a平坦化而進行的平坦化處理。此平坦化處理是為了提升之後在上述端子TE的露出面EX連接導電性連接構件(例如接線)時的連接性而進行。
在步驟S1h中，從基材11的貫通孔SH露出的銅箔13會被過度地蝕刻，而使在貫通孔SH的底部，在銅箔13不會有孔。因此，步驟S1h的蝕刻是設為軟性蝕刻(輕蝕刻處理)為理想。藉此，只蝕刻從基材11的貫通孔SH露出的銅箔13的主面13a的表層部，可提高從基材11的貫通孔SH露出的銅箔13的主面13a的平坦性。並且，步驟S1h的蝕刻是濕蝕刻為理想，藉此，可更確實地進行作為平坦化處理的蝕刻。
一旦在步驟S1h進行濕蝕刻，則從基材11的貫通孔SH露出的銅箔13的主面13a會被蝕刻而平坦性被提高，銅箔13的主面13b也被蝕刻而平坦性被提高。然而，即使在步驟S1h進行濕蝕刻，銅箔13的主面13a之中，經由黏結材層12來黏結於基材11的主面11a的領域(亦即從貫通孔SH露出的部分以外的銅箔13的主面13a)因為 未暴露於蝕刻液，所以未被蝕刻，平坦性也不變化。
亦即，銅箔13之中的露出的領域(亦即從銅箔13的主面13a之中的貫通孔SH露出的領域及銅箔13的主面13b全體)是以步驟S1h的濕蝕刻來蝕刻而平坦性被提高(亦即表面粗度變小)。另一方面，銅箔13之中的未露出的領域(亦即銅箔13的主面13a之中經由黏結材層12來黏結於基材11的主面11a的領域)是在步驟S1h中未被蝕刻，平坦性不變(亦即表面粗度不變)。
如圖22所示般，進行步驟S1h的蝕刻之前，銅箔13的主面13a的平坦性是從貫通孔SH露出的領域也具有大致同樣的平坦性，經由黏結材層12來黏結於基材11的主面11a的領域也具有大致同樣的平坦性。亦即，在進行步驟S1h的蝕刻之前的階段，銅箔13的主面13a的表面粗度是在從貫通孔SH露出的領域，及經由黏結材層12來黏結於基材11的主面11a的領域大致相同。然而，一旦進行步驟S1h的蝕刻，則如圖23所示般，銅箔13的主面13a的平坦性是從貫通孔SH露出的領域的平坦性會比經由黏結材層12來黏結於基材11的主面11a的領域的平坦性更高。亦即，一旦進行步驟S1h的蝕刻，則銅箔13的主面13a的表面粗度是從貫通孔SH露出的領域要比經由黏結材層12來黏結於基材11的主面11a的領域更小。亦即，一旦進行步驟S1h的蝕刻，則銅箔13的主面13a之中從貫通孔SH露出的領域的表面粗度是比銅箔13的主面13a之中經由黏結材層12來黏結於基材11的主面11a 的領域的表面粗度更小。
其次，如圖24及圖25所示般，在銅箔13的露出面形成電鍍膜16，17(圖12的步驟S1i)。另外，圖25是表示在圖24中以點線所包圍的領域RG4的擴大圖。因此，圖22，圖23及圖25是表示同領域RG4的相異的工程階段。
電鍍膜16是相當於上述電鍍層TE2，電鍍膜17是相當於上述電鍍層TE3。電鍍膜16(對應於上述電鍍層TE2)是形成於銅箔13(對應於上述銅層TE1)的主面13b(對應於上述下面TE1b)全體，電鍍膜17(對應於上述電鍍層TE3)是形成於從貫通孔SH露出的銅箔13(對應於上述銅層TE1)的主面13a(對應於上述上面TE1a)。各電鍍膜16，17是例如可設為鎳電鍍膜17a及該鎳電鍍膜17a上的金電鍍膜17b的層疊膜，此情況，金電鍍膜成為最表面膜。
電鍍膜16及電鍍膜17是若以同工程(同電鍍工程)形成更理想，藉此，容易製造基板10。以同工程(同電鍍工程)來形成電鍍膜16及電鍍膜17時，電鍍膜16及電鍍膜17是成為同膜構成。
在步驟S1i中，電鍍膜16，17是可例如藉由電解電鍍法來形成。另外，進行電解電鍍時，需要供給電氣的給電線，但在形成電鍍膜16之後切斷給電線，藉此可形成分別獨立形成的複數的端子TE。
藉由在步驟S1g被圖案化的銅箔13及在步驟S1i被形成的電鍍膜16，17來形成上述端子TE。亦即，藉由在 步驟S1g被圖案化的銅箔13來形成銅層TE1，藉由在步驟S1i被形成的電鍍膜16，17來形成電鍍層TE2，TE3，藉此形成端子TE。亦即，藉由：由被圖案化的銅箔13所構成的銅層TE1，由電鍍膜16所構成的電鍍層TE2，及由電鍍膜17所構成的電鍍層TE3來形成端子TE。
如此一來(藉由步驟S1a~S1i)，可製造基板10。
藉由步驟S1a~S1i所製造的基板10(亦即在步驟S1所準備的基板10)是被顯示於圖26~圖29。
圖26是表示基板10的上面10a側的平面圖，圖27是表示基板10的下面10b側的平面圖，圖28是擴大圖26的一部分的部分擴大平面圖，圖29是基板10的剖面圖。圖28是擴大顯示圖26所示的基板10具備的複數的裝置領域20a之中的1個裝置領域20a。另外，在圖28中，為了容易了解各構件的平面的位置關係，以點線來表示形成於基板10的下面10b的端子TE的外形位置。並且，圖29是大致對應於圖28的A3-A3線的剖面圖。
在步驟S1所準備的基板10是如圖26~圖29所示般，具有：基材(帶基材)11，其係具有主面(下面，背面)11a及與主面11a相反側的主面(上面，表面)14b；複數的端子TE，其係於基材11的主面11a經由上述黏結材層12(在圖29中圖示省略)來黏結固定；及貫通孔SH，其係形成於基材11。
貫通孔SH是對於各端子TE形成，在各端子TE，平 面視重疊於該端子的位置形成貫通孔SH。
貫通孔SH是形成從基材11的一方的主面(主面11a，11b的一方)至另一方的主面(主面11a，11b的另一方)貫通基材11，但端子TE是未貫通，若由基材11的主面11b來看，則端子TE的一部分(亦即露出面EX)會從貫通孔SH露出。亦即，在各貫通孔SH中，端子TE的一部分(亦即露出面EX)不會被基材11所覆蓋，從基材11露出。如上述般，將端子TE之中，從貫通孔SH露出的部分(面)稱為露出面EX。露出面EX是藉由上述電鍍層TE3(電鍍膜17)的表面所形成。
並且，基板10是如圖26及圖27所示般，平面視，在框部(架部)20b的內側具備複數的裝置領域20a。具體而言，在基板10中，複數的裝置領域20a會被配置成陣列狀(行列狀)。在圖26及圖27中，在基板10中，顯示配置成2行×6列的12個裝置領域20a，作為其一例，但裝置領域20a的配列不限於此，可為各種的變更。亦即，基板10是具有複數的裝置領域20a之所謂取多數個的基板。
基板10的框部20b是在組裝半導體裝置PKG的工程中，用以對於形成帶狀的基板10(基材11)實施連續性加工的複數的輸送孔(sprocket hole)(餽送孔，貫通孔)20c會沿著基板10的長邊方向(延伸方向)例如以一定間隔形成。輸送孔20c是在基材11的對向的2個長邊的附近沿著該長邊來形成貫通基材11。
各裝置領域20a是相當於上述基板CB，基板10是在後述的步驟S6的小片化工程被切斷，藉此各裝置領域20a會成為上述基板CB。
並且，在基板10的下面10b側，分別在複數的裝置領域20a形成有複數的端子TE。有關各裝置領域20a的端子TE的配置是與上述基板CB的端子TE的配置同樣，所以在此其重複的說明省略。另外，基板10是具有：對應於上述基板CB的上面CBa的主面之上面(晶片搭載面)10a，及對應於上述基板CB的下面CBb的主面之下面(端子面，端子形成面)10b，上面10a與下面10b是彼此相反側的主面。基板10的上面10a是與基材11的主面11b同一面。
並且，在步驟S2準備半導體晶片CP，例如在由單結晶矽等所構成的半導體基板(半導體晶圓)的主面形成各種的半導體元件或半導體集積電路等之後，可藉由切割等來將半導體基板分離成各半導體晶片來製造。另外，上述柱形凸塊BP是亦可在切割半導體基板(半導體晶圓)之前預先形成，由於可使用與打線接合工程同裝置來形成，因此在本實施形態中是說明有關在後述的打線接合工程中形成的情況。
並且，在此是說明有關藉由上述步驟S1a~S1i來製造基板10，藉此在步驟S1準備基板10的情況。其他的形態，亦可在步驟S1準備已經被製造的基板10(圖26~圖29所示的基板10)。
在步驟S1，S2準備基板10及半導體晶片CP之後，如圖30~圖32所示般，進行晶粒接合工程，分別在基板CB的上面10a的複數的裝置領域20a搭載半導體晶片CP(圖11的步驟S3)。
圖30~圖32是分別對應於上述圖26，圖28及圖29。在圖30顯示表示基板10的上面10a側的平面圖，在圖31顯示擴大圖30的一部分(1個的裝置領域20a)的部分擴大平面圖，圖32是在圖31的A3-A3線的位置的剖面圖(與上述圖29同位置的剖面圖)，皆顯示進行步驟S3的晶粒接合工程之後的狀態。另外，與上述圖28同樣，在圖31也以點線來表示形成於基板10的下面10b的端子TE的外形位置。
在步驟S3中，半導體晶片CP的背面CPb會以和基板10的上面10a(基材11的主面11b)對向的方式，經由黏晶材的接合材DB來搭載於基板10的各裝置領域20a的上面10a上(面朝上安裝)。並且，如圖31所示般，半導體晶片CP是在裝置領域20a的中央部，以半導體晶片CP的平面形狀的各邊能夠沿著裝置領域20a的各邊來配置之方式配置。
在步驟S3中，例如，經由環氧系的熱硬化性樹脂等的接合材DB來將半導體晶片CP搭載於基板CB上。使用具有流動性的膏材作為接合材DB時，首先，在基板CB的上面CBa之搭載半導體晶片CP的預定領域塗佈膏狀的接合材DB之後，經由接合材DB來將半導體晶片CP 的背面CPb搭載於基板10的上面10a，之後，使接合材DB硬化(例如藉由熱處理來使硬化)。藉此，膏狀的接合材DB被硬化，半導體晶片CP藉由被硬化的接合材DB來接合於基板CB而固定。
另外，在此是說明有關使用由熱硬化性樹脂所構成的膏材作為接合材DB的情況，但亦可適用各種的變形例。例如，亦可不是膏材，而是在兩面具備黏結層的帶材(薄膜材)作為接合材DB，預先貼在半導體晶片CP的背面CPb，經由此帶材(接合材DB)來將半導體晶片CP搭載於基板10的裝置領域20a的上面10a上。
其次，如圖33~圖35所示般，進行打線接合工程，分別在基板CB的複數的裝置領域20a中，經由複數的接線BW來分別電性連接被搭載於該裝置領域20a的半導體晶片CP的複數的焊墊PD，及搭載該半導體晶片CP的裝置領域20a的複數的端子TE的露出面EX(圖11的步驟S4)。
圖33~圖35是分別對應於上述圖30~圖32。在圖33是顯示表示基板10的上面10a側的平面圖，在圖34是顯示擴大圖33的一部分(1個裝置領域20a)後的部分擴大平面圖，圖35是圖34的A3-A3線的位置的剖面圖(與上述圖32同位置的剖面圖)，皆顯示進行步驟S4的打線接合工程之後的狀態。另外，與上述圖31同樣，在圖34也以點線來表示形成於基板10的下面10b的端子TE的外形位置。
以下，具體說明有關此步驟S4的打線接合工程。
在步驟S4中，以接線BW來連接搭載於基板10的某裝置領域20a的半導體晶片CP的複數的焊墊PD及其裝置領域20a的複數的端子TE的露出面EX之前，在該半導體晶片CP的焊墊PD的表面形成柱形凸塊BP，在該裝置領域20a的複數的端子TE的露出面EX形成柱形凸塊SB。柱形凸塊BP，SB是可應用打線接合技術來形成。
柱形凸塊SB是可例如其次般形成。圖36~圖38是說明形成柱形凸塊SB的手法的說明圖。
首先，如圖36所示般，將從打線接合裝置的毛細管25的前端突出的接線26的一部分放電。藉此，在接線26的前端(端部)形成球部(球狀的電極)26a。亦即，藉由放電結球，在接線26的前端(端部)形成球部26a。其次，如圖37所示般，將形成於接線26的前端(端部)的球部26a連接(接合)至從基板10的貫通孔SH露出的端子TE的露出面EX。此時，以配置於毛細管25的上方的鉗位器25a來夾緊接線26而固定的狀態下，在毛細管25的前端對球部26a施加荷重。亦即，以毛細管25來將球部26a推擠於端子TE的露出面EX而接合。而且，藉由對毛細管25施加超音波，可更牢固地接合球部26a與端子TE(的露出面EX)。至此為止是與藉由所謂逆接合方式來進行打線接合時之對第1接合側(端子TE側)的工程同樣。在形成柱形凸塊SB時，其次，以毛細管25的前端來切斷圖38所示的球部26a的上端，可取得圖38所示的柱形凸塊(凸塊電 極)SB。此柱形凸塊SB是形成於端子TE的露出面EX。柱形凸塊SB是由接合於端子TE的露出面EX而殘存的球部26a所構成，接線是未被連接。
柱形凸塊BP也可與柱形凸塊SB同樣形成，但柱形凸塊SB是形成於從貫通孔SH露出的端子TE的露出面EX，相對的，柱形凸塊BP是被形成於焊墊PD的表面。亦即，柱形凸塊SB與柱形凸塊BP是所被形成的底層不同，但形成法本身是同樣，所以在此是有關柱形凸塊BP的形成法的詳細說明省略。
並且，在形成柱形凸塊SB，BP時，利用未圖示的加熱平台等來加熱基板10(包含端子TE)及半導體晶片CP(包含焊墊PD)，藉此亦可使柱形凸塊SB，BP2及底層的接合強度提升。
在成為打線接合工程的對象的裝置領域20a中，分別對於被搭載於該裝置領域20a的半導體晶片CP的複數的焊墊PD形成柱形凸塊BP，分別對於被形成於該裝置領域20a的複數的端子TE形成柱形凸塊SB。此時，可先形成柱形凸塊SB之後形成柱形凸塊BP，或，先形成柱形凸塊BP之後形成柱形凸塊SB，或，亦可交替進行柱形凸塊SB的形成及柱形凸塊BP的形成。
如此，可形成柱形凸塊SB，BP。
形成柱形凸塊SB，BP之後，如圖34及圖35所示般，經由複數的接線BW來分別電性連接半導體晶片CP的複數的焊墊PD及複數的端子TE。本實施形態是以逆接 合方式來連接接線BW。
參照圖39及圖40來說明有關以逆接合方式形成接線BW的手法。圖39及圖40是說明逆接合的手法的說明圖。另外，以逆接合方式形成接線BW的情況亦如圖36所示般，在接線26的前端(端部)形成球部26a的點是與形成柱形凸塊SB的情況同樣。
首先，如上述圖36所示般，在接線26的前端(端部)形成球部26a之後，如上述圖37所示般，將形成於接線26的前端(端部)的球部26a連接(接合)於從基板10的貫通孔SH露出的端子TE的露出面EX。此時，在以配置於毛細管25的上方的鉗位器25a來夾接線26而固定的狀態下，以毛細管25的前端來施加荷重於球部26a。亦即，以毛細管25來將球部26a推擠於端子TE的露出面EX而接合。而且，藉由對毛細管25施加超音波，更可牢固地接合球部26a與端子TE(的露出面EX)。到目前為止是與形成柱形凸塊SB的工程同樣。之後，形成柱形凸塊SB時是以毛細管25的前端來切斷球部26a的上端，但在形成接線BW時是球部26a的上端不切斷，繼續進行其次那樣的工程。
亦即，如圖39所示般，放緩鉗位器25a(亦即將鉗位器25a開放而形成不夾接線26的狀態)，一邊送出接線26，一邊使毛細管25朝端子TE的上方移動。然後，某程度(例如比半導體晶片CP的最表面的鈍化膜PV的上面更高的位置)，使毛細管25移動至上方後，使朝形成於成為 圖40所示的第2接合側的焊墊PD上的柱形凸塊BP移動。然後，接線26的一部分到達形成於焊墊PD上的柱形凸塊BP之後，以鉗位器25a來再度夾緊接線26，以毛細管25的前端來將接線26的一部分(與形成有球部26a的端部不同的一部分)摩擦(邊磨邊拉)於成為第2接合側的柱形凸塊BP的表面。藉此，在焊墊PD形成經由柱形凸塊BP來連接的接線BW。接線BW的一方的端部是球部26a(此球部26a為對應於上述球部BL)，接線BW的另一方的端部是被接合於柱形凸塊BP，經由該柱形凸塊BP來連接至焊墊PD。亦即，接線BW是經由與接線BW別體形成的柱形凸塊BP來與焊墊PD電性連接。
並且，在形成接線BW時，是利用未圖示的加熱平台等來加熱基板10(包含端子TE)及半導體晶片CP(包含焊墊PD)，藉此亦可使接線BW的接合強度提升。
並且，在形成接線BW時，是將形成於接線26的前端(端部)的球部26a接合於端子TE的露出面EX，但避開柱形凸塊SB來接合於端子TE的露出面EX。因此，接線BW的一方的端部是被接合於焊墊PD上的柱形凸塊BP，但接線BW的另一方的端部是未被接合於端子TE的露出面EX上的柱形凸塊SB。形成於焊墊PD的表面的柱形凸塊BP是為了將接線BW連接至焊墊PD而形成者，但形成於端子TE的露出面EX的柱形凸塊SB不是為了將接線BW連接至端子TE而形成者。柱形凸塊SB是作為用以提高之後形成的密封體MR與端子TE的露出面EX的密著 性之固定手段而形成者。
如此，進行步驟S4的打線接合工程。藉由進行步驟S4的打線接合工程，可取得被搭載於基板10的各裝置領域20a的半導體晶片CP的複數的焊墊PD及被形成於該裝置領域20a的複數的端子TE會經由複數的接線BW來分別電性連接，且在各端子TE的露出面EX形成有柱形凸塊SB之狀態。
另外，對於某端子TE的露出面，進行柱形凸塊SB的形成及接線BW的連接時，先進行哪方皆可，但比接線BW的連接更先進行柱形凸塊SB的形成更理想。這是為了在某端子TE的露出面EX形成柱形凸塊SB時，可確實地防止使被連接至該端子TE的露出面EX的接線BW損傷。
步驟S4的打線接合工程之後，進行樹脂密封工程，如圖41~圖43所示般，形成密封體MR(圖11的步驟S5)。
圖41~圖43是分別對應於上述圖33~圖35。在圖41顯示表示基板10的上面10a側的平面圖，在圖42顯示擴大圖41的一部分(1個的裝置領域20a)的部分擴大平面圖，圖43是在圖42的A3-A3線的位置的剖面圖(與上述圖35同位置的剖面圖)，皆表示進行步驟S5的樹脂密封工程之後的狀態。另外，與上述圖34同樣，在圖42也以點線來表示形成於基板10的下面10b的端子TE的外形位置，且被密封於密封體MR內的構件也以點線表示。
在步驟S5中，如圖41~圖43所示般，以密封體(密封樹脂)MR來密封半導體晶片CP，複數的接線BW，及複數的端子TE(具體而言是端子TE的露出面EX)。
以下，說明有關此步驟S5的樹脂密封工程(密封體MR形成工程)。
一般，密封半導體晶片等的方法，有所謂轉送模製方式，是使熱硬化性樹脂在加熱室(容器部)軟化(可塑化)，壓入加熱後的成形金屬模的模穴內而成形，之後使加熱硬化。又，別的方法，有所謂灌封方式，是將液狀的樹脂滴下至密封的領域之後，使加熱硬化而形成密封樹脂。藉由轉送模製方式所形成的樹脂是比藉由灌封方式所形成的樹脂更硬，施加外力(特別是點荷重)時，由保護半導體晶片CP受外力破壞的觀點來看，轉送模製方式較為理想。因此，在本實施形態中是採用轉送模製方式更理想。
在採用轉送模製方式的步驟S5的樹脂密封工程中，首先，準備圖44所示的成形金屬模30(金屬模準備工程)。圖44是採用轉送模製方式的樹脂密封工程的說明圖。
成形金屬模30是具備：具有下面(金屬模面)31a及形成於下面31a的模穴(凹部，低窪部)31b之上金屬模(金屬模)31，及具有與此上金屬模31的下面(金屬模面)31a對向的上面(金屬模面)32a之下金屬模(金屬模)32。圖44是擴大剖面圖，顯示1個的模穴31b，但實際上金屬模31的模穴31b是形成於基板10的每個裝置領域20a。各模 穴31b是例如具有4個的角部被倒角的大致矩形(四角形)的平面形狀。
並且，雖圖示省略，但實際在上金屬模31中，往模穴31b之密封用樹脂的供給口的閘部及配置於與閘部不同的位置的通氣管部會分別被形成。密封用樹脂的供給方式是例如可適用從模穴31b的側面供給密封用樹脂的側閘方式，但其他的形態，亦可採用從模穴31b的頂面側供給密封用樹脂的頂閘方式。
其次，在成形金屬模30的下金屬模32上配置基板10(基板配置工程)。在此，形成於與下金屬模32組合的上金屬模31之模穴31b的面積(平面尺寸)是比基板10的各裝置領域20a的面積(平面尺寸)更小，裝置領域20a的周緣部是平面視位於比模穴31b更外側。
其次，使上金屬模31與下金屬模32的距離接近，如圖44所示般，以上金屬模31及下金屬模32來夾著基板10而夾緊(夾緊工程)。藉此，在形成密封體MR的預定的領域的周圍，上金屬模31(上金屬模31的下面31a)及基板10的上面10a會密著。並且，下金屬模32(下金屬模32的上面32a)及基板10的下面10b會密著。由於模穴31b是比基板10的各裝置領域20a更小面積(平面尺寸)，因此裝置領域20a的上面的一部分(比模穴31b更外側的領域)是與上金屬模31的下面31a密著。
其次，對模穴31b內供給密封用樹脂(硬化前的密封樹脂)，使硬化而形成密封體MR(密封體形成工程)。在此 工程中，使配置於未圖示的容器部的樹脂錠劑加熱軟化，從成形金屬模30的閘部(未圖示)對模穴31b內供給密封用樹脂。樹脂錠劑是例如由熱硬化性樹脂的環氧系的樹脂所構成，在比硬化溫度更低的溫度，藉由加熱來軟化，而具有流動性提升的特性。因此，例如，若以未圖示的柱塞來推擠軟化後的樹脂錠劑，則密封用樹脂會從形成於成形金屬模30的閘部(未圖示)流入模穴31b內。模穴31b內的氣體是藉由密封用樹脂流入的壓力來從成形金屬模30的通氣管部(未圖示)排出，模穴31b內是充滿密封用樹脂。此結果，被搭載於基板10的上面10a側的半導體晶片CP及複數的接線BW是以密封用樹脂所覆蓋。並且，此時，在貫通孔SH內也充滿密封用樹脂，因此基板10的端子TE(具體而言是從貫通孔SH露出的端子TE的露出面EX)也以密封用樹脂所覆蓋。然後，藉由加熱成形金屬模30來加熱模穴31b內的密封用樹脂而使硬化，形成由硬化後的密封用樹脂所構成的密封體MR。
其次，從成形金屬模30取出形成有複數的密封體MR的基板10(基板取出工程)。在此工程中，將成形金屬模30的閘部(未圖示)內的密封用樹脂硬化後的閘樹脂(閘內樹脂)分割成模穴31b內的密封體MR(閘斷)後，將上金屬模31與下金屬模32分離而取出基板10。
並且，從成形金屬模30取出基板10之後，亦可再度加熱密封體MR。此情況，例如，將從成形金屬模30取出的基板10搬送至烘烤爐(未圖示)，在烘烤爐內熱處理基 板10(形成有密封體MR的基板10)，藉此再度熱處理密封體MR。藉此，將在成形金屬模30內所被加熱的密封用樹脂(密封體MR)設為樹脂中的硬化成分的一半以上(例如約70%程度)硬化的狀態(稱為暫時硬化的狀態)，在烘烤爐再度加熱暫時硬化後的密封體MR，藉此可進行使硬化成分全部硬化的正式硬化處理。就暫時硬化的狀態而言，雖不是樹脂中的全部的硬化成分硬化，但一半以上的硬化成分硬化，在此時點，雖半導體晶片CP或接線BW是被密封，但由密封體MR的強度的安定性等的觀點來看，由於使全部的硬化成分完全硬化為理想，因此進行正式硬化處理。藉由如此將使密封用樹脂硬化的工程分成2次，對於其次搬送至成形金屬模30的其次的基板10可迅速地實施密封工程，因此可使製造效率提升。
從成形金屬模30取出基板10之後，不進行密封體MR的正式硬化處理時，只要藉由在成形金屬模30內使密封用樹脂充分地硬化(使硬化至與正式硬化同程度)來形成密封體MR即可。
如此，進行步驟S5的樹脂密封工程(密封體MR形成工程)。
一旦進行步驟S5的樹脂密封工程，則如圖41~圖43所示般，以基板10的複數的裝置領域20a的各個表面的一部分(亦即基板10的上面10a的裝置領域20a的周緣部)會露出的方式，在基板10的各裝置領域20a形成密封半導體晶片CP及複數的接線BW的密封體(密封樹脂)MR。
步驟S5的樹脂密封工程之後，進行小片化工程(圖11的步驟S6)。
在步驟S6的小片化工程中，沿著裝置領域20a來切斷上述圖41所示的基板10，分割複數的裝置領域20a。藉此，可取得半導體裝置PKG。被小片化的各裝置領域20a會成為半導體裝置PKG。並且，被小片化的各裝置領域20a的基板10會成為構成半導體裝置PKG的基板CB。基板10的切斷方法並無特別加以限定，例如可使用未圖示的沖壓機(切斷刃)及沖模(支持構件)來藉由沖壓加工切斷。
如此，藉由步驟S1~S6來製造半導體裝置PKG。
<有關IC卡的製造工程>
其次，說明有關本實施形態的IC卡1的製造工程。圖45~圖48是表示IC卡1的製造工程的剖面圖。
為了製造IC卡1，首先，準備(用意)卡本體2及半導體裝置PKG。
可先準備卡本體2之後準備半導體裝置PKG，或，先準備半導體裝置PKG之後準備卡本體2。或，亦可同時進行卡本體2的準備及半導體裝置PKG的準備。
其次，如圖45所示般，在半導體裝置PKG的基板CB的上面CBa的外周部貼上薄片狀的黏結用薄膜(黏結用帶，黏結薄片)4a。黏結用薄膜4a是相當於上述黏結材4。黏結用薄膜4a是例如可使用熱硬化型的黏結薄膜(黏 結薄片)等。
另外，在此是說明有關在被小片化的半導體裝置PKG的基板CB的上面CBa的外周部貼上黏結用薄膜4a的情況。其他的形態，亦可進行上述步驟S5的樹脂密封工程來形成密封體MR之後，進行上述步驟S6的小片化工程之前，在基板CB的上面CBa貼上黏結用薄膜4a之後，進行上述步驟S6的小片化工程。任一情況皆可取得在半導體裝置PKG的基板CB的上面CBa的外周部貼有黏結用薄膜4a的狀態。
黏結用薄膜4a是未貼在密封體MR上，而是貼在半導體裝置PKG的基板CB的上面CBa的外周部(亦即未形成有密封體MR的領域的基板CB的上面CBa)。
其次，如圖46所示般，在卡本體2的凹部3內配置(收容)半導體裝置PKG。
如上述般，在卡本體2的表面2a形成凹部3，此凹部3是藉由凹部3a及在凹部3a內形成比凹部3a更深的凹部3b所形成。
在卡本體2的凹部3內配置半導體裝置PKG時，基板CB的上面為對向於卡本體2的表面2a的方向，在卡本體2的凹部3內配置半導體裝置PKG。藉此，貼在半導體裝置PKG的基板CB的上面CBa的外周部之黏結用薄膜4a會被配置於凹部3a的底面3c上，半導體裝置PKG的密封體MR會被配置於凹部3b內。此時，貼在半導體裝置PKG的基板CB的上面CBa的外周部之黏結用薄膜 4a是接觸於凹部3a的底面3c，但半導體裝置PKG的密封體MR是不接觸於凹部3b的底面3d，在凹部3b的底面3d與密封體MR的上面MRa之間是形成有中空空間5a。
其次，經由黏結用薄膜4a來將半導體裝置PKG的基板CB的上面CBa的外周部熱壓接合於凹部3a的底面3c。
此時，例如圖47所示般，以加熱工具(加熱用治具)TL1等來推壓半導體裝置PKG的基板CB的下面CBb的外周部，藉此黏結用薄膜4a來將基板10推壓至凹部3a的底面3c，且藉由加熱工具TL1隔著基板10來加熱黏結用薄膜4a。藉此，黏結用薄膜4a會軟化後硬化，半導體裝置PKG的基板CB的上面CBa的外周會經由黏結用薄膜4a來與凹部3a的底面3c黏結而固定。之後，使加熱工具TL1從半導體裝置PKG離開。如此一來，如圖48所示般，可將半導體裝置PKG收容於凹部3而固定於卡本體2。硬化的黏結用薄膜4a會成為上述黏結材4。並且，凹部3b的底面3d與密封體MR的上面MRa之間的中空空間5a會成為上述中空空間5。
如此一來，可製造IC卡1。
<檢討>
其次，說明有關本發明者的檢討。
例如像上述專利文獻1那樣，在由帶所構成的基材上搭載半導體晶片的半導體裝置，所謂COT(Chip On Tape) 封裝中，經由形成於基材的貫通孔來將導電性構件(在上述專利文獻1是接線)連接至形成於基材的背面的端子的表面(從基材的貫通孔露出的面)，再以樹脂(密封體)來密封半導體晶片及導電性構件。
在此，端子的面(與基材對向的面)之中，與基材接觸的部分，為了提升與基材的密著性，而實以粗面化處理。另一方面，連接導電性構件的端子的表面，為了提升與導電性構件的連接性，而施以平坦化處理。
並且，端子是由導電性構件(金屬)所構成，相對的，樹脂(密封體)是由絕緣性構件所構成，各熱膨脹係數產生差。
因此，端子的表面與樹脂(密封體)的密著性低，恐有在端子的表面與樹脂(密封體)之間產生剝離之虞。一旦在端子的表面與樹脂(密封體)之間產生剝離，則大的負荷(應力，損傷)會施加於端子的表面的導電性構件的接合部，在此接合部中電氣特性會變化(也有至斷線的情況)。這會導致半導體裝置的可靠度的降低。
另外，對接合部造成損傷的時機，主要有將半導體裝置(COT封裝)收納於卡本體時(亦即IC卡的組裝工程)及完成後的製品(IC卡)的使用中等的2個。
<有關主要的特徵及效果>
本實施形態的半導體裝置PKG是具有：絕緣性的基材BS，其係具有貫通孔SH； 端子TE(外部端子)，其係形成於基材BS的一方的主面(下面BSb)，一部分會從貫通孔SH露出；及半導體晶片CP，其係被搭載於基材BS的另一方的主面(上面BSa)上。
半導體晶片CP是以和形成有焊墊PD的側相反側的背面CPb會與基材BS的另一方的主面(上面BSa)對向的方式搭載於基材BS的另一方的主面(上面BSa)上。
而且，半導體裝置PKG是具有：電性連接端子TE之中從基材BS的貫通孔SH露出的露出面EX與半導體晶片CP的焊墊PD之導電性構件(亦即導電性連接構件，在此是接線BW)，及密封體MR，密封體MR是密封基材BS的貫通孔SH的內部，半導體晶片CP，及導電性連接構件(接線BW)。而且，從基材BS的貫通孔SH露出的端子TE的露出面EX之中，接合導電性連接構件(接線BW)的接合部(接合領域)以外的領域(非接合部)設有固定手段。
此固定手段是具有使密封體MR與端子TE(外部端子)的密著性提升之機能者。亦即，相較於在端子TE的露出面EX未設固定手段的情況，在端子TE的露出面EX設有固定手段的情況是可使端子TE的露出面EX與密封體MR的密著性提升。
若密封體MR與端子TE的露出面EX的密著性低，則恐有密封體MR從端子TE的露出面EX剝離之虞，一旦密封體MR從端子TE的露出面EX剝離，則大的負荷(應力，損傷)會施加於端子TE的露出面EX之導電性連接 構件(例如接線BW)的接合部。此負荷有時會造成在此接合部中，電氣特性變化，甚至斷線(焊墊PD與端子TE之間的電性連接切斷的現象)。斷線當然會造成焊墊PD與端子TE之間的電性連接的可靠度降低，進而半導體裝置的可靠度降低，電性特性的變化時也會造成造成焊墊PD與端子TE之間的電性連接的可靠度降低，進而半導體裝置的可靠度降低。因此，為了使焊墊PD與端子TE之間的電性連接的可靠度提升，使半導體裝置的可靠度提升，而儘可能地使密封體MR不會從端子TE的露出面EX剝離為重要。
於是，本實施形態是在從基材BS的貫通孔SH露出的端子TE的露出面EX之中，接合導電性連接構件(接線BW)的接合部以外的領域設置固定手段，可藉由此固定手段來使密封體MR與端子TE的露出面EX的密著性提升。藉此，可抑制或防止密封體MR從端子TE的露出面EX剝離，因此可抑制或防止起因於密封體MR的剝離，而負荷(應力，損傷)施加於端子TE的露出面EX的導電性連接構件(例如接線BW)的接合部。因此，可抑制或防止端子TE的露出面EX之導電性連接構件(例如接線BW)的接合部的電性特性變化或斷線。所以，可使焊墊PD與端子TE的電性連接的可靠度提升。因此，可使半導體裝置的可靠度提升。並且，可使半導體裝置的製造良品率提升。
以如此在從基材BS的貫通孔SH露出的端子TE的露 出面EX設置固定手段作為主要的特徵的其中之一，在本實施形態中是使用柱形凸塊SB作為此固定手段。另外，在後述的實施形態2中是使用凹部81作為此固定手段，在後述的實施形態3中是使用被粗面化的領域71作為此固定手段。亦即，從基材BS的貫通孔SH露出的端子TE的露出面EX之中，接合導電性連接構件(例如接線BW)的接合部以外的領域設置固定手段是在本實施形態1及後述的實施形態2，3共通，但固定手段的具體的構成是在本實施形態1及後述的實施形態2以及後述的實施形態3不同。
因此，在本實施形態1及後述的實施形態2，3共通的技術思想是從基材BS的貫通孔SH露出的端子TE的露出面EX之中，於接合導電性連接構件(例如接線BW)的接合部以外的領域設置固定手段。而且，將此固定手段具體化的是本實施形態1及後述的實施形態2，3。
固定手段是作用成使密封體MR與端子TE的密著性提升者，因此至少需要在形成密封體MR之前(亦即端子TE的露出面EX以密封體MR密封之前)先形成於端子TE的露出面EX。
另外，從基材BS的貫通孔SH露出的端子TE的露出面EX之中，接合導電性連接構件(例如接線BW)的接合部以外的領域設置固定手段是意味端子TE的露出面EX之中，接合導電性連接構件(例如接線BW)的接合部是未設固定手段。之所以如此是為了防止導電性連接構件(例 如接線BW)對於端子TE的露出面EX之確實的連接(接合)會因固定手段而受阻。亦即，在端子TE的露出面EX是有設置固定手段的領域及未設固定手段的領域，導電性連接構件(例如接線BW)是連接(接合)至端子TE的露出面EX之中未設固定手段的領域。藉由在端子TE的露出面EX之中未設固定手段的領域連接(接合)導電性連接構件(例如接線BW)，可確保導電性連接構件對於端子TE的露出面EX之確實的連接(接合)，且藉由在端子TE的露出面EX設置固定手段，可使密封體MR與端子TE的露出面EX的密著性提升。
為此，本實施形態1是在端子TE的露出面EX中，在未形成有作為固定手段的柱形凸塊SB的位置(亦即不接觸於柱形凸塊SB的位置)接合導電性連接構件(例如接線BW)。又，後述的實施形態2是在端子TE的露出面EX中，在未形成有作為固定手段的凹部81的位置(亦即不與凹部81重的位置)接合導電性連接構件(例如接線BW)。又，後述的實施形態3是在端子TE的露出面EX中，在不與作為固定手段之粗面化的領域71重疊的位置接合導電性連接構件(例如接線BW)。藉此，可確保導電性連接構件(例如接線BW)對於端子TE的露出面EX之確實的連接(接合)，且藉由設置固定手段，可使密封體MR與端子TE的露出面EX的密著性提升。
另外，以逆接合來將接線BW連接至端子TE的露出面EX時，是在接線BW的端部一體形成球部BL，因此 端子TE的露出面EX之接合導電性連接構件(例如接線BW)的接合部是對應於端子TE的露出面EX中接合球部BL的部分。
並且，與端子TE的基材BS對向的側的面之基材對向面TEa是具有：與基材BS的一方的面(下面BSb)對向的接合面BD，及從基材BS的貫通孔SH露出的露出面EX。而且，端子TE的接合面BD的表面粗度(算術平均粗度Ra)是比端子TE的露出面EX之中，接合導電性連接構件(接線BW)的接合部的表面粗度(算術平均粗度Ra)更大為理想。這也是在本實施形態1及後述的實施形態2，3，4共通。
亦即，為了半導體裝置PKG的可靠度提升，端子TE與基材BS的黏結強度高為理想。藉此，可防止端子TE從基材BS剝離。為了提高端子TE與基材BS的黏結強度，增大端子TE的接合面BD的表面粗度為有效。因此，端子TE的接合面BD的表面粗度(算術平均粗度Ra)是某程度增大為理想。亦即，端子TE的接合面BD是被粗面化為理想。
另一方面，端子TE的露出面EX之中，接合導電性連接構件(例如接線BW)的接合部是某程度平坦為理想。亦即，端子TE的露出面EX之中，接合導電性連接構件(例如接線BW)的領域是不被粗面化，某程度平坦為理想。這是為了接合接線BW等的導電性連接構件，接合對象的面平坦較容易確保接線BW等的導電性連接構件的確 實接合。因此，在端子TE的露出面EX確保表面粗度(算術平均粗度Ra)比端子TE的接合面BD更小的領域，且未設固定手段的領域，在此接合接線BW等的導電性連接構件為理想。
為此，端子TE的接合面BD(經由黏結層SE來黏結於基材BS的面)的表面粗度(算術平均粗度Ra)是比端子TE的露出面EX之中，接合導電性連接構件(接線BW)的接合部的表面粗度(算術平均粗度Ra)更大為理想。換言之，端子TE的露出面EX之中，接合導電性連接構件(接線BW)的接合部的表面粗度(算術平均粗度Ra)是比端子TE的接合面BD(經由黏結層SE來黏結於基材BS的面)的表面粗度(算術平均粗度Ra)更小為理想。藉此，可提高端子TE與基材BS的黏結強度，且可確保導電性連接構件(例如接線BW)對於端子TE的露出面EX之確實的連接(接合)。
例如，端子TE的接合面BD的表面粗度(算術平均粗度Ra)是可設為6μm以上。另一方面，端子TE的露出面EX之中，接合導電性連接構件(接線BW)的接合部的表面粗度(算術平均粗度Ra)是可設為4μm以下。
以下，以本實施形態1的固定手段之柱形凸塊SB為中心，更具體說明有關本實施形態1的主要特徵。
在本實施形態1中，使用柱形凸塊SB作為設在端子TE的露出面EX的固定手段。亦即，本實施形態1是在從基材BS的貫通孔SH露出的端子TE的露出面EX形成柱 形凸塊SB作為固定手段。藉由在端子TE的露出面EX形成柱形凸塊SB，可使密封體MR與端子TE的露出面EX的密著性提升。因此，如上述般，可使焊墊PD與端子TE的電性連接的可靠度提升。所以，可使半導體裝置的可靠度提升。並且，可使半導體裝置的製造良品率提升。
藉由在端子TE的露出面EX形成柱形凸塊SB，可使密封體MR與端子TE的露出面EX的密著性提升的理由是例如其次般。
由金屬材料所構成的端子TE的露出面EX與由金屬材料所構成的柱形凸塊SB之間的黏結強度(黏結力)是可比由金屬材料所構成的端子TE的露出面EX與樹脂(密封體MR)之間的黏結強度(黏結力)更大。因此，相較於不形成柱形凸塊SB的情況，形成柱形凸塊SB的情況是可將端子TE的露出面EX所接觸的樹脂面積(密封體MR的面積)的一部分置換成對端子TE的露出面EX的黏結強度比樹脂(密封體MR)更高的柱形凸塊SB。而且，柱形凸塊SB是形成於端子TE的露出面EX的凸部(突起部)，因此相較於柱形凸塊SB與端子TE的露出面EX的接觸面積，柱形凸塊SB與密封體MR的接觸面積大。因此，相較於未形成柱形凸塊SB時的密封體MR與端子TE的露出面EX的密著性，可提高形成柱形凸塊SB時的密封體MR與端子TE的露出面EX及柱形凸塊SB的表面的密著性。因此，相較於未形成柱形凸塊SB的情況，形成柱形凸塊SB的情況是密封體MR較難從端子TE的露出面EX剝離。
並且，柱形凸塊SB是在例如由金所構成的接線的前端(端部)形成球部(球狀的電極)，以毛細管(圖示省略)來將此球部推擠於端子TE的露出面EX而接合，藉此形成者，藉由被推擠成扁平形狀的球部(球狀的電極)所形成。因此，如圖49所示般，與端子TE的露出面EX大致垂直的剖面之柱形凸塊SB的剖面形狀是成為大略楕圓形狀(與露出面EX大致垂直的方向的尺寸是比與露出面EX大致平行的方向的尺寸更小那樣的楕圓狀)。在此，圖49是模式性地顯示形成於端子TE的露出面EX的柱形凸塊SB的剖面圖。
柱形凸塊SB之與端子TE的露出面EX大致平行的平面的剖面積是柱形凸塊SB的高度方向的中間部比柱形凸塊SB的高度方向的下部(柱形凸塊SB與露出面EX的接合面)更大。亦即，在圖49中，尺寸L3比尺寸L4更大(亦即L3>L4)。在此，圖49的尺寸L3及尺寸L4是相當於與端子TE的露出面EX大致平行的平面的柱形凸塊SB的剖面的直徑，其中尺寸L3是在柱形凸塊SB的高度方向的下部(柱形凸塊SB與露出面EX的接合面)的直徑，尺寸L4是在柱形凸塊SB的高度方向的中間部的直徑。
另外，所謂柱形凸塊SB的高度方向是以端子TE的露出面EX為基準，來自接合柱形凸塊SB的露出面EX的柱形凸塊SB的突出方向，對應於與端子TE的露出面EX大致垂直的方向。以柱形凸塊SB與露出面EX的接合面為基準，從該接合面離開至柱形凸塊SB的突出方向的方 向是高側或上側。因此，柱形凸塊SB的高度方向的中間部是比柱形凸塊SB與露出面EX的接合面更高的位置，且比柱形凸塊SB的最頂部(離柱形凸塊SB與露出面EX的接合面最遠的部分)更低的位置。
亦即，柱形凸塊SB是在比該接合面更高的位置(柱形凸塊SB的高度方向的中間部)具有與端子TE的露出面EX大致平行的平面的柱形凸塊SB的剖面比柱形凸塊SB與露出面EX的接合面更大的部分。藉此，在柱形凸塊SB的高度方向看時，可取得密封體MR的一部分(在圖49以附上符號YG的箭號所示的部分)被夾於柱形凸塊SB的一部分與端子TE的露出面EX之間的狀態。若為如此的狀態，則因為密封體MR難從柱形凸塊SB剝離，因此柱形凸塊SB作為固定手段在機能上為合適。
亦即，在柱形凸塊SB的高度方向看時，若密封體MR的一部分(在圖49以附上符號YG的箭號所示的部分)被夾於柱形凸塊SB的一部分與端子TE的露出面EX之間，則更理想。換言之，在柱形凸塊SB的高度方向看時，若在柱形凸塊SB的一部分的正下面存在密封體MR的一部分(在圖49以附上符號YG的箭號所示的部分)，則更理想。藉此，密封體MR難從柱形凸塊SB剝離，因此可使密封體MR與柱形凸塊SB的密著性更提升。因此，可更確實地抑制或防止密封體MR的剝離。因此，可更確實地使焊墊PD與端子TE的電性連接的可靠度提升。並且，可更確實地使半導體裝置的可靠度提升。並且，可更 確實地使半導體裝置的製造良品率提升。
並且，本實施形態是在端子TE的露出面EX形成柱形凸塊SB作為固定手段，上述圖6是顯示在端子TE的露出面EX中，於3處形成柱形凸塊SB的情況(亦即合計形成3個柱形凸塊SB的情況)作為其一例。然而，形成於端子TE的露出面EX的柱形凸塊SB的數量不限於此，可為各種的變更。即使是在端子TE的露出面EX中，於1處形成柱形凸塊SB的情況(亦即合計形成1個柱形凸塊SB的情況)，相較於不形成柱形凸塊SB的情況，在以形成的柱形凸塊SB作為固定手段的機能下，可抑制或防止密封體MR的剝離。因此，可使焊墊PD與端子TE的電性連接的可靠度提升。並且，可使半導體裝置的可靠度提升。並且，可使半導體裝置的製造良品率提升。
然而，若在端子TE的露出面EX中，於複數處形成柱形凸塊SB(亦即若形成複數的柱形凸塊SB)，則更理想。藉此，可更提高密封體MR與端子TE的露出面EX及柱形凸塊SB的表面的密著性，可更確實地抑制或防止密封體MR從端子TE的露出面EX剝離。
並且，相較於不在端子TE的露出面EX形成柱形凸塊SB的情況，無論在端子TE的露出面EX中，於任一位置形成柱形凸塊SB的情況，皆可取得抑制或防止密封體MR的剝離之效果。但，柱形凸塊SB是在端子TE的露出面EX之中，形成於接合導電性連接構件(例如接線BW)的接合部以外的領域。
然而，在端子TE的露出面EX中，若在容易形成密封體MR的剝離的起點的領域形成柱形凸塊SB，則可更提高抑制或防止密封體MR的剝離之效果。基於此觀點，在端子TE的露出面EX中，在接近貫通孔SH的內壁的位置形成柱形凸塊SB要比在接合導電性連接構件(例如接線BW)的接合部形成柱形凸塊SB更理想(圖6參照)。這是因為在端子TE的露出面EX中，容易形成密封體MR的剝離的起點是端子TE的露出面EX的周緣部(在圖50中對應於附上點的剖面線的領域51)。
在此，圖50是表示從基材BS的貫通孔SH露出的端子TE的露出面EX的平面圖。雖圖50是平面圖，但在容易形成密封體MR的剝離的起點的領域51(亦即密封體MR的剝離最初容易發生的領域)附上點的剖面線。
如圖50所示般，在端子TE的露出面EX中，容易形成密封體MR的剝離的起點的領域51是端子TE的露出面EX的周緣部(接近貫通孔SH的內壁的領域)。一旦在此領域51產生密封體MR的剝離，則密封體MR的剝離會以該處為起點進展，負荷會施加於端子TE的露出面EX中接合導電性連接構件(例如接線BW)的接合部。
因此，固定手段(在此是柱形凸塊SB)是形成於容易形成密封體MR的剝離的起點的領域51或接近的位置為理想，因此，形成於端子TE的露出面EX的周緣部或接近的位置(亦即某程度接近貫通孔SH的內壁的位置)為理想。藉此，可抑制或防止密封體MR的剝離的發生。
另一方面，用以電性連接焊墊PD與端子TE之間的導電性連接構件(例如接線BW)是在端子TE的露出面EX中，接合於某程度離開貫通孔SH的內壁的位置較容易形成該導電性連接構件(例如接線BW)。這是因為用以電性連接焊墊PD與端子TE之間的導電性連接構件(例如接線BW)是從端子TE的露出面EX延伸至焊墊PD，所以在端子TE的露出面EX中難形成於接近貫通孔SH的內壁的位置。另一方面，柱形凸塊SB是無須使延伸至焊墊PD，因此相較於接線BW，如此的形成上的限制小。
因此，在端子TE的露出面EX中，比起接合導電性連接構件(例如接線BW)的接合部，若在接近貫通孔SH的內壁的位置形成柱形凸塊SB，則更理想。亦即，如圖6所示般，在端子TE的露出面EX中，若柱形凸塊SB與貫通孔SH的內壁之間的距離(間隔)L2形成比接合導電性連接構件(例如接線BW)的接合部與貫通孔SH的內壁之間的距離(間隔)L1更小(亦即L2<L1)，則更理想。藉此，可更確實地抑制或防止密封體MR的剝離的發生，且可容易且確實地形成用以電性連接焊墊PD與端子TE之間的導電性連接構件(例如接線BW)。因此，可更確實地使半導體裝置的可靠度提升，且容易製造半導體裝置。
另外，柱形凸塊SB與貫通孔SH的內壁之間的距離(間隔)L2是確保為了形成柱形凸塊SB而使用的上述毛細管25不會接觸於貫通孔SH的內壁的程度的距離為理想。
並且，如在圖5及圖6也顯示般，在端子TE的露出面EX中，接合導電性連接構件(例如接線BW)的接合部是位於與端子TE的露出面EX的中心不重疊的位置為理想。這是因為端子TE的露出面EX是中心比周緣部更容易彎曲。
另外，在圖6中，附上符號CT來顯示端子TE的露出面EX的中心，並且，在圖5中，附上符號CL來顯示通過端子TE的露出面EX的中心CT且與端子TE的露出面EX大致垂直的中心線。如圖5及圖6所示般，在端子TE的露出面EX中，接合接線BW的接合部是位於不與端子TE的露出面EX的中心CT及中心線CL重疊的位置，亦即，位於偏離端子TE的露出面EX的中心CT及中心線CL的位置。
在端子TE的露出面EX中，將導電性連接構件(例如接線BW)接合於與端子TE的露出面EX的中心CT不重疊的位置，藉此容易抑制因端子TE的露出面EX的彎曲而負荷(應力，損傷)施加於導電性連接構件(例如接線BW)的接合部。藉此可更確實地提升半導體裝置的可靠度。
並且，在端子TE的露出面EX中，接合導電性連接構件(例如接線BW)的接合部是偏離端子TE的露出面EX的中心CT，但偏離於遠離半導體裝置PKG的中心的方向為理想。這是因為在將半導體裝置PKG裝入卡本體2時，僅半導體裝置PKG的周緣部(基板CB的周緣部)會被 卡本體2所支持(具體而言是黏結材4來固定於上述凹部3a的底面3c)，所以半導體裝置PKG的中心是比半導體裝置的周緣部更容易彎曲。
因此，在端子TE的露出面EX中，將接合導電性連接構件(例如接線BW)的接合部的位置從端子TE的露出面EX的中心CT錯開於第1的方向，藉此容易抑制因半導體裝置PKG的彎曲而負荷(應力，損傷)施加於導電性連接構件(例如接線BW)的接合部。藉此，可更確實地使半導體裝置的可靠度提升。在此，前述第1方向是遠離半導體裝置PKG的中心的方向。若更詳述此第1方向，則平面視(在與基板CB的上面CBa大致平行的平面所見時)，連結端子TE的露出面EX的中心與半導體裝置PKG的中心(大致對應於基板CB的中心)之直線上的方向，且若為遠離半導體裝置PKG的中心的方向，則更理想。
並且，在端子TE的露出面EX中，若導電性連接構件(例如接線BW)的接合部平面視以複數的柱形凸塊SB所包圍，則更為理想。藉此，更可確實地抑制或防止密封體MR的剝離所引起的負荷施加於導電性連接構件(例如接線BW)的接合部。藉此，可使半導體裝置的可靠度更提升。
並且，在基材BS的下面BSb形成有複數個端子TE時，只要對於該等複數的端子TE之中的至少1個端子TE的露出面EX設置固定手段，便可在設置該固定手段的端子TE的露出面EX抑制或防止密封體MR的剝離。藉此，相較於不完全未設置固定手段的情況，可使半導體裝 置的可靠度提升。
然而，在基材BS的下面BSb形成複數個端子TE時，對於該等複數的端子TE的各露出面EX設置固定手段更理想，藉此，在設置固定手段的複數的端子TE的各露出面EX可抑制或防止密封體MR的剝離。藉此，可使半導體裝置的可靠度更提升。
但，亦有在基材BS的下面BSb形成複數個端子TE，且接合用以電性連接焊墊PD與端子TE之間的導電性連接構件(例如接線BW)的端子TE及未接合導電性連接構件的端子TE混在的情況。此情況，有關接合導電性連接構件(例如接線BW)的端子TE是對於該端子TE的露出面EX設置固定手段為理想，但有關未接合導電性連接構件(例如接線BW)的端子TE的露出面EX是可設或不設固定手段。這是因為有關未連接用以電性連接焊墊PD與端子TE之間的導電性連接構件(例如接線BW)的端子TE的露出面EX是即使密封體MR從該端子TE的露出面EX剝離，也不須考慮對該端子TE與焊墊PD之間的電性連接的影響。
另外，有關未接合導電性連接構件(例如接線BW)的端子TE的露出面EX是只要不設固定手段，便可縮短半導體裝置的製造時間，且具有可提升生產能力的優點。
為此，上述圖2及圖3的情況是端子TE形成有8個，其中在端子GND，I/O，VCC，RST，CLK的各露出面EX分別連接接線BW，在端子NC1，NC2，NC3的各 露出面EX分別未連接接線BW，此情況可形成如其次般。
亦即，連接接線BW的端子GND，I/O，VCC，RST，CLK之中，至少在1個端子的露出面EX設置固定手段，更理想是針對連接接線BW的端子GND，I/O，VCC，RST，CLK的全部，在各露出面EX設置固定手段。另一方面，有關未連接接線BW的端子NC1，NC2，NC3是可在各露出面EX設置固定手段或不設置，或使設置固定手段者不設置者混在，但不設置時，可縮短半導體裝置的製造時間，且可取得能提升生產能力的優點。
<實施形態1的第1變形例>
其次，說明有關本實施形態1的第1變形例。
圖51及圖52是表示本實施形態1的半導體裝置PKG的第1變形例的剖面圖，分別對應於上述圖4及圖5。圖52是表示在圖51中以點線所包圍的領域RG1的擴大圖。
上述圖4及圖5的情況是以逆接合方式來連接接線BW，但圖51及圖52的第1變形例的情況是以正接合方式來連接接線BW。
亦即，圖51及圖52的第1變形例的情況是如其次般，經由接線BW來電性連接半導體晶片CP的焊墊PD及基板CB的端子TE的露出面EX。
首先，如上述圖36所示般，在接線26的前端(端部)形成球部26a之後，將形成於接線26的前端(端部)的上述 球部26a連接(接合)於半導體晶片CP的焊墊PD。此時，在焊墊PD上是未形成上述凸塊BP。其次，將上述鉗位器25a放緩，一邊送出上述接線26，一邊使上述毛細管25朝焊墊PD的上方某程度移動後，使朝成為第2接合側的端子TE的露出面EX移動。然後，以上述鉗位器25a來再度夾緊上述接線26，以上述毛細管25的前端來將接線26的一部分(與形成有球部26a的端部不同的一部分)摩擦(邊磨邊拉)於成為第2接合側的端子TE的露出面EX。藉此，如圖51及圖52所示般，形成一方的端部會被連接至焊墊PD，另一方的端部會被連接至端子TE的露出面EX之接線BW。
因此，圖51及圖52的第1變形例的情況是與接線BW一體形成的上述球部BL會被接合於半導體晶片CP的焊墊PD，不須先在焊墊PD上設置上述柱形凸塊BP。並且，接線BW是不經由上述球部BL來接合於端子TE的露出面EX。
圖51及圖52的第1變形例的其他的構成及製造工程是如在上述實施形態1所說明般，所以在此省略其重複的說明。
圖51及圖52的第1變形例的情況也可取得與在實施形態1所說明者同樣的效果。
並且，以正接合方式來連接接線BW的情況，相較於以逆接合方式來連接的情況，接線BW與端子TE的露出面EX的黏結強度低。因此，起因於密封體MR的剝離， 而負荷(應力，損傷)施加於接線BW與端子TE的露出面EX的接合部時的不良影響(電氣特性的變化或斷線等)是以正接合方式來連接接線BW的情況要比以逆接合方式來連接的情況更大。然而，即使是以正接合方式來連接接線BW的情況，藉由在端子TE的露出面EX設置固定手段，可抑制或防止密封體MR的剝離，因此可抑制或防止起因於密封體MR的剝離，而負荷(應力，損傷)施加於接線BW與端子TE的露出面EX的接合部。為此，以逆接合方式來連接接線BW的情況是當然可使焊墊PD與端子TE的電性連接的可靠度提升，即使以正接合方式來連接的情況也可使焊墊PD與端子TE的電性連接的可靠度提升，可使半導體裝置的可靠度提升。並且，以正接合方式來連接接線BW的情況，由於無須在焊墊PD上形成上述柱形凸塊BP，因此可使半導體裝置的製造工程(例如打線接合工程)簡略化。
另外，此第1變形例是亦可適用在後述的第2變形例或後述的實施形態2，3(包含變形例)。
<實施形態1的第2變形例>
其次，說明有關本實施形態1的第2變形例。
圖53是表示本實施形態1的半導體裝置PKG的第2變形例的部分擴大剖面圖，對應於上述圖5。
就圖53所示的第2變形例而言，是在端子TE的露出面EX形成柱形凸塊SB，將複數的柱形凸塊SB推起來。 亦即，層疊複數的柱形凸塊SB。這是在上述的打線接合工程中，在端子TE的露出面EX形成柱形凸塊SB之後，在該柱形凸塊SB上更形成(接合)其他的柱形凸塊SB，藉此可實現。
另外，在圖53中，堆疊2個的柱形凸塊SB，但其他的形態，亦可堆疊3個以上的柱形凸塊SB。像圖53那樣堆疊2個的柱形凸塊SB時，被堆疊的2個柱形凸塊SB的全體的高度(與露出面EX大致垂直的方向的尺寸)是例如10μm以上。
像第2變形例那樣在端子TE的露出面EX形成複數堆疊的柱形凸塊SB，藉此可使柱形凸塊SB的固定效果(密封體MR的剝離防止效果)更提升。藉此，可使焊墊PD與端子TE的電性連接的可靠度更提升，可使半導體裝置的可靠度更提升。
另外，在端子TE的露出面EX中，在1處以上，更理想是複數處形成柱形凸塊SB。在端子TE的露出面EX中，於複數處形成柱形凸塊SB時適用第2變形例的情況是在該複數處全部堆疊配置複數的柱形凸塊SB，或，亦可在該複數處，使推疊配置複數的柱形凸塊SB之處與不堆疊地配置1個柱形凸塊SB之處混在。
(實施形態2)
圖54及圖55是本實施形態2的半導體裝置的說明圖，圖54是對應於上述實施形態1的上述圖6。亦即， 圖54是表示從基材BS的貫通孔SH露出的端子TE的露出面EX與連接於此的接線BW的平面圖。圖55是對應於與圖54同領域的平面圖，但在圖55中是顯示即將接線BW連接至端子TE的露出面EX之前的階段。
在上述實施形態1中，使用形成於端子TE的露出面EX的柱形凸塊SB來作為設在端子TE的露出面EX的固定手段。在本實施形態2中，如圖54及圖55所示般，使用形成於端子TE的露出面EX的凹部(低窪部)81來作為設在端子TE的露出面EX的固定手段。凹部81是端子TE的露出面EX為凹陷的部分。在凹部81內是充填有密封體MR的材料(密封體MR的一部分)。凹部81的深度是可設為例如4μm以上。
除了使用形成於端子TE的露出面EX的凹部81來取代形成於端子TE的露出面EX的柱形凸塊SB，作為設在端子TE的露出面EX的固定手段以外，本實施形態2的半導體裝置也與上述實施形態1的半導體裝置PKG同樣，因此在此其重複的說明省略。
若在端子TE的露出面EX形成凹部81，則密封體MR的材料會被充填於凹部81內，而凹部81的內面與密封體MR會接觸，因此可擴大也含凹部81的內面之端子TE的露出面EX與密封體MR的接觸面積。亦即，相較於未形成凹部81的情況，形成凹部81的情況較能夠擴大端子TE的露出面EX與密封體MR的接觸面積。因此，相較於未形成凹部81時的密封體MR與端子TE的露出面 EX的密著性，形成凹部81時較可提高密封體MR與端子TE的露出面EX的密著性。因此，相較於未形成凹部81時，形成凹部81時的密封體MR較難從端子TE的露出面EX剝離。
如此，在本實施形態2中，形成於端子TE的露出面EX的凹部81會作為固定手段的機能，藉此可抑制或防止密封體MR從端子TE的露出面EX剝離。因此，可使焊墊PD與端子TE的電性連接的可靠度提升，可使半導體裝置的可靠度提升。並且，可使半導體裝置的製造良品率提升。
對於凹部81的形成位置或形成的數量等也可適用上述實施形態1有關柱形凸塊SB的形成位置或形成的數量等的記載。並且，凹部81的平面形狀是可為各種變更。
其次，參照圖56~圖60來說明有關凹部81的形成法的一例。圖56~圖60是表示本實施形態2的基板10的製造工程的剖面圖。其中，圖56及圖58是表示與上述圖13~圖21同領域的剖面圖，圖57是表示在圖56中以點線所包圍的領域RG4的擴大圖，圖59是表示在圖58中以點線所包圍的領域RG4的擴大圖。並且，圖60是表示與圖59同領域不同的工程階段的剖面圖。
首先，與上述實施形態1同樣進行上述步驟S1a~S1h的工程，取得圖56及圖57的構造。亦即，至進行上述步驟S1h的蝕刻工程來使從基材11的貫通孔SH露出的銅箔13的主面13a平坦化為止，本實施形態2的基板 10的製造工程也與上述實施形態1的基板10的製造工程同樣。因此，圖56及圖57的構造是與進行上述步驟S1h的蝕刻之後的上述圖21及圖23的構造相同。
其次，在本實施形態2中，如圖58所示般，使具有尖銳的前端部之工具(治具)TL2的前端部對於從基材11的貫通孔SH露出的銅箔13的主面13a推壓。藉此，如圖59所示般，可在從基材11的貫通孔SH露出的銅箔13的主面13a形成凹部(低窪部)81a。凹部81a是銅箔13的主面13a凹陷的部分。
然後，與上述實施形態1同樣進行上述步驟S1i，而於銅箔13的露出面形成上述電鍍膜16，17。圖60是表示進行此步驟S1i來形成電鍍膜16，17的階段，顯示電鍍膜17(對應於上述電鍍層TE3)被形成於從貫通孔SH露出的銅箔13(對應於上述銅層TE1)的主面13a(對應於上述上面TE1a)的狀態。
電鍍膜17是對於底層的面(亦即從基材11的貫通孔SH露出的銅箔13的主面13a)共形的(conformal)形成。因此，只要在從基材11的貫通孔SH露出的銅箔13的主面13a形成凹部81a，便會在電鍍膜17的表面，對應於凹部81a來形成凹部81。藉此，可在電鍍膜17的表面，亦即端子TE的露出面EX形成凹部81。
並且，在此是說明有關在形成電鍍膜17之前，先在從基材11的貫通孔SH露出的銅箔13的主面13a形成凹部81a，藉此在電鍍膜17的成膜時在電鍍膜17的表面形 成有凹部81的情況。其他的形態，與上述實施形態1同樣進行步驟S1a~S1i之後，將工具TL2的前端部對於電鍍膜17的表面推壓，藉此亦可在電鍍膜17的表面(亦即端子TE的露出面EX)形成凹部81。
並且，在本實施形態2中，使用形成於端子TE的露出面EX的凹部81作為設在端子TE的露出面EX的固定手段。其他的形態，亦可使用形成於端子TE的露出面EX的凸部(突起部)作為設在端子TE的露出面EX的固定手段。即使固定手段不是凹部81，而為凸部，也可擴大密封體MR與端子TE的露出面EX的接觸面積，因此可提高密封體MR與端子TE的露出面EX的密著性，可取得抑制或防止密封體MR從端子TE的露出面EX剝離的效果。上述實施形態1的柱形凸塊SB是從端子TE的露出面EX突出，因此亦可視為形成於端子TE的露出面EX的凸部(突起部)。
(實施形態3)
圖61及圖62是本實施形態3的半導體裝置的說明圖，圖61是對應於上述實施形態1的上述圖6。亦即，圖61是表示從基材BS的貫通孔SH露出的端子TE的露出面EX與連接於此的接線BW的平面圖。圖62是對應於與圖61同領域的平面圖，但在圖62中是顯示即將把接線BW連接至端子TE的露出面EX之前的階段。另外，圖61及圖62是平面圖，以容易判別端子TE的露出面EX 的領域71與領域72的方式，在領域71及領域72附上彼此不同方向的剖面線。
在上述實施形態1中是使用形成於端子TE的露出面EX的柱形凸塊SB來作為設在端子TE的露出面EX的固定手段，在上述實施形態2中是使用形成於端子TE的露出面EX的凹部81。在本實施形態3中是如圖61及圖62所示般，使用端子TE的露出面EX之被粗面化的領域71來作為設在端子TE的露出面EX的固定手段。
在本實施形態3中，端子TE的露出面EX是具有：被粗面化的領域71，及比該領域71更平坦的領域72。亦即，端子TE的露出面EX是具有表面粗度大的領域71及表面粗度小的領域72。領域71的表面粗度(算術平均粗度Ra)是比領域72的表面粗度(算術平均粗度Ra)更大。換言之，領域72的表面粗度(算術平均粗度Ra)是比領域71的表面粗度(算術平均粗度Ra)更小。並且，表面粗度越小，平坦性越高，因此可謂領域72是平坦性比領域71更高，領域71是平坦性比領域72更低。在此，領域71，72的表面粗度是指算術平均粗度Ra。
若舉領域71，72的表面粗度的一例，則表面粗度大的領域71的表面粗度(算術平均粗度Ra)是例如可設為6μm以上，表面粗度小的領域72的表面粗度(算術平均粗度Ra)是例如可設為4μm以下。亦即，在本實施形態3中，領域71的表面粗度(算術平均粗度Ra)是與端子TE的接合面BD的表面粗度(算術平均粗度Ra)相同，保持未 進行圖12所示的步驟S1h的蝕刻之狀態。
另外，在使端子TE的露出面EX與密封體MR的密著性提升時，亦可以領域71的表面粗度(算術平均粗度Ra)比端子TE的接合面BD的表面粗度(算術平均粗度Ra)更大的方式，對於此領域71追加實施粗面化處理。
在本實施形態2中，如圖61及圖62所示般，端子TE的露出面EX是具有表面粗度大的領域71及表面粗度小的領域72。若著眼於端子TE的露出面EX與密封體MR之間的黏結強度和端子TE的露出面EX的表面粗度的關係，則一旦端子TE的露出面EX的表面粗度變大，端子TE的露出面EX與密封體MR的接觸面積會增大，端子TE的露出面EX與密封體MR之間的黏結強度會變高。因此，在本實施形態2中，端子TE的露出面EX具有表面粗度大的領域71，藉由此表面粗度大的領域71接觸於密封體MR，提高端子TE的露出面EX與密封體MR之間的黏結強度，而使端子TE的露出面EX與密封體MR的密著性提升。藉此，可抑制或防止密封體MR從端子TE的露出面EX剝離。
然而，若與本實施形態3不同，端子TE的露出面EX全體的表面粗度大，則難以將導電性連接構件(例如接線BW)確實地連接(接合)於端子TE的露出面EX。亦即，在端子TE的露出面EX中，接合接線BW等的導電性連接構件的領域是表面粗度小為理想。
於是，在本實施形態3中，如圖61及圖62所示般， 端子TE的露出面EX是具有表面粗度大的領域71及表面粗度小的領域72，用以電性連接焊墊PD與端子TE之間的導電性連接構件(例如接線BW)不是連接(接合)至表面粗度大的領域71，而是連接(接合)至表面粗度小的領域72。藉由將導電性連接構件(例如接線BW)連接(接合)至表面粗度小的領域72，可容易且確實地將該導電性連接構件(例如接線BW)連接(接合)至端子TE的露出面EX。並且，可提高該導電性連接構件(例如接線BW)與端子TE的露出面EX之間的黏結強度。
如此，在本實施形態3中，從基材BS的貫通孔SH露出的端子TE的露出面EX之中，在接合導電性連接構件(例如接線BW)的接合部以外的領域，設置表面粗度大的領域71(被粗面化的領域71)作為固定手段。藉由端子TE的露出面EX的表面粗度大的領域71(被粗面化的領域71)作為固定手段的機能，可抑制或防止密封體MR從端子TE的露出面EX剝離。因此，可使焊墊PD與端子TE的電性連接的可靠度提升，可使半導體裝置的可靠度提升。並且，可使半導體裝置的製造良品率提升。
並且，端子TE的接合面BD(被黏結於基材BS的面)的表面粗度(算術平均粗度Ra)是比端子TE的露出面EX的表面粗度小的領域72的表面粗度(算術平均粗度Ra)更大為理想。藉此，可提高端子TE與基材BS的黏結強度，因此可更確實地防止端子TE從基材BS剝離。因此，可使半導體裝置的可靠度更提升。
並且，在後述的圖61~圖70的工程製造基板10時，端子TE的露出面EX的表面粗度大的領域71的表面粗度(算術平均粗度Ra)是與端子TE的接合面BD(被黏結於基材BS的面)的表面粗度(算術平均粗度Ra)大概形成同程度。
並且，如參照上述圖50來說明那樣，在端子TE的露出面EX中，容易形成密封體MR的剝離的起點的領域51是端子TE的露出面EX的周緣部(接近貫通孔SH的內壁的領域)。因此，固定手段(在此是領域71)是形成於容易形成密封體MR的剝離的起點的領域51或接近的位置為理想，因此，形成於端子TE的露出面EX的周緣部或接近的位置(亦即某程度接近貫通孔SH的內壁的位置)為理想。如此一來，可抑制或防止密封體MR的剝離的發生。
因此，如圖61及圖62所示般，在端子TE的露出面EX中，在周緣部側(例如與貫通孔SH的內壁鄰接的環狀)設置表面粗度大的領域71為理想，在其內側(露出面EX的中心側)設置表面粗度小的領域72為理想。亦即，在端子TE的露出面EX中，與貫通孔SH的內壁鄰接的領域是設為表面粗度大的領域71，表面粗度小的領域72是被表面粗度大的領域71所包圍，在表面粗度小的領域72與貫通孔SH的內壁之間是存在表面粗度大的領域71為理想。藉此，容易抑制或防止密封體MR的剝離發生，且容易將接線BW那樣的導電性連接構件連接(接合)於端子TE的露出面EX。
除了取代形成於端子TE的露出面EX的柱形凸塊SB，而使用端子TE的露出面EX的粗面化的領域71(表面粗度大的領域71)，作為設在端子TE的露出面EX的固定手段以外，本實施形態3的半導體裝置也與上述實施形態1的半導體裝置PKG同樣，所以在此是其重複的說明省略。
並且，在端子TE的露出面EX中，有關使接合接線BW那樣的導電性連接構件的接合部的位置形成不重疊於露出面EX的中心(CT)的位置，或使其接合部偏離露出面EX的中心(CT)的方向，上述實施形態2及本實施形態3也可設為與上述實施形態1同樣。
其次，參照圖61~圖70來說明有關具備端子TE的露出面EX的基板10的製造法的一例，該端子TE是具有表面粗度大的領域71及表面粗度小的領域72。
圖61~圖70是表示本實施形態2的基板10的製造工程的剖面圖。其中，圖63，圖65及圖67是表示與上述圖13~圖21同領域的剖面圖，圖64是表示在圖63中以點線所包圍的領域RG4的擴大圖，圖66是表示在圖65中以點線所包圍的領域RG4的擴大圖，圖69是表示在圖68中以點線所包圍的領域RG4的擴大圖。圖67是表示與圖66同領域不同的工程階段的剖面圖，圖70是表示與圖69同領域不同的工程階段的剖面圖。
首先，與上述實施形態1同樣進行上述步驟S1a~S1g的工程，取得圖63及圖64的構造。亦即，至進行上 述步驟S1g的銅箔13的圖案化工程為止，本實施形態3的基板10的製造工程也與上述實施形態1的基板10的製造工程同樣。因此，圖63及圖64的構造是與進行上述步驟S1h的蝕刻之前的上述圖21及圖22的構造相同。
其次，在本實施形態3中，如圖65及圖66所示般，在從基材11的貫通孔SH露出的銅箔13的主面13a上形成遮罩層73。此遮罩層73是在之後進行的上述步驟S1h的蝕刻中作為蝕刻遮罩的機能。遮罩層73是在從基材11的貫通孔SH露出的銅箔13的主面13a之中，不是全體，而是形成於一部分上。形成有遮罩層73的平面領域是在上述圖62中與表面粗度大的領域71幾乎一致的領域。
其次，如圖67所示般，進行上述步驟S1h的蝕刻工程，將從基材11的貫通孔SH露出的銅箔13的主面13a蝕刻。
有關上述步驟S1h的蝕刻工程，本實施形態3與上述實施形態1不同的是因為遮罩層73具有作為蝕刻遮罩的機能，所以從基材11的貫通孔SH露出的銅箔13的主面13a之中，未以遮罩層73所覆蓋的部分會被蝕刻，但以遮罩層73所覆蓋的部分不會被蝕刻的點。圖66是表示即將進行步驟S1h的蝕刻之前的狀態，圖67是表示進行步驟S1h的蝕刻之後的狀態。在進行步驟S1h的蝕刻之後，除去遮罩層73，除去遮罩層73的狀態是顯示於圖68及圖69。
一旦進行上述步驟S1h的蝕刻工程，則從基材11的 貫通孔SH露出的銅箔13的主面13a之中，未以遮罩層73所覆蓋的部分會被蝕刻而提高平坦性。然而，即使進行步驟S1h的蝕刻工程，銅箔13的主面13a之中，經由黏結材層12來黏結於基材11的主面11a的領域(亦即從貫通孔SH露出的部分以外的銅箔13的主面13a)及以遮罩層73所覆蓋的領域是未被蝕刻，平坦性不變。除此外，有關上述步驟S1h的蝕刻工程，本實施形態3也與上述實施形態1基本上相同。
如圖66所示般，進行步驟S1h的蝕刻之前，銅箔13的主面13a的平坦性是從貫通孔SH露出的領域，及以遮罩層73所覆蓋的領域，以及經由黏結材層12來黏結於基材11的主面11a的領域，皆具有大致同樣的平坦性，表面粗度是大致相同。然而，一旦進行步驟S1h的蝕刻，則如圖66所示般，銅箔13的主面13a的平坦性是從貫通孔SH露出的領域之中未以遮罩層73所覆蓋的領域的平坦性會比經由黏結材層12來黏結於基材11的主面11a的領域的平坦性或以遮罩層73所覆蓋的領域的平坦性更高。亦即，一旦進行步驟S1h的蝕刻，則銅箔13的主面13a的表面粗度是從貫通孔SH露出的領域之中未以遮罩層73所覆蓋的領域會比經由黏結材層12來黏結於基材11的主面11a的領域或以遮罩層73所覆蓋的領域更小。
之後，與上述實施形態1同樣進行上述步驟S1i，在銅箔13的露出面形成上述電鍍膜16，17。圖70是表示進行此步驟S1i來形成電鍍膜16，17的階段，顯示電鍍 膜17(對應於上述電鍍層TE3)形成於從貫通孔SH露出的銅箔13(對應於上述銅層TE1)的主面13a(對應於上述上面TE1a)的狀態。
電鍍膜17是對於底層的面(亦即從基材11的貫通孔SH露出的銅箔13的主面13a)共形的形成。因此，只要在從基材11的貫通孔SH露出的銅箔13的主面13a形成表面粗度大的領域(以遮罩層73所覆蓋的領域)及表面粗度小的領域(未以遮罩層73所覆蓋的領域)，電鍍膜17的表面粗度便可形成對應於底層的銅箔13的主面13a的表面粗度的大小。亦即，從基材11的貫通孔SH露出的銅箔13的主面13a之中，在表面粗度大的領域上是形成大的表面粗度的電鍍膜17，在表面粗度小的領域上是形成小的表面粗度的電鍍膜17。藉由大的表面粗度的電鍍膜17來形成上述的表面粗度大的領域71，藉由小的表面粗度的電鍍膜17來形成上述的表面粗度小的領域72。
如此一來，在電鍍膜17的表面，亦即端子TE的露出面EX，可設置表面粗度大的領域71及表面粗度小的領域72。
並且，在此是在端子TE的露出面EX設置表面粗度大的領域71及表面粗度小的領域72的手法之一例，但亦可使用其他的手法。
並且，在此是說明有關在從基材11的貫通孔SH露出的銅箔13的主面13a全體形成電鍍膜17的情況。其他的形態，在連接(接合)導電性連接構件(例如接線BW)的 領域以外，亦可不形成電鍍膜17(亦即上述電鍍層TE3)。例如，也有在上述的表面粗度小的領域72形成電鍍膜17(亦即上述電鍍層TE3)，在上述的表面粗度大的領域71不形成電鍍膜17(亦即上述電鍍層TE3)的情況。
(實施形態1~3的變形例)
在上述實施形態1~3中，是使用在基材BS的下面BSb形成有端子TE，但基材BS的上面BSa未形成有金屬圖案(端子或配線等)的基板CB。在上述實施形態1~3(包含變形例)中，亦可使用所謂雙面基板作為基板CB，該雙面基板是在基材BS的下面BSb形成有端子TE，在基材BS的晶片搭載側的主面之上面BSa也形成有金屬圖案(端子或配線等)。
在本變形例中，說明有關將雙面基板適用於基板CB時的例子。圖71是本變形例的半導體裝置PKG的平面圖，對應於上述實施形態1的上述圖3者。與上述圖3同樣，在圖71中也顯示半導體裝置PKG的上面側的平面圖(亦即上面圖)，但顯示透視密封體MR後的平面透視圖，以二點虛線來表示密封體MR的外形位置。另外，在本變形例中也是像上述圖2及圖3所示那樣的端子TE會被形成於基板CB的下面CBb，但在圖71中未被圖示。又，雖圖71是平面圖，但為了容易看圖，而在金屬圖案91附上剖面線。
圖71的半導體裝置PKG與上述實施形態1的半導體 裝置PKG不同的是在基板CB的上面CBa側，亦即基材BS的上面BSa形成有金屬圖案91(具體而言是金屬圖案91a及端子91b)的點，及以接線BW等的導電性構件來電性連接端子91b與半導體晶片CP的焊墊PD之間的點。除此以外，圖71的半導體裝置PKG是與上述實施形態1的半導體裝置PKG同樣。
圖71的本變形例的半導體裝置PKG時，在基板CB的上面CBa側，亦即基材BS的上面BSa是形成有金屬圖案91，此金屬圖案91是含金屬圖案91a及端子91b。端子91b與半導體晶片CP的焊墊PD是經由接線BW來電性連接，端子91b的一部分(包含接線BW與端子91b的連接部)是以密封體MR所密封，端子91b的其他一部分是不被密封體MR所覆蓋而露出。端子91b之中，從密封體MR露出的部分是可作為圖71的半導體裝置PKG的外部端子的機能。為此，圖71的半導體裝置PKG是在基板CB的下面CBb側具有上述端子TE作為外部端子(在圖71是未圖示)，在基板CB的上面CBa側具有端子91b作為外部端子。並且，端子91b是兼任端子及配線者。為此，圖71的半導體裝置PKG的基板CB是在下面CBb側具有上述端子TE作為外部端子(在圖71是未圖示)，在基板CB的上面CBa側具有配線或端子用的金屬圖案。
金屬圖案91a是在貫通孔SH的周圍形成包圍貫通孔SH。金屬圖案91a是在製造工程上被形成者，但亦可無。
另外，在圖71中顯示基板CB的上面CBa側，亦即 基材BS的上面BSa所形成的金屬圖案91的一例，金屬圖案91的形狀或用途是可為各種變更。
本變形例是對於上述實施形態1~3(包含變形例)的任一個皆可適用。亦即，在上述實施形態1~3(包含變形例)的任一個中皆可使用圖71所示那樣的基板CB(雙面基板)。
其次，參照圖72~圖81來說明有關製造上述基板10來作為在本變形例所使用的雙面基板時的製造法之一例。
圖72~圖81是表示本變形例的基板10的製造工程的剖面圖，顯示與上述圖13~圖21同領域的剖面圖。
首先，如圖72所示般，準備：在一方的主面11b貼有銅箔(銅層)18的基材(基材層，帶基材)11。在此，亦可在上述步驟S1a所準備的基材11的主面11b貼上銅箔18。銅箔18是經由黏結材層(圖示省略)來貼在基材11的主面11b。
其次，在上述步驟S1b，如圖73所示般，在基材11的主面11a形成黏結材層12。
其次，在上述步驟S1c，如圖74所示般，在基材11中形成貫通孔SH。貫通孔SH是與基材11一同連銅箔18及黏結材層12也貫通。
其次，在上述步驟S1d，如圖75所示般，在基材11的主面11a隔著黏結材層12貼上銅箔(銅層)13。
其次，在上述步驟S1e，如圖76所示般，在銅箔13上形成光阻劑層(光阻劑膜)14，在銅箔18上形成(貼上)光 阻劑層(光阻劑膜)19。作為光阻劑層14，19分別貼上的光阻劑膜是例如可使用光阻劑乾薄膜。
其次，在上述步驟S1f，對於光阻劑層14，19進行曝光處理及顯像處理，藉此使光阻劑層14，19分別圖案化。
分別將此光阻劑層14，19圖案化工程是可例如其次般進行。亦即，首先，如圖77所示般，在光阻劑層14上形成或配置曝光用的遮罩15之後，使用該遮罩15作為遮光遮罩來將光阻劑層14曝光。並且，在光阻劑層19上形成或配置曝光用的遮罩15a之後，使用該遮罩15a作為遮光遮罩來將光阻劑層19曝光。然後，藉由顯像處理光阻劑層14，19，如圖78所示般，可分別將光阻劑層14，19圖案化。進行光阻劑層14及光阻劑層19的其中之一方的曝光．顯像處理之後，亦可進行另一方的曝光．顯像處理。
藉由曝光．顯像來圖案化的光阻劑層14是被形成於形成有上述端子TE的領域，另一方面，藉由曝光．顯像來圖案化的光阻劑層19是被形成於形成有上述金屬圖案91的領域。
但，在之後用以使銅箔18圖案化的蝕刻工程，為了銅箔13不會經由貫通孔SH而被蝕刻，在曝光．顯像處理後也以光阻劑層19覆蓋貫通孔SH。亦即，在基材11的主面11b側，以貫通孔SH不會露出的方式，在重疊於貫通孔SH的位置以比貫通孔SH更若干大的圖案留下光阻劑層19。在此部分的光阻劑層19之下，銅箔18殘留於 貫通孔SH的周圍，藉此形成上述金屬圖案91a。
其次，在上述步驟S1g，如圖79所示般，以光阻劑層14作為蝕刻遮罩來蝕刻銅箔13而圖案化，且以光阻劑層19作為蝕刻遮罩來蝕刻銅箔18而圖案化。藉此，銅箔13及銅箔18會被圖案化成預定的圖案。被圖案化的銅箔13會成為上述端子TE的銅層TE1。被圖案化的銅箔18會形成成為上述金屬圖案91的主體的銅層。蝕刻後，如圖80所示般，除去光阻劑層14，19。
其次，在上述步驟S1h，將從基材11的貫通孔SH露出的銅箔13的主面13a蝕刻。此蝕刻是為了使從基材11的貫通孔SH露出的銅箔13的主面13a平坦化而進行的平坦化處理，因此從基材11的貫通孔SH露出的銅箔13會被過度地蝕刻，而使在貫通孔SH的底部，在銅箔13不會有孔。
其次，在上述步驟S1i，如圖81所示般，在銅箔13的露出面形成上述電鍍膜16，17，在銅箔18的露出面形成電鍍膜17c。藉由銅箔13及電鍍膜16，17來形成上述端子TE，藉由銅箔18及電鍍膜17c來形成上述金屬圖案91(具體而言是金屬圖案91a及端子91b)。電鍍膜17c是與電鍍膜16，17同樣，例如，可設為鎳電鍍膜與該鎳電鍍膜上的金電鍍膜的層疊膜，此情況，金電鍍膜會成為最表面膜。
如此一來，可製造基板10作為雙面基板。
而且，可在不脫離上述實施形態1~3(亦含變形例)所 說明的技術思想的要旨的範圍內，將上述實施形態1~3及其變形例彼此間組合適用。
以上，根據實施形態來具體說明本發明者的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種的變更。
其他，將記載於實施形態的內容的一部分記載於以下。
(項1)包含以下的工程之半導體裝置的製造方法：
(a)準備基板之工程，該基板包含：具有第1面及與前述第1面相反側的第2面之絕緣性的基材，及形成於前述基材的前述第2面之外部端子，及以露出前述外部端子的一部分之方式，由前述基材的前述第1面及前述第2面的其中的一方往另一方形成之貫通孔；(b)將具有：主面，形成於前述主面的焊墊，及與前述主面相反側的背面之半導體晶片，以前述背面能夠與前述基材的前述第1面對向的方式，搭載於前述基材的前述第1面上之工程；(c)經由導電性構件來電性連接前述外部端子之中從前述基材的前述貫通孔露出的露出面與前述半導體晶片的前述焊墊之工程；及(d)將前述基材的前述貫通孔的內部，前述半導體晶片，及前述導電性構件密封的密封體之工程，在此，前述露出面之中，接合前述導電性構件的接合 部以外的領域設有固定手段。
BL‧‧‧球部(球狀的電極)
BS‧‧‧基材(基材層，基礎薄膜，基板)
BSa‧‧‧上面(晶片搭載面)
BSb‧‧‧下面(端子面，端子形成面)
BW‧‧‧接線
CB‧‧‧基板
CBa‧‧‧上面
CBb‧‧‧下面
CP‧‧‧半導體晶片
CPa‧‧‧表面(主面)
CPb‧‧‧背面
DB‧‧‧接合材(黏晶材，黏結材，黏結層)
EX‧‧‧露出面(露出部，表面，接合面)
MR‧‧‧密封體(密封樹脂，密封部，密封樹脂部)
MRa‧‧‧MR的上面
PD‧‧‧焊墊(接合焊墊，焊墊電極，電極焊墊，端子)
PKG‧‧‧半導體裝置
RG1，RG2‧‧‧領域
SB‧‧‧柱形凸塊(凸塊電極)
SH‧‧‧貫通孔(開口部，接合孔，連接用孔，通孔)
TE‧‧‧端子(電極，外部端子，金屬圖案)
TEa‧‧‧基材對向面(上面)
TEb‧‧‧端子面(下面)

Claims (10)

  1. 一種半導體裝置，其特徵係包含：絕緣性的基材，其係具有：第1面，及與前述第1面相反側的第2面，及從前述第1面及前述第2面的其中之一方往另一方形成的貫通孔；外部端子，其係形成於前述基材的前述第2面；半導體晶片，其係具有：主面，形成於前述主面的焊墊，及與前述主面相反側的背面，以前述背面會與前述基材的前述第1面對向的方式，搭載於前述基材的前述第1面上；接線，由導電性構件形成，該導電性構件係電性連接：從前述外部端子之中的前述基材的前述貫通孔內露出的露出面與前述半導體晶片的前述焊墊；及密封體，其係密封：前述基材的前述貫通孔的內部，前述半導體晶片，及前述接線；前述露出面之中，接合前述接線的接合部以外的領域，形成有平面視時包圍前述接合部的複數柱形凸塊；前述密封體的一部分介於：各個前述複數柱形凸塊的一部分與前述露出面之間。
  2. 如申請專利範圍第1項之半導體裝置，其中，在前述露出面堆疊有複數的前述柱形凸塊。
  3. 如申請專利範圍第1項之半導體裝置，其中，在前述露出面，各個前述複數柱形凸塊與前述貫通孔的內壁之間的距離比前述接合部與前述貫通孔的內壁之間的距離更 小。
  4. 如申請專利範圍第1項之半導體裝置，其中，前述接線及前述柱形凸塊係藉由同材料所形成。
  5. 如申請專利範圍第1項之半導體裝置，其中，在前述露出面中，前述接合部係位於與前述露出面的中心不重疊的位置。
  6. 如申請專利範圍第1項之半導體裝置，其中，在前述露出面中，前述接合部的位置係從前述露出面的中心偏離至第1方向，前述第1方向係平面視，遠離前述半導體裝置的中心的方向。
  7. 如申請專利範圍第1項之半導體裝置，其中，前述露出面係具有：被粗面化的領域，及比前述被粗面化的領域表面粗度更小的領域，在前述表面粗度小的領域有前述接合部。
  8. 如申請專利範圍第7項之半導體裝置，其中，前述被粗面化的領域係位於前述露出面的周緣部，前述表面粗度小的領域係於前述露出面中，位於前述被粗面化的領域的內側。
  9. 如申請專利範圍第1項之半導體裝置，其中，前述外部端子係具有：與前述基材的前述第2面對向的側的基材對向面，及與前述外部端子的前述基材對向面相反側的端子面，前述外部端子的前述基材對向面係具有：與前述基材 的前述第2面對向的接合面，及從前述基材的前述貫通孔露出的前述露出面。
  10. 如申請專利範圍第9項之半導體裝置，其中，前述接合面的表面粗度係比前述露出面之中，接合前述接線的前述接合部的表面粗度更大。
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