TWI545587B - 半導體裝置及驅動半導體裝置的方法 - Google Patents

半導體裝置及驅動半導體裝置的方法 Download PDF

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Description

半導體裝置及驅動半導體裝置的方法
本文的發明揭示與使用半導體元件的半導體裝置及用於驅動半導體裝置的方法有關。
使用半導體元件的記憶體裝置大體上可分為兩類：當停止供電即失去所儲存之資料的揮發性裝置，及即使當停止供電仍保有所儲存之資料的非揮發性裝置。
揮發性記憶體裝置的典型例子為動態隨機存取記憶體(DRAM)。DRAM儲存資料的方式為包括在記憶體元件內的電晶體被選擇，且電荷被儲存在電容器中。
當從DRAM讀取資料時，電容器按照以上的原理失去電荷；因此，每次資料被讀取，就需要另一次的寫入操作。此外，包括在記憶體元件內之電晶體的源極與汲極之間在斷開狀態或類似狀態中有洩漏電流(斷態電流)，且即使電晶體未被選擇，還是會有電荷流入或流出電容器，此使得資料保持周期短。基於此理由，在預定的時間間隔就必須做另一次的寫入操作(再新操作)，且此很難充分地降低電力消耗。此外，由於當停止供電時會喪失所儲存的資料，因此，需要有使用磁性材料或光學材料之額外的記憶體裝置來長期保持資料。
揮發性記憶體裝置的另一例為靜態隨機存取記憶體(SRAM)。SRAM係使用諸如正反器的電路來保持所儲存的資料，且因此不需要再新操作，其優於DRAM。不過，由於使用正反器之類的電路，因此，每單位儲存容量的成本高。此外，如同DRAM，當停止供電時，SRAM即喪失其內所儲存的資料。
非揮發性記憶體裝置的典型例為快閃記憶體。快閃記憶體包括閘極電極與電晶體內之通道形成區之間的浮動閘極，且藉由保持浮動閘極內的電荷來儲存資料。因此，快閃記憶體具有的優勢在於資料保持周期極長(幾乎永久)，且不需要揮發性記憶體裝置中所需的再新操作(例如見專利文件1)。
不過，包括在記憶體元件中的閘極絕緣層會因寫入中所產生的隧道電流而劣化，以致在預定的寫入次數之後，記憶體元件的功能停止。為降低此問題的不利影響，例如，使用對於所有記憶體元件之寫入次數均等的方法。不過，需要複雜的周邊電路來實現此方法。此外，即使當使用此方法，壽限的基本問題仍未解決。換言之，快閃記憶體並不適合資料覆寫頻繁的應用。
此外，快閃記憶體需要較高的電壓來保持或移除浮動閘極內的電荷，且因此需要用來產生高電壓的電路。此外，保持或移除電荷所花的時間相對較長，且不容易實施較高速的寫入與抹除。
[參考資料]
[專利文件]
[專利文件1]日本專利申請案No.S57-105889
除了以上的問題，包括在記憶格內之電晶體之臨限電壓的變動，會導致驅動複數個記憶格所需之電位的變動(此電位也稱為記憶格的臨限電壓)。如果決定記憶格的工作電壓時不考慮記憶格之臨限電壓的變動，則可能導致操作錯誤。因此，複數個記憶格的工作電壓每一個都要考慮記憶格之臨限電壓的變動而設定具有某一範圍。此限制了記憶格之工作電壓的降低。
此外，在記憶格被多值化的情況中，工作電壓增加；因此，不增加工作電壓及記憶格之面積，儲存容量很難增加。
由於前述問題，所揭示之發明的實施例的目的係提供一具有創新結構的半導體裝置，其中，即使當停止供電仍可保持所儲存的資料，且沒有寫入次數的限制，並提供用以驅動該半導體裝置的方法。另一目的是提供一半導體裝置，其中，藉由降低在寫入後記憶格之臨限電壓的變化(分布寬度)，工作電壓可以降低，儲存容量可以增加，或諸如寫入、保持、或讀取等操作都可被確實實施，並提供用以驅動該半導體裝置的方法。
在揭示之發明的一實施例中，半導體裝置係使用氧化物半導體來製造。特別是使用高度純化的氧化物半導體。由於使用氧化物半導體所形成之電晶體的洩漏電流極端地低，因此資料可長時間保持。在使用高度純化之氧化物半導體的情況中，洩漏電流非常低，且因此資料可保持極長的時間。
所揭示之發明的一實施例係半導體裝置，其包括複數個記憶格、驅動電路、及電位產生電路，每一個記憶格包括兩個電晶體，一電晶體包括氧化物半導體，另一電晶體包括除了氧化物半導體以外的材料，驅動電路驅動複數個記憶格，及電位產生電路產生複數個電位供應給驅動電路。驅動電路包括資料緩衝器、寫入電路、讀取電路、及驗證電路，資料緩衝器用來保持要被寫入到複數個記憶格每一個的資料，寫入電路用來按照資料緩衝器所保持的資料將複數個電位中的某一電位當成資料寫入到複數個記憶格的每一個中，讀取電路讀取寫入到記憶格的資料，及驗證電路用來驗證所讀取的資料與保持在資料緩衝器中的資料是否相符。決定某一電位做為資料彼此相符之記憶格的寫入電位。為資料彼此不相符的記憶格將寫入電位改變成複數個電位中的另一電位。
所揭示之發明的另一實施例係用於驅動半導體裝置的方法，該半導體裝置包括複數個記憶格，每一記憶格包括兩個電晶體，一電晶體包括氧化物半導體，另一電晶體包括除了氧化物半導體以外的材料。該方法的步驟包括保持要被寫入複數個記憶格之每一個資料，按照資料緩衝器所保持的資料將複數個電位中的某一電位當成資料寫入到複數個記憶格的每一個中，讀取寫入到記憶格的資料，驗證所讀取的資料與保持在資料緩衝器中的資料是否相符，決定某一電位做為資料彼此相符之記憶格的寫入電位，以及為資料彼此不相符之記憶格將寫入電位改變成複數個電位中的另一電位。
所揭示之發明的另一實施例係半導體裝置，其包括複數個每一個都包括有兩個電晶體的記憶格，一電晶體包括氧化物半導體，另一電晶體包括除了氧化物半導體以外的材料；包括有資料緩衝器、寫入電路、讀取電路、及驗證電路的驅動電路；及用來產生複數個電位的電位產生電路。資料緩衝器電性地連接到寫入電路。寫入電路經由複數條第一信號線電性地連接到電位產生電路。寫入電路經由第二信號線電性地連接到複數個記憶格的每一個。讀取電路經由第三信號線電性地連接到複數個記憶格的每一個。驗證電路電性地連接到讀取電路、資料緩衝器、及寫入電路。
在以上的任何結構中，電位產生電路中所產生之複數個電位的位準彼此互不相同。在電位產生電路中所產生之具有不同位準的複數個電位，每一都被供應到複數條第一信號線中的任何一條，並供應至寫入電路。電位產生電路中所產生的複數個電位，包括用於寫入相同資料的複數個電位。例如，電位產生電路中所產生的複數個電位可包括至少一個在低電位側的電位及在高電位側的複數個電位，且在高電位側的複數個電位可包括用於寫入相同資料的複數個電位。
在以上的任何結構中，在複數個記憶格的每一個中，包括有氧化物半導體之電晶體的源極與汲極其中之一，被電性地連接到包括有除了氧化物半導體以外之材料之電晶體的閘極。
在以上的任何結構中，寫入電路或第二信號線被電性地連接到包括在複數個記憶格之每一個中包括有氧化物半導體之電晶體的源極與汲極其中另一。讀取電路或第三信號線被電性地連接到包括在複數個記憶格之每一個中包括有除了氧化物半導體以外之材料之電晶體的源極與汲極其中之一。
在以上的任何結構中，資料緩衝器具有保持要被寫入複數個記憶格之每一個中之資料的功能。寫入電路具有按照保持在資料緩衝器中之資料，將複數個電位中的一個電位當成資料寫入複數個記憶格之每一個中的功能。讀取電路具有讀取寫入在記憶格中之資料的功能。驗證電路具有驗證所讀取之資料與保持在資料緩衝器中之資料是否相符的功能。
在以上的任何結構中，將所決定的電位當成讀取之資料與保持在資料緩衝器內之資料相符之記憶格的寫入電位。為所讀取之資料與保持在資料緩衝器中之資料不相符之記憶格，將該寫入電位改變成複數個電位中的另一電位。
在以上的任何結構中，在資料不相符之記憶格的寫入電位被改變到另一電位之後，再次實施寫入、讀取、及驗證。在驗證之後，將所決定的另一電位當成資料彼此相符之記憶格的寫入電位，並為資料彼此不相符之記憶格將該寫入電位改變成複數個電位中的又一電位。按此方式，在將寫入電位連續地改變到另一電位之時，實施寫入、讀取、及驗證；因此，複數個記憶格的寫入電位都被決定。
在以上的任何結構中，當驗證電路中之複數個記憶格的所有資料都與保持在資料緩衝器中的資料相符時，寫入操作完成。或者，在實施過預定次數的寫入、讀取、及驗證之後，寫入操作完成。
在以上的任何結構中，在某些情況，複數個記憶格的臨限電壓有差異(分布寬度)。在該情況，具有最小臨限電壓(Vth_min)之記憶格與具有最大臨限電壓(Vth_max)之記憶格之間，被決定做為寫入電位的電位會有不同。
被決定做為具有最小臨限電壓(Vth_min)之記憶格之寫入電位的電位，在電位產生電路所產生的複數個電位中，最好要高於或等於用於寫入相同資料之複數個電位中的最低電位。此外，被決定做為具有最大臨限電壓(Vth_max)之記憶格之寫入電位的電位，最好要低於或等於電位產生電路所產生之複數個電位中的最高電位。
換言之，在電位產生電路所產生的複數個電位之中，用於寫入相同資料之複數個電位中的最低電位，最好要低於或等於被決定做為具有最小臨限電壓(Vth_min)之記憶格之寫入電位的電位。此外，在電位產生電路所產生之複數個電位之中的最高電位，最好要高於或等於被決定做為具有最大臨限電壓(Vth_max)之記憶格之寫入電位的電位。
在以上的任何結構中，包括有除了氧化物半導體以外之材料的電晶體，以包括有配置在包括半導體材料之基片中的通道形成區為較佳。
須注意，包括有半導體材料的基片，以單晶半導體基片或SOI基片為較佳。包括在基片中的半導體材料以矽為較佳。氧化物半導體層以包括其中包括有銦、鎵、及鋅之氧化物半導體材料為較佳。
須注意，雖然以上所描述的電晶體是使用氧化物半導體來形成，但所揭示的發明並不限於此。可實現與那些氧化物半導體相當之關斷狀態電流特性的材料都可使用，諸如碳化矽之類的寬隙材料(特別是能隙Eg大於3eV的半導體材料)。
須注意，在本說明書等中，諸如“上方”(over)或“下方”(below)等名詞，並不必然意指被“直接置於另一組件之上”或“直接置於另一組件之下”。例如，“閘極電極在閘極絕緣層上方”之陳述，可意指在閘極絕緣層與閘極電極之間還有額外組件的情況。此外，使用諸如“上方”或“下方”等名詞只是為了解釋的方便性。
此外，在本說明書等中，諸如“電極”或“接線”等名詞，並不限於組件的功能。例如，有時“電極”被用做為“接線”一部分，反之亦然。此外，“電極”或“接線”等名詞可包括以積體的方式形成複數個“電極”或“接線”的情況。
例如，當使用相反極性的電晶體時，或當電路操作之電流流動方向改變時，“源極”與“汲極”的功能有時彼此取代。因此，在本說明書中，“源極”與“汲極”可彼此互相取代。
須注意，在本說明書等中，“電性地連接”包括組件經由具有任何電性功能之物件連接的情況。只要經由該物件連接的各組件間能傳送與接收電信號，對於具有任何電性功能的物件並無特定限制。具有任何電性功能之物件的例子有開關元件(諸如電晶體)、電阻器、電感器、電容器、及具有如同電極與接線之各種功能的元件。
由於包括氧化物半導體之電晶體的關斷電流極低，藉由使用此電晶體，所儲存的資料可保持極長的時間，即使停止供電。換言之，由於不需要再新操作或再新操作的頻率極低，因此，可充份地降低電力消耗。
在按照所揭示之發明的半導體裝置中，即使當包括在記憶格中之電晶體的臨限電壓變動，複數個記憶格之臨限電壓在寫入後的變化(分布寬度)也被可降低，因此，半導體裝置的工作電壓可降低。記憶體可不提高工作電壓與加大記憶格的面積而被多值化，以致半導體裝置之每單位面積的儲存容量可增加。可提供能確實實施諸如寫入、保持、或讀取等操作的半導體裝置。
此外，按照所揭示之發明的半導體裝置不需要高電壓來做資料寫入，且沒有元件退化的問題。例如，不像習知的非揮發性記憶體，其不需要對浮動閘極注入或從其擷取電子或電洞，且因此根本不會發生諸如閘極絕緣層退化的問題。換言之，按照所揭示之發明的半導體裝置，沒有如習知非揮發性記憶體之再寫入次數限制的問題，且其可靠度大幅提升。此外，資料係藉由開或關電晶體而被寫入，因此，可以很容易實現高速操作。此外，不需要抹除資料之操作也是其優勢。
由於包括有除了氧化物半導體以外之材料的電晶體可在夠高的速度下操作，因此，在半導體裝置中使用此電晶體與包括有氧化物半導體的電晶體結合，即可在夠高的速度下實施操作(例如資料讀取)。此外，包括有除了氧化物半導體以外之材料的電晶體適合實現各式各樣需要以高速操作的電路(諸如邏輯電路或驅動電路)。
因此，具有創新特徵的半導體裝置可藉由配置包括有除了氧化物半導體以外之半導體材料的電晶體(一般言之，具有高速操作之能力的電晶體)與包括有氧化物半導體的電晶體(一般言之，關斷狀態電流夠低的電晶體)來達成。
後文中，將參考圖式來描述所揭示之發明的實施例。須注意，本發明並不限於以下的描述，且熟悉此方面技術之人士很容易瞭解，不偏離本發明的精神與範圍，模式與細節可以做各種方式的修改。因此，本發明被解釋成受限於以下各實施例中的描述。
須注意，為易於瞭解，在某些情況中，圖式等中所說明之每一結構的位置、尺寸、範圍等並未精確地表示。因此，所揭示的發明並不需要限於圖式等中所揭示的位置、尺寸、範圍等。
在本說明書等中，為了避免各組件間的混淆，使用諸如“第一”、“第二”、及“第三”的順序編號，且這些名詞並不限於組件的編號。
(實施例1)
在本實施例中，將參考圖1、圖2A至2D、圖3A至3D、圖4A與4B來描述按照所揭示之發明之實施例之半導體裝置的結構與操作。
圖1係包括有記憶格之半導體裝置的方塊圖例。
半導體裝置包括複數個記憶格202、驅動電路201、及電位產生電路203。驅動電路201包括資料緩衝器212、寫入電路211、讀取電路214、及驗證電路213。複數個記憶格202之每一個都包括2個電晶體，其一為包括有氧化物半導體的電晶體(未顯示)，另一為包括有除了氧化物半導體以外之材料的電晶體(未顯示)。此外，半導體裝置包括用於供應輸入/輸出信號(I/O)的接線(也稱為資料輸入/輸出線)，用於供應讀取信號(READ)的接線，及用於供應寫入信號(WRITE)的接線。驅動電路201係為具有複數個記憶格202的每一行所設置。
資料緩衝器212電性地連接到寫入電路211。寫入電路211經由複數條第一信號線221電性地連接到電位產生電路203。寫入電路211經由第二信號線222電性地連接到複數個記憶格202之每一個。讀取電路214經由第三信號線223電性地連接到複數個記憶格202中的每一個。驗證電路213電性地連接到讀取電路214、資料緩衝器212、及寫入電路211。
驅動電路201具有驅動複數個記憶格的功能。電位產生電路203具有產生複數個電位的功能(V0，V1，V2，…Vj)(j係2以上之整數)。
電位產生電路203所產生的複數個電位(V0，V1，V2，…Vj)彼此互不相同。電位產生電路203中所產生具有不同位準之複數個電位(V0，V1，V2，…Vj)中的每一個供應給複數條第一信號線221中之任一條，並供應到寫入電路211。
資料緩衝器212具有保持要被寫入到複數個記憶格202中之每一個之資料的功能。寫入電路211具有按照資料緩衝器212中所保持的資料，將電位產生電路203所產生的複數個電位中的一個電位(例如V1)當成資料寫入到複數個記憶格202中之每一個的功能。讀取電路214具有讀取寫入在記憶格202內之資料的功能。驗證電路213具有驗證讀取電路214所讀取之資料與保持在資料緩衝器212中之資料是否相符的功能。
為讀取電路214所讀取之資料與保持在資料緩衝器212中之資料相符的記憶格202決定一電位(例如V1)做為寫入電位。為讀取電路214所讀取之資料與保持在資料緩衝器212中之資料不相符的記憶格202，將該寫入電位改變到電位產生電路203所產生之複數個電位中的另一電位(例如V2)。
在寫入電位改變到另一電位(例如V2)之後，再次對讀取電路214所讀取之資料與保持在資料緩衝器212中之資料不相符的記憶格202實施寫入、讀取、及驗證。在驗證之後，為讀取電路214所讀取之資料與保持在資料緩衝器212中之資料相符的記憶格202決定另一電位(例如V2)做為寫入電位。為讀取電路214所讀取之資料與保持在資料緩衝器212中之資料不相符的記憶格202，將寫入電位改變到複數個電位中的又一電位(例如Vj)。按此方式，在連續將寫入電位改變到另一電位之同時，實施例寫入、讀取、及驗證；因此，用於複數個記憶格的寫入電位都被決定。
當在驗證電路213中複數個記憶格202的所有資料與保持在資料緩衝器212中的之資料都相符時，寫入操作即告完成。寫入操作也可在實施了預定次數(例如j次)的寫入、讀取、及驗證之後完成。
在以上的結構中，包括在記憶格202中之電晶體之臨限電壓的變動或類似情況，都可能會造成驅動複數個記憶格202所需的電位變化(分布寬度)(此電位也稱為記憶格的臨限電壓)。
圖2A至2D與圖3A至3D顯示在複數個記憶格202之臨限電壓有變化(分布寬度)的情況中，將資料“1”寫入具有資料“0”之複數個記憶格202之程序的例子。須注意，在電位產生電路203所產生的複數個電位(V0，V1，V2，…Vj)中，電位V0(例如地電位)為用來寫入資料“0”的電位，而電位V1，V2，…Vj為用來寫入資料“1”的電位。
圖2A的曲線圖顯示複數個記憶格202之臨限電壓Vth的分布，其中，水平軸代表記憶格的數量N，垂直軸代表記憶格202的臨限電壓Vth。圖2A顯示在寫入前(資料“0”)與寫入後之臨限電壓Vth的分布。寫入前(資料“0”)之臨限電壓Vth的分布顯示在箭頭的上方，及寫入後之臨限電壓Vth的分布顯示在箭頭的下方。用來寫入之電位的位準(V=V1)顯示在箭頭旁。
如圖2A所示，使用電位產生電路203所產生的複數個電位(V0，V1，V2，…Vj)中的一個電位(在此為V1)做為寫入電位，對複數個記憶格202實施寫入(稱為寫入1)。結果是，寫入前(資料“0”)之臨限電壓Vth的分布被改變到寫入後的臨限電壓Vth分布。
接下來，如圖2B所示，寫入到實施寫入1之記憶格202的資料被讀取電路214讀取，並驗證讀取電路214所讀取的資料與保持在資料緩衝器212內的資料(即要被寫入到記憶格202內的資料)是否相符(此步驟稱為驗證1)。
在驗證1中，當記憶格202之臨限電壓Vth高於指定電壓Va時，讀取電路214所讀取的資料被判斷為資料“0”，或者，當記憶格202之臨限電壓Vth低於或等於Va時，讀取電路214所讀取的資料被判斷為資料“1”。
更明確地說，在由圖2B中D1所指示的範圍，係讀取電路214所讀取之資料與保持在資料緩衝器212中之資料(即要被寫入記憶格202的資料)相符的範圍(此狀態也稱為驗證OK)。當使用電位V1做為寫入電位時，在由圖2B中D1所指示之範圍中(即，記憶格202在驗證OK的狀態中)的記憶格202中，可以得到資料“1”。因此，在由圖2B中D1所指示之範圍中的記憶格202(即，記憶格202在驗證OK的狀態中)，V1被決定為寫入電位。
圖2B中由D2所指示的範圍，係讀取電路214所讀取之資料與保持在資料緩衝器212中之資料(即要被寫入記憶格202的資料)不相符的範圍(此狀態也稱為驗證NG)。當使用電位V1做為寫入電位時，在由圖2B中D2所指示之範圍中(即，記憶格202在驗證NG的狀態中)的記憶格202中，無法得到資料“1”，且偵測到資料“0”。
在由圖2B中D2所指示之範圍中(即，記憶格202在驗證NG的狀態中，其中被偵測到資料“0”)的記憶格202中，寫入電位被改變到電位產生電路203所產生之複數個電位的另一電位(在此為V2)。在此之後，再次實施寫入、讀取、及驗證。
圖2C顯示使用電位產生電路203中所產生之複數個電位中的另一電位V2做為寫入電位，對在由圖2B中D2所指示之範圍中的記憶格202實施寫入(稱為寫入2)之情況下的臨限電壓Vth分布。須注意，為便於說明，圖2C僅顯示在由圖2B中D2所指示之範圍內的記憶格202；不過，在寫入2的的步驟中，會對其它記憶格202同時實施寫入。換言之，在寫入2的步驟中，電位V1也會同時對在由圖2B中D1所指示之範圍內的記憶格202寫入。
在圖2C中，為便於說明，在電位V2寫入前(資料“0”)的臨限電壓大體上與電位V1寫入前(圖2A中的資料“0”)的臨限電壓一樣高；不過，在電位V2寫入前(資料“0”)的臨限電壓可能實質上與電位V1寫入後(圖2B中的資料“0”)的臨限電壓一樣高。
如圖2C中所示，當使用電位產生電路203所產生的複數個電位(V0，V1，V2，…Vj)中的電位V2做為寫入電位實施寫入(寫入2)時，寫入前(資料“0”)之臨限電壓Vth的分布改變到寫入後之臨限電壓Vth的分布。
接下來，如圖2D中所示，寫入到記憶格202的資料被讀取電路214讀取，並驗證讀取電路214所讀取的資料與保持在資料緩衝器212中的資料(即要被寫入記憶格202的資料)是否相符(此步驟稱為驗證2)。同樣地，為便於說明，在此也僅顯示在由圖2B中D2所指示之範圍內的記憶格202。
在驗證2中，當記憶格202的臨限電壓Vth高於Va時，讀取電路214所讀取的資料被判斷為資料“0”，或者，當記憶格202的臨限電壓Vth低於或等於Va時，則被判斷為資料“1”。
更明確地說，由圖2D中D3所指示的範圍，係讀取電路214所讀取之資料與保持在資料緩衝器212中之資料(即要被寫入記憶格202的資料)相符的範圍(此狀態也稱為驗證OK)。當使用電位V2做為寫入電位時，在由圖2D中D3所指示之範圍內的記憶格202(即在驗證OK狀態中的記憶格202)中可得到資料“1”。因此，在由圖2D中D3所指示之範圍內之記憶格202(即在驗證OK狀態中的記憶格202)的寫入電位被決定為另一電位(V2)。
由圖2D中D4所指示的範圍，係讀取電路214所讀取之資料與保持在資料緩衝器212中之資料(即要被寫入記憶格202的資料)不相符的範圍(此狀態也稱為驗證NG)。當使用電位V2做為寫入電位時，在由圖2D中D4所指示之範圍內的記憶格202(即在驗證NG狀態中的記憶格202)中無法得到資料“1”，且偵測到資料“0”。
在由圖2D中D4所指示之範圍內的記憶格202中(即在驗證NG狀態中的記憶格202，其中偵測到資料“0”)，寫入電位被改變到電位產生電路203所產生之複數個電位中的又一電位(在此為V3)。在此之後，再次實施寫入、讀取、及驗證。
圖3A顯示使用電位產生電路203中所產生之複數個電位中的又一電位V3做為寫入電位，對在由圖2D中D4所指示之範圍中的記憶格202實施寫入(稱為寫入3)之情況下的臨限電壓Vth分布。須注意，為便於說明，圖3A僅顯示在由圖2D中D4所指示之範圍內的記憶格202；不過，在寫入3的的步驟中，也會對其它記憶格202同時實施寫入。換言之，在寫入3的步驟中，電位V1會同時對在由圖2B中D1所指示之範圍內的記憶格202寫入，及在寫入3的步驟中，電位V2也同時對在由圖2D中D3所指示之範圍內的記憶格202寫入。
在圖3A中，為便於說明，在電位V3寫入前(資料“0”)的臨限電壓大體上與電位V1寫入前(圖2A中的資料“0”)的臨限電壓一樣高；不過，在電位V3寫入前(資料“0”)的臨限電壓可能實質上與電位V2寫入後(圖2D中的資料“0”)的臨限電壓一樣高。
如圖3A中所示，當使用電位產生電路203所產生的複數個電位(V0，V1，V2，…Vj)中的電位V3做為寫入電位實施寫入(寫入3)時，寫入前(資料“0”)之臨限電壓Vth的分布改變到寫入後之臨限電壓Vth的分布。
接下來，如圖3B中所示，寫入到記憶格202的資料被讀取電路214讀取，並驗證讀取電路214所讀取的資料與保持在資料緩衝器212中的資料(即要被寫入記憶格202的資料)是否相符(此步驟稱為驗證3)。同樣地，為便於說明，在此也僅顯示在由圖2D中D4所指示之範圍內的記憶格202。
在驗證3中，當記憶格202的臨限電壓Vth高於Va時，讀取電路214所讀取的資料被判斷為資料“0”，或者，當記憶格202的臨限電壓Vth低於或等於Va時，則被判斷為資料“1”。
更明確地說，由圖3B中D5所指示的範圍，係讀取電路214所讀取之資料與保持在資料緩衝器212中之資料(即要被寫入記憶格202的資料)相符的範圍(此狀態也稱為驗證OK)。當使用電位V3做為寫入電位時，在由圖3B中D5所指示之範圍內的記憶格202(即在驗證OK狀態中的記憶格202)中可得到資料“1”。因此，在由圖3B中D5所指示之範圍內之記憶格202(即在驗證OK狀態中的記憶格202)的寫入電位被決定為又一電位(V3)。
由圖3B中D6所指示的範圍，係讀取電路214所讀取之資料與保持在資料緩衝器212中之資料(即要被寫入記憶格202的資料)不相符的範圍(此狀態也稱為驗證NG)。當使用電位V3做為寫入電位時，在由圖3B中D6所指示之範圍內的記憶格202(即在驗證NG狀態中的記憶格202)中無法得到資料“1”，且偵測到資料“0”。
在由圖3B中D6所指示之範圍內的記憶格202中(即在驗證NG狀態中的記憶格202，其中偵測到資料“0”)，寫入電位被改變到電位產生電路203所產生之複數個電位中的再又一電位(在此為V4)。在此之後，再次實施寫入、讀取、及驗證。
圖3C顯示使用電位產生電路203中所產生之複數個電位中的再又一電位V4做為寫入電位，對在由圖3B中D6所指示之範圍中的記憶格202實施寫入(稱為寫入4)之情況下的臨限電壓Vth分布。須注意，為便於說明，圖3C僅顯示在由圖3B中D6所指示之範圍內的記憶格202；不過，在寫入4的的步驟中，也會對其它記憶格202同時實施寫入。換言之，在寫入4的步驟中，電位V1會同時對在由圖2B中D1所指示之範圍內的記憶格202寫入，在寫入4的步驟中，電位V2同時對在由圖2D中D3所指示之範圍內的記憶格202寫入，及在寫入4的步驟中，電位V3同時對在由圖3B中D5所指示之範圍內的記憶格202寫入。
在圖3C中，為便於說明，在電位V4寫入前(資料“0”)的臨限電壓大體上與電位V1寫入前(圖2A中的資料“0”)的臨限電壓一樣高；不過，在電位V4寫入前(資料“0”)的臨限電壓可能實質上與電位V3寫入後(圖2D中的資料“0”)的臨限電壓一樣高。
如圖3C中所示，當使用電位產生電路203所產生的複數個電位(V0，V1，V2，…Vj)中的電位V4做為寫入電位實施寫入(寫入4)時，寫入前(資料“0”)之臨限電壓Vth的分布改變到寫入後(資料“1”)之臨限電壓Vth的分布。
接下來，如圖3D中所示，寫入到記憶格202的資料被讀取電路214讀取，並驗證讀取電路214所讀取的資料與保持在資料緩衝器212中的資料(即要被寫入記憶格202的資料)是否相符(此步驟稱為驗證4)。同樣地，為便於說明，在此也僅顯示在由圖3B中D6所指示之範圍內的記憶格202。
在驗證4中，當記憶格202的臨限電壓Vth高於Va時，讀取電路214所讀取的資料被判斷為資料“0”，或者，當記憶格202的臨限電壓Vth低於或等於Va時，則被判斷為資料“1”。
在此，由讀取電路214所讀取之資料與保持在資料緩衝器212中的資料(即要被寫入記憶格202的資料)全部相符(此狀態也稱為驗證OK)。此範圍係由圖3D中的D7所指示。在此階段，為所有的複數個記憶格202都決定了寫入電位(在此為V1，V2，V3，與V4)。須注意，由圖3D中D7所指示之臨限電壓Vth的範圍，對應於由圖2B中D1所指示之臨限電壓Vth的範圍。
當所有複數個記憶格202都在驗證OK的狀態中時，寫入操作即告完成。或者，寫入操作也可在實施了預定次數(例如j次)的寫入、讀取、及驗證之後完成。例如，如圖4A所示，當寫入操作完成時，寫入後(資料“1”)之臨限電壓Vth中的變化(分布寬度)，也會變得比寫入前(資料“0”)之臨限電壓Vth中的變化(分布寬度)來得小。結果是，工作電壓可以降低。
以上描述記憶格202具有雙階資料“0”或“1”的例子；以上的結構也可應用到記憶格202具有3或更多階資料(多階資料)的情況。由於在寫入後之臨限電壓Vth的變化(分布寬度)可變得比寫入前之臨限電壓Vth的變化(分布寬度)小，因此，以上結構也有利於多值變化記憶體的情況。例如，如圖4B所示，在寫入後(資料“1”，“2”，及“3”)之臨限電壓Vth的變化(分布寬度)，可變得比寫入前(資料“0”)之臨限電壓Vth的變化(分布寬度)小。結果是，不需要提高工作電壓及記憶格的面積，即可增加儲存容量。
在寫入後之臨限電壓Vth的變化(分布寬度)，可被抑制到大約用於寫入相同資料之複數個電位之毗鄰電位間的電位寬度。藉由為寫入相同資料產生間距小的複數個電位，在寫入後之記憶格之臨限電壓Vth的變化(分布寬度)也可降低。
如圖2A至2D及圖3A至3D所示，在複數個記憶格202之臨限電壓有變化(分布寬度)的情況中，即使當寫入相同的資料，為具有最小臨限電壓(Vth_min)之記憶格與具有最大臨限電壓(Vth_max)之記憶格所決定之做為寫入電位的電位會有不同。
例如，如圖2A與2B所示，為將資料“1”寫入具有最小臨限電壓(Vth_min)之記憶格202所決定做為寫入電位的電位為電位V1，然而，如圖3C與3D所示，為將資料“1”寫入具有最大臨限電壓(Vth_max)之記憶格202所決定做為寫入電位的電位為電位V4。
在此，被決定做為具有最小臨限電壓(Vth_min)之記憶格202之寫入電位的電位(在此為V1)，在電位產生電路所產生的複數個電位(V0，V1，V2，…Vj)電位中之資料“1”，最好要高於或等於用於寫入相同資料之電位(即V1，V2，…Vj)中的最低電位。此外，被決定做為具有最大臨限電壓(Vth_max)之記憶格202之寫入電位的電位(在此為V4)，最好要低於或等於電位產生電路所產生之複數個電位(V0，V1，V2，…Vj)中的最高電位。
換言之，在電位產生電路所產生的複數個電位中，用於寫入資料"1"之電位(即V1，V2，…Vj)中的最低電位，最好低於或等於為具有最小臨限電壓(Vth_min)之記憶格所決定之做為寫入電位的電位(在此為V1)。此外，在電位產生電路所產生的複數個電位中的最高電位，最好高於或等於為具有最大臨限電壓(Vth_max)之記憶格所決定之做為寫入電位的電位(在此為V4)。
在以上的結構中，在複數個記憶格202的每一個中，包括有氧化物半導體之電晶體(未顯示)的源極與汲極其中之一，可電性地連接到包括有除了氧化物半導體以外之材料之電晶體(未顯示)的閘極。
在以上的結構中，將寫入電路211電性地連接到複數個記憶格202的第二信號線222，可被電性地連接到包括在複數個記憶格202之每一個中之包括有氧化物半導體之電晶體(未顯示)之源極與汲極其中另一。
在以上的結構中，將讀取電路214電性地連接到複數個記憶格202的第三信號線223，可被電性地連接到包括在複數個記憶格202之每一個中之包括有除了氧化物半導體以外之材料之電晶體(未顯示)的源極與汲極其中之一。
在以上的結構中，包括有除了氧化物半導體以外之材料之電晶體(未顯示)，以包括設置在包括有半導體材料之基片中的通道形成區為較佳。
在按照此實施例的半導體裝置中，即使當包括在記憶格202中之電晶體的臨限電壓變動，複數個記憶格202之臨限電壓的變化(分布寬度)，也可在寫入後被降低。因此，半導體裝置的工作電壓可被降低。記憶體可不增加工作電壓與記憶格之面積而被多值化，以致半導體裝置每單位面積的儲存容量可提高。可以提供能確實實施諸如寫入、保持、或讀取等操作的半導體裝置。
在本實施例中所描述的結構、方法等，也可視需要與其它實施例中所描述的任何結構、方法等結合。
(實施例2)
在本實施例中，將參考圖5A1、5A2、及5B描述按照所揭示之發明之包括在半導體裝置中之記憶格的電路組構與操作。須注意，在某些電路圖中，在電晶體旁標註"OS"是為了指示該電晶體包括氧化物半導體。
<記憶格的基本組構>
在圖5A-1所說明的記憶格中，第一接線(1st Line)與電晶體160的源極電極(或汲極電極)彼此電性地連接，及第二接線(2nd Line)與電晶體160的汲極電極(或源極電極)彼此電性地連接。此外，第三接線(3rd Line)與電晶體162的源極電極(或汲極電極)彼此電性地連接，及第四接線(4th Line)與電晶體162的閘極電極彼此電性地連接。此外，電晶體160的閘極電極與電晶體162的汲極電極(或源極電極)被電性地連接到電容器164的一電極，及第五接線(5th Line)與電容器164的另一電極彼此電性地連接。
在此，例如，電晶體162使用包括有氧化物半導體的電晶體。包括有氧化物半導體的電晶體具有斷態電流極低的特性。基於此，藉由關閉電晶體162，電晶體160之閘極電極的電位可以保持極長的時間。設置電容器164有助於保持給予電晶體160之閘極電極的電荷及所儲存資料之的讀取。
電晶體160使用包括有除了氧化物半導體以外之材料之電晶體。例如，在提高資料讀取速度方面，以使用具有高切換率的電晶體為較佳，諸如包括有單晶矽的電晶體。
也可使用如圖5B中所說明之不設置電容器164的結構。
圖5A1中所說明的記憶格利用電晶體160可維持閘極電極之電位的特性，藉此可按如下實施資料的寫入、保持、及讀取。
首先，將描述資料的寫入與保持。首先，將第四接線的電位設定在電晶體162打開的電位，以使電晶體162被打開。因此，第三接線的電位被施加到電晶體160的閘極電極與電容器164。亦即，給予電晶體160之閘極電極預定的電荷(寫入)。在此，給予兩不同電位其中之一所供應的電荷(在後文中，低電位供應的電荷稱為電荷QL，及高電位供應的電荷稱為電荷QH)。須注意，也可使用3或更多不同的電位來供應電荷，以提升儲存容量。之後，將第四接線的電位設定到使電晶體162關閉的電位，以使電晶體162關閉。因此，給予電晶體160之閘極電極的電荷被保持。
由於電晶體162的斷態電流極低，電晶體160之閘極電極的電荷可長時間保持。
其次，將描述資料的讀取。在供應預定的電位(固定電位)給第一接線之同時，藉由供應適當的電位(讀取電位)給第五接線，第二接線的電位視保持在電晶體160之閘極電極中的電荷量而變。一般來說，這是因為當電晶體160為n通道電晶體時，在給予電晶體160之閘極電極QH之情況下的表面臨限電壓Vth_H，低於在給予電晶體160之閘極電極QL之情況下的表面臨限電壓Vth_L。在此，表面上的臨限電壓與第五接線的電位有關，其為打開電晶體160所需的電位。因此，第五接線的電位被設定到Vth_H與Vth_L中間的電位V0，藉以可決定給予電晶體160之閘極電極的電荷。例如，在寫入時給予QH的情況中，當第五接線的電位為V0(>Vth_H)時，電晶體160被打開。在寫入時給予QL的情況中，即使當第五接線的電位為V0(<Vth_L)時，電晶體160仍在關閉狀態。因此，經由測量第二接線的電位即可讀取所儲存的資料。
不過，包括在記憶格中之電晶體(例如，電晶體160)之臨限電壓的變動，可能造成驅動複數個記憶格所需電位的變動(此電位也稱為記憶格的臨限電壓)。例如，電晶體160之臨限電壓的變動，可能造成記憶格在做資料讀取時之臨限電壓的變化。因此，複數個記憶格之每一個的工作電壓必須考慮記憶格之臨限電壓的變化而設定某一範圍。此限制了記憶格之工作電壓的降低。
在按照所揭示之發明的一實施例中，在寫入電位被連續地改變到另一電位之同時，實施寫入、讀取、與驗證，如圖1、圖2A至2D、圖3A至3D、及圖4A與4B所示；因此，對複數個記憶格的寫入電位被決定。因此，藉由在寫入後降低記憶格之臨限電壓的變化(分布寬度)，可提供工作電壓可被降低，儲存容量可增加，或能確實實施諸如寫入、保持、或讀取之操作的半導體裝置。此外，也提供驅動半導體裝置的方法。
須注意，在使用排列成陣列之複數個記憶格的情況中，僅需讀取所想要之記憶格的資料。因此，在預定之記憶格的資料被讀取且其它記憶格之資料不被讀取的情況中，無論閘極電極的狀態為何，要將允許電晶體160關閉的電位，即低於Vth_H的電位供應到那些不被讀取資料之記憶格的第五接線。或者，無論閘極電極的狀態為何，要將允許電晶體160打開的電位，即高於Vth_L的電位供應到第五接線。
接下來，將描述資料的再寫入(也稱為另次寫入)。實施資料再寫入的方法也與資料的寫入與保持類似。亦即，將第四接線的電位設定到電晶體162被打開的電位，以使電晶體162被打開。因此，第三接線的電位(與新資料相關的電位)被施加到電晶體160的閘極電極與電容器164。之後，將第四接線的電位設定到電晶體162被關閉的電位，以使電晶體162被關閉。因此，與新資料相關的電荷即被給予到電晶體160的閘極電極。
如前所述，在按照所揭示之發明之半導體裝置的記憶格中，資料可藉由另一次的資料寫入而直接被再寫入。因此，不需要如快閃記憶體等需要使用高電壓從浮動閘極中排出電子或電洞，且因此可抑制因抹除操作所造成之操作速度的降低。換言之，包括有記憶格的半導體裝置可實現高速操作。
須注意，圖5A1與5B中所說明的第三接線對應於於圖1中的第二信號線222。圖5A1與5B中所說明的第二接線對應於圖1中所說明的第三信號線223。
須注意，電晶體162的汲極電極(或源極電極)被電性地連接到電晶體160的閘極電極，藉以具有類似做為非揮發性記憶體元件之浮動閘極電晶體之浮動閘極的功能。在後文中，在某些情況中，將電晶體162之汲極電極(或源極電極)與電晶體160之閘極電極彼此電性連接的部分稱為節點FG。當電晶體162關閉時，節點FG可被視為被埋在絕緣體中，且電荷被保存在節點FG中。包括有氧化物半導體之電晶體162的斷態電流低於或等於包括有矽半導體之電晶體之斷態電流的十萬分之一；因此，聚積在節點FG中之電荷不會因為電晶體162的洩漏電流而喪失。亦即，有了包括有氧化物半導體的電晶體162，即可實現即使不供電給非揮發性記憶體仍可保存資料。
例如，在室溫(25℃)之下，當電晶體162的斷態電流為10zA(1zA(zeptoampere)=1×10-21A)或更低及電容器164大約10fF時，資料可被保持104秒或更長。不用說，保持的時間視電晶體的特性與電容而定。
包括在所揭示之發明之半導體裝置中的記憶格中，發生於習用浮動閘極電晶體中之閘極絕緣層(隧道絕緣膜)退化的問題不復存在。亦即，曾經被視為問題之由於電子注入到浮動閘極所導致之閘極絕緣層的退化可被解決。此表示，原則上沒有寫入次數的限制。此外，也不再需要習知浮動閘極電晶體中寫入或抺除所需的高電壓。
可將圖5A1中所說明之記憶格中諸如電晶體的組件視為包括有電阻器與電容器，如圖5A2中之說明。亦即，在圖5A2中，電晶體160與電容器164每一個可被視為包括有電阻器與電容器。以R1與C1分別指示電容器164的電阻與電容。電阻R1對應於包括在電容器164中之絕緣層的電阻，R2與C2分別指示電晶體160的電阻與電容。電阻R2對應於當電晶體160在開狀態時之閘極絕緣層的電阻。電容C2對應於所謂的閘極電容(閘極電極與源極或汲極電極間所形成的電容，及閘極電極與通道形成區間所形成的電容)。
電荷保持周期(也稱為資料保持周期)主要係在電晶體162之閘極漏電充分地低，並滿足R1≧ROS與R2≧ROS之關係的條件下，由電晶體162斷態電流所決定，其中ROS係電晶體162在關閉狀態中，源極電極與汲極電極之間的電阻(也稱為有效電阻)。
另一方面，當不符這些條件時，即使電晶體162的斷態電流夠低，還是很難確保足夠的保持周期。這是因為除了電晶體162的斷態電流之外的漏洩電流仍高(例如電晶體160之源極電極與閘極電極之間的漏洩電流)。因此，可以確定地說，本實施例中所揭示的記憶格要滿足R1≧ROS與R2≧ROS之關係為較佳。
能滿足C1≧C2更佳。這是因為當節點FG的電位由第五接線控制時，藉由增加C1，第五接線的電位可以有效地施加到節點FG，且因此可以降低供應到第五接線上之各電位之間的差(例如讀取電位與非讀取電位)。
當以上的各關係都滿足時，即可實現半導體裝置包括有更有利的記憶格。須注意，R1與R2係受電晶體160之閘極絕緣層與電容器164之絕緣層的控制。C1與C2亦同。因此，視需要設定閘極絕緣層的材料、厚度等更佳，以滿足以上的關係。
在本實施例所描述的半導體裝置中，節點FG具有與快閃記憶體等內之浮動閘極電晶體內之浮動閘極類似的功能，但本實施例的節點FG具有與快閃記憶體等內之浮動閘極基本上不同的特徵。
在快閃記憶體中，由於施加於控制閘極的電位高，因此各格間需保持適當的距離，以避免電位影響毗鄰格的浮動閘極。此為有礙半導體裝置之較高積體的因素之一。此因素歸因為快閃記憶體的基本原理，其中，穿隧電流係藉由施加高電場所產生。
反之，包括在按照本實施例之半導體裝置中的記憶格，係藉由包括有氧化物半導體之電晶體的切換來操作，且不使用上述藉由穿隧電流注入電荷的原理。亦即，不像快閃記憶體，不需要高電場來注入電荷。因此，不需要考慮來自控制閘極之高電場對毗鄰格的影響，此有利於較高的積體性。
此外，另一個優於快閃記憶體的優點是不需要高電場與大的周邊電路(諸如昇壓器電路)。例如，施加於按照本實施例之記憶格的最高電壓(同時施加於記憶格之端點的最高電位與最低電位之間的差)，可以是5伏或更低，在寫入雙階(1位元)資料的情況中，每一個記憶格中以3伏或更低尤佳。
在包括在電容器164中之絕緣層的相對介電係數εr1與包括在電晶體160中之絕緣層之相對介電係數εr2不同的情況中，很容易在滿足2‧S2≧S1(S2≧S1較佳)之同時也滿足C1≧C2，其中，S1為包括在電容器164內之絕緣層的面積，及S2為形成電晶體160之閘極電容器之絕緣層的面積。更明確地說，例如，包括在電容器164內之絕緣層可使用包括諸如氧化鉿之高k材料的膜，或包括諸如氧化鉿之高k材料之膜的堆疊，及包括有氧化物半導體的膜，以使εr1可以為10或更高，15或更高尤佳，並使用氧化矽做為形成閘極電容器的絕緣層，以使εr2可以為3至4。
此些結構的組合，使包括在按照所揭示之發明之半導體裝置中之記憶格能夠有更高的積體性。
須注意，除了增加積體度，為了增加包括在半導體裝置中之記憶格的儲存容量，也可使用多階層技術。例如，在一個記憶格中可寫入3或更多階的資料，藉以比寫入雙階(一位元)資料的情況提升儲存容量。例如，多階技術可藉由，除了低電位供應的電荷QL及高電位供應的QH之外，如上所述，給予第一電晶體之閘極電極電荷Q來達成。
由於本實施例中所描述之半導體裝置中包括有氧化物半導體之電晶體162的斷態電流極低，因此，藉由使用該電晶體，所儲存的資料可以保持極長的時間。換言之，由於不再需要再新操作，或再新操作的頻率極低，因此電力消耗可充分地降低。此外，即使當不供電時(須注意，電位以固定為佳)，所儲存的資料仍可長時間保持。
在按照揭示之發明的半導體裝置中，即使當包括在記憶格中之電晶體的臨限電壓變動，複數個記憶格之臨限電壓的變化(分布寬度)在寫入後可被降低，因此，半導體裝置的工作電壓可降低。記憶體可多被值化而不必提高工作電壓及記憶格的面積，以致半導體裝置之每單位面積的儲存容量可增加。可提供其中諸如寫入、保持、或讀取、等操作能被確實實施的半導體裝置。
此外，本實施例中所描述的半導體裝置不需要高電壓來寫入資料，且因此沒有元件退化的問題。例如，不像習知的非揮發性記憶體，其不需要將電子或電洞注入浮動閘極或從及排出，且因此根本不會發生閘極絕緣層退化的問題。換言之，按照揭示之發明的半導體裝置沒有習知非揮發性記憶體的問題，即不需限制再寫入的次數，且可靠度可大幅地增進。此外，資料係藉由開或關電晶體來寫入，因此高速操作可以很容易地實現。
由於包括有除了氧化物半導體以外之材料之電晶體可以夠快速度操作，因此，在半導體裝置中使用此電晶體與包括有氧化物半導體的電晶體結合，即可以夠高的速度實施操作(例如資料讀取)。此外，包括有除了氧化物半導體以外之材料之電晶體有利於實現需要高速操作的各式電路(諸如邏輯電路或驅動電路)。
因此，藉由設置包括有除了氧化物半導體以外之材料的電晶體(一般來說，能夠以夠高速度操作的電晶體)與包括氧化物半導體的電晶體(一般來說，斷態電流夠低的電晶體)半導體裝置即可獲致創新的特徵。
本實施例中所描述的結構、方法等，可視需要與其它實施例中所描述的任何結構、方法等結合。
(實施例3)
在本實施例中，將參考圖6A至6C描述按照所揭示之發明之實施例之半導體裝置的應用例。在此，將描述記憶體裝置的例子。須注意，在某些電路圖中，電晶體旁標註有“OS”以指示該電晶體包括氧化物半導體。
圖6A至6C每一係可用來做為記憶體裝置之半導體裝置的電路圖，其包括有圖5A1中所說明的複數個半導體裝置(在後文中稱為記憶格)。圖6A與6B係所謂NAND半導體裝置的電路，其中的記憶格以串聯方式連接，及圖6C係所謂NOR半導體裝置的電路圖，其中的記憶格以並聯方式連接。
圖6A中的半導體裝置包括源極線SL、位元線BL、第一信號線S1、m條第二信號線S2、m條字線WL、及m個記憶格。在圖6A中提供一條源極線SL與一條位元線BL；不過，所揭示之發明的實施例並不限於此。可提供複數條源極線SL與複數條位元線BL。
記憶格550(i)為記憶格的典型例，其中，i為大於或等於1及小於或等於m的整數。在記憶格550(i)中，電晶體500(i)的閘極電極，電晶體510(i)的汲極電極(或源極電極)及電容器520(i)的一電極彼此電性地連接。第一信號線S1與電晶體510(i)的源極電極(或汲極電極)彼此電性地連接。第二信號線S2(i)與電晶體510(i)的閘極電極彼此電性地連接。字線WL(i)與電容器520(i)的另一電極彼此電性地連接。
此外，記憶格550(i)中之電晶體500(i)的汲極電極電性地連接到毗鄰記憶格550(i-1)中之電晶體500(i-1)的源極電極。記憶格550(i)中之電晶體500(i)的源極電極電性地連接到毗鄰記憶格550(i+1)中之電晶體500(i+1)的汲極電極。須注意，在m個記憶格之中，記憶格550(1)中之電晶體500(1)的汲極電極與位元線BL以串聯方式電性地連接。此外，在m個記憶格之中，記憶格550(m)中之電晶體500(m)的源極電極與源極線SL以串聯方式電性地連接。
記憶格550(1)中之電晶體500(1)經由選擇電晶體(未顯示)電性地連接到位元線BL。在該情況中，選擇線G(1)連接到選擇電晶體的閘極電極。此外，記憶格550(m)中之電晶體500(m)可經由選擇電晶體(未顯示)電性地連接源極線SL。在該情況中，選擇線G(2)連接到選擇電晶體的閘極電極。
在圖6A的半導體裝置中，實施每列的寫入操作及讀取操作。寫入操作按如下方式實施。將能打開電晶體510(i)的電位供應至接受寫入之列的第二信號線S2(i)(例如第i列)，以使接受寫入之列中的電晶體510(i)被打開。因此，第一信號線S1的電位被供應至指定列中之電晶體500(i)的閘極電極，以使預定電荷給予到閘極電極。因此，資料可被寫入指定列的記憶格。
讀取操作按如下方式實施。無論給予電晶體500(i)之閘極電極的電荷為何，將能使不在接受讀取之列中之電晶體500打開的電位，供應給除了接受讀取之列(例如第i列)以外之列的字線WL，以使不在接受讀取之列中的電晶體500被打開。接著，供應電位(讀取電位)給接受讀取之列的字線WL(i)，電晶體500(i)在此電位之開狀態或關狀態的選擇，視儲存在電晶體500(i)之閘極電極中之電荷所對應的資料而定。此外，對源極線SL供應固定電位，以使連接到位元線BL的讀取電路工作(未顯示)。在此，在源極線SL與位元線BL之間從500(1)到500(m)的複數個電晶體中，除了位在接受讀取之列中的電晶體500(i)之外，其餘所有的電晶體500都在開狀態；因此，源極線SL與位元線BL之間電導的位準，係由接受讀取之列中之電晶體500(i)的狀態(開狀態或關狀態)來決定。電晶體500(i)的狀態(開狀態或關狀態)，視儲存在接受讀取之列中之電晶體500(i)之閘極電極中之電荷所對應的資料而有不同；因此，位元線BL的電位相應地改變。藉由以讀取電路來讀取位元線BL的電位，即可從指定列的記憶格中讀出資料。
不過，包括在記憶格中之電晶體(例如電晶體500(i))之臨限電壓的變動，會造成驅動複數個記憶格所需電位的變動(此電位也稱為記憶格的臨限電壓)。例如，電晶體500(i)之臨限電壓的變動，會造成資料讀取中之記憶格之臨限電壓中的變動。因此，複數個記憶格之每一個的工作電壓必須考慮記憶格之臨限電壓的變化而設定某一範圍。此限制了記憶格之工作電壓的降低。
在按照所揭示之發明的一實施例中，在寫入電位被連續地改變到另一電位之同時，實施寫入、讀取、與驗證，如圖1、圖2A至2D、圖3A至3D、及圖4A與4B所示；因此，對複數個記憶格的寫入電位被決定。因此，藉由在寫入後降低記憶格之臨限電壓的變化(分布寬度)，可提供工作電壓可被降低，儲存容量可增加，或能確實實施諸如寫入、保持、或讀取之操作的半導體裝置。此外，也提供驅動半導體裝置的方法。
須注意，圖6A中說明的第一信號線S1對應於圖1中所說明的第二信號線222。圖6A中說明的位元線BL對應於圖1中所說明的第三信號線223。
圖6B中所說明的半導體裝置，其組構與圖6A中的有部分不同。
圖6A之半導體裝置與圖6B之半導體裝置之間的差異之一，係在圖6B的半導體裝置中，位元線BL與記憶格550(1)中之電晶體500(1)的汲極電極，係經由選擇電晶體530彼此電性地連接。選擇電晶體530的閘極電極被電性地連接到選擇線G(1)，用來切換選擇電晶體530的開與關狀態。
圖6A之半導體裝置與圖6B之半導體裝置之間的另一差異，係在圖6A的半導體裝置中，每一個記憶格中電晶體510的源極電極(或汲極電極)連接到第一信號線S1，然而，在圖6B的半導體裝置中，記憶格中的電晶體510被串聯連接。亦即，記憶格550(i)中電晶體510(i)的源極電極電性地連接到毗鄰記憶格550(i-1)中電晶體510(i-1)的汲極電極。記憶格550(i)中電晶體510(i)的汲極電極電性地連接到毗鄰記憶格550(i+1)中電晶體510(i+1)的源極電極。須注意，在m個記憶格之中的記憶格550(1)中之電晶體510(1)的源極電極，以串聯方式電性地連接到第一信號線S1。此外，如同圖6A中的半導體裝置，在串聯連接的每一個記憶格中，電晶體510的汲極電極(或源極電極)電性地連接到電晶體500的閘極電極與電容器520的一電極。
圖6B中半導體裝置之其它部分的組構與圖6A中半導體裝置的類似；因此，細節可參考以上的描述。
在圖6B的半導體裝置中，第一信號線S1與位元線BL係分開來設置；不過，所揭示的發明並不受限於此。第一信號線S1與位元線BL可以是一條接線。
在圖6B的半導體裝置中，寫入操作與讀取操作係按列的方式來實施。寫入操作按如下實施。
寫入操作係從第m列開始每列順序地實施。為實施對第i列(i=1至m)的寫入，將能打開電晶體510(i)的電位供應至接受寫入之列(第i列)中的第二信號線S2(i)，以使接受寫入之列中的電晶體510(i)被打開。在此，在電晶體510(1)至510(i-1)被置於電晶體510(i)與第一信號線S1之間的情況中，在被置於接受寫入之列中的電晶體510(1)至510(i-1)被打開，以使第一信號線S1的電位被施加到接受寫入之列的記憶格550(i)。因此，第一信號線S1的電位被供應到指定列中之電晶體500(i)的閘極電極，以給予閘極電極預定的電荷。接著，第二信號線S2(i)的電位被固定在GND，以使聚積在電晶體500(i)之閘極電極中的電荷被保持。因此，資料可被寫入到指定列(第i列)的記憶格中。
須注意，在圖6B的半導體裝置中，由於包括在記憶格550中的電晶體510以串聯的方式連接，因此，很難僅在指定列中再寫入資料。因此，立刻實施抹除複數列中之資料的操作較佳。例如，將第一至第m列劃分成區塊，按區塊實施抹除。為了在預定的區塊中再寫入資料，先抹除該區塊中的資料為較佳，並接著從第m列開始順序地實施資料寫入。須注意，在剛實施過寫入之列中再寫入資料的情況中，不需要抹除操作。
讀取操作按如下方式實施。首先，選擇電晶體被供應至選擇線G(1)的電位打開。須注意，在選擇電晶體連接至選擇線G(1)及選擇電晶體被連接至選擇線G(2)的情況中，兩個電晶體被打開。此外，無論給予電晶體500(i)之閘極電極的電荷為何，將能使不在接受讀取之列中之電晶體500打開的電位，供應給除了接受讀取之列(例如第i列)以外之列的字線WL，以打開除了接受讀取之列以外之列中的電晶體500。接著，供應電位(讀取電位)給接受讀取之列的字線WL(i)，在此電位，電晶體500(i)之開狀態或關狀態的選擇，視儲存在電晶體500(i)之閘極電極中之電荷所對應的資料而定。此外，對源極線SL供應固定電位，以使連接到位元線BL的讀取電路工作(未顯示)。在此，在源極線SL與位元線BL之間從500(1)到500(m)的複數個電晶體中，除了位在接受讀取之列中的電晶體500(i)之外，其餘所有的電晶體500都在開狀態；因此，源極線SL與位元線BL之間電導的位準，係由接受讀取之列中之電晶體500(i)的狀態(開狀態或關狀態)來決定。電晶體500(i)的狀態(開狀態或關狀態)，視儲存在接受讀取之列中之電晶體500(i)之閘極電極中之電荷所對應的資料而有不同；因此，位元線BL的電位隨之改變。藉由以讀取電路來讀取位元線BL的電位，即可從指定列的記憶格中讀出資料。
也是在圖6B所說明的半導體裝置中，在寫入電位被連續地改變到另一電位之同時，實施寫入、讀取、與驗證，如圖1、圖2A至2D、圖3A至3D、及圖4A與4B所示；因此，對複數個記憶格的寫入電位被決定。因此，藉由在寫入後降低記憶格之臨限電壓的變化(分布寬度)，可提供工作電壓可被降低，儲存容量可增加，或能確實實施諸如寫入、保持、或讀取之操作的半導體裝置。此外，也提供驅動半導體裝置的方法。
須注意，圖6B中說明的第一信號線S1對應於圖1中所說明的第二信號線222。圖6B中說明的位元線BL對應於圖1中所說明的第三信號線223。
圖6C的半導體裝置包括n條源極線SL、n條位元線BL、n條第一信號線S1、m條第二信號線S2、m條字線WL、及複數個記憶格550(1,1)至550(m,n)。
記憶格550(i,j)為記憶格的典型例，其中，i為大於或等於1及小於或等於m的整數，j為大於或等於1及小於或等於n的整數。在記憶格550(i,j)中，電晶體500(i,j)的閘極電極，電晶體510(i,j)的汲極電極(或源極電極)及電容器520(i,j)的一電極彼此電性地連接。源極線SL(j)與電晶體500(i,j)的源極電極彼此電性地連接。位元線BL(j)與電晶體500(i,j)的汲極電極彼此電性地連接。第一信號線S1(j)與電晶體510(i)的源極電極(或汲極電極)彼此電性地連接。第二信號線S2(i)與電晶體510(i,j)的閘極電極彼此電性地連接。字線WL(i)與電容器520(i,j)的另一電極彼此電性地連接。
在圖6C的半導體裝置中，實施每列的寫入操作及讀取操作。寫入操作的實施方式與圖6A的半導體裝置相同。讀取操作按如下的方式實施。首先，無論給予電晶體500(i,1)至500(i,n)之閘極電極對應於資料的電荷為何，將能使不在接受讀取之列中之電晶體500關閉的電位，供應給除了接受讀取之列(例如第i列)以外之列的字線WL(例如，具有記憶格550(i,1)至550(i,n)的第i列)，以關閉除了接受讀取之列以外之列中的電晶體500。接著，供應電位(讀取電位)給接受讀取之列的字線WL(i)，電晶體500(i,1)至500(i,n)在此電位之開狀態或關狀態的選擇，視儲存在電晶體500(i,1)至500(i,n)之閘極電極中之電荷所對應的資料而定。此外，對源極線SL(j)供應固定電位，以使連接到位元線BL(j)的讀取電路工作(未顯示)。在此，源極線SL(j)與位元線BL(j)之間的電導位準，係由接受讀取之列中之電晶體500(i,1)至500(i,n)的狀態(開狀態或關狀態)來決定。亦即，位元線BL(j)的電位，會隨著儲存在接受讀取之列中之電晶體500(i,1)至500(i,n)之閘極電極中之電荷所對應的資料而有所不同。藉由以讀取電路來讀取位元線BL(j)的電位，即可從指定列的記憶格中讀出資料。
也是在圖6C所說明的半導體裝置中，在寫入電位被連續地改變到另一電位之同時，實施寫入、讀取、與驗證，如圖1、圖2A至2D、圖3A至3D、及圖4A與4B所示；因此，對複數個記憶格的寫入電位被決定。因此，藉由在寫入後降低記憶格之臨限電壓的變化(分布寬度)，可提供工作電壓可被降低，儲存容量可增加，或能確實實施諸如寫入、保持、或讀取之操作的半導體裝置。此外，也提供驅動半導體裝置的方法。
須注意，圖6C中說明的第一信號線S1(j)對應於圖1中所說明的第二信號線222。圖6C中說明的位元線BL(j)對應於圖1中所說明的第三信號線223。
在以上的描述中，雖然每一個記憶格550中所能保存的資料量為1個位元，但本實施例之半導體裝置的結構並不受限於此。每一個記憶格550可保持的資料量，可藉由準備3或更多個電位於寫入時施加到電晶體500的閘極電極而增加。例如，在於寫入時施加到電晶體500之閘極電極的電位數量為4的情況中，每一個記憶格即可保存2位元的資料。
在圖6A至6C中，第一信號線S1(j)與位元線BL(j)可以是一條接線。當使用一條接線充當第一信號線S1(j)與位元線BL(j)時，接線的數量可以減少。
在按照此實施例的半導體裝置中，即使當包括在記憶格中之電晶體的臨限電壓變動，複數個記憶格之臨限電壓的變化(分布寬度)，也可在寫入後被降低。因此，半導體裝置的工作電壓可被降低。記憶體可不增加工作電壓與記憶格之面積而被多值化，以致半導體裝置每單位面積的儲存容量可提高。可以提供能確實實施諸如寫入、保持、或讀取等操作的半導體裝置。
在本實施例中所描述的結構、方法等，也可視需要與其它實施例中所描述的任何結構、方法等結合。
(實施例4)
在本實施例中，將參考圖7A與7B、圖8A至8D、圖9A至9D、圖10A至10D、及圖11A與11B來描述包括在按照所揭示之發明之實施例之半導體裝置中之記憶格的結構及製造方法。
<記憶格的橫斷面結構與平面視圖>
圖7A與7B說明包括在半導體裝置中之記憶格的結構例。圖7A說明包括在半導體裝置中之記憶格的橫斷面，及圖7B說明半導體裝置中之記憶格的平面視圖。在圖7A中，A1-A2係垂直於電晶體之通道長度方向的橫斷面，及B1-B2係平行於電晶體之通道長度方向的橫斷面。圖7A與7B中說明的半導體裝置包括電晶體160與電晶體162，電晶體160包括下部分中的第一半導體材料，及電晶體162包括上部分中的第二半導體材料。圖7A與7B中說明包括一電晶體160、一電晶體162、及一電容器164的半導體裝置，或者，半導體裝置可包括複數個電晶體160、電晶體162、及電容器164。
在此，以第一半導體材料與第二半導體材料不同為較佳。例如，可使用除了氧化物半導體以外的半導體材料做為第一半導體材料，及使用氧化物半導體做為第二半導體材料。除了氧化物半導體以外的半導體材料可以是例如矽、鍺、鍺化矽、碳化矽、鉮化鎵、或類似材料，且以使用單晶半導體為較佳。或者可使用有機半導體材料或類似材料。包括有這類半導體材料的電晶體可很容易地以高速操作。另一方面，包括有氧化物半導體的電晶體由於其特性，可以保持電荷很長的時間。
電晶體160與電晶體162可使用n-通道電晶體或p-通道電晶體。在此，所描述的情況是電晶體160與電晶體162都使用n-通道電晶體。由於本發明之實施例的技術特徵是為了保持資料，電晶體162使用可充分地降低斷態電流的半導體材料，諸如氧化物半導體，其無需限制特定的條件，諸如指定半導體裝置之結構或材料。
電晶體160包括設置在包括有半導體材料(例如矽)之基片100中的通道形成區116，設置雜質區120(也稱為源極區或汲極區)以便將通道形成區116夾於其間，金屬化合物區124與雜質區120接觸，閘極絕緣層108設置於通道形成區116上方，及閘極電極110設置在閘極絕緣層108之上。須注意，在圖7A與7B說明的元件其中有未設置分開的源極與汲極電極；為了方便之緣故，有時也將此元件稱為電晶體。此外，在此情況中，在與電晶體相關的描述中，源極區與源極電極可統稱為“源極電極”，且汲極區與汲極電極可統稱為“汲極電極”。亦即，在本說明書中，“源極電極”一詞包括了源極區。
電極126連接到電晶體160之部分的金屬化合物區124。在此，電極126的功能如同電晶體160的源極電極或汲極電極。此外，在基片100上設置元件隔離絕緣層106，以便包圍電晶體160，並在電晶體160上設置絕緣層128。須注意，如圖7A與7B中所說明，電晶體160以不具有側壁絕緣層為較佳，以實現高積體性。另一方面，在著重電晶體160之特性的情況中，可在閘極電極110的側表面上設置側壁絕緣層，且在雜質區120與側壁絕緣層重疊的區域可包括具有不同雜質濃度的雜質區。
電晶體162包括設置在絕緣層128等上方的氧化物半導體層144；源極或汲極電極142a及源極或汲極電極142b電性地連接到氧化物半導體層144；閘極絕緣層146覆蓋氧化物半導體層144、源極或汲極電極142a、及源極或汲極電極142b；以及設置在閘極絕緣層146上方的閘極電極148a，以便與氧化物半導體層144重疊。
在此，用於電晶體162的氧化物半導體層144以藉由充分地移除諸如氫等雜質並充份地供應氧來高度純化為較佳。例如，氧化物半導體層144的氫濃度為5×1019原子/cm3或更低，5×1018原子/cm3或更低為較佳，5×1017原子/cm3或更低為更佳。須注意，氧化物半導體層144的氫濃度係用二次離子質譜儀(secondary ion mass spectrometry;SIMS)來測量。在氧化物半導體層144中係藉由充分地降低氫濃度來高度純化，且其中由於氧不足在能隙中所造成的缺陷位準，可藉由充分地供應氧來降低，載子濃度低於1×1012/cm3，低於1×1011/cm3為較佳，低於1.45×1010/cm3為更佳。例如，在室溫(25℃)下的斷態電流(在此，每微米(μm)通道寬度之電流)低於或等於100zA(1zA(zeptoampere)=1×10-21A)，低於或等於10zA較佳。因此，藉由使用i-型(本徵的)或實質i-型的氧化物半導體層144，電晶體162可以具有絕佳的斷態電流特性。
雖然為了抑制由於微型化導致元件間產生漏洩電流而將電晶體162所使用的氧化物半導體層處理成島形，但也可使用不處理成島形的氧化物半導體層。在氧化物半導體層不處理成島形的情況中，可避免處理中由於蝕刻造成氧化物半導體層的污染。
電容器164包括源極或汲極電極142a、閘極絕緣層146、及導電層148b。亦即，源極或汲極電極142a做為電容器164的一電極，及導電層148b做為電容器164的另一電極。以此結構，電容可被充分地確保。此外，源極或汲極電極142a與導電層148b之間的絕緣也可被堆疊的氧化物半導體層144與閘極絕緣層146充分地確保。在不需要電容器的情況中，可省略電容器164。
須注意，在電晶體162與電容器164中，源極或汲極電極142a與源極或汲極電極142b的端部以漸細為較佳。源極或汲極電極142a與源極或汲極電極142b的端部漸細，以致於閘極絕緣層146的覆蓋性可獲增進，且可避免斷線。在此，漸細的角度例如大於或等於30°，及小於或等於60°。須注意，當從垂直於層之橫斷面(垂直於基片之表面的平面)的方向看，漸細的角度與具有漸細形狀之層(例如源極或汲極電極142a)之側表面與底表面間所形成的斜角有關
絕緣層150與絕緣層152設置在電晶體162與電容器164的上方。電極154設置在形成於閘極絕緣層146、絕緣層150、絕緣層152及類似層中的開孔內，接線156形成在絕緣層152上方，用來連接到電極154。須注意，在圖7A中，雖然金屬化合物區124、源極或汲極電極142b、及接線156經由電極126與電極154彼此連接，但本發明的實施例並不受限於此。例如，源極或汲極電極142b可與金屬化合物區124直接接觸。或者，接線156可與源極或汲極電極142b直接接觸。
在圖7A與7B中，將金屬化合物區124連接到源極或汲極電極142b的電極126與將源極或汲極電極142b連接到接線156的電極154彼此重疊。換言之，做為電晶體160之源極電極或汲極電極之電極126與電晶體162之源極或汲極電極142b接觸的區域，與電晶體162之源極或汲極電極142b與電極154接觸的區域重疊。以此平面布局，由於接觸區域被抑制，因此元件的面積增加。換言之，半導體裝置的積體程度可增加。
在圖7A與7B中，電晶體160與電晶體162被設置成至少部分彼此重疊。此外，電晶體162與電容器164被設置成與電晶體160重疊。例如，電容器164的導電層148b被設置成與電晶體160的閘極電極110至少部分重疊。以此平面布局，可獲致較高的積體性。例如，假定最小的特徵尺寸為F，記憶格所佔的面積可以是15F2至25F2。
<製造包括在半導體裝置中之記憶格方法>
接下來，將描述用來製造包括在半導體裝置中之記憶格方法的例子。首先，以下將參考圖8A至8D及9A至9D來描述在下部分中製造電晶體160的方法；接著，將參考圖10A至10D及圖11A與11B來描述在上部分中製造電晶體162與電容器164的方法。
<在下部分中製造電晶體的方法>
現將參考圖8A至8D及9A至9D來描述在下部分中製造電晶體160的方法。
首先，準備包括有半導體材料的基片100。關於包括有半導體材料的基片，可使用矽、碳化矽或類似物的單晶半導體基片；複晶半導體基片；鍺化矽或類似物的化合物半導體基片；SOI基片；或類似基片。在此描述使用單晶矽基片做為包括有半導體材料之基片100的例子。須注意，一般來說，“SOI基片”一詞意指矽半導體層設置在絕緣表面上的基片。在本書明說等中，“SOI基片”也包括使用除了矽以外之材料來形成設置在絕緣表面上之半導體層的基片。亦即，包括在“SOI基片”中的半導體層並不限於矽半導體層。此外，SOI基片可以是半導體層設置在諸如玻璃之絕緣基片上方，且其間夾有絕緣層之結構的基片。
關於包括有半導體材料的基片100，以使用矽或類似物的單晶半導體基片為較佳，這是因為半導體裝置之讀取操作的速度可以提升。
在基片100上方形成做為用來形成元件隔離絕緣層之遮罩的保護層102(見圖8A)。關於保護層102，例如，絕緣層可以使用氧化矽、氮化矽、氧氮化矽、或類似物來形成。須注意，為了控制電晶體的臨限電壓，在此步驟之前或之後，可在基片100內加入能賦予n-型導電性的雜質元素或能賦予p-型導電性的雜質元素。例如，在使用矽做為半導體的情況中，磷、鉮或類似元素可用做為賦予n-型導電性的雜質元素。硼、鋁、鎵或類似元素可用做為賦予p-型導電性的雜質元素。
接下來，使用保護層102做為遮罩，以蝕刻去除基片100中未被保護層102覆蓋的部分(外露區)。因此，形成與其它半導體區分離的半導體區104(見圖8B)。關於蝕刻，以實施乾蝕較佳，但也可實施濕蝕。蝕刻氣體與蝕劑可按要被蝕刻之材料做適當的選擇。
接著，形成絕緣層以便覆蓋半導體區104，且絕緣層與半導體區104重疊的區域被選擇性地去除，以致於形成元件隔離絕緣層106(見圖8C)。絕緣層可使用氧化矽、氮化矽、氧氮化矽或類似物來形成。關於去除絕緣層的方法，任何的蝕刻處理、研磨處理(諸如化學機械研磨(CMP))及類似方法都可使用。須注意，在形成半導體區104之後或形成元件隔離絕緣層106之後將保護層102去除。
在此，CMP處理係藉由結合化學與機械動作並使用表面做為參考，對要被處理之物件的表面進行整平的處理。更明確地說，CMP處理係一方法，此方法為將研磨布固定於研磨枱，研磨枱與要被處理之物件各自轉動或擺動，同時在要被處理之物件與研磨布之間供應漿料(研磨料)，且要被處理之物件的表面被漿料與要被處理之物件之表面間的化學反應，及被要被處理之物件與研磨布之機械研磨的動作兩者來研磨。
須注意，關於用來形成元件隔離絕緣層106的方法，可以使用藉由引入氧或類似物來形成絕緣區的方法，來取代選擇性地去除絕緣層的方法。
接下來，在半導體區104的表面上方形成絕緣層，及在絕緣層上方形成包括有導電材料的層。
此絕緣層於稍後要成為閘極絕緣層，且例如可藉由在半導體區104之表面上實施熱處理(諸如熱氧化處理或熱氮化處理)來形成。也可使用高密度電漿處理來取代熱處理。高密度電漿處理例如可使用稀有氣體的混合氣體來實施，諸如氦、氬、氪、氙及任何的氧、氧化氮、氨、氮、氫等。不用說，絕緣層可用CVD法、濺鍍法、或類似方法來形成。絕緣層以具有單層結構或堆疊結構為較佳，可包括任何的氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、加入氮的矽酸鉿(HfSixOy(x>0，y>0))、加入氮的鋁酸鉿(HfAlxOy(x>0，y>0))、以及類似物。絕緣層的厚度例如可以大於或等於1奈米，及小於或等於100奈米，以大於或等於10奈米及小於或等於50奈米為較佳。
包括導電材料的層可以使用金屬材料來形成，諸如鋁、銅、鈦、鉭、或鎢。包括有導電材料的層或可使用半導體材料來形成，諸如複晶矽。形成的方法無特定的限制，且各種的膜形成法都可使用，諸如蒸鍍法、CVD法、濺鍍法、或旋鍍法。須注意，在本實施例描述的例子中，包括有導電材料的層是使用金屬材料來形成。
之後，選擇性蝕刻絕緣層與包括有導電材料的層，以致於形成閘極絕緣層108與閘極電極110(見圖8C)。
接著，將磷(P)、砷(As)、或類似元素加入到半導體區104，以便形成通道形成區116與雜質區120(見圖8D)。須注意，在此加入磷或砷是為了形成n-通道電晶體；在形成p-通道電晶體的情況中，可加入的雜質元素諸如硼(B)或鋁(Al)。在此，加入之雜質的濃度視需要來設定；當半導體元件被高度微型化時，濃度以高為較佳。
須注意，可在閘極電極110的周圍形成側壁絕緣層，且可形成加入不同濃度之雜質元素的雜質區。
接著，形成金屬層122以便覆蓋閘極電極110、雜質區120、及類似區(見圖9A)。各種的膜形成法都可用來形成金屬層122，諸如真空蒸鍍法、濺鍍法、或旋鍍法。金屬層122以使用金屬材料來形成為較佳，其與包括在半導體區104中的半導體材料反應，以形成低電阻的金屬化合物。這類金屬材料的例子包括鈦、鉭、鎢、鎳、鈷、及鉑。
接下來，實施熱處理以使金屬層122與半導體材料反應。因此，形成與雜質區120接觸的金屬化合物區124(見圖9A)。須注意，在閘極電極110是使用複晶矽或類似材料形成的情況中，在閘極電極110與金屬層122接觸的區域中也形成金屬化合物區。
關於熱處理，例如可使用以閃光燈照射。不用說，也可使用另一熱處理法；不過，為了增進在金屬化合物形成中之化學反應的可控制性，以使用能在極短時間內完成熱處理的方法較佳。須注意，金屬化合物區係金屬材料與半導體材料兩者間的反應所形成，且具有夠高的導電率。金屬化合物區之形成，可適當地降低電阻，並增進元件的特性。須注意，金屬層122在金屬化合物區124形成之後被去除。
接著，在與部分金屬化合物區124接觸的區域中形成電極126(見圖9B)。電極126例如藉由形成包括有導電材料的層，並接著選擇蝕刻該層所形成。包括有導電材料的此層可使用金屬材料來形成，諸如鋁、銅、鈦、鉭、或鎢。包括有導電材料的層可以使用半導體材料來形成，諸如複晶矽。形成此層的方方法沒有特別限制，各種的膜形成法都可使用，諸如蒸鍍法、CVD法、濺鍍法、或旋鍍法。
接著，形成絕緣層128來覆蓋以上各步驟所形成的組件(見圖9C)。用來形成絕緣層128的材料包括無機絕緣材料，諸如氧化矽、氧氮化矽、氮化矽或氧化鋁。特別是，絕緣層128最好使用低介電常數的材料(低k材料)，這是因為由於疊置之電極或接線所造成的電容可充分地降低。須注意，絕緣層128可以是使用上述任何材料所形成的多孔絕緣層。這是因為多孔絕緣層的介電常數比密實絕緣層來得低，由於電極或接線所造成的電容可進一步降低。此外，絕緣層128可以使用有機絕緣材料來形成，諸如聚醯亞胺或丙烯酸樹脂。須注意，雖然絕緣層128具有單層結構，但本發明的實施例不受限於此。絕緣層128可以是包括兩或多層的堆疊結構。在3層結構的情況中，例如可以使用氧氮化矽層、矽氮化物氧化物層、與氧化矽層的堆疊結構。
須注意，在形成了絕緣層128之後，可以形成電極126以便填充形成在絕緣層128中的開孔，以到達金屬化合物區124。
在該情況中，可使用的方法例如在包括有開孔的區域中以PVD法形成薄鈦膜，並以CVD法形成薄氮化鈦膜，並接著形成鎢膜以便被埋入開孔。在此，以PVD法所形成的鈦膜，具有減少其上方要形成鈦膜之表面上形成氧化物膜(諸如自然的氧化物膜)的功能，藉以降低與下部電極或類似物的接觸電阻(在此為金屬化合物區124)。在形成鈦膜之後形成具有防止導電材料擴散之阻障功能的氮化鈦膜。在鈦的阻障膜、氮化鈦等形成之後，以電鍍法形成銅膜。
經過以上各步驟，使用包括有半導體材料之基片100的電晶體160被形成(見圖9C)。電晶體160的特徵在於其可高速操作。因此，當使用該電晶體做為讀取電晶體時，可以高速讀取資料。
接下來，關於形成電晶體162與電容器164的預處理，在絕緣層128上實施CMP處理，以露出閘極電極110與電極126的頂表面(見圖9D)。關於露出閘極電極110與電極126之頂表面的處理，可使用蝕刻處理或類似處理來取代CMP處理；為了增進電晶體162的特性，以儘量使絕緣層128的表面平坦為較佳。
須注意，在以上各步驟之前或之後，要實施形成額外電極、接線、半導體層、或絕緣層的步驟。例如，使用絕緣層與導電層堆疊的多層接線結構做為接線結構，藉以實現高度積體化的半導體裝置。
<在上部分中製造電晶體的方法>
接下來，將參考圖10A至10D及圖11A與11B來描述在上部分中製造電晶體162與電容器164的方法。
首先，在閘極電極110、電極126、絕緣層128、及類似層上方形成氧化物半導體層並處理，以便形成氧化物半導體層144(見圖10A)。須注意，在形成氧化物半導體層之前，要先在閘極電極110、電極126、及絕緣層128上方設置其功能為基底的絕緣層。絕緣層可藉由諸如濺鍍法的PVD法、諸如電漿CVD法的CVD法、或類似方法來形成。
所使用的氧化物半導體以至少包括銦(In)或鋅(Zn)為較佳。特別是，包括銦與鋅為較佳。關於用來降低包括有氧化物半導體之電晶體之電氣特性變動的穩定劑，額外包括鎵(Ga)為較佳。包括錫(Sn)做為穩定劑為較佳。包括鉿(Hf)做為穩定劑為較佳。包括鋁(Al)做為穩定劑為較佳。
關於另外的穩定劑，可包括一或複數種鑭系元素，諸如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)。
關於氧化物半導體層的材料，可使用4元金屬氧化物，諸如銦-錫-鎵-鋅-氧-基礎材料、銦-鉿-鎵-鋅-氧-基礎材料、銦-鋁-鎵-鋅-氧-基礎材料、銦-錫-鋁-鋅-氧-基礎材料、銦-錫-鉿-鋅-氧-基礎材料、或銦-鉿-鋁-鋅-氧-基礎材料；3元金屬氧化物，諸如銦-鎵-鋅-氧-基礎材料、銦-錫-鋅-氧-基礎材料、銦-鋁-鋅-氧-基礎材料、錫-鎵-鋅-氧-基礎材料、鋁-鎵-鋅-氧-基礎材料、錫-鋁-鋅-氧-基礎材料、銦-鉿-鋅-氧-基礎材料、銦-鑭-鋅-氧-基礎材料、銦-鈰-鋅-氧-基礎材料、銦-鐠-鋅-氧-基礎材料、銦-釹-鋅-氧-基礎材料、銦-釤-鋅-氧-基礎材料、銦-銪-鋅-氧-基礎材料、銦-釓-鋅-氧-基礎材料、銦-鋱-鋅-氧-基礎材料、銦-鏑-鋅-氧-基礎材料、銦-鈥-鋅-氧-基礎材料、銦-鉺-鋅-氧-基礎材料、銦-銩-鋅-氧-基礎材料、銦-鐿-鋅-氧-基礎材料、銦-鎦-鋅-氧-基礎材料；2元金屬氧化物，諸如銦-鋅-氧-基礎材料、錫-鋅-氧-基礎材料、鋁-鋅-氧-基礎材料、鋅-鎂-氧-基礎材料、錫-鎂-氧-基礎材料、銦-鎂-氧-基礎材料、或銦-鎵-氧-基礎材料；單元金屬氧化物，諸如銦-氧-基礎材料、錫-氧-基礎材料、鋅氧-基礎材料；或類似材料。此外，以上材料可包括二氧化矽。在此，例如，銦-鎵-鋅-氧-基礎材料意指包括有銦、鎵、及鋅的氧化物膜，且對成分比率無特定限制。此外，銦-鎵-鋅-氧-基礎材料可包括除了銦、鎵、鋅-以外的元素。
關於氧化物半導體，材料可使用化學式InMO3(ZnO) m (m>0，m為非整數)來表示。在此，M代表選擇自鎵、鋁、鐡、錳、及鈷之一或多樣金屬元素。例如，M可以是鎵、鎵與鋁、鎵與錳、鎵與鈷、或類似元素。關於氧化物半導體，材料可以使用化學式In3SnO5(ZnO) n (n>0，n為非整數)來表示。
例如，銦-鎵-鋅-氧-基礎材料具有的原子比為銦：鎵：鋅=1：1：1(=1/3：1/3：1/3)或銦：鎵：鋅=2：2：1(=2/5：2/5：1/5)，或其成分在上述附近的任何的氧化物都可使用。或者，銦-錫-鋅-氧-基礎材料具有的原子比為銦：錫：鋅=1：1：1(=1/3：1/3：1/3)、銦：錫：鋅=2：1：3(=1/3：1/6：1/2)、或銦：錫：鋅=2：1：5(=1/4：1/8：5/8)，或其成分在上述附近的任何的氧化物都可使用。
不過，成分並不限於上述的這些，且只要具有按照所需半導體特性(諸如遷移率、臨限電壓、及變動)具有適當成分的材料都可使用。為得到所需的半導體特性，載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子比、原子間距離、密度等都需適當地設定為較佳。
以銦-錫-鋅-氧-基礎材料為例，較容易得到高遷移率。不過，在使用銦-鎵-鋅-氧-基礎材料的情況中，藉由降低整體中的缺陷密度也可增加遷移率。
請注意例如，“包括有原子比為銦：鎵：鋅=a：b：c(a+b+c=1)之銦、鎵、鋅氧化物的成分，係在包括有原子比為銦：鎵：鋅=A：B：C(A+B+C=1)之銦、鎵、鋅氧化物之成分的鄰域”意指a、b、及c滿足以下關係：(a-A)2+(b-B)2+(c-C)2≦r 2，r例如可以是0.05。相同的關係也可應用於其它的氧化物。
氧化物半導體可以是單晶或非單晶。在後者的情況中，氧化物半導體可以是非晶或多晶。此外，氧化物半導體可以是包括部分具有結晶性或非非晶結構的非晶結構。
在非晶狀態的氧化物半導體中較容易得到平坦表面，以致當使用氧化物半導體來製造電晶體時，介面散射可以降低，可較容易得到較高的遷移率。
在具有結晶性的氧化物半導體中，整體中的缺陷可進一步降低，且可藉由提高表面的平面性而得到比非晶氧化物半導體之遷移率高的遷移率。為了增進表面的平面性，以在平坦的表面上形成氧化物半導體為較佳。更明確地說，氧化物半導體可形成在平均表面粗度(Ra)為1奈米或以下的表面上方，0.3奈米或以下更佳，0.1奈米或以下尤佳。
須注意，Ra係藉由在3維中擴展由JIS B 0601所定義的中心線平均粗度應用到表面而得到。Ra可陳述為“從參考表面到指定表面之偏差之絕對值的平均值”，且由以下的公式所定義：
[公式1]
在以上的公式中，S0代表測量表面的面積(由座標(x 1,y 1)、(x 1,y 2)、(x 2,y 1)、及(x 2,y 2)所表示之4個點所定義的長方形)，及Z0代表測量表面的平均高度。Ra可使用原子力顯微鏡(atomic force microscope;AFM)來測量。
在使用銦-鎵-鋅-氧-基礎材料做為氧化物半導體的情況中，使用具有In2O3：Ga2O3：ZnO=1：x：y之成分比[莫耳比]的靶材為較佳，其中，x為0或以上，y為大於或等於0.5，且小於或等於5。例如使用具有In2O3：Ga2O3：ZnO=1：1：2之成分比[莫耳比]或類似物的靶材。也可以使用具有In2O3：Ga2O3：ZnO=1：1：1之成分比[莫耳比]的靶材，或具有In2O3：Ga2O3：ZnO=1：1：4之成分比[莫耳比]的靶材。
在使用銦-鋅-氧-基礎材料做為氧化物半導體的情況中，使用原子比為銦：鋅=50：1至1：2(莫耳比為In2O3：ZnO=25：1至1：4)之成分比的靶材，原子比為銦：鋅=20：1至1：1(莫耳比為In2O3：ZnO=10：1至1：2)之成分比較佳，原子比為銦：鋅=15：1至1.5：1(莫耳比為In2O3：ZnO=15：2至3：4)之成分比尤佳。例如，目標使用原子比為銦：鋅：氧=X：Y：Z，滿足Z>1.5X+Y之關係所形成的銦-鋅-氧-基氧化物半導體。
銦-錫-鋅-氧-基礎材料可稱為ITZO，且使用具有原子比為銦：錫：鋅=1：2：2、銦：錫：鋅=2：1：3、銦：錫：鋅=1：1：1、銦：錫：鋅=20：45：35或類似物的氧化物靶材來沈積的ITZO。
氧化物半導體層的厚度以大於或等於3奈米及小於或等於30奈米為較佳。這是因為當氧化物半導體層太厚時(例如厚度為50奈米或更厚)，電晶體可能通常在開。
形成氧化物半導體的方法，以諸如氫、水、氫氧根群、或氫化物等雜質不容易進入氧化物半導體層者為較佳。例如，可使用濺鍍法。
在此實施例中，氧化物半導體層係使用銦-鎵-鋅-氧-基之氧化物半導體為沈積靶材，以濺鍍法所形成。
用來沈積氧化物半導體之靶材的填充率高於或等於90%且低於或等於100%，高於或等於95%低於或等於99.9%較佳。使用具有高填充率之靶材做氧化物半導體之沈積，可形成密實的氧化物半導體層。
沈積的氣體環境可以是稀有氣體(典型上為氬氣)環境、氧氣環境、稀有氣體與氧氣的混合氣體環境環境。要充分地去除高純度氣中的雜質，諸如氫、水、氫氧根群、或氫化物等為較佳，以防止氫、水、氫氧根群、氫化物或類似雜質進入氧化物半導體層。
例如，氧化物半導體層可按如下來形成。
首先，將基片支撐在保持降壓的沈積室中，並加熱，以使基片溫度到達高於200℃且低於或等於500℃，以高於300℃且低於或等於500℃較佳，高於或等於350℃且低於或等於450℃尤佳。
接著，在去除沈積室中剩餘的水氣的同時，引入已充分去除氫、水、氫氧根群、或氫化物等雜質的高純度氣體，並使用以上的靶材在基片的上方形成氧化物半導體層。為了去除殘留在沈積室中的水氣，最好使用諸如冷凍幫浦、離子幫浦、鈦昇華幫浦等捕集真空幫浦做為抽真空單元。此外，抽真空單元可以是與冷凝系統配置在一的渦輪幫浦。例如，以冷凍幫浦抽真空，可以去除沈積室中諸如氫、水、氫氧根群、或氫化物(包括有碳原子的複合物為較佳)等雜質，藉以使在沈積室中所形成之氧化物半導體層中諸如氫、水、氫氧根群、或氫化物等雜質的濃度可被降低。
在沈積期間，在基片溫度低於(例如，100℃或更低)的情況中，包括有氫原子的物質可能進入氧化物半導體；因此，將基片加熱到上述溫度為較佳。當以被加熱到該溫度的基片來形成氧化物半導體層時，基片溫度高，以致氫鍵被熱切斷，且包括有氫原子的物質極不可能被帶入氧化物半導體層。因此，以被加熱到以上溫度之基片來形成氧化物半導體層，藉此，氧化物半導體層中之氫、水、氫氧根群、或氫化物等雜質的濃度可被充分地降低。此外，由於濺鍍對氧化物半導體層所造成的損壞也可降低。
沈積條件的例子如下：基片與靶材間的距離為60mm，氣壓0.4Pa，直流(DC)功率0.5kW，基片溫度400℃，及氧氣的沈積氣體環境(氧氣流的百分比為100%)。須注意，以脈衝式直流電源較佳，因為可減少沈積中所產生的粉狀物質(也稱為顆粒或灰塵)，且膜厚度的分布小。
須注意，在以濺鍍法來形成氧化物半導體層之前，最好以引入氬氣並產生電漿的逆濺鍍來去除附著於要形成氧化物半導體層之表面上的粉狀物質(也稱為顆粒或灰塵)。逆濺鍍係對基片施加電壓以在基片附近產生電漿，以使基片側上的表面被修飾。須注意，可用氮氣、氦氣、氧氣來取低氬氣。
在氧化物半導體層上方形成所需形狀的遮罩之後，可用蝕刻來處理氧化物半導體層。遮罩可用諸如光微影法來形成。或者，遮罩可用諸如噴墨法來形成。關於氧化物半導體層的蝕刻，乾蝕與濕蝕都可使用。不用說，兩者也可結合使用。
之後，可對氧化物半導體層144實施熱處理(第一熱處理)。熱處理進一步去除氧化物半導體層144中包括有氫原子的物質；因此，氧化物半導體層144的結構可被增進，且能隙中的缺陷位準也可降低。熱處理係在溫度高於或等於250℃及低於或等於700℃的惰性氣體環境中實施，高於或等於450℃及低於或等於600℃較佳。熱處理的溫度以低於基片的應力點較佳。在惰性氣體環境中，以包括氮氣或稀有氣體(諸如氦氣、氖氣、或氬氣)做為大氣環境的主要成分，且不包括水、氫或類似物較佳。例如，引入到加熱處理設備中之氮氣或諸如氦氣、氖氣、或氬氣等稀有氣體的純度要大於或等於6N(99.9999%)，大於或等於7N(99.99999%)較佳(即，雜質濃度為1ppm或更低，以0.1ppm或更低較佳)。
例如，熱處理可按以下的方式實施，例如，要被加熱的物件置入使用電阻加熱元件或類似物的電爐中，在氮氣環境中加熱至450℃一小時。在熱處理期間，氧化物半導體層144未曝露於空氣，以致水或氫的進入得以避免。
藉由熱處理可減少雜質，藉此形成i-型(純的)或實質i-型的氧化物半導體層。因此，得以實現特性極佳的電晶體。
以上的熱處理因其去除氫、水或類似物的效果，因此可稱為去水處理、去氫處理或類似處理等。例如，熱處理可在氧化物半導體層被處理成島形之前或閘極絕緣層形成之後的時機實施。此去水處理或去氫處理可實施一次數複數次。
接下來，在氧化物半導體層144等的上方形成用來形成源極電極與汲極電極(包括形成在與源極電極及汲極電極同層中的接線)的導電層並被處理，以便形成源極或汲極電極142a與源極或汲極電極142b(見圖10B)。
導電層可藉由PVD法或CVD法來形成。關於用於導電層的材料，可使用選擇自鋁、鉻、銅、鉭、鈦、鉬、及鎢的元素；包括以這些元素為成分的合金；或類似材料。也可使用包括錳、鎂、鋯、鈹、釹、及鈧這些元素其中之一或這些元素的任何組合。
導電層可具有單層結構或包括2或多層的堆疊結構。例如，導電層可以是具有鈦膜或氮化鈦膜的單層結構，包括有矽之鋁膜的單層結構，鈦膜堆疊於鋁膜上方的雙層結構，鈦膜堆疊氮化鈦膜上方的雙層結構，鈦膜、鋁膜、鈦膜堆疊的三層結構，或類似結構。須注意，在導電層具有鈦膜或氮化鈦膜之單層結構的情況中，其優點在於導電層很容易處理成具有漸細形狀的源極或汲極電極142a與源極或汲極電極142b。
或者，導電層可使用導電金屬氧化物來形成。關於導電金屬氧化物，可使用三氧化二銦(In2O3)、二氧化錫(SnO2)、氧化鋅(ZnO)、三氧化二銦-二氧化錫(In2O3-SnO2，在某些情況中縮寫為ITO)、氧化銦-氧化鋅(In2O3-ZnO)或包括有矽或氧化矽之任何這些金屬氧化物的材料。
導電層以蝕刻為較佳，以使源極或汲極電極142a與源極或汲極電極142b的端部變漸細。在此，例如，漸細的角度以大於或等於30°且小於或等於60°為較佳。實施蝕刻以使源極或汲極電極142a與源極或汲極電極142b的端部變漸細，藉此，稍後所形成之閘極絕緣層146的覆蓋性可獲增進，且可避免斷線。
上部分之電晶體的通道長度(L)，係由源極或汲極電極142a之下邊緣部與源極或汲極電極142b之下邊緣部之間的距離來決定。須注意，用來形成在用於形成通道長度(L)小於25奈米之電晶體之情況下的遮罩，以使用波長短至數奈米至數十奈米的極紫外光來曝光較佳。以極紫外光曝光，解析度高且焦深大。基於這些理由，稍後所要形成之電晶體的通道長度(L)可以大於或等於10奈米及小於或等於1000奈米(1μm)，且電路的操作速度可增加。此外，微型化可導致半導體裝置較低的電力消耗。
接下來，形成閘極絕緣層146以便覆蓋源極或汲極電極142a與源極或汲極電極142b，並與部分的氧化物半導體層144接觸(見圖10C)。
閘極絕緣層146可藉由CVD法、濺鍍法等來形成。用來形成閘極絕緣層146的材料諸如氧化矽、氮化矽、氧氮化矽。或者，閘極絕緣層146可使用包括第13族元素與氧之材料來形成。關於包括第13族元素與氧之材料，例如可使用氧化鎵、氧化鋁、氧化鎵鋁、或類似材料。此外，閘極絕緣層146可使用氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、加入氮的矽酸鉿(HfSixOy(x>0，y>0))、加入氮的鋁酸鉿(HfAlxOy(x>0，y>0))、或類似物。閘極絕緣層146可具有單晶結構或包括以上任何材料之組合的堆疊結構。對於厚度並無特定限制；不過，在半導體裝置被微型化的情況下，為確保電晶體的操作，厚度以薄為佳。例如，在使用氧化矽的情況中，厚度可大於或等於1奈米及小於或等於100奈米，以大於或等於10奈米及小於或等於50奈米為較佳。
以使用諸如氫或水等雜質不會進入閘極絕緣層146的方法來形成閘極絕緣層146較佳。這是因為當閘極絕緣層146中包括諸如氫或水等雜質時，諸如氫或水等雜質會進入氧化物半導體層，或氧化物半導體層中的氧會被諸如氫或水等雜質抽取，致使氧化物半導體層的後通道可能具有較低的電阻(具有n-型導電性)，且可能形成寄生通道。因此，所形成的閘極絕緣層146以儘量排除諸如氫或水等雜質較佳。例如，閘極絕緣層146較佳以濺鍍法來形成。用來形成膜的較佳濺鍍氣體係去除諸如氫或水等雜質的高純度氣體。
很多氧化物半導體材料都可用於氧化物半導體層144，包括第13族元素。因此，在使用包括第13族元素與氧之材料來形成與氧化物半導體層144接觸之閘極絕緣層146的情況中，可保持氧化物半導體層144與閘極絕緣層146間之介面有利的狀態。這是因為包括第13族元素與氧之材料與氧化物半導體材料相容。例如，當氧化物半導體層144與包括有氧化鎵之閘極絕緣層146彼此接觸時，氧化物半導體層144與閘極絕緣層146介面之間累積的氫可減少。氧化鋁具有不容易傳送水的特性。因此，從防止水進入氧化物半導體層144的角度來看，閘極絕緣層146使用氧化鋁較佳。
當閘極絕緣層薄如上述時，可能發生由於隧道效應所導致的閘極漏洩問題。為了解決定閘極漏洩的問題，較佳是以等高介電常數(高k)材料來形成閘極絕緣層146，諸如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、加入氮的矽酸鉿(HfSixOy(x>0，y>0))、加入氮的鋁酸鉿(HfAlxOy(x>0，y>0))。藉由閘極絕緣層146使用高k材料，厚度可以增加到抑制閘極漏洩的厚度並確保電氣特性。須注意，可以使用包括有高k材料之膜與包括有氧化矽、氮化矽、氧氮化矽、矽氮化物氧化物、氧化鋁、及類似材料之膜的堆疊結構。
此外，閘極絕緣層146所包括的氧要超過化學當量成分比較佳。例如，當使用氧化鎵做為閘極絕緣層146時，化學當量成分比可表示為Ga2O3+α(0<α<1)。當使用氧化鋁時，化學當量成分比可表示為Al2O3+α(0<α<1)。當使用氧化鎵鋁時，化學當量成分比可表示為GaxAl2-xO3+α(0<x<2，0<α<1)。
須注意，在形成氧化物半導體層之後，形成氧化物半導體層144之後，形成閘極絕緣層146之後可實施氧摻雜處理。“氧摻雜”意指將氧(其包括氧根、氧原子、及氧離子至少其中之一)加入整體中。須注意，使用“整體”是為了闡明氧並不是只加在薄膜的表面，同時也進入到薄膜的內部。此外，“氧摻雜”包括“氧電漿摻雜”，其中氧成為電漿加到整體中。藉由氧摻雜處理，包括在氧化物半導體層或閘極絕緣層的氧可多於化學當量成分比
氧摻雜處理以藉由感應耦合電漿(inductively coupled plasma;ICP)來實施較佳。使用由微波(例如，2.45 GHz的頻率)所激發的氧電漿。
在形成了閘極絕緣層146之後，較佳是在惰性氣體環境或氧氣環境中實施第二次熱處理。熱處理的溫度高於或等於200℃且低於或等於450℃，高於或等於250℃且低於或等於350℃較佳。例如，可在氮氣環境中以250℃實施1小時熱處理。第二次熱處理可降低電晶體之電性的變動。此外，在閘極絕緣層146包括氧的情況中，氧被供應至氧化物半導體層144以補償氧化物半導體層144中的氧不足，藉以可形成i-型(純的)或實質i-型的氧化物半導體層。
須注意，在本實施例中，第二次熱處理是在形成閘極絕緣層146之後實施；第二次熱處理的時機不限於此。例如，第二次熱處理可在閘極電極形成之後實施。或者，第一次熱處理與第二次熱處理可連續地實施，第一次熱處理也可做為第二次熱處理，或第二次熱處理也何做為第一次熱處理。
如前所述，使用第一次熱處理與第二次熱處理至少其中之一，藉以儘量排除包括有氫原子的物質，且氧化物半導體層144可被高度純化。
接下來，形成用來形成閘極電極(包括有形成在與閘極電極同一層中的接線)的導電層並處理，以便形成閘極電極148a與導電層148b(見圖10D)。
使用諸如鉬、鈦、鉭、鎢、鋁、銅、釹、或釤等金屬材料，或包括這些任何材料做為主成分的合金材料來形成閘極電極148a與導電層148b。須注意，閘極電極148a與導電層148b可具有單層結構或堆疊結構。
接著，在閘極絕緣層146、閘極電極148a、與導電層148b的上方形成絕緣層150與絕緣層152(見圖11A)。絕緣層150與絕緣層152可以藉由PVD法、CVD法或類似方法來形成。絕緣層150與絕緣層152可以用包括有無機絕緣材料的材料來形成，諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁、或鎵鋁氧化物。須注意，使用低介電常數的材料或具有低介電常數之結構的材料(諸如多孔結構)來形成絕緣層150與絕緣層152較佳。這是因為藉由降低絕緣層150與絕緣層152的介電常數，接線、電極、或類似物之間的電容可以降低；因此，可達成高速操作。須注意，雖然在本實施例中的絕緣層150與絕緣層152都為單層結構，但本發明的實施例不限於此。絕緣層150與絕緣層152每一層都可以是包括有兩或多層的堆疊結構。
接著，在閘極絕緣層146、絕緣層150、與絕緣層152中形成到達源極或汲極電極142b的開孔153。之後，在開孔153中形成與源極或汲極電極142b接觸的電極154，及在絕緣層152的上方形成與電極154接觸的接線156(見圖11B)。須注意，開孔係使用遮罩或類似物以選擇性蝕刻所形成。
形成電極154的方法例如以PVD法、CVD法、或類似方法在包括有開孔153的區域中形成導電層，並接著以蝕刻處理、CMP處理、或類似處理去除部分的導電層。
更明確地說，可使用的方法例如，以PVD法在包括有開孔153的區域中形成薄鈦膜，並以CVD法形成薄氮化鈦膜，並接著形成鎢膜以便埋入開孔153。在此，以PVD法所形成的鈦膜具有減少其上方要形成鈦膜之表面上形成氧化物膜(諸如自然的氧化物膜)的功能，藉以降低與下部電極或類似物的接觸電阻(在此為源極或汲極電極142b)。在形成鈦膜之後，形成具有防止導電材料擴散之阻障功能的氮化鈦膜。在形成鈦的阻障膜、氮化鈦等之後，以電鍍法形成銅膜。
須注意，在以去除部分導電層來形成電極154的情況中，較佳是實施使表面平整化的處理。例如，當在包括有開孔153的區域中形成薄鈦膜或薄氮化鈦膜並接著形成鎢膜以便埋入開孔153時，經由連續的CMP處理，可去除超量的鎢、鈦、氮化鈦、或類似物，且表面的平整性可獲增進。以此方法整平包括有電極154表面，因此，在後續步驟中，可順利地形成電極、接線、絕緣層、及半導體層。
接線156係以PVD法(諸如濺鍍法)或CVD法(諸如電漿CVD法)形成導電層，並接著將導電層圖案化所形成。關於導電層的材料，可使用選擇自鋁、鉻、銅、鉭、鈦、鉬、及鎢的元素；包括這些任何元素為成分的合金；或類似物。也可使用包括錳、鎂、鋯、鈹、釹、及鈧這些元素其中之一或這些元素的任何組合。其細節與源極或汲極電極142a、源極或汲極電極142b等的細節類似。
經由以上各步驟，即完成包括有電晶體160、電晶體162、及電容器164的半導體裝置(見圖11B)。
氧化物導電層的功能如同源極區與汲極區，提供做為氧化物半導體層144與源極或汲極電極142a與142b之間的緩衝層。圖27A與27B分别說明電晶體441與電晶體442，其氧化物導電層係設置在圖11B中的電晶體162內。
在圖27A與27B中之每一電晶體441與442中，功能為源極區與汲極區的的氧化物導電層404a與氧化物導電層404b形成在氧化物半導體層144與源極或汲極電極142a與142b之間。由於製程不同，圖27A與27B中之電晶體441與442之氧化物導電層404a與404b的形狀不同。
在圖27A的電晶體441中，氧化物半導體層與氧化物導電膜的堆疊在光微影步驟中被一次形成及處理，以致形成具有島形狀的氧化物半導體層144及具有島形狀的氧化物導電膜。在氧化物半導體層與氧化物導電膜上方形成源極或汲極電極142a與源極或汲極電極142b，接著使用源極或汲極電極142a與源極或汲極電極142b做為遮罩，蝕刻島形狀的氧化物導電膜，以致形成做為源極區與汲極區的氧化物導電層404a與氧化物導電層404b。
在圖27B的電晶體442中，氧化物導電膜形成在氧化物半導體層144上方，金屬導電膜形成在氧化物導電膜上方，且氧化物導電膜與金屬導電膜在光微影步驟中被一次處理；因此，做為源極區與汲極區的氧化物導電層404a及氧化物導電層404b、源極或汲極電極142a、及源極或汲極電極142b被形成。
為了防止在處理氧化物導電膜的蝕刻處理中氧化物半導體層的過度蝕刻，蝕刻條件(諸如蝕刻劑的種類、濃度、及蝕刻時間)要視需要調整。
關於形成氧化物導電層404a與氧化物導電層404b的方法，可使用濺鍍法、真空蒸鍍法(諸如電子束蒸鍍法)、弧放電離子電鍍法、或噴霧法。關於用於氧化物導電層的材料，可使用氧化鋅、氧化鋅鋁、鋅鋁氧氮化物、氧化鋅鎵、包括有氧化矽的氧化銦錫(ITSO)，或類似物。此外，以上的材料可包括氧化矽。
藉由在氧化物半導體層144與源極或汲極電極142a與142b之間提供做為源極區與汲極區的氧化物導電層，源極區與汲極區的電阻可降低，且電晶體441與電晶體442可高速操作。
有了包括有氧化物半導體層144、氧化物導電層404b、及源極或汲極電極142b的結構，電晶體441與電晶體442的電壓耐受性可被增進。
在包括有氧化物半導體層之電晶體的製程中不需要高溫處理，且因此電晶體可在不影響其它裝置(諸如下部分中的電晶體)或接線的情況下被製造。此外，包括有氧化物半導體層之電晶體之製程所需的步驟數量，比製造包括有氧化物半導體以外之半導體材料(例如矽)之電晶體的製程少。
本實施例中所描述的結構、方法及類似物可視需要與其它實施例中所描述的任何結構、方法及類似物合併。
(實施例5)
在本實施例中，將參考圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23、圖24、及圖25描述按照所揭示之發明之實施例之半導體裝置的電路組構與操作。須注意，在某些電路中，為了指示包括氧化物半導體的電晶體，在該電晶體旁標註有“OS”。
(驅動電路)
圖12係半導體裝置的方塊圖。
驅動電路201包括資料緩衝器212、寫入電路211、驗證電路213、及讀取電路214以作動為寫入、讀取及驗證資料。驅動電路201係為每一行所設置。
電位產生電路203電性地連接到i×j(i與j為2或大於2的整數)條寫入電位供應線(對應於圖1中的第一信號線221)。每一寫入電位供應線V(1,1)至V(i,j)電性地連接到驅動電路201中的寫入電路211(1)至211(n)，並供應複數個寫入電位給寫入電路211(1)至211(n)。須注意，i代表可被儲存在記憶格202中之資料之位準(值)的數量，及j代表驗證之次數的最大值。
記憶格202的數量為n(列)×m(行)，且各列中的記憶格202經由位元線BL(1)至BL(n)(對應於於圖1中的第二信號線222或第三信號線223)電性地連接到驅動電路201。當實施寫入時，記憶格202儲存供應至位元線BL(1)至BL(n)的電位，及當實施讀取時，位元線BL(1)至BL(n)輸出所儲存的資料。須注意，圖12說明位元線BL(1)至BL(n)做為寫入信號線與讀取信號線的例子；不過，寫入信號線與讀取信號線也可分開配置。
資料緩衝器212(1)至212(n)電性地連接到寫入電路211(1)至211(n)、驗證電路213(1)至213(n)、及讀取電路214(1)至214(n)。此外，資料緩衝器212(1)至212(n)電性地連接到資料輸入/輸出線I/O(1)至I/O(k)(k係2或大於2的整數)、位址選擇信號線CA(1)至CA(n)、寫入資料傳輸信號線TW、及讀取資料傳輸信號線TR。至於資料緩衝器212(1)至212(n)，當實施寫入時，被位址選擇信號線CA(1)至CA(n)所選擇的資料緩衝器212被電性地連接到資料輸入/輸出線I/O(1)至I/O(k)；因此，經由資料輸入/輸出線I/O(1)至I/O(k)所輸入的資料被保存在資料緩衝器212(1)至212(n)其中任一之中。接著，當寫入資料傳輸信號經由寫入資料傳輸信號線TW輸入時，保存在資料緩衝器212(1)至212(n)內的資料被輸出到寫入電路211(1)至211(n)與驗證電路213(1)至213(n)。在讀取時，當讀取資料傳輸信號經由讀取資料傳輸信號線TR輸入時，從讀取電路214(1)至214(n)輸出的資料被保存在資料緩衝器212(1)至212(n)中。接著，資料緩衝器212(1)至212(n)中任何一個被位址選擇信號線CA(1)至CA(n)所選擇的資料緩衝器212被電性地連接到資料輸入/輸出線I/O(1)至I/O(k)，且保存在資料緩衝器212(1)至212(n)中的資料被輸出到資料輸入/輸出線I/O(1)至I/O(k)。須注意，k代表寫入資料的資訊量，在4階的資料儲存在一個記憶格的情況中，k可以為2，在8階的資料儲存在一個記憶格的情況中，k可以為3。
寫入電路211(1)至211(n)經由寫入電位供應線V(1,1)至V(i,j)被電性地連接到電位產生電路203。此外，寫入電路211(1)至211(n)被電性地連接到資料緩衝器212(1)至212(n)、驗證電路213(1)至213(n)、及記憶格202(1,1)至202(m,n)。信號線SP、信號線RST、及寫入信號線WRITE被電性地連接到寫入電路211(1)至211(n)。寫入電路211(1)至211(n)按照從資料緩衝器212輸入的資料與從驗證電路213所輸入的驗證信號VERI(1)至VERI(n)選擇寫入電位供應線V(1,1)至V(i,j)其中之一，並將電位供應線V(1,1)至V(i,j)其中之一電性地連接到位元線BL(1)至BL(n)。
驗證電路213(1)至213(n)被電性地連接到寫入電路211(1)至211(n)、資料緩衝器212(1)至212(n)、及讀取電路214(1)至214(n)。此外，驗證電路213(1)至213(n)被電性地連接到驗證輸出信號線TVE。驗證電路213(1)至213(n)比較從資料緩衝器212所輸入的寫入資料與從讀取電路214輸入的讀取資料。當驗證輸出信號被輸入到驗證輸出信號線TVE時，驗證電路213(1)至213(n)將資料的比較結果輸出給寫入電路211。
讀取電路214(1)至214(n)被電性地連接到資料緩衝器212(1)至212(n)、驗證電路213(1)至213(n)、與記憶格202(1,1)至202(m,n)。此外，讀取電路214(1)至214(n)被電性地連接到信號線PRE、信號線TRD、信號線PULSE、信號線RST2、及讀取信號線READ。當讀取信號經由讀取信號線READ輸入時，讀取電路214(1)至214(n)從記憶格202(1,1)至202(m,n)讀取資料。當脈衝被輸入到信號線TRD時，讀取電路214(1)至214(n)將所讀取的資料輸出到資料緩衝器212(1)至212(n)及驗證電路213(1)至213(n)。
解碼器230電性地連接到位址信號線CAddr及驅動電路201內的資料緩衝器212(1)至212(n)(n係2或大於2的整數)，並按照位址信號線CAddr選擇其中要實施資料之寫入及讀取的驅動電路201。
稍後將描述資料緩衝器212、電位產生電路203、寫入電路211、驗證電路213、讀取電路214、及記憶格202的特定電路組構與操作。
(資料緩衝器)
圖13說明圖12中之資料緩衝器212的電路例。圖14係將寫入資料輸入到資料緩衝器212的時序圖。
首先，將參考圖13描述資料緩衝器212的組構。資料輸入/輸出線I/O(1)至I/O(k)電性地連接到個各電晶體1501的汲極電極。位址選擇信號線CA(x)(x係大於或等於1小於或等於n的整數)電性地連接到各個電晶體1501的閘極電極。各個電晶體1501的源極電極電性地連接到鎖存電路LAT1505(x,1)至LAT1505(x,k)之一端。鎖存電路LAT1505(x,1)至LAT1505(x,k)的另一端分別連接到電晶體1503與電晶體1504的汲極電極。電晶體1503的每一個閘極電極電性地連接到寫入資料傳輸信號線TW。電晶體1503的源極電極電性地連接到各自信號線WDA(x,1)至WDA(x,k)。電晶體1504的每一個閘極電極電性地連接到讀取資料傳輸信號線TR。電晶體1504的源極電極電性地連接到各自的信號線RDA(x,1)至RDA(x,k)。
接下來，將參考圖14描述將資料寫入資料緩衝器212的輸入操作。首先，在周期301，寫入資料的輸入按如下實施。給定的寫入資料經由資料輸入/輸出線I/O(1)至I/O(k)被順序地傳送。高電位VH(例如5伏)與資料之傳送時序同步供應到位址選擇信號線CA(x)以打開電晶體1501，以使資料輸入/輸出線I/O(1)至I/O(k)的資料被保存到鎖存電路LAT1505(x,1)至LAT1505(x,k)中。接著，低電位VL(例如0伏)被供應給曾被供應高電位VH的位址選擇信號線CA(x)，且電晶體1501關閉。在資料被上述程序保存在1至n列中的所有鎖存電路LAT1505之後，或資料被上述程序保存在需要實施寫入之列中的鎖存電路LAT1505之後，輸入的給定寫入資料在周期302被轉移給寫入電路211，如下。高電位VH被供應給寫入資料傳輸信號線TW以打開電晶體1503，以使保存在鎖存電路LAT1505(1,1)至LAT1505(n,k)中之給定的資料被傳送給信號線WDA(1,1)至WDA(n,k)。須注意，圖中的陰影部分指示給定的資料。
(電位產生電路)
圖15說明圖12中電位產生電路203的組構例。電位產生電路203具有產生電位供應給記憶格202之位元線BL(n)的功能。
首先，將參考圖15來描述電位產生電路203的組構。電位產生電路203具有以下的組構。電源電位Vdd(例如5伏)電性地連接到電阻器1701的一端。電阻器1701的另一端被電性地連接到電阻器1711的一端。電阻器1711的另一端被電性地連接到電阻器1721的一端。電阻器1721的另一端接地(或供應以低電位)。電壓隨耦器1702與電壓隨耦器1712的輸入端被電性地連接於電阻器之間。電阻器1703與電阻器1705電性地連接於電壓隨耦器1702的輸出端與接地電位(或低電位)之間。電阻器1713與電阻器1715電性地連接於電壓隨耦器1712的輸出端與接地電位(或低電位)之間。電壓隨耦器1704與電壓隨耦器1706電性地連接於電壓隨耦器1702之輸出端與電阻器1703及1705之間。電壓隨耦器1714與電壓隨耦器1716電性地連接於電壓隨耦器1712之輸出端與電阻器1713及1715之間。電壓隨耦器1704、電壓隨耦器1706、電壓隨耦器1714、電壓隨耦器1716的輸出端電性地連接到寫入電位供應線V(1,1)至V(i,j)。
接下來，將描述電位產生電路203的操作。當供應電源電位Vdd時，經過電性地連接於電源電位Vdd與電壓隨耦器1702或電壓隨耦器1712間之電阻器的電阻關於電阻器1701、電阻器1711、與電阻器1721之電阻和之比值分壓的電壓被輸入到電壓隨耦器1702與電壓隨耦器1712的輸入端。於是，電壓隨耦器1702或電壓隨耦器1712的輸出電位也變成與電壓隨耦器1702或電壓隨耦器1712之輸入電位相同。電壓隨耦器1702或電壓隨耦器1712的輸出電位分別被輸入到電壓隨耦器1704或電壓隨耦器1714。電壓隨耦器1704或電壓隨耦器1714的輸出電位被分別輸入到寫入電位供應線V(i,j)與V(1,j)，其等於電壓隨耦器1704或電壓隨耦器1714的輸入電位。同時，電阻器1703與電阻器1705電性地串連於電壓隨耦器1702之輸出端與接地電位(或低電位)之間，及電阻器1713與電阻器1715電性地串連於電壓隨耦器1712之輸出端與接地電位(或低電位)之間。此外，電壓隨耦器1706電性地連接於電阻器1703與電阻器1705之間。因此，關於電壓隨耦器1706的輸入電位，係電壓隨耦器1702的輸出電位，被電性地連接於電壓隨耦器1702之輸出端與電壓隨耦器1706間之電阻器的電阻關於電阻器1703與電阻器1705之電阻和之比值所對應的量來分壓的電位被輸入。於是，等於電壓隨耦器1706之輸入電位的電位V(i,1)從電壓隨耦器1706的輸出端輸出到寫入雷位供應線。以同樣的方式，等於電壓隨耦器1716之輸入電位的雷位V(1,1)從電壓隨耦器1716的輸出端輸出到寫入電位供應線。
當資料“0”被寫入時(當寫入到記憶格202的電位為0伏時)，藉由僅使用一條寫入電位供應線，連接到電位產生電路203的寫入電位供應線的數量可以是(i-1)×j+1。因此，寫入電位供應線的數量減少，且由於接線數量減少，使得記憶格202所佔的面積因而可增加。當資料“i”被寫入時(當最大電位被寫入到記憶格202時)，藉由僅使用一條寫入電位供應線，可得到上述類似的效果。此外，藉由當寫入資料“0”與資料“i”時使用一條寫入電位供應線，連接到電位產生電路203之寫入電位供應線的數量可以是(i-2)×j+2；因此，由於接線的數量減少，記憶格202所佔用的面積可更增加。
電位產生電路203並不限於圖15中的電路，且可以是使用習知電路所形成之包括有複數個不同電位供應線的電路。
(寫入電路)
圖16說明圖12中寫入電路211的組構例。圖17的時序圖顯示在資料“0”被寫入，寫入資料與由於驗證讀取所讀取之資料不相符，且實施了j-1次寫入與驗證讀取的情況中，寫入電路211的操作。圖18的時序圖顯示在資料“i”被寫入，寫入資料與由於驗證讀取所讀取之資料不相符，且實施了j-1次寫入與驗證讀取的情況中，寫入電路211的操作。寫入電路211具有將複數條寫入電位供應線其中之一電性地連接到位元線以將寫入電位供應給位元線的功能。
首先，將參考圖16來描述寫入電路211的組構。被電性地連接到資料緩衝器212的信號線WDA(x,1)至WDA(x,k)被電性地連接到解碼器810(x)的輸入端。連接到解碼器810(x)的信號線WDB(x,1)至WDB(x,i)被電性地連接到各個電晶體801的汲極電極。每一個電晶體801的閘極電極被電性地連接到信號線SP。電晶體801的源極電極被電性地連接到個別移位暫存器811(x,1)至811(x,i)。信號線RST與驗證信號線VERI(x)被電性地連接到移位暫存器811(x,1)至811(x,i)(x係大於或等於1及小於或等於n的整數)，此外，連接到移位暫存器811的信號線WDC(x,1,1)至WDC(x,i,j)被電性地連接到電晶體802、電晶體803、電晶體804、電晶體805各自的閘極電極。電晶體802、電晶體803、電晶體804、電晶體805的汲極電極被電性地連接到寫入電位供應線V(1,1)至V(i,j)。電晶體802、電晶體803、電晶體804、電晶體805的源極電極被電性地連接到電晶體806的汲極電極。電晶體806的閘極電極被電性地連接到寫入信號線WRITE。電晶體806的源極電極被電性地連接到位元線BL(x)。
接下來，將參考圖17及圖18來描述寫入電路211的操作。首先，以高電位VH供應給信號線RST以重置移位暫存器811(x,1)至811(x,i)，以致於低電位VL被輸出到所有的信號線WDC(x,1,1)至WDC(x,i,j)。因此，電晶體802、電晶體803、電晶體804、電晶體805全部被關閉。低電位VL也供應至寫入信號線WRITE以關閉電晶體806，以致於信號線WBL(x)被帶至浮動狀態。之後，低電位VL被供應至信號線RST，且完成移位暫存器811的重置。
當移位暫存器811的重置完成時，在周期311按如下實施第一次寫入。以高電位VH供應給寫入資料傳輸信號線TW，且輸出自資料緩衝器212的寫入資料經由信號線WDA(x,1)至WDA(x,k)被輸入到解碼器810。解碼器810將該寫入資料解碼，並將結果輸出至信號線WDB(x,1)至WDB(x,i)。表1顯示解碼器810之輸入與輸出的關係。
例如，在資料“0”被寫入8值化(i=8，k=3)之記憶格的情況中，低電位VL被供應至信號線WDA(x,1)至WDA(x,3)，並輸入到解碼器810。關於解碼器810的輸出結果，高電位VH被輸出至信號線WDB(x,1)，及低電位VL被輸出至WDB(x,2)到WDB(x,8)。例如，在圖17中，低電位VL被供應至信號線WDA(x,1)至WDA(x,k)，並輸入到解碼器810。關於解碼器810的輸出結果，高電位VH被輸出至信號線WDB(x,1)，及低電位VL被輸出至WDB(x,2)到WDB(x,i)。
高電位VH被同時供應至寫入資料傳輸信號線TW與信號線SP，以致電晶體801被打開，且解碼器810的輸出結果經由信號線WDB(x,1)至WDB(x,i)被輸入到移位暫存器811(x,1)至811(x,i)。當解碼器810的輸出結果被輸入到移位暫存器811時，移位暫存器811中僅被輸入高電位VH的才工作。當移位暫存器811操作時，高電位VH連同最低輸出(即信號線所供應之輸出電位中的最低電位)被供應至信號線WDC(x,y,1)(y係大於或等於1且小於或等於i的整數)，且低電位VL被供應至除了信號線WDC(x,y,1)以外之被移位暫存器811之輸出電位所輸入的所有信號線WDC。接著，在電晶體802、電晶體803、電晶體804、電晶體805之中，閘極電極被電性地連接到信號線WDC(x,y,1)的電晶體被打開，以致被雷性地連接到在開狀態中之電晶體之汲極電極之寫入電位供應線V(y,1)的電位被供應到信號線WBL(x)。例如，在圖17中，以高電位VH供應給信號線WDC(x,1,1)，且低電位VL被輸出到其它的信號線WDC。於是，閘極電極被被電性地連接到信號線WDC(x,1,1)的電晶體802被打開，以致被電性地連接到在開狀態中之電晶體802之汲極電極之寫入電位供應線V(1,1)的電位被供應到信號線WBL(x)。
在寫入電位被供應至信號線WBL(x)之後，藉由供應低電位VL給信號線SP，被解碼器810之輸出電位輸入的信號線WDB(x,1)至WDB(x,i)及移位暫存器811(x,1)至811(x,i)的輸入端被帶至絕緣狀態(也稱為非導通狀態)，然而，移位暫存器811的輸出仍保持在工作開始的狀態。與供應低電位VL給信號線SP之時序同步，以高電位VH供應給寫入信號線WRITE以打開電晶體806，以使信號線WBL(x)的電位被供應至位元線BL(x)，並對記憶格202實施寫入。當寫入完成時，寫入信號線WRITE的電位被改變到VL以關閉電晶體806，以致位元線BL(x)被帶至電性浮動狀態(也稱為浮動狀態)。
當位元線BL(x)在浮動狀態中時，在周期312中實施第一驗證讀取(驗證讀取也稱為驗證)。當要被寫入記憶格202之資料(即保存在資料緩衝器212中的資料)與由於驗證讀取而被驗證讀取的資料相符時，驗證信號VERI(x)保持低電位VL，被移位暫存器811(x,1)至811(x,i)之輸出電位輸入之信號線WDC(x,1,1)至WDC(x,i,j)的電位被保持，且寫入電位V(y,1)保持為信號線WBL(x)的電位。如前所述，電位V(y,1)保持為信號線WBL(x)的電位；換言之，電位V(y,1)被決定為寫入電位，或使用電位V(y,1)做為寫入電位。
另一方面，當要被寫入記憶格202之資料(即保存在資料緩衝器212中的資料)與驗證讀取的資料不相符時，被施加高電位VH做為驗證信號VERI(x)。當做為驗證信號VERI(x)的高電位VH被輸入到移位暫存器811(x,1)至811(x,i)時，僅輸出高電位VH給最低信號線WDC(x,y,1)的移位暫存器811輸出高電位VH給另一信號線，諸如信號線WDC(x,y,2)，其為比信號線WDC(x,y,1)高一階的信號線(即，供應所有輸出之電位中第二最低電位的信號線)。低電位VL輸出到除了信號線WDC(x,y,2)以外的有信號線WDC(x,1,1)至WDC(x,i,j)。於是，在電晶體802、電晶體803、電晶體804、電晶體805之中，其閘極電極被電性地連接到信號線WDC(x,y,2)的電晶體被打開，以致於被電性地連接到在開狀態中之電晶體之汲極電極之寫入電位供應線V(y,2)的電位，被供應至信號線WBL(x)。此時，寫入電位供應線V(y,2)具有比寫入電位供應線V(y,1)高的電位。例如，以高電位VH供應給WDC(x,1,2)，且低電位VL被輸出到其它的信號線WDC。於是，閘極電極被被電性地連接到WDC(x,1,2)的電晶體被打開，以使被電性地連接到在開狀態中之電晶體之汲極電極之寫入電位供應線V(1,2)的電位，被供應至信號線WBL(x)。
在此之後，驗證信號VERI(x)的電位被改變到低電位VL，然而，移位暫存器811的輸出仍保持在不變。於是，在周期313中實施第二次寫入。亦即，以高電位VH供應給寫入信號線WRITE以打開電晶體806，致使信號線WBL(x)的電位被供應給位元線BL(x)，並再次對記憶格202實施寫入。圖中的陰影部分指示位元線BL(x)之電位上升到高電位VH的時序，隨讀取資料而改變。
以上的寫入與驗證讀取最多實施j次。藉由重覆地改變供應給位元線BL(x)的電位，直到要被寫入的資料與驗證讀取的結果相符為止，寫入電位可被決定，且記憶格202中之臨限電壓的改變可被降低。在圖17與圖18所示的例中，以上的寫入與驗證讀取被實施j次。亦即，第j次的寫入係在周期314中實施，且第j次的驗證讀取是在周期315中實施。
寫入圖18中所示的資料“i”，可用與圖17中所示寫入資料“0”之情況相同的方式寫入。
(記憶格)
圖19說明圖12中的記憶格202(1,1)至202(m,n)。圖20係記憶格202在寫入時的時序圖。
首先，將描述記憶格202的組構。在記憶格202(1,1)中，位元線BL(1)被電性地連接到電晶體1101的汲極電極，電晶體1101的閘極電極被電性地連接到字線WL_OS(1)，電晶體1101的源極電極與電晶體1103的閘極電極被電性地連接到電容器1104的一電極，且電容器1104的另一電極被電性地連接到字線WL(1)。此外，位元線BL(1)被電性地連接到電晶體1103的源極電極，且電晶體1103被電性地連接到信號線SL。一個記憶格202具有以上組構。
接下來，將參考圖20來描述寫入操作。當資料被寫入記憶格202時，寫入信號線WRITE的電位上升到高電位VH，且以寫入電位供應給位元線BL(1)至BL(n)。寫入信號線WRITE的電位與字線WL_OS(1)至WL_OS(m)之中任一條的電位也同時都上升到高電位VH。例如，當字線WL_OS(1)的電位上升到高電位VH時，高電位VH被施加到電晶體1101的閘極電極及被電性地連接到字線WL_OS(1)之第一列中所有電晶體的閘極電極，以使每一個電晶體被打開。接著，等於供應給位元線BL(1)之寫入電位之電位的電荷被儲存到記憶格202中的浮動節點1102中。在此之後，寫入信號線WRITE的電位與字線WL_OS(1)的電位被降到低電位VL，以使電晶體1101及第一列中閘極電極被電性地連接到字線WL_OS(1)的所有電晶體都被關閉，且寫入完成。電晶體1101具有斷態電流極低的特性，其有利於保持儲存在浮動節點1102中之電荷及所儲存之資料的讀取。須注意，圖中的陰影部分是指示給定的資料。
在讀取與驗證讀取中，以高電位VH供應給信號線SL，且在除了讀取與驗證讀取以外的操作中，以低電位VL供應給信號線SL。
(讀取電路)
圖21說明圖12中讀取電路214的組構例。圖22係讀取與驗證讀取的時序圖。讀取電路214具有讀取寫入在記憶格202中之資料的功能。
首先，將參考圖21描述讀取電路214的組構。讀取電路214具有以下的組構。低電位VL被施加於電晶體901的汲極電極。電晶體901的閘極電極被電性地連接到信號線PRE。電晶體901的源極電極與電晶體902的汲極電極被電性地連接到到反相器的輸入端。反相器的輸出端被連接到信號線RBL(x)。信號線RBL(x)被電性地連接到每一個電晶體903的閘極電極。此外，電晶體902的閘極電極被電性地連接到讀取信號線READ，且電晶體902的源極電極被電性地連接到位元線BL(x)。電晶體903的汲極電極被電性地連接到各自的信號線COUT(x,1)至COUT(x,k)。信號線COUT(x,1)至COUT(x,k)被電性地連接到計數器911(x)的輸出端。計數器911(x)的輸入端被電性地連接到信號線PULSE及信號線RST2。電晶體903的源極電極被電性地連接到各個鎖存電路912(x,1)至912(x,k)的輸入端。鎖存電路912(x,1)至912(x,k)的輸出端被電性地連接到各個電晶體904的汲極電極。每一個電晶體904的閘極電極被電性地連接到信號線TRD。電晶體904的源極電極與電晶體905的汲極電極被電性地連接到各個信號線RDA(x,1)至RDA(x,k)。每一個電晶體905的閘極電極被電性地連接到信號線/TRD。每一個電晶體905的源極電極接地(或供應以低電位)。
接下來，將參考圖22來描述讀取電路214的操作。當實施讀取或驗證讀取時，讀取信號線READ的電位與信號線PRE的電位上升到高電位VH，以使電晶體901與電晶體902被打開。於是，位元線BL(x)的電位變成等於低電位VL。在此時，信號線RBL(x)的信號線上升到高電位VH，以致高電位VH被施加於電晶體903的閘極電極，且電晶體903被打開。在此同時，也以高電位VH供應給圖19中的信號線SL及記憶格202的字線WL(1)至WL(m)，以致信號線SL與字線WL(1)至WL(m)的電位上升到高電位VH。須注意，在圖22中，為了強調電位的改變，WL(1)的垂直軸被擴展；不過，供應給WL(1)的最大電位等於高電位VH。
在此之後，信號線PRE的電位被降到低電位VL，以使電晶體901被關閉，並將位元線BL(x)帶入浮動狀態，同時保持低電位VL。在此，在資料“0”被寫入記憶格202的情況中，記憶格202的臨限電壓為Vth_L0(<0V)，及在資料“1”至“i”被寫入記憶格202的情況中，記憶格202的臨限電壓為分別為Vth_L1至Vth_L i ，在資料“1”至“i”被寫入之情況中，電晶體1103之閘極電極中所儲存的電荷量，要比資料“0”被寫入之情況所儲存的多。因此，記憶格202的臨限電壓Vth_L1至Vth_L i ，要低於記憶格202的臨限電壓為Vth_L0。於是，低電位VL被施加到記憶格202中之電晶體1103的汲極電極，高電位VH被施加到電晶體1103的源極電極，且以高電位VH供應給在實施讀取之記憶格202的字線WL(z)(z係大於或等於1且小於或等於m的整數)；結果是，記憶格202被關閉，且位元線BL(x)保持低電位VL。
當脈衝輸入到圖22中的信號線RST2時，計數器911被重置，低電位VL被輸出到每一信號線COUT(x,1)至COUT(x,k)，且信號線COUT(x,1)至COUT(x,k)的資料被分別保存在鎖存電路912(x,1)至912(x,k)中。在此同時，隨著信號線RST2的脈衝下降，供應給在實施讀取之記憶格202之字線WL(z)的電位，從高電位VH下降到資料“0”可被讀取的電位，亦即，高電位VH與Vth_L0(Vth_L0<0V)的和，且可決定是資料“0”或是任何的資料“1”至“i”被寫入到記憶格202。在資料“0”被寫入的情況中，記憶格202中的電晶體1103被打開；結果是，位元線BL(x)的電位從低電位VL上升到高電位VH，信號線RBL(x)的電位被降到低電位VL，以低電位VL供應給每一個電晶體903的閘極電極，且電晶體903被關閉。另一方面，在除了資料“0”以外之資料被寫入的情況中，記憶格202中的電晶體1103被關閉；結果是，位元線BL(x)保持低電位VL，信號線RBL(x)保持高電位VH，且電晶體903保持在開狀態。
在此之後，脈衝被輸入到信號線PULSE，且計數器911(x)中的資料增加“1”；在此同時，信號線COUT(x,1)至COUT(x,k)的資料也被改變。此時，在電晶體903為關狀態的情況中，亦即，在資料“0”被寫入的情況中，信號線COUT(x,1)至COUT(x,k)的資料不被輸入到鎖存電路912(x,1)至912(x,k)，且鎖存電路912(x,1)至912(x,k)保持在資料“0”的狀態。另一方面，在電晶體903在開狀態的情況中，亦即，在除了資料“0”以外的資料被寫入的情況中，信號線COUT(x,1)至COUT(x,k)的資料被輸入到鎖存電路912(x,1)至912(x,k)，且鎖存電路912(x,1)至912(x,k)的狀態被改變到資料“1”的狀態。在此同時，隨著脈衝輸入到信號線PULSE，供應給在實施讀取之記憶格202之字線WL(z)的電位，從高電位VH與Vth_L0之和的電位下降到資料“1”可被讀取的電位，亦即，高電位VH與Vth_L1(Vth_L1<Vth_L0<0V)之和的電位，且可決定是資料“0”與“1”或任何的資料“2”至‘i”被寫入記憶格202。
藉由重覆上述的程序，從記憶格202讀取的資料被保存在鎖存電路912(x,1)至912(x,k)中。在資料無論是任何的“0”至“i-1”或“i”被決定之後，讀取信號線READ的電位降到低電位VL，電晶體902被關閉，且記憶格202之信號線SL的電位也降到低電位VL。信號線TRD的電位上升到高電位VH，以使每一個電晶體904被打開。於是，保存在鎖存電路912(x,1)至912(x,k)內的讀取資料，經由信號線RDB(x,1)至RDB(x,k)分別被輸出到信號線RDA(x,1)至RDA(x,k)。在讀取的資料被輸出之後，信號線TRD的電位降到低電位VL，以使每一個電晶體904被關閉。同時，信號線/TRD的電位上升到高電位VH，以使每一個電晶體905被打開，且每一信號線RDA(x,1)至RDA(x,k)接地(或供應以低電位)。
(驗證電路)
圖23說明驗證電路213的組構例。圖24及圖25的時序圖顯示驗證電路213的操作。驗證雷路213的功能係比較寫入的資料與驗證讀取的資料，並判斷寫入是否正常完成。
首先，將參考圖23來描述驗證電路213的組構。驗證電路213具有以下的組構。一對信號線WDA(x,1)至WDA(x,k)與信號線RDA(x,1)至RDA(x,k)分別被雷性地連接到二輸入一輸出的XOR電路1001。二輸入一輸出XOR電路1001的輸出端電性地連接到k-輸入一輸出OR電路1002。k-輸入一輸出OR電路1002的輸出端被電性地連接到電晶體1003的汲極電極。電晶體1003的閘極電極電性地連接到信號線TVE。電晶體1003的源極電極與電晶體1004的汲極電極雷性地連接到信號線VERI(x)。電晶體1004的閘極電極被電性地連接到信號線/TVE。電晶體1004的源極電極被接地(或被供應以低電位)。
接下來，將參考本發明24及圖25描述驗證電路213的操作。當實施寫入時，寫入資料傳輸信號線TW的電位上升到高電位VH，且寫入的資料被輸入到信號線WDA(x,1)至WDA(x,k)。接著，在記憶格202上實施寫入，並在完成寫入後實施驗證讀取。當實施驗證讀取時，脈衝被輸入到讀取電路214的信號線TRD，且驗證讀取的資料被輸入到信號線RDA(x,1)至RDA(x,k)。當要寫入的資料被輸入到信號線WDA(x,1)至WDA(x,k)且驗證讀取的資料被輸入到信號線RDA(x,1)至RDA(x,k)時，在信號線WDA(x,1)與信號線RDA(x,1)的電位同為低電位VL或同為高電位VH的情況中，輸出低電位VL做為XOR電路1001的輸出電位。另一方面，在信號線WDA(x,1)與信號線RDA(x,1)的輸入電位一為低電位VL而另一為高電位VH的情況中，則輸出高電位VH做為XOR電路1001的輸出電位。以類似前述的方式，信號線WDA(x,2)至WDA(x,k)與信號線RDA(x,2)至RDA(x,k)的電位分別彼此互相比較，藉由XOR電路1001，及輸出低電位VL或高電位VH做為XOR電路1001的輸出電位。
XOR電路1001的每一個輸出係OR電路1002的輸入。在其中至少有一個XOR電路1001之輸出電位是輸出高電位VH的情況中，OR電路1002即輸出高電位VH做為輸出電位。另一方面，在所有XOR電路1001的輸出電位都為低電位VL的情況中，OR電路1002即輸出低電位VL做為輸出電位。接著，信號線TVE的電位上升到高電位VH，以使電晶體1003打開。如圖25所示，在OR電路1002之輸出為高電位VH的情況中(即驗證NG的情況)，信號線VERI(x)的電位上升到高電位VH。如圖24所示，在OR電路1002之輸出為低電位VL的情況中(即驗證OK的情況)，信號線VERI(x)的電位為低電位VL。在寫入之資料與驗證讀取之資料彼此未比較的期間，以高電位VH供應給信號線/TVE以打開電晶體1004。結果是，信號線VERI(x)被接地(或被供應以低電位)。須注意，圖24中的陰影部分指示給定的資料，且WDA(x)[1:k]與RDA(x)[1：k]具有相同的資料。此外，圖25中的陰影部分指示給定的資料，且WDA(x)[1:k]與RDA(x)[1:k]具有不同的資料。
須注意，驗證電路213可使用習知的電路結合而成，不需限制為圖23中的電路。關於驗證電路213，可使用組構來比較寫入之資料與驗證讀取之資料，並在寫入之資料與驗證讀取之資料不同的情況下輸出脈衝給信號線VERI(x)的電路。
在按照所揭示之發明的半導體裝置中，即使當包括在記憶格中之電晶體的臨限電壓在變動，在寫入之後，複數個記憶格之臨限電壓的改變(分布寬度)也會減小，藉以降低半導體裝置的操作電壓。不需提高工作電壓及加大記憶格的面積記憶體即可被多值化，以致於半導體裝置之單位面積的儲存容量可增加。可提供諸如寫入、保持、或讀取等操作都能被確實實施的半導體裝置。
本實施例中所描述的結構、方法及類似物可視需要與其它實施例中所描述的任何結構、方法及類似物合併。
(實施例6)
在本實施例中，將參考圖26描述按照所揭示之發明之實施例之半導體裝置的電路組構與操作。
圖26說明的字線驅動電路例係用來驅動圖19所說明的記憶格202。字線驅動電路具有控制圖19中所說明之字線WL(1)至WL(m)及字線WL_OS(1)至WL_OS(m)之寫入、讀取、與驗證讀取之電位的功能。
首先，將參考圖26來描述字線驅動電路的組構。字線驅動電路具有以下的組構。信號線RAddr電性地連接到解碼器1312的輸入端。信號線RA(1)至RA(m)電性地連接到解碼器1312的各個輸出端。信號線RA(1)至RA(m)、電晶體1301的汲極電極、及電晶體1310的汲極電極分別電性地連接到電晶體1303的汲極電極。每一個電晶體1301的閘極電極電性地連接到寫入信號線WRITE。電晶體1301的源極電極、電晶體1302的汲極電極、及反相器1308的輸入端分別電性地連接到字線WL-OS(1)至WL-OS(m)。每一個電晶體1302的閘極電極電性地連接到反相寫入信號線/WRITE。每一個電晶體1302的源極電極被接地(或被供應以低電位)。反相器1308的輸出端分別電性地連接到電晶體1309的汲極電極。每一個電晶體1309的閘極電極電性地連接到寫入信號線WRITE。電晶體1309的源極電極分別電性地連接到字線WL(1)至WL(m)。每一個電晶體1303的閘極電極與每一個電晶體1310的閘極電極電性地連接到讀取信號線READ。電晶體1310源極電極分別電性地連接到電晶體1306的閘極電極。電晶體1303的源極電極分別電性地連接到電晶體1304的閘極電極。電源電位Vdd施加於每一個電晶體1304的源極電極。電晶體1304的汲極電極、電晶體1305的汲極電極、及電晶體1306的源極電極分別電性地連接到字線WL(1)至WL(m)。每一個電晶體1305的閘極電極電性地連接到反相讀取信號線/READ。電晶體1305的源極電極分別電性地連接到電晶體1311的汲極電極。每一個電晶體1311的閘極電極電性地連接到反相寫入信號線/WRITE。每一個電晶體1311的源極電極接地(或被供應以低電位)。每一個電晶體1306的汲極電極電性地連接到信號線VR。信號線VR電性地連接到電阻選擇電路1307的輸出端。信號線PULSE雷性地連接到電阻選擇電路1307的輸入端。信號線RST2電性地連接到電阻選擇電路1307的輸入端。電源電位Vdd施加於電阻選擇電路的輸入端。
接下來，將描述字線驅動電路的操作。在寫入操作中，指定要被實施寫入之列位址的信號，經由信號線RAddr輸入到解碼器1312。解碼器1312按照信號線RAddr的信號，輸出高電位VH給信號線RA(1)至RA(m)中的僅一條信號線，並輸出低電位VL給其它的信號線。接著，寫入信號線WRITE的電位上升到高電位VH以打開每一個電晶體1301，以使信號線RA(1)至RA(m)的電位分別輸出到字線WL_OS(1)至WL_OS(m)。當每一個電晶體1301被打開時，信號線RA(1)至RA(m)的電位也分別輸入到反相器1308的輸入端。由於寫入信號線WRITE的電位上升到高電位VH，電晶體1309被打開，且反相器1308之輸出端的電位，亦即，信號線RA(1)至RA(m)之信號的反相信號分別輸出到字線WL(1)至WL(m)。另一方面，當不實施寫入操作時，以高電位VH供應給具有寫入信號線WRITE之反相信號的反相寫入信號線/WRITE以打開電晶體1302，以使每一字線WL_OS(1)至WL_OS(m)接地(或被供應以低電位)。此外，以低電位VL供應給寫入信號線WRITE以關閉電晶體1309，以使字線WL(1)至WL(m)與反相器1308的各個輸出端隔離。
在讀取操作與驗證讀取操作中，指定要被實施資料讀取之列位址的信號經由信號線RAddr輸入到解碼器1312。解碼器1312按照信號線RAddr的信號，輸出高電位VH給信號線RA(1)至RA(m)中的僅一條信號線，並輸出低電位VL給其它的信號線。接著，以高電位VH供應給讀取信號線READ以打開電晶體1303及電晶體1310，以使信號線RA(1)至RA(m)的電位施加到各個電晶體1304的閘極電極與各個電晶體1306的閘極電極。信號線RA(1)至RA(m)中除了一條被選擇的信號線之外，其餘的電位皆為低電位VL；因此，低電位VL被施加到電性地連接於未被選擇之列位址之電晶體1304的閘極電極，以使電晶體1304被打開，且連接到未被選擇之列位址之字線WL(1)至WL(m)(除了連接到被選之列位址的字線WL(z)之外)的電位上升到高電位VH。另一方面，以高電位VH供應給被選擇之列位址的信號線RA(z)；因此，其閘極電極電性地連接到信號線RA(z)的電晶體1304被關閉。在讀取操作與驗證讀取操作中，電晶體1310被打開，且信號線RA(1)至RA(m)的電位被施加到個別電晶體1306的閘極電極。當低電位VL施加到其閘極電極時，電晶體被關閉，然而，當高電位VH施加到其閘極電極時，電晶體被打開；因此，電位VR係供應給被選擇的字線WL(z)。此時，雷位VR被電阻選擇電路控制。電阻選擇電路的功能係輸出電位VR，使得當脈衝被輸入到信號線RST2時，電位VR等於高電位VH，及每當脈衝係輸入到信號線PULSE時，降低電位VR。
當不實施寫入、讀取、及驗證讀取時，反相讀取信號線/READ的電位與反相寫入信號線/WRITE的電位都為高電位VH；因此，電晶體1305與電晶體1311全被打開，且字線WL(1)至WL(m)接地(或被供應以低電位)。
本實施例中所描述的結構、方法及類似物可視需要與其它實施例中所描述的任何結構、方法及類似物合併。
(實施例7)
現將參考圖28A至28C來描述可用做為以上實施例中任何電晶體之半導體層之氧化物半導體層的實施例。
本實施例之氧化物半導體層具有的結構包括第一結晶氧化物半導體層與第二結晶氧化物半導體層，第二結晶氧化物半導體層堆疊於第一結晶氧化物半導體層之上，且厚於第一結晶氧化物半導體層。
絕緣層437係形成在絕緣層400上方。在本實施例中，以PCVD法或濺鍍法形成厚度大於或等於50奈米且小於或等於600奈米的氧化物絕緣層做為絕緣層437。例如，單層選擇自氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、矽氧氮化物膜、鋁氧氮化物膜、及矽氮化物氧化物膜或這些膜任何堆疊。
接下來，在絕緣層437上方形成厚度大於或等於1奈米且小於或等於10奈米的第一氧化物半導體層。第一氧化物半導體層係以濺鍍法來形成，且在以濺鍍法形成膜的過程中，基板溫度設定在高於或等於200℃及低於或等於400℃。
在本實施例中，第一氧化物半導體層在氧環境中、氬環境中、或包括氬及氧的環境中被形成到5奈米之厚度，形成的條件為使用用來沈積氧化物半導體的靶材(用於沈積銦-鎵-鋅-氧-基氧化物半導體的靶材包括1：1：2[莫耳比]的In2O3，Ga2O3，及ZnO)，基板與靶材間的距離為170奈米，基板溫度250℃，壓力0.4帕、及直流(DC)功率0.5千瓦。
接下來，實施第一次熱處理，其條件為安置基板之熱處理室內的環境為氮氣或乾空氣的環境。第一次熱處理的溫度高於或等於400℃且低於或等於750℃。經過第一次熱處理，第一結晶氧化物半導體層450a被形成(見圖28A)。
視沈積時之基板溫度或第一次熱處理之溫度而定，沈積或第一次熱處理致使從膜表面開始結晶，且從膜表面朝向膜之內部的晶體生長；因此，得到c-軸排列的晶體。經由第一次熱處理，大量的鋅與氧聚集於膜表面，且在最外側表面形成包括有鋅及氧且具有六方晶系之上平面的一或多層石墨型的2維晶體；這些在最外側表面上的層在厚度方向生長，以形成層的堆疊。藉由增加熱處理的溫度，晶體生長從表面繼續進行到內部且進一步從內部到底部。
經由第一次熱處理，氧化物絕緣層437中的氧擴散到絕緣層437與第一結晶氧化物半導體層450a之間的界面或界面附近(距界面處±5奈米以內)，因此，第一結晶氧化物半導體層中的氧缺陷減少。因此，較佳是氧包括在用做為基礎絕緣層的絕緣層437內(在整體之中)，或在第一結晶氧化物半導體層450a與絕緣層437之間的界面處，其量至少超過氧之化學當量成分比的量。
接下來，在第一結晶氧化物半導體層450a上形成厚度超過10奈米的第二氧化物半導體層。第二氧化物半導體層係以濺鍍法來形成，且在膜形成中，基板溫度設定在高於或等於200℃且低於或等於400℃。經由在膜形成中將基板溫度設定在高於或等於200℃且低於或等於400℃，先質可安排在形成於第一結晶氧化物半導體層之上方並與其表面接觸的氧化物半導體層中，可以得到所謂的規整性。
在本實施例中，第二氧化物半導體層在氧環境中、氬環境中、或包括氬及氧的環境中被形成到25奈米之厚度，形成的條件為使用用來沈積氧化物半導體的靶材(用於沈積銦-鎵-鋅-氧-基氧化物半導體的靶材包括1：1：2[莫耳比]的In2O3，Ga2O3，及ZnO)，基板與靶材間的距離為170奈米，基板溫度400℃，壓力0.4帕、及直流(DC)功率0.5千瓦。
接下來，實施第二次熱處理，其條件為安置基板之熱處理室內的環境為氮氣環境、氧氣環境、或氮氣與氧氣的混合環境。第二次熱處理的溫度高於或等於400℃且低於或等於750℃。經過第二次熱處理，第二結晶氧化物半導體層450b被形成(見圖28B)。第二次熱處理係在氮氣環境、氧氣環境、或氮氣與氧氣的混合環境中實施，因此，第二結晶氧化物半導體層的密度增加，且其中缺陷的數量減少。經由第二次熱處理，使用第一結晶氧化物半導體層450a做為核種，在厚度方向繼續進行晶體生長，亦即，晶體生長繼續從底部到內部，第二結晶氧化物半導體層450b被形成。
較佳是從形成絕緣層437到第二次熱處理的步驟連續地實施，不暴露到空氣中。從形成絕緣層437到第二次熱處理的步驟，較佳是在被控制到幾乎不包括氫氣與濕氣的環境中實施(諸如惰性氣體環境、減壓環境、或乾空氣環境)；例如，從濕氣方面來看，可使用露點-40℃或更低的乾氮氣環境，以露點-50℃或更低的更佳。
接下來，將第一結晶氧化物半導體層450a與第二結晶氧化物半導體層450b的氧化物半導體層堆疊處理成包括有島形氧化物半導體層堆疊的氧化物半導體層453(見圖28C)。在圖中，第一結晶氧化物半導體層450a與第二結晶氧化物半導體層450b之間的界面以虛線指示，且第一結晶氧化物半導體層450a與第二結晶氧化物半導體層450b係以氧化物半導體層的堆疊來說明，不過，該界面實際上並不明顯，且說明只是為了易於瞭解。
在氧化物半導體層的堆疊上形成了具有所想要形狀之圖案的遮罩之後，可使用蝕刻來處理該氧化物半導體層的堆疊。遮罩可使用諸如光微影技術來形成。或者，遮罩可使用諸如噴墨法來形成。
關於氧化物半導體層堆疊的蝕刻，可使用乾蝕或濕蝕。不用說，也可兩者結合使用。
藉由以上的形成法所得到之第一結晶氧化物半導體層與第二結晶氧化物半導體層的特徵是其具有c-軸的排列。須注意，第一結晶氧化物半導體層與第二結晶氧化物半導體層包含的氧化物包括有c-軸排列的晶體(也稱為C-軸排列的晶體(C-Axis Aligned Crystal;CAAC)，其既非單晶結構，亦非非晶結構。第一結晶氧化物半導體層與第二結晶氧化物半導體層部分包括晶粒邊界。
須注意，關於第一結晶氧化物半導體層與第二結晶氧化物半導體層之材料的例子，包括4元金屬氧化物，諸如銦-錫-鎵-鋅-氧-基礎材料；3元金屬氧化物，諸如銦-鎵-鋅-氧-基礎材料(也稱為IGZO)、銦-錫-鋅-氧-基礎材料(也稱為ITZO)、銦-鋁-鋅-氧-基礎材料、錫-鎵-鋅-氧-基礎材料、鋁-鎵-鋅-氧-基礎材料、錫-鋁-鋅-氧-基礎材料、銦-鉿-鋅-氧-基礎材料、銦-鑭-鋅-氧-基礎材料、銦-鈰-鋅-氧-基礎材料、銦-鐠-鋅-氧-基礎材料、銦-釹-鋅-氧-基礎材料、銦-釤-鋅-氧-基礎材料、銦-銪-鋅-氧-基礎材料、銦-釓-鋅-氧-基礎材料、銦-鋱-鋅-氧-基礎材料、銦-鏑-鋅-氧-基礎材料、銦-鈥-鋅-氧-基礎材料、銦-鉺-鋅-氧-基礎材料、銦-銩-鋅-氧-基礎材料、銦-鐿-鋅-氧-基礎材料、及銦-鎦-鋅-氧-基礎材料；2元金屬氧化物，諸如銦-鋅-氧-基礎材料、錫-鋅-氧-基礎材料、鋁-鋅-氧-基礎材料、鋅-鎂-氧-基礎材料、錫-鎂-氧-基礎材料、銦-鎂-氧-基礎材料、及銦-鎵-氧-基礎材料；單元金屬氧化物諸如銦-氧-基礎材料、錫-氧-基礎材料、鋅氧-基礎材料。此外，上述材料可包括二氧化矽。在此，例如，銦-鎵-鋅-氧-基礎材料意指包括有銦、鎵、及鋅的氧化物膜，且對成分比率無特定限制。此外，銦-鎵-鋅-氧-基礎材料可包括除了銦、鎵、鋅-以外的元素。
並不限制於在第一結晶氧化物半導體層上形成第二結晶氧化物半導體層的雙層結構，堆疊的結構可包括在第二結晶氧化物半導體層形成之後，重複實施膜形成與熱處理的處理來形成第三結晶氧化物半導體層，以形成包括有3或更多層的堆疊結構。
包括有藉由以上形成法所形成之氧化物半導體層堆疊的氧化物半導體層453可視需要用於電晶體(例如，實施例1中包括有氧化物半導體的電晶體，實施例2及實施例4中的電晶體162、或實施例3中的電晶體510)，此電晶體可應用於本說明書中所揭示的半導體裝置。
在使用本實施例之氧化物半導體層堆疊做為氧化物半導體層的電晶體中，電場不是從氧化物半導體層的一表面施加到另一表面，且電流不是在氧化物半導體層堆疊的厚度方向中流動(從一表面流到另一表面，例如圖11B中的垂直方向)。該電晶體具有電流主要沿著氧化物半導體層堆疊之界面流動的結構；因此，即使當電晶體被光照射，或甚至當電晶體受到BT應力時，電晶體特性的衰退化也會受到抑制或減小。
藉由形成使用第一結晶氧化物半導體層與第二結晶氧化物半導體層之堆疊的電晶體，諸如氧化物半導體層453，電晶體可具有穩定的電氣特性及高的可靠度。
本實施例可視需要與其它實施例中所描述的任何結構結合。
(實施例8)
在本實施例中，將描述包括具有c-軸排列之晶體(也稱為C-軸排列之晶體(C-Axis Aligned Crystal;CAAC)的氧化物，當從a-b平面、表面、或界面方向看時，其具有三角形或六角形的原子排列。在晶體中，金屬原子按層的方式配置，或金屬原子與氧原子沿著c-軸按層的方式配置，且a-軸或b-軸的方向在a-b平面中會改變(晶體繞著c-軸旋轉)。
廣義來說，氧化物包括CAAC意指非單晶的氧化物，當從垂直於a-b平面的方向看時，包括具有三角形、六角形、正三角形、或正六角形原子排列的相位，且當從垂直於c-軸的方向看時，其中金屬原子係按層的方式配置，或金屬原子與氧原子按層的方式配置。
CAAC不是單晶，但此並非表示CAAC是僅由非晶成份組成。雖然CAAC包括晶體化部分(結晶部分)，但一結晶部分與另一結晶部分之間有邊界，且在某些情況中並不透明。
在CAAC中包括氧的情況中，氮可能會取代CAAC中部分的氧。包括在CAAC中之各個結晶部分的c-軸可排列在一個方向中(例如垂直於其上形成有CAAC之基板表面或CAAC之表面的方向)。或者，包括在CAAC中之各個結晶部分之a-b平面的法線可排列在一個方向中(例如垂直於其上形成有CAAC之基板表面或CAAC之表面的方向)。
CAAC變成導體、半導體、或絕緣體，端視其成分或類似物而定。CAAC傳送或不傳送可見光，可視其成分或類似物而定。
關於此CAAC的例子，其晶體形成為膜形狀，且當從垂直於膜表面或支撐基板之表面的方向觀看時，具有三角形或六角形原子配置，且當觀看膜的橫斷面時，其中金屬原子係按層的方式配置，或金屬原子與氧原子(或氮原子)按層的方式配置。
現將參考圖30A至30E、圖31A至31C、圖32A至32C詳細描述CAAC的晶體結構例。在圖30A至30E、圖31A至31C、圖32A至32C中，除非另有說明，垂直方向對應於c-軸方向，且垂直於c-軸方向的平面對應於a-b平面。當簡單使用“上半”及“下半”來陳述時，其意指上半乃在a-b平面之上方，及下半乃在a-b平面之下方(上半與下半係關於a-b平面而言)。
圖30A說明的結構包括1個六配位銦原子與鄰近於銦原子的6個四配位氧原子。在此，將包括有1個金屬原子及其鄰近之氧原子的結構稱為小群。圖30A之結構實際上是一八面體結構，但為簡化，以平面結構來說明。須注意，在圖30A中，上半與下半每一中存在有3個四配位氧原子。在圖30A說明的小群中，電荷為0。
圖30B說明的結構包括1個五配位鎵原子、鄰近於鎵原子的3個三配位氧原子、及鄰近於鎵原子的2個四配位氧原子。所有的三配位氧原子都存在於a-b平面。在圖30B中，上半與下半每一中存在有1個四配位氧原子。銦原子也可具有圖30B中所示的結構，這是因為銦原子也可具有5個配位基。在圖30B說明的小群中，電荷為0。
圖30C說明的結構包括1個四配位鋅原子與鄰近於鋅原子的4個四配位氧原子。在圖30C中，1個四配位氧原子存在於上半中，及3個四配位氧原子存在於下半中。或者，在圖30C中，3個四配位氧原子存在於上半中，1個四配位氧原子存在於下半中。在圖30C說明的小群中，電荷為0。
圖30D說明的結構包括1個六配位錫原子與鄰近於錫原子的6個四配位氧原子。在圖30D中，上半與下半每一中存在有3個四配位氧原子。在圖30D說明的小群中，電荷為+1。
圖30E說明包括有2個鋅原子的小群。在圖30E中，上半與下半每一中存在有1個四配位氧原子。在圖30E說明的小群中，電荷為-1。
在此，複數個小群形成一個中群，且複數個中群形成一個大群(也稱為單元胞)。
現將描述小群間的結合規則。在圖30A中，關於六配位銦原子位在上半中之3個氧原子的每一個，在向下的方向中都具有3個鄰近的銦原子，及位在下半中之3個氧原子的每一個，在向上的方向中也具有3個鄰近的銦原子。關於五配位鎵原子位在上半中的1個氧原子在向下的方向中具有1個鄰近的鎵原子，及位在下半中的1個氧原子在向上的方向中具有1個鄰近的鎵原子。關於四配位鋅原子位在上半中的1個氧原子在向下的方向中具有1個鄰近的鋅原子，及位在下半中之3個氧原子的每一個，在向上的方向中具有3個鄰近的鋅原子。接此方式，在金屬原子上方之四配位氧原子的數量，等於鄰近於每一個四配位氧原子且在其下方之金屬原子的數量。同樣地，在金屬原子下方之四配位氧原子的數量，等於鄰近於每一個四配位氧原子且在上方之金屬原子的數量。由於四配位氧原子的配位數量為4，因此，鄰近於氧原子且在其下方之金屬原子的數量與鄰近於氧原子且在其上方之金屬原子的數量和為4。因此，當一金屬原子上方之四配位氧原子的數量與另一金屬原子下方之四配位氧原子的數量和為4時，則此兩種包括金屬原子的小群即可被結合。例如，在六配位金屬(銦或錫)原子係經由下半中之3個四配位氧原子鍵接的情況中，其可鍵接於五配位金屬(鎵或銦)原子或四配位金屬(鋅)原子。
配位數為4、5、或6的金屬原子經由在c-軸方向中的四配位氧原子鍵接到其它金屬原子。除了以上，中群可藉由不同的方式組合複數個小群來形成，以使層狀結構的總電荷為0。
圖31A說明包括在銦-錫-鋅-氧-基礎材料之層狀結構中之中群的模型。圖31B說明包括3個中群的大群。須注意，圖31C說明在從c-軸方向看圖31B中之層狀結構之情況中的原子配置。
在圖31A中，為簡單化，省略三配位氧原子，且四配位氧原子以圓圈來說明；圓圈中的數字顯示四配位氧原子的數量。例如，關於錫原子存在於上半與下半每一中的3個四配位氧原子以圓圈3來指示。同樣地，在圖31A中，關於銦原子存在於上半與下半每一中的1個四配位氧原子以圖圈1來指示。圖31A也說明鄰近於在下半中之1個四配位氧原子及在上半中之3個四配位氧原子的鋅原子，以及鄰近於在上半中之1個四配位氧原子及在下半中之3個四配位氧原子的鋅原子。
在圖31A中，包括在銦-錫-鋅-氧-基礎材料之層狀結構中的中群，按順序從頂部開始，鄰近於上半與下半每一中之3個四配位氧原子的錫原子與鄰近於上半與下半每一中之1個四配位氧原子的銦原子鍵接，銦原子與鄰近於上半中之3個四配位氧原子的鋅原子鍵接，該鋅原子經由關於其下半中之1個四配位氧原子與鄰近於上半與下半每一中之3個四配位氧原子的銦原子鍵接，該銦原子與包括兩個鋅原子之小群且是鄰近於上半中之1個四配位氧原子的鋅原子鍵接，以及該小群經由關於該小群之下半中的1個四配位氧原子與鄰近於上半與下半每一中之3個四配位氧原子的錫原子鍵接。複數個此中群被鍵接，以致形成大群。
在此，1個三配位氧原子鍵的電荷及1個四配位氧原子鍵的電荷可分別假設為-0.667與-0.5。例如，(六配位或五配位)銦原子之電荷、(四配位)鋅原子之電荷、及(五配位或六配位)錫原子之電荷分別為+3、+2、及+4。因此，包括有錫原子之小群的電荷為+1。因此，形成包括有錫的層狀結構需要有能抵消+1電荷的-1電荷。關於具有-1電荷的結構，如圖30E所示，包括有兩個鋅原子的小群可給予-1的電荷。例如，以1個包括有2個鋅原子的小群，可以抵消包括有錫原子的1個小群，以使層狀結構的總電荷為0。
當圖31B中所說明的大群被重複時，可得到銦-錫-鋅-氧-基晶體(In2SnZn3O8)。須注意，所得到之銦-錫-鋅-氧-基晶體的層狀結構可用成分化學式In2SnZn2O7(ZnO) m ，(m為0或自然數)來表示。
上述的規則也可應用到以下的材料：4元金屬氧化物，諸如銦-錫-鎵-鋅-氧-基礎材料；3元金屬氧化物，諸如銦-鎵-鋅-氧-基礎材料(也稱為IGzO)、銦-鋁-鋅-氧-基礎材料、錫-鎵-鋅-氧-基礎材料、鋁-鎵-鋅-氧-基礎材料、錫-鋁-鋅-氧-基礎材料、銦-鉿-鋅-氧-基礎材料、銦-鑭-鋅-氧-基礎材料、銦-鈰-鋅-氧-基礎材料、銦-鐠-鋅-氧-基礎材料、銦-釹-鋅-氧-基礎材料、銦-釤-鋅-氧-基礎材料、銦-銪-鋅-氧-基礎材料、銦-釓-鋅-氧-基礎材料、銦-鋱-鋅-氧-基礎材料、銦-鏑-鋅-氧-基礎材料、銦-鈥-鋅-氧-基礎材料、銦-鉺-鋅-氧-基礎材料、銦-銩-鋅-氧-基礎材料、銦-鐿-鋅-氧-基礎材料、及銦-鎦-鋅-氧-基礎材料；2元金屬氧化物，諸如銦-鋅-氧-基礎材料、錫-鋅-氧-基礎材料、鋁-鋅-氧-基礎材料、鋅-鎂-氧-基礎材料、錫-鎂-氧-基礎材料、銦-鎂-氧-基礎材料、或銦-鎵-氧-基礎材料；或類似材料。
如例所示，圖32A說明包括在銦-鎵-鋅-氧-基礎材料之層狀結構中之中群的模型。
圖32A中之包括在銦-鎵-鋅-氧-基礎材料之層狀結構中的中群，按順序從頂部開始，鄰近於上半與下半每一中之3個四配位氧原子的銦原子與鄰近於上半中之1個四配位氧原子的鋅原子鍵接，該鋅原子經由關於該鋅原子之下半中的3個四配位氧原子與鄰近於上半與下半每一中之1個四配位氧原子的鎵原子鍵接，及，鎵原子經由關於該鎵原子之下半中的1個四配位氧原子與鄰近於上半與下半每一中之3個四配位氧原子的銦原子鍵接。複數個這類中群被鍵接，以致形成大群。
圖32B說明包括有3個中群的大群。須注意，圖32C說明在從c-軸方向看圖32B中之層狀結構之情況中的原子配置。
在此，由於(六配位或五配位)銦原子之電荷、(四配位)鋅原子之電荷、及(五配位)鎵原子之電荷分別為+3、+2、+3，因此，包括有銦原子、鋅原子、及鎵原子其中任一之小群的電荷為0。結果是，具有此小群之組合的中群，其總電荷總是為0。
為了形成銦-鎵-鋅-氧-基礎材料的層狀結構，不僅可使用如圖32A中所說明的中群來形成大群，也可使用銦原子、鎵原子、及鋅原子非按圖32A之配置的中群來形成。
(實施例9)
在本實施例中，將描述電晶體的場效遷移率。
有種種原因會使實際測量絕緣閘極電晶體的場效遷移率比其原本遷移率低；此現象不僅發生於使用氧化物半導體的情況。原因之一是半導體內部的缺陷或半導體與絕緣膜間之界面處的缺陷而降低了遷移率。當使用Levinson模型時，係基於半導體內部不存在缺陷之假設，理論上計算場效遷移率。
假設半導體的原遷移率與測量的場效遷移率分別為μ0與μ，且電位障(諸如晶粒邊界)存在於半導體中，測量的場效遷移率可用以下公式來表示。
[公式2]
在此，E代表電位障的高度、k代表波茲曼常數、及T代表絕對溫度。當假設電位障歸因於缺陷時，按照Levinson模型，電位障的高度可用以下公式來表示。
[公式3]
其中，e代表基本電荷、N代表通道內每單位面積的平均缺陷密度、ε代表半導體的介電常數、n代表通道內每單位面積的載子數、C ox 代表每單位面積的電容、V g 代表閘極電壓、及t代表通道的厚度。在半導體層之厚度小於或等於30奈米的情況下，通道的厚度可視為與半導體層的厚度相同。在線性區內的汲極電流I d 可用以下公式來表示。
[公式4]
在此，L代表通道長度及W代表通道寬度，且L與W每一都為10μm。此外，V d 代表汲極電壓。當以V g 除以上式兩邊並取兩邊的對數時，可得到以下公式。
[公式5]
公式5的右側為V g 的函數。從公式中可發現，缺陷密度N可藉由以1n(I d/V g )為橫座標及1/V g 為縱座標來繪製實際測量值所得到之曲線圖中之線的斜率得到。亦即，缺陷密度可從電晶體之I d-V g 特性來評估。比例為1：1：1之銦(In)、錫(Sn)、鋅(Zn)的氧化物半導體，其缺陷密度N大約為1×1012/cm2。
根據按此方法或類似方法所得到的缺陷密度，可從公式2及公式3計算出μ0為120cm2/Vs。包括有缺陷之銦-錫-鋅氧化物的測量遷移率大約為35cm2/Vs。不過，假設半導體內部及半導體與絕緣膜之界面處沒有缺陷，氧化物半導體的遷移率μ0預期可達120cm2/Vs。
須注意，即使當半導體內部沒有缺陷，但通道與閘極絕緣層間之界面處的散射還是會影響電晶體的遷移特性。換言之，在離通道與閘極絕緣層間之界面距離x處的遷移率μ1可用以下公式來表示。
[公式6]
在此，D代表閘極方向中的電場，B與G為常數。B與G可從實際的測量結果得到；按照以上的測量結果，B為4.75×107cm/s及G為10奈米(界面散射之影響所到達的深度)。當D增加時(即當閘極電壓增加)，公式6的第二項增加，且遷移率μ1因此降低。
圖33顯示其通道包括半導體內部無缺陷之理想氧化物半導體之電晶體之遷移率μ2的計算結果。關於計算，使用Synopsys,Inc公司所製造之裝置模擬軟體Sentaurus Device，且帶隙、電子親和力、相對電容率、及氧化物半導體之厚度，分別假設為2.8eV、4.7eV、15、及15奈米。這些值係藉由測量以濺鍍法所形成之薄膜而得到。
此外，閘極、源極、汲極的工作函數分別假設為5.5eV、4.6eV、及4.6eV。閘極絕緣層的厚度假設為100奈米，且其相對電容率假設為4.1。通道長度與通道寬度每一假設為10μm，且汲極電壓V d 假設為0.1伏。
如圖33所示，在閘極電壓稍過1伏處，遷移率具有超過100cm2/Vs的峰值，且隨著閘極電壓變大而下降，這是因為界面散射的影響增加。須注意，為了減小界面散射，需要半導體層之表面的平坦度到達原子的水準(原子層平坦度)。
使用具有此遷移率之氧化物半導體所製造之微小電晶體之特性的計算結果顯示於圖34A至34C、圖35A至35C、及圖36A至36C。圖37A及37B說明用來計算之電晶體的橫斷面結構。圖37A及37B所說明的電晶體每一包括半導體區2103a及半導體區2103c，其在氧化物半導體層中具有n+型的導電率。半導體區2103a及半導體區2103c的電阻係數為2×10-3Ωcm。
圖37A中所說明的電晶體係形成在基底絕緣層2101與嵌入的絕緣體2102上方，嵌入的絕緣體2102係嵌埋在基底絕緣層2101內，且是由氧化鋁所形成。電晶體包括半導體區2103a、半導體區2103c、做為兩者間之通道形成區的本徵半導體區2103b、及閘極2105、閘極2105寬度為33奈米。
閘極絕緣層2104形成在閘極2105與半導體區2103b之間。此外，在閘極2105的兩側表面形成側壁絕緣體2106a與側壁絕緣體2106b，及在閘極2105的上方形成絕緣體2107，以防止閘極2105與其它接線之間短路。側壁絕緣體的寬度5奈米。設置源極2108a與汲極2108b分別與半導體區2103a及半導體區2103c接觸。須注意，此電晶體的通道寬度為40奈米。
圖37B之電晶體與圖37A之電晶體相同之處在於都是形成在基底絕緣層2101及由氧化鋁所形成之嵌入的絕緣體2102上方，且其也包括半導體區2103a、半導體區2103c、及設置在兩者間的本徵半導體區2103b、具有33奈米寬度的閘極2105、閘極絕緣層2104、側壁絕緣體2106a、側壁絕緣體2106b、絕緣體2107、源極2108a、及汲極2108b。
圖37A中所說明的電晶體與圖37B中所說明的電晶體不同之處在於側壁絕緣體2106a與側壁絕緣體2106b下方半導體區域的導電類型。在圖37A中所說明的電晶體中，在側壁絕緣體2106a與側壁絕緣體2106b下方的半導體區域是部分的具n+型導電率之半導體區2103a，及部分的具n+型導電率之半導體區2103c，然而在圖37B中所說明的電晶體中，在側壁絕緣體2106a與側壁絕緣體2106b下方的半導體區域是部分的本徵半導體區2103b。換言之，在圖37B的半導體層中，設置有寬度L off之區域既不與半導體區2103a(半導體區2103c)重疊，也不與閘極2105重疊。此區域稱為補償區，且寬度L off稱為補償長度。如從圖中看出，補償長度等於側壁絕緣體2106a(側壁絕緣體2106b)的寬度。
計算中用到的其它參數如上所述。關於計算，使用Synopsys,Inc公司所製造之裝置模擬軟體Sentaurus Device。圖34A至34C顯示具有圖37A所說明之結構之電晶體的閘極雷壓(V g ：閘極與源極間的電位差)與汲極電流(I d ，實線)和遷移率(μ，虛線)的相依性。汲極電流I d 係在假設汲極電壓(汲極與源極之間的電位差)為+1伏之下計算所得到，及遷移率μ係在汲極電壓為+0.1伏之下計算所得到。
圖34A顯示閘極絕緣層厚度為15奈米之情況下，電晶體之閘極電壓的相依性，圖34B顯示閘極絕緣層厚度為10奈米之情況下，電晶體之閘極電壓的相依性，圖34C顯示閘極絕緣層厚度為5奈米之情況下，電晶體之閘極電壓的相依性。隨著閘極絕緣層變薄，特別是在關閉狀態(斷態電流)的汲極電流I d 明顯下降。反之，在開狀態中，遷移率μ之峰值與汲極電流I d (開態電流)沒有明顯改變。曲線圖顯示，在閘極電壓大約1伏時，汲極電流超過10μA，此為記憶格及類似物所需。
圖35A至35C顯示具有圖37B所說明之結構之電晶體的閘極電壓V g 與汲極電流I d (實線)和遷移率μ(虛線)的相依性，其中補償長度L off為5奈米。汲極電流I d 係在假設汲極電壓(汲極與源極之間的電位差)為+1伏之下計算所得到，及遷移率μ係在汲極電壓為+0.1伏之下計算所得到。圖35A顯示閘極絕緣層厚度為15奈米之情況下，電晶體之閘極電壓的相依性，圖35B顯示閘極絕緣層厚度為10奈米之情況下，電晶體之閘極電壓的相依性，圖35C顯示閘極絕緣層厚度為5奈米之情況下，電晶體之閘極電壓的相依性。
此外，圖36A至36C顯示具有圖37B所說明之結構之電晶體的閘極電壓與汲極電流I d (實線)和遷移率μ(虛線)的相依性，其中補償長度L off為15奈米。汲極電流I d 係在假設汲極電壓(汲極與源極之間的電位差)為+1伏之下計算所得到，及遷移率μ係在汲極電壓為+0.1伏之下計算所得到。圖36A顯示閘極絕緣層厚度為15奈米之情況下，電晶體之閘極電壓的相依性，圖36B顯示閘極絕緣層厚度為10奈米之情況下，電晶體之閘極電壓的相依性，圖36C顯示閘極絕緣層厚度為5奈米之情況下，電晶體之閘極電壓的相依性。
在此兩結構中，隨著閘極絕緣層變薄，斷態電流明顯降低，然而，遷移率μ的峰值與開態電流沒有明顯改變。
須注意，在圖34A至34C中，遷移率μ的峰值大約80cm2/Vs，在圖35A至35C中大約60cm2/Vs，在圖36A至36C中大約40cm2/Vs；因此，遷移率μ的峰值隨著補償長度L off的增加而降低。此外，同樣的情形也可應用到斷態電流。開態電流也隨著補償長度L off的增加而降低；不過，開態電流的下降，遠比斷態電流之下降來的緩和。此外，此兩結構的曲線圖顯示，在閘極電壓大約1伏時，汲極電流超過10μA，此為記憶格及類似物所需。
(實施例10)
在本實施例中，將描述電晶體中使用包括有銦、錫、鋅做為主要成分的氧化物半導體做為氧化物半導體。
電晶體中使用包括有銦、錫、鋅做為主要成分的氧化物半導體，藉由在沈積氧化物半導體之時同時加熱基板，或藉由在形成氧化物半導體膜之後執行熱處理做為通道形成區具有有利的特性。須注意，主要成分意指包括在成分中的元素至少有5或以上的原子百分比。
在形成包括有銦、錫、鋅做為主要成分的氧化物半導體膜之後，藉由有意地加熱基板，電晶體的場效遷移率可獲增進。此外，電晶體的臨限電壓可被正向地移位，使得電晶體正常地關閉。
例如，圖38A至38C每一顯示電晶體的特性，其中使用包括有銦、錫、鋅做為主要成分之氧化物半導體膜，且具有3μm的通道長度L及10μm的通道寬度W，且閘極絕緣層的厚度為100奈米。須注意，Vd設定為10伏。
圖38A顯示電晶體的特性，以濺鍍法成形包括有銦、錫、鋅做為主要成分的氧化物半導體膜，且不故意加熱基板。電晶體的場效遷移率為18.8cm2/Vsec。另一方面，當形成包括銦、錫、鋅做為主要成分之氧化物半導體膜的同時，也故意加熱基板，場效遷移率可獲增進。圖38B顯示電晶體的特性，在形成此電晶體之包括有銦、錫、鋅做為主要成分之氧化物半導體膜時，同時將基板加熱到200℃。電晶體的場效遷移率為32.2cm2/Vsec。
藉由在形成以包括銦、錫、鋅做為主要成分的氧化物半導體膜之後實施熱處理，可進一步增進場效遷移率。圖38C所顯示之電晶體的特性，其以濺鍍法在200℃形成包括有銦、錫、鋅做為主要成分的氧化物半導體膜之後，接著再接受650℃的熱處理。電晶體的場效遷移率為34.5cm2/Vsec。
在以濺鍍形成氧化物半導體膜的期間，基板的有意加熱係期望具有減少水氣進入氧化物半導體膜的效果。此外，在膜形成之後熱處理，可釋放及去除氧化物半導體膜中的氫、氫氧根、或水氣。按此方法，場效遷移率可獲增進。場效遷移率這樣的增進，推測不僅因藉由脫水作用或脫氫作用而去除了雜質，且因由於密度增加使得原子間的距離縮小所獲致。氧化物半導體可藉由去除氧化物半導體中之雜質被高度純化而結晶。在使用此高度純化非單晶氧化物半導體的情況中，理想上，預期可實現超過100cm2/Vsec的場效遷移率。
包括有銦、錫、鋅做為主要成分的氧化物半導體可按以下的方法結晶：氧離子植入氧化物半導體、以熱處理釋放包括在氧化物半導體中的氫、氫氧根、或水氣、及氧化物半導體經由熱處理或稍後實施的另一次熱處理而結晶。經由此結晶處理或再結晶處理，可得到具有有利結晶性的非單晶氧化物半導體。
在膜形成期間有意的加熱基板及/或在膜形成之後的熱處理，其貢獻不僅是增進場效遷移率，還可使電晶體正常地關閉。在使用包括有銦、錫、鋅做為主要成分的氧化物半導體膜做為通道形成區，且在形成時不有意加熱基板的電晶體中，臨限電壓傾向負向地移位。不過，當使用對基板有意加熱之同時所形成的氧化物半導體膜時，臨限電壓負向移位的問題可被解決。亦即，臨限電壓被移位，以使電晶體變為正常關閉；此傾向可經由比較圖38A與38B獲證實。
須注意，臨限電壓也可藉由改變銦、錫、及鋅的比例來控制；當銦、錫、及鋅的成分比為2：1：3時，預期可形成正常關閉的電晶體。此外，經由將目標的成分比設定為銦：錫：鋅=2：1：3時，可得到具有高度結晶性的氧化物半導體膜。
基板之有意加熱的溫度或熱處理的溫度為150℃或更高，以200℃或更高較佳，以400℃或更高尤佳。當膜形成或熱處理是在高溫中實施時，則電晶體可被正常地關閉。
藉由在膜形成期間有意地加熱基板及/或在膜形成之後實施熱處理，對於抵抗閘極偏壓應力的穩定性可提高。例如，當在150℃施加強度為2MV/cm的閘極偏壓1小時，臨限電壓的漂移可小於±1.5伏，以小於±1.0伏較佳。
對以下兩個電晶體實施BT測試：樣本1為在氧化物半導體膜形成之後不實施熱處理，及樣本2為在氧化物半導體膜形成之後以650實施熱處理。
首先，在基板溫度25℃及10伏的Vd之下測量電晶體的I d -V g 特性。須注意，Vd稱為汲極電壓(汲極與源極之間的電位差)。接著，將基板溫度設定到150℃，Vd設定到0.1伏。之後，施加20伏的V g ，以使施加於閘極絕緣層的電場強度為2MV/cm，且此條件保持1小時。接下來，將V g 設定到0伏。接著，在基板溫度25℃及10伏的Vd下測量電晶體的I d -V g 特性。此程序稱為正BT測試。
以同樣的方法，在基板溫度25℃及10伏的Vd下測量電晶體的I d -V g 特性。接著，將基板溫度設定到150℃，Vd設定到0.1伏。之後，施加-20伏的V g ，以使施加於閘極絕緣層的電場強度為-2MV/cm，且此條件保持1小時。接下來，將V g 設定到0伏。接著，在基板溫度25℃及10伏的Vd下測量電晶體的I d -V g 特性。此程序稱為負BT測試。
圖39A與39B分別顯示樣本1之正BT測試及樣本1之負BT測試的結果。圖40A與40B分別顯示樣本2之正BT測試及樣本2之負BT測試的結果。
由於正BT測試及由於負BT測試，樣本1之臨限電壓的移位量分別為1.80伏及-0.42伏。由於正BT測試及由於負BT測試，樣本2之臨限電壓的移位量分別為0.79伏及0.76伏。吾人發現，在樣本1與樣本2每一中，在BT測試之前與之後的臨限電壓移位量小，且其可靠度高。
熱處理可在氧環境中實施；或者，熱處理可先在氮或惰性氣體或在減壓環境中實施，並接著在包括有氧的環境中實施。在脫水或脫氫之後供應氧氣給氧化物半導體，藉此可進一步提高熱處理的效果。關於在脫水或脫氫之後供應氧的方法，可使用以電場加速氧離子並植入到氧化物半導體膜內的方法。
由於氧不足造成的缺陷，很容易在氧化物半導體中，或氧化物半導體和與氧化物半導體接觸之膜間之界面發生。不過，當藉由熱處理使超量的氧包括在氧化物半導體中時，時常發生的氧不足可被超量的氧來補償。超量的氧主要是存在於晶格之間的氧。當超量的氧的濃度設定在高於或等於1×1016/cm3且低於或等於2×1020/cm3時，超量的氧即可被包括在氧化物半導體中，且不會發生晶體變形或類似情形。
當實施熱處理時，可使至少部分的氧化物半導體包括有晶體，可以得到更穩定的氧化物半導體膜。例如，當以X光繞射(XRD)分析使用成分比為銦：錫：鋅=1：1：1之靶材濺鍍且不故意加熱基板所形成的氧化物半導體膜時，可觀察到量環圖案。所形成的氧化物半導體膜可藉由接受熱處理而結晶化。熱處理的溫度可視需要而設定；例如，當熱處理是在650℃下實施時，可在X光繞射分析中觀察到清晰的繞射尖峰。
進行銦-錫-鋅-氧膜的XRD分析。使用Bruker AXS所製造的D8 ADVANCEX光繞射儀進行XRD分析，並以垂直法(out-of-plane method)實施測量。
準備樣本A與樣本B，並對其實施XRD分析。以下將描述製造樣本A與樣本B的方法。
在石英基板上形成厚度100奈米的銦-錫-鋅-氧膜，石英基板已接受除氫處理。
在氧環境中以濺鍍設備及100瓦(DC)的功率形成銦-錫-鋅-氧膜。使用原子比為銦：錫：鋅=1：1：1的銦-錫-鋅-氧靶材做為靶材。須注意，在膜形成中，基板加熱溫度設定在200℃。按此方式製造的樣本用做為樣本A。
接下來，以與製造樣本A相同方法所製造的樣本接受650℃的熱處理。關於熱處理，首先在氮環境中實施一小時的熱處理，並在氧環境中不降低溫度再實施另一小時的熱處理。按此方式製造的樣本用做為樣本B。
圖43顯示樣本A與樣本B的XRD光譜。在樣本A中觀察不到從晶體得到尖峰，然而，在樣本B中，當2θ為大約35度，在37度到38度時，可觀察到從晶體得到的尖峰。
如上所述，藉由在沈積包括銦、錫、及鋅做為主成分之氧化物半導體的期間有意地加熱基板，及/或藉由在沈積之後實施熱處理，電晶體的特性可獲增進。
這些基板加熱及熱處理具有防止對氧化物半導體不利之雜質(氫、氫氧根)被包括到膜中的效果，或具有去除膜中氫、氫氧根的效果。亦即，藉由去除在氧化物半導體中做為施體雜質的氫，氧化物半導體可被高度純化，因此可得到正常關閉的電晶體。高純化的氧化物半導體能使電晶體的斷態電流為1aA/μm或更低。在此，斷態電流的單位係用來指示每微米通道寬度的電流。
圖44顯示電晶體之斷態電流與測量時基板溫度(絕對溫度)之倒數間的關係。在此，為簡化，水平軸代表測量時基板溫度之倒數乘以1000的值(1000/T)。
更明確地說，如圖44中所示，當基板溫度為125℃、85℃、及室溫(27℃)時，斷態電流分別是1aA/μm(1×10-18A/μm)或更低、100zA/μm(1×10-19A/μm)或更低、及1zA/μm(1×10-21A/μm)或更低。在125℃、85℃、及室溫時的斷態電流分別為0.1aA/μm(1×10-19A/μm)或更低、10zA/μm(1×10-20A/μm)或更低、及0.1zA/μm(1×10-22A/μm)或更低較佳。
須注意，為了防止在氧化物半導體膜形成期間氫及水氣包括到氧化物半導體膜內，較佳是藉由充分地抑制來自沈積室外部的洩漏及經由沈積室之內壁的除氣以提高濺鍍氣體的純度。例如，為了避免水氣包括到膜中，濺鍍的氣體最好使用露點溫度為-70℃或更低的氣體。此外，較佳是使用高度純化的靶材，以便不會包括諸如氫或水氣等雜質。雖然藉由熱處理可去除包括有銦、錫、鋅做為主要成分之氧化物半導體膜的水氣，但以形成原本就不包括水氣的膜為較佳，這是因為從包括有銦、錫、鋅做為主成分之氧化物半導體中釋出水氣所需的溫度，要高於從包括有銦、鎵、鋅做為主成分的氧化物半導體。
評估基板溫度與使用樣本B所形成之電晶體之電氣特性間之關係，在氧化物半導體膜形成之後實施650℃的熱處理。
用來測量的電晶體具有3μm的通道長度L、10μm的通道寬度W、0μm的Lov、及0μm的dW。須注意，Vd設定為10伏。須注意，基板溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。在此，在電晶體中，閘極電極與電極對其中之一重疊之部分的寬度稱為Lov，以及電極對不與氧化物半導體膜重疊之部分的寬度稱為dW。
圖41顯示V g 與I d (實線)及場效遷移率(虛線)間的相依性。圖42A顯示基板溫度與臨限電壓之間的關係，及圖42B顯示基板溫度與場效遷移率之間的關係。
從圖42A中可發現，隨著基板溫度增加，臨限電壓變得較低。須注意，在從-40℃至150℃的範圍內，臨限電壓從1.09伏降到-0.23伏。
從圖42B中可發現，隨著基板溫度增加，場效遷移率變得較低。須注意，在從-40℃至150℃的範圍內，場效遷移率從36cm2/Vsec降到32cm2/Vsec。因此，可發現，在以上的溫度範圍電氣特性的變化小。
在使用諸如包括有銦、錫、鋅做為主要成分之氧化物半導體做為通道形成區的電晶體中，以保持在1aA/μm或更低之斷態電流，可得到30cm2/Vsec或更高的場效遷移率，以40cm2/Vsec或更高為較佳，60cm2/Vsec或更高尤佳，其可獲得LSI所需的開態電流。例如，在L/W為33奈米/40奈米的FET中，當閘極電壓為2.7伏及汲極電壓為1.0伏時，有12μA或更高開態電流可流動。此外，在電晶體之工作所需的溫度範圍內可充分地確保電氣特性。以此特性，積體電路可實現創新的功能，而不會降低操作速度，即使當包括有氧化物半導體的電晶體設置在使用矽半導體所形成的積體電路中時也是一樣。
以下將描述電晶體中使用銦-錫-鋅-氧膜做為氧化物半導體膜的例子。
圖45A及45B係具有頂部閘極上接觸式結構之共面電晶體的頂視圖及橫斷面視圖。圖45A說明電晶體的頂視圖。圖45B說明圖45A中沿著虛線A-B之A-B橫斷面。
圖45B中說明的電晶體包括基板1200；設置在基板1200上方的基底絕緣層1202；設置在基底絕緣層1202周圍的保護絕緣膜1204；設置在基底絕緣層1202及保護絕緣膜1204上方的氧化物半導體膜1206，且包括有高電阻區1206a與低電阻區1206b；設置在氧化物半導體膜1206上方的閘極絕緣層1208；設置成與氧化物半導體膜1206重疊的閘極電極1210，閘極絕緣層1208則位於其間；設置成與閘極電極1210之側表面接觸的側壁絕緣膜1212；設置成至少與低電阻區1206b接觸的電極對1214；設置用來至少覆蓋氧化物半導體膜1206、閘極電極1210、及電極對1214的層間絕緣膜1216；以及設置用來經由形成在層間絕緣膜1216中之開孔連接電極對1214至少其中之一的接線1218。
雖未說明，但可設置用來覆蓋層間絕緣膜1216與接線1218的保護膜。有此保護膜，經由層間絕緣膜1216之表面傳導所產生之小量的漏洩電流可降低，且因此電晶體的斷態電流可降低。
以下將描述電晶體中使用銦-錫-鋅-氧膜做為氧化物半導體膜的另一例。
圖46A及46B係說明電晶體之結構的頂視圖及橫斷面視圖。圖46A說明電晶體的頂視圖。圖46B說明圖46A中沿著虛線A-B的橫斷面視圖。
圖46B中說明的電晶體包括基板1600；設置在基板1600上方的基底絕緣層1602；設置在基底絕緣層1602上方的氧化物半導體膜1606；與氧化物半導體膜1606接觸的電極對1614；設置在氧化物半導體膜1606與電極對1614上方的閘極絕緣層1608；設置成與氧化物半導體膜1606重疊的閘極電極1610，閘極絕緣層1608則位於其間；設置用來覆蓋閘極絕緣層1608與閘極電極1610的層間絕緣膜1616；設置用來經由形成在層間絕緣膜1616中之開孔連接電極對1614的接線1618；及設置用來覆蓋層間絕緣膜1616與接線1618的保護膜1620。
關於基板1600，可使用玻璃基板。關於基底絕緣層1602，可使用氧化矽膜。關於氧化物半導體膜1606，可使用銦-錫-鋅-氧膜。關於電極對1614，可使用鎢膜。關於閘極絕緣層1608，可使用氧化矽膜。閘極電極1610可具有氮化鉭膜與鎢膜的堆疊結構。層間絕緣膜1616可具有矽氧氮化物膜與聚醯亞胺膜的堆疊結構。每一接線1618可具有鈦膜、鋁膜、及鈦膜按此順序所形成的堆疊結構。關於保護膜1620，可以使用聚醯亞胺膜。
須注意，在具有圖46A所說明之結構的電晶體中，閘極電極1610與電極對1614其中之一重疊之部分的寬度稱為Lov。同樣地，電極對1614不與氧化物半導體膜1606重疊部分的寬度稱為dW。
(實施例11)
在本實施例中，將參考圖29A至29F描述以上任何實施例中所描述的半導體裝置應用到電子裝置中的情況。在本實施例中，應用以上半導體裝置之電子裝置的例子包括電腦、行動電話(亦稱為細胞式電話或行動電話裝置)、可攜式資訊終端(包括有可攜式遊戲機、聲音再生裝置等)、照相機(諸如數位式照相機或數位式攝影機)、電子紙、及電視裝置(亦稱為電視或電視接收器)。
圖29說明的膝上型電腦包括外殼701、外殼702、顯示部703、鍵盤704、及類似物。以上任何實施例中所描述的半導體裝置設置在外殼701與外殼702至少其中之一內。因此，在膝上型電腦中可實現以高速實施資料的寫入與讀取，資料保存時間長，且電力消耗充分地降低。
圖28B說明可攜式資訊終端(PDA)。本體711設置有顯示部713、外部介面715、操作鍵714、及類似物。此外，也提供可用來操作可攜式資訊終端的筆712或類似物。在本體711中設置有以上任何實施例中所描述的半導體裝置。因此，在可攜式資訊終端中可實現以高速實施資料的寫入與讀取，資料保存時間長，且電力消耗充分地降低。
圖29C說明結合電子紙的電子書閱讀器720，其包括外殼721與外殼723等兩個外殼。外殼721與外殼723分別配置顯示部725及顯示部727。外殼721與外殼723以鉸鏈737連接，且可使用鉸鏈737為軸開或合。外殼721設置有電源開關731、操作鍵733、喇叭735、及類似物。外殼721與外殼723至少其中之一內設置有以上任何實施例中所描述的半導體裝置。因此，在電子書閱讀器中可實現以高速實施資料的寫入與讀取，資料保存時間長，且電力消耗充分地降低。
圖29D說明行動電話包括外殼740與外殼741等兩個外殼。此外，外殼740與外殼741可滑動展開，如圖29D所示的狀態，以使一個外殼疊置於另一個上方；因此，行動電話的尺寸可以縮小，使得行動電話適合攜帶。外殼741包括顯示面板742、喇叭743、麥克風744、操作鍵745、指標裝置746、相機鏡頭747、外部連接端子748、及類似物。外殼740包括用於行動電話充電的太陽電池749、外部記憶體插槽750、及類似物。此外，天線結合在外殼741內。外殼740與外殼741至少其中之一內設置有以上任何實施例中所描述的半導體裝置。因此，在行動電話中可實現以高速實施資料的寫入與讀取，資料保存時間長，且電力消耗充分地降低。
圖29E說明的數位相機包括有本體761、顯示部767、接目鏡763、操作開關764、顯示部765、電池766、及類似物。在本體761內設置有以上任何實施例中所描述的半導體裝置。因此，在數位相機中可實現以高速實施資料的寫入與讀取，資料保存時間長，且電力消耗充分地降低。
圖29F說明的電視機包括有外殼771、顯示部773、腳架775、及類似物。電視機770可由外殼771上的開關操作，或由遙控器780操作。在外殼771及遙控器780內安裝有以上任何實施例中所描述的半導體裝置。因此，在電視機中可實現以高速實施資料的寫入與讀取，資料保存時間長，且電力消耗充分地降低。
如前所述，本實施例中所描述的每一電子裝置都包括按照上任何實施例中所描述的半導體裝置。因此，可實現低電力消耗的電子裝置。
本申請案係根據2010年8月6日向日本專利廳提出申請之日本專利申請案2010-178146及2011年5月13日向日本專利廳提出申請之日本專利申請案2011-108643，該等全文內容併輸入本文參考。
202．．．記憶格
201．．．驅動電路
203．．．電位產生電路
212．．．資料緩衝器
211．．．寫入電路
214．．．讀取電路
213．．．驗證電路
221．．．第一信號線
222．．．第二信號線
223．．．第三信號線
160．．．電晶體
162．．．電晶體
164．．．電容器
SL．．．源極線
BL．．．位元線
S1．．．第一信號線
S2．．．第二信號線
WL．．．字線
550．．．記憶格
500．．．電晶體
510．．．電晶體
520．．．電容器
G．．．選擇線
530．．．選擇電晶體
116．．．通道形成區
100．．．基片
116．．．通道形成區
120．．．雜質區
124．．．金屬化合物區
108．．．閘極絕緣層
110．．．閘極電極
126．．．電極
106．．．元件隔離絕緣層
128．．．絕緣層
144．．．氧化物半導體層
142a．．．源極或汲極電極
142b．．．源極或汲極電極
146．．．閘極絕緣層
148a．．．閘極電極
150．．．絕緣層
152．．．絕緣層
154．．．電極
156．．．接線
102．．．保護層
104．．．半導體區
122．．．金屬層
128．．．絕緣層
148b．．．導電層
153．．．開孔
441．．．電晶體
442．．．電晶體
404a．．．氧化物導電層
404b．．．氧化物導電層
230．．．解碼器
LAT1505．．．鎖存電路
1501．．．電晶體
1503．．．電晶體
1504．．．電晶體
1701．．．電阻器
1711．．．電阻器
1721．．．電阻器
1702．．．電壓隨耦器
1712．．．電壓隨耦器
1703．．．電阻器
1705．．．電阻器
1713．．．電阻器
1715．．．電阻器
1704．．．電壓隨耦器
1706．．．電壓隨耦器
1714．．．電壓隨耦器
1716．．．電壓隨耦器
810．．．解碼器
811．．．移位暫存器
801．．．電晶體
802．．．電晶體
803．．．電晶體
804．．．電晶體
805．．．電晶體
806．．．電晶體
1101．．．電晶體
1103．．．電晶體
1104．．．電容器
1102．．．浮動節點
901．．．電晶體
902．．．電晶體
903．．．電晶體
912．．．鎖存電路
911．．．計數器
1001．．．互斥或電路
1002．．．或電路
1003．．．電晶體
1004．．．電晶體
1312．．．解碼器
1301．．．電晶體
1310．．．電晶體
1302．．．電晶體
1303．．．電晶體
1308．．．反相器
1309．．．電晶體
1307．．．電阻選擇電路
1304．．．電晶體
1305．．．電晶體
1311．．．電晶體
437．．．絕緣層
400．．．絕緣層
450a．．．第一結晶氧化物半導體層
450b．．．第二結晶氧化物半導體層
453．．．氧化物半導體層
2101．．．基底絕緣層
2102．．．嵌入的絕緣體
2103a．．．半導體區
2103c．．．半導體區
2103b．．．本徵半導體區
2105．．．閘極
2104．．．閘極絕緣層
2106a．．．側壁絕緣體
2106b．．．側壁絕緣體
2108a．．．源極
2108b．．．汲極
2107．．．絕緣體
1200．．．基板
1202．．．基底絕緣層
1204．．．保護絕緣膜
1206．．．氧化物半導體膜
1206a．．．高電阻區
1206b．．．低電阻區
1208．．．閘極絕緣層
1210．．．閘極電極
1212．．．側壁絕緣膜
1214．．．電極對
1216．．．層間絕緣膜
1218．．．接線
1600．．．基板
1602．．．基底絕緣層
1606．．．氧化物半導體膜
1608．．．閘極絕緣層
1610．．．閘極電極
1614．．．電極對
1616．．．層間絕緣膜
1618．．．接線
1620．．．保護膜
701．．．外殼
702．．．外殼
703．．．顯示部
704．．．鍵盤
711．．．本體
712．．．筆
713．．．顯示部
714．．．操作鍵
715．．．外部介面
720．．．電子書閱讀器
721．．．外殼
723．．．外殼
725．．．顯示部
727．．．顯示部
737．．．鉸鏈
731．．．電源開關
733．．．操作鍵
735．．．喇叭
740．．．外殼
741．．．外殼
742．．．顯示面板
743．．．喇叭
744．．．麥克風
745．．．操作鍵
746．．．指標裝置
747．．．相機鏡頭
748．．．外部連接端子
749．．．太陽電池
750．．．外部記憶體插槽
761．．．本體
767．．．顯示部
763．．．接目鏡
764．．．操作開關
765．．．顯示部
766．．．電池
770．．．電視機
771．．．外殼
773．．．顯示部
775．．．腳架
780．．．遙控器
在附圖中：
圖1係半導體裝置的方塊圖；
圖2A至2D每一圖顯示包括在半導體裝置中之記憶格之臨限電壓的分布；
圖3A至3D每一圖顯示包括在半導體裝置中之記憶格之臨限電壓的分布；
圖4A與4B每一圖顯示包括在半導體裝置中之記憶格之臨限電壓的分布；
圖5A1、5A2、及5B係包括在半導體裝置之記憶格的電路圖；
圖6A至6C係半導體裝置的電路圖；
圖7A與7B係包括在半導體裝置中之記憶格之橫斷面視圖與平面視圖；
圖8A至8D係說明半導體裝置之製程的橫斷面視圖；
圖9A至9D係說明半導體裝置之製程的橫斷面視圖；
圖10A至10D係說明半導體裝置之製程的橫斷面視圖；
圖11A至11B係說明半導體裝置之製程的橫斷面視圖；
圖12係半導體裝置的電路圖；
圖13係包括在半導體裝置中之資料緩衝器的電路圖；
圖14係包括在半導體裝置中之資料緩衝器的時序圖；
圖15係包括在半導體裝置中之電位產生電路的電路圖；
圖16係包括在半導體裝置中之寫入電路的電路圖；
圖17係包括在半導體裝置中之寫入電路的時序圖；
圖18係包括在半導體裝置中之寫入電路的時序圖；
圖19係包括在半導體裝置中之記憶格的電路圖；
圖20係包括在半導體裝置中之記憶格的時序圖；
圖21係包括在半導體裝置中之讀取電路的電路圖；
圖22係包括在半導體裝置中之讀取電路的時序圖；
圖23係包括在半導體裝置中之驗證電路的電路圖；
圖24係包括在半導體裝置中之驗證電路的時序圖；
圖25係包括在半導體裝置中之驗證電路的時序圖；
圖26係字線驅動電路的電路圖；
圖27A與27B每一圖係包括在半導體裝置中之電晶體橫斷面視圖；
圖28A至28C係說明半導體裝置之製程的橫斷面視圖；
圖29A至29F係說明包括有半導體裝置的電子裝置；
圖30A至30E說明氧化物材料的結構；
圖31A至31C說明氧化物材料的結構；
圖32A至32C說明氧化物材料的結構；
圖33顯示經由計算所得到之閘極電壓與遷移率的相依性；
圖34A至34C顯示經由計算所得到閘極電壓與汲極電流及遷移率的相依性；
圖35A至35C顯示經由計算所得到閘極電壓與汲極電流及遷移率的相依性；
圖36A至36C顯示經由計算所得到閘極電壓與汲極電流及遷移率的相依性；
圖37A與37B說明用於計算之電晶體的橫斷面結構；
圖38A至38C顯示電晶體之特性；
圖39A與39B顯示電晶體之特性；
圖40A與40B顯示電晶體之特性；
圖41顯示電晶體之特性；
圖42A與42B顯示電晶體之特性；
圖43顯示氧化物材料的XRD光譜；
圖44顯示電晶體之特性；
圖45A與45B顯示半導體裝置的頂視圖與橫斷面視圖；以及
圖46A與46B顯示半導體裝置的頂視圖與橫斷面視圖。
202．．．記憶格
201．．．驅動電路
203．．．電位產生電路
212．．．資料緩衝器
211．．．寫入電路
214．．．讀取電路
213．．．驗證電路
221．．．第一信號線
222．．．第二信號線
223．．．第三信號線

Claims (17)

  1. 一種半導體裝置，包含：記憶格，包含第一電晶體與第二電晶體，該第一電晶體包括氧化物半導體，及該第二電晶體包括除了該氧化物半導體以外的材料；驅動電路，被組構來驅動該記憶格；以及電位產生電路，被組構來產生供應給該驅動電路的複數個電位，其中，該驅動電路包含：資料緩衝器，被組構來保存要被寫入該記憶格的第一資料；寫入電路，被組構來按照該第一資料以該等電位其中的一電位將第二資料寫入該記憶格；讀取電路，被組構來讀取被寫入該記憶格的該第二資料；以及驗證電路，被組構來驗證該第二資料是否與該第一資料相符，其中，該一電位係用於該第二資料與該第一資料相符之該記憶格的寫入電位，以及其中，該寫入電位被改變到該等電位其中的另一電位，用於該第二資料與該第一資料不相符之該記憶格。
  2. 一種半導體裝置，包含：記憶格，該等記憶格每一包含第一電晶體與第二電晶體，該第一電晶體包括氧化物半導體，及該第二電晶體包 括除了該氧化物半導體以外的材料；驅動電路，被組構來驅動該等記憶格；以及電位產生電路，被組構來產生供應給該驅動電路的複數個電位，其中，該驅動電路包含：資料緩衝器，被組構來保持要被寫入該等記憶格的第一資料；寫入電路，被組構來按照該第一資料以該等電位其中的一電位將第二資料寫入該等記憶格；讀取電路，被組構來讀取被寫入該等記憶格的該第二資料；以及驗證電路，被組構來驗證該第二資料是否與該第一資料相符，其中，該一電位係用於該第二資料與該第一資料相符之部分該等記憶格的寫入電位，以及其中，該寫入電位被改變到該等電位其中的另一電位，用於該第二資料與該第一資料不相符之其它該等記憶格。
  3. 如申請專利範圍第1或2項之半導體裝置，其中，該等電位之位準彼此互不相同。
  4. 如申請專利範圍第1或2項之半導體裝置，其中，該第一電晶體之源極與汲極其中之一被電性連接到該第二電晶體的閘極。
  5. 如申請專利範圍第1或2項之半導體裝置， 其中，該寫入電路被電性連接到該第一電晶體之源極與汲極其中之一，以及其中，該讀取電路被電性連接到該第二電晶體之源極與汲極其中之一。
  6. 如申請專利範圍第1或2項之半導體裝置，其中，該第二電晶體包含設置在包括半導體材料之基板內的通道形成區。
  7. 如申請專利範圍第6項之半導體裝置，其中，該基板為單晶半導體基板或SOI基板。
  8. 如申請專利範圍第1或2項之半導體裝置，其中，該氧化物半導體包含的氧化物半導體材料包括有銦、鎵、與鋅。
  9. 一種用於驅動半導體裝置的方法，該半導體裝置包含記憶格，該記憶格包含第一電晶體與第二電晶體，該第一電晶體包括氧化物半導體，及該第二電晶體包括除了該氧化物半導體以外的材料，該方法的步驟包含：將要被寫入該記憶格的第一資料保存在資料緩衝器內；按照該第一資料以複數個電位其中一電位將第二資料寫入該記憶格；讀取被寫入該記憶格的該第二資料；驗證該第二資料是否與該第一資料相符；以及為該第二資料與該第一資料相符之該記憶格決定該其中一電位做為第一寫入電位，或者，將該第一寫入電位改 變成該等電位的另一電位，用於該第二資料與該第一資料不相符的該記憶格。
  10. 如申請專利範圍第9項之用於驅動半導體裝置的方法，進一步包含：在將該第一寫入電位改變成該另一電位之後，以該另一電位將該第二資料寫入該記憶格；讀取被寫入該記憶格的該第二資料；驗證該第二資料是否與該第一資料相符；以及為該第二資料與該第一資料相符之該記憶格決定該另一電位做為第二寫入電位，或者，將該第二寫入電位改變成為該等電位中之又另一電位，用於該第二資料與該第一資料不相符之該記憶格。
  11. 一種用於驅動半導體裝置的方法，該半導體裝置包含記憶格，該等記憶格每一包含第一電晶體與第二電晶體，該第一電晶體包括氧化物半導體，及該第二電晶體包括除了該氧化物半導體以外的材料，該方法的步驟包含：將要被寫入該等記憶格的第一資料保存在資料緩衝器內；按照該第一資料以複數個電位其中一電位將第二資料寫入該等記憶格；讀取被寫入該等記憶格的該第二資料；驗證該第二資料是否與該第一資料相符；為該第二資料與該第一資料相符之該等記憶格的第一部分決定該其中一電位做為第一寫入電位，以及， 將該第一寫入電位改變成該等電位的另一電位，用於該第二資料與該第一資料不相符之該等記憶格的第二部分。
  12. 如申請專利範圍第11項之用於驅動半導體裝置的方法，進一步包含：在將該第一寫入電位改變成該另一電位之後，以該另一電位將該第二資料寫入該等記憶格的該第二部分；讀取被寫入該等記憶格之該第二部分的該第二資料；驗證該第二資料是否與該第一資料相符；在驗證後，為該第二資料與該第一資料相符之該等記憶格的第二部分決定該另一電位做為第二寫入電位；以及將該第二寫入電位改變成為該等電位中之又另一電位，用於該第二資料與該第一資料不相符之該等記憶格的第三部分。
  13. 如申請專利範圍第9或11項之用於驅動半導體裝置的方法，其中，該等電位之位準彼此互不相同。
  14. 如申請專利範圍第9或11項之用於驅動半導體裝置的方法，其中，該第一電晶體之源極與汲極其中之一被電性連接到該第二電晶體的閘極。
  15. 如申請專利範圍第9或11項之用於驅動半導體裝置的方法，其中，該第二電晶體包含設置在包括半導體材料之基板內的通道形成區。
  16. 如申請專利範圍第15項之用於驅動半導體裝置的方法，其中，該基板為單晶半導體基板或SOI基板。
  17. 如申請專利範圍第9或11項之用於驅動半導體裝置的方法，其中，該氧化物半導體包含的氧化物半導體材料包括有銦、鎵、與鋅。
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