JP2001351386A

JP2001351386A - 半導体記憶装置およびその動作方法

Info

Publication number: JP2001351386A
Application number: JP2000170600A
Authority: JP
Inventors: Takayuki Emori; 孝之江守
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-06-07
Filing date: 2000-06-07
Publication date: 2001-12-21

Abstract

(57)【要約】【課題】いわゆるゲインセルの構成はそのままでビット
コストを大幅に低減する。【解決手段】書き込みトランジスタＱ１と、ゲートが書
き込みトランジスタＱ１のソースまたはドレインとなる
第１不純物領域に接続し当該ゲートが記憶ノードＳＮと
なる読み出しトランジスタＱ２とを有した複数のメモリ
セルＭＣと、書き込みトランジスタＱ１のゲートをワー
ド方向に接続した書き込みワード線ＷＷＬと、両トラン
ジスタＱ１，Ｑ２ソースまたはドレインとなる第２不純
物領域をビット方向で接続したビット線ＢＬと、記憶ノ
ードＳＮと容量結合した読み出しワード線ＲＷＬとを有
する半導体記憶装置の動作方法であって、書き込みワー
ド線ＷＷＬの電圧とビット線ＢＬの電圧とを制御し、複
数のメモリセルＭＣ内の複数の記憶ノードＳＮに、４値
以上の電圧を書き込んで保持させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるゲインセ
ルと称されるメモリセルを有し、当該セル内で保持され
た記憶データを、読み出しトランジスタを介した電荷供
給により振幅低下を招くことなくビット線に読み出す半
導体記憶装置およびその動作方法に関する。

【０００２】

【従来の技術】キャパシタの容量によって信号電圧を保
持し、当該保持されている信号電圧に応じた情報を記憶
するＤＲＡＭにおいては、近年、大容量化が進むにつれ
てメモリセルがますます微細化される。メモリセルの微
細化はキャパシタ容量の低下をもたらし、その結果、読
み出し信号の振幅が小さくなり、読み出しに際して動作
の安定性を確保し、読み出したデータの精度を保証する
ことが困難になりつつある。このため、信号電圧を読み
出しトランジスタのゲートに保持し、読み出しの際に当
該読み出しトランジスタを介した電荷供給により信号電
圧を振幅低下を招くことなくビット線に出力する、いわ
ゆるゲインセルが注目されている。

【０００３】このゲインセル（メモリセルＭＣ）は、図
２および図３に示すように、書き込みトランジスタＱ
１、読み出しトランジスタＱ２、キャパシタ（ＣＡＰま
たはＣ）によって構成されている。書き込みトランジス
タＱ１は、そのゲートが書き込みワード線ＷＷＬに接続
されて、記憶ノードＳＮとビット線ＢＬ間に接続されて
いる。読み出しトランジスタＱ２は、そのゲートが記憶
ノードＳＮに接続され、ソースがビット線ＢＬに接続さ
れている。図２では読み出しトランジスタＱ２のドレイ
ンが読み出しワード線ＲＷＬに接続され、図３では読み
出しトランジスタＱ２のドレインが電源電圧Ｖ_CCの供給
線に接続されている。これら読み出しトランジスタＱ２
は、読み出し時にのみバイアスされればよい。したがっ
て、図２では、読み出しトランジスタＱ２のドレインバ
イアスを付与する電源電圧Ｖ_CCの供給線と読み出しワー
ド線ＲＷＬとを兼用させることで、配線を１本削減して
いる。

【０００４】キャパシタ（ＣＡＰまたはＣ）は、読み出
しワード線ＲＷＬを記憶ノードＳＮに容量結合させるた
めに設けられている。図３では、たとえばＭＩＭ(Metal
-Insulator-Metal) 構造の容量素子ＣＡＰを設けている
が、図２では、読み出しトランジスタＱ２のゲートとド
レイン間の寄生容量Ｃｐを利用してキャパシタＣを構成
できる。したがって、図２のメモリセルは、実際の素子
数を図３より少なくできる。

【０００５】書き込みでは、ビット線ＢＬに書き込みデ
ータの“１”，“０”に対応した２値の電圧の何れかを
設定し、書き込みワード線ＷＷＬを駆動して書き込みト
ランジスタＱ１をオンさせる。これにより、ビット線電
圧が記憶ノードＳＮに伝達される。その後、書き込みト
ランジスタＱ１をオフすると、記憶ノードＳＮが電気的
フローティング状態となるので、記憶ノードＳＮにビッ
ト線電圧が記憶データとして保持される。この記憶状態
で読み出しトランジスタＱ２がオンしないように、その
しきい値電圧が設定されている。たとえば、記憶データ
“１”に対応した電圧を０．７５Ｖ、記憶データ“０”
に対応した電圧を０Ｖとした場合、読み出しトランジス
タＱ２のしきい値電圧ＶthQ2を０．９Ｖ程度として、記
憶データ“１”の電圧０．７５Ｖによっても読み出しト
ランジスタＱ２がオンしないようにする。

【０００６】読み出しでは、ビット線を０Ｖでフローテ
ィング状態とし、読み出しワード線ＲＷＬの電圧をハイ
レベルに立ち上げる。これにより、キャパシタＣＡＰま
たはＣを介した容量結合によって、記憶ノードＳＮの電
圧が上昇する。この記憶ノードＳＮの昇圧において、記
憶データ“１”の昇圧後の電圧が読み出しトランジスタ
Ｑ２のしきい値電圧ＶthQ2より高く、記憶データ“０”
の昇圧後の電圧がしきい値電圧ＶthQ2より低くなるよう
に、キャパシタ容量値が予め決められている。したがっ
て、記憶データが“１”の場合に読み出しトランジスタ
Ｑ２がオンし、ビット線ＢＬが、記憶データ“１”の昇
圧後の電圧からしきい値電圧ＶthQ2を引いた電圧ＶBLh
まで上昇する。一方、記憶データが“０”の場合、読み
出しトランジスタＱ２がオンしないので、ビット線電圧
が０Ｖを維持する。このビット線電圧差をさらにセンス
アンプで増幅することにより、２値の記憶データが検出
され読み出される。

【０００７】ところで、１トランジスタ−１キャパシタ
型のＤＲＡＭでは、キャパシタの蓄積電荷の放電で読み
出し時にビット線が電圧変化するため、ビット線の負荷
容量が大きいと僅かなビット線電圧変化しか得られな
い。これに対し、上記したゲインセルでは、読み出し時
にビット線ＢＬに電圧変化をもたらす電荷が電源電圧Ｖ
_CCの供給線または読み出しワード線ＲＷＬから供給され
る。このため、ビット線ＢＬの負荷容量が大きい場合で
も、ビット線ＢＬは比較的に大きな上記電圧ＶBLh に急
速に変化する。したがって、ゲインセルは、ＤＲＡＭセ
ルと比較すると、読み出し動作が安定で、ノイズに強
く、誤動作しにくいという利点がある。

【０００８】また、ゲインセルにおけるキャパシタＣＡ
Ｐ，Ｃは、記憶ノードＳＮの昇圧用として用いられるの
で、その容量値がＤＲＡＭセルのキャパシタより小さく
て済む。したがって、ゲインセルは、ＤＲＡＭセルのキ
ャパシタのように、その容量値を増大させるため複雑な
形状で下部電極を形成したり誘電率が高いキャパシタ誘
電体膜を導入する必要がなく、その分、製造コストを低
く抑え、またロジックプロセスとの整合性が高いという
利点がある。

【０００９】

【発明が解決しようとする課題】ところが、従来のゲイ
ンセルでは、書き込み用と読み出し用にトランジスタが
２つ必要なためセル面積が大きく、これが半導体メモリ
を大容量化してビットコストを下げようとするときの障
害となっていた。

【００１０】２トランジスタ構造とすることはゲインセ
ルの安定動作に必要であるため、セル面積の縮小を目的
として、その一方をＴＦＴ型とし、他方のバルク型トラ
ンジスタの上層に積層させる試みもある。ところが、Ｔ
ＦＴ型とバルク型のトランジスタは別々の工程で形成さ
れるため、これでは、簡素な製造プロセスでゲインセル
を形成して製造コストを抑え、またロジックプロセスと
の整合性をとるというゲインセル採用の意義そのものを
損ねてしまう。

【００１１】本発明の目的は、いわゆるゲインセルと称
される２トランジスタを含むメモリセルを有し、そのメ
モリセル構成はそのままでビットコストを大幅に低減で
きる半導体記憶装置およびその動作方法を提供すること
にある。

【００１２】

【課題を解決するための手段】本発明の第１の観点に係
る半導体記憶装置の動作方法は、書き込みトランジスタ
と、ゲートが上記書き込みトランジスタのソースまたは
ドレインとなる第１不純物領域に接続し当該ゲートが記
憶ノードとなる読み出しトランジスタとを有した複数の
メモリセルと、上記書き込みトランジスタのゲートをワ
ード線方向に接続した書き込みワード線と、上記書き込
みトランジスタおよび上記読み出しトランジスタのソー
スまたはドレインとなる第２不純物領域をビット線方向
で接続したビット線と、上記記憶ノードと容量結合した
読み出しワード線とを有する半導体記憶装置の動作方法
であって、上記書き込みワード線の電圧と上記ビット線
の電圧とを制御し、上記複数のメモリセル内の複数の記
憶ノードに、４値以上の電圧を書き込んで保持させる。

【００１３】本発明では、書き込み時に、上記ビット線
に上記４値以上の電圧の何れかを設定し、上記書き込み
ワード線に一定の書き込みワード線電圧を印加して上記
書き込みトランジスタをオンさせ、当該導通状態の書き
込みトランジスタを通して上記ビット線の設定電圧を上
記記憶ノードに伝達する。あるいは、書き込み時に、上
記ビット線に一定電圧を設定し、上記記憶ノードに書き
込むべき電圧に対応した書き込みワード線電圧を上記書
き込みワード線に印加し、上記書き込みトランジスタを
オンさせて、上記書き込みワード線電圧から当該書き込
みトランジスタのしきい値電圧を引いた電圧を上記記憶
ノードに設定する。

【００１４】前者の書き込み方法における上記ビット線
に設定した電圧の最大値は、上記書き込みワード線電圧
から上記書き込みトランジスタのしきい値電圧を引いた
電圧値、上記読み出しトランジスタのしきい値電圧の双
方より小さい。後者の書き込み方法における上記記憶ノ
ードに書き込む電圧の最大値は、上記ビット線に設定し
た一定電圧、上記読み出しトランジスタのしきい値電圧
の双方より小さい。また、後者の書き込み方法では、上
記ビット線の電圧を、動作対象のメモリセルが接続され
ているビット線に一定の書き込みビット線電圧を印加し
他のビット線に接地電圧を印加するようにし、かつ、上
記書き込みワード線電圧を電圧値が段階的に低くなるよ
うに切り換えながら複数回の書き込みを行い、同一のワ
ード線に接続された複数のメモリセルに４値以上の電圧
を書き込んでもよい。

【００１５】本発明では、読み出し時に、上記ビット線
を接地電圧でフローティング状態とし、上記読み出しワ
ード線に読み出しワード線電圧を印加して上記記憶ノー
ド電圧を昇圧し、上記読み出しトランジスタをオンまた
はオフさせ、上記記憶ノードの昇圧後の電圧に応じた電
圧を上記ビット線に現出させ、読み出す。この場合、上
記読み出しワード線電圧は、上記記憶ノードに保持され
ている４値以上の電圧全てに対応した４値以上の電圧を
上記ビット線に現出できる一定電圧である。たとえば、
上記読み出しワード線電圧は、上記記憶ノードの電圧が
上記４値以上の電圧の最小値から昇圧したときに上記読
み出しトランジスタがオフ状態を維持し、他の電圧値か
ら昇圧したときにオンする範囲内の一定電圧である。

【００１６】あるいは、読み出しワード線電圧をステッ
プ状に漸増させて複数回印加し、当該電圧の印加ごと
に、上記記憶ノード電圧に対応した電圧を１値ずつ上記
ビット線に現出させて読み出す。

【００１７】本発明の動作方法が好適な第１のメモリセ
ルでは、上記読み出しワード線は、上記メモリセルごと
に設けた容量素子を介して上記記憶ノードに結合し、上
記読み出しトランジスタの第１不純物領域が電源電圧供
給線に接続されている。あるいは、上記読み出しトラン
ジスタの第１不純物領域が上記読み出しワード線に接続
し、当該読み出しワード線が、上記読み出しトランジス
タ内の寄生容量（および容量素子）を介して上記記憶ノ
ードに結合している。上記ビット線は、書き込み用と読
み出し用で共通としてもよく、別々に設けてもよい。後
者の場合、ビット線が、上記書き込みトランジスタの第
２不純物領域をビット線方向で接続する書き込みビット
線と、上記読み出しトランジスタの第２不純物領域をビ
ット線方向で接続する読み出しビット線とからなる。

【００１８】この本発明に第１の観点に係る半導体記憶
装置の動作方法では、上述した何れかの方法で１メモリ
セルに２ビット以上のデータが書き込まれ、また、上述
した何れかの方法で書き込んだ２ビット以上のデータが
読み出される。とくに読み出しにおいて、記憶データ
が、複数メモリセル間での電圧値分布の急峻性を保った
まま、読み出しトランジスタのゲート電圧からソース電
圧に変換されてビット線に現出する。これは、ビット線
電圧変化の電荷供給が読み出しワード線または電源電圧
供給線から行われるために、読み出し時のビット線電圧
が、ビット線負荷容量による信号電圧の低下、およびビ
ット線負荷容量のバラツキの影響を殆ど受けないからで
ある。したがって、本発明では、読み出し時のビット線
電圧の最大電圧値と最小電圧値との差が大きく、このた
め各電圧ステップ幅を比較的大きくしたり、セル当たり
の記憶ビット数を増やすことが容易である。

【００１９】本発明の第２の観点に係る半導体記憶装置
は、書き込みトランジスタと、ゲートが上記書き込みト
ランジスタのソースまたはドレインとなる第１不純物領
域に接続し当該ゲートが記憶ノードとなる読み出しトラ
ンジスタとを有した複数のメモリセルと、上記書き込み
トランジスタのゲートをワード線方向に接続した書き込
みワード線と、上記書き込みトランジスタおよび上記読
み出しトランジスタのソースまたはドレインとなる第２
不純物領域をビット線方向で接続したビット線と、上記
記憶ノードと容量結合した読み出しワード線とを有する
半導体記憶装置であって、上記ビット線の電圧と上記書
き込みワード線の電圧とを制御し、上記複数のメモリセ
ル内の複数の記憶ノードに４値以上の電圧を書き込む制
御回路をさらに有する。

【００２０】

【発明の実施の形態】第１実施形態図１は、本発明の第１，第２実施形態に係る半導体記憶
装置のメモリセルアレイと、その周辺回路の主要部を示
すブロック図である。

【００２１】図１に示すように、メモリセルアレイは、
行列状に配置されているｍ×ｎ（ｍ，ｎ：任意の自然
数）個のメモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２
１，…，ＭＣｍｎによって構成されている。メモリセル
アレイにおいて、同一行の各メモリセル群が同じ書き込
みワード線ＷＷＬｊ（ｊ＝１，２，…，ｎ）および読み
出しワード線ＲＷＬｊに接続され、同一列の各メモリセ
ル群が同じビット線ＢＬｉ（ｉ＝１，２，…，ｍ）に接
続されている。ビット線ＢＬｉそれぞれに、参照セルＲ
Ｃｉ、センスアンプＳＡｉ、およびビット線電圧初期化
のための回路、たとえばディスチャージ回路ＤＣＨｉが
それぞれ接続されている。

【００２２】参照セルＲＣ１，ＲＣ２，…，ＲＣｍは、
ワード線方向の参照書き込みワード線ＲＷＷＬおよび参
照読み出しワード線ＲＲＷＬに共通に接続されている。
また、参照セルＲＣ１，ＲＣ２，…，ＲＣｍそれぞれ
が、ビット線方向のビット補線／ＢＬ１，／ＢＬ２，
…，／ＢＬｍに接続されている。ビット補線／ＢＬ１，
／ＢＬ２，…，／ＢＬｍは、それぞれビット線ＢＬ１，
ＢＬ２，…，ＢＬｍと対になっている。

【００２３】センスアンプＳＡｉは、ビット線ＢＬｉ
と、それに対応するビット補線／ＢＬｉとからなるビッ
ト線対に接続されている。センスアンプＳＡｉは、ワー
ド線方向のセンスアンプ駆動線ＳＰＬ，ＳＮＬにより活
性化される。ディスチャージ回路ＤＣＨｉは、制御線Ｅ
Ｑにより制御される。

【００２４】ビット線駆動回路ＢＬＤが、全てのビット
線対に接続されている。このビット線駆動回路ＢＬＤ
は、読み出し時に、カラム選択信号に応じて選択された
ビット線を、後段の入出力回路等から切り離してフロー
ティング状態とするスイッチを含む。また、ビット線駆
動回路ＢＬＤは、本実施形態（第１実施形態）におい
て、書き込み時に記憶データのビット数に応じた４値以
上の電圧の何れかを選択されたビット線に印加し、ま
た、必要に応じて他の電圧に切り換える構成を含む。な
お、ビット線駆動回路ＢＬＤは、後述する第２実施形態
においては、書き込み時に一定電圧をビット線に印加す
る。

【００２５】ワード線駆動回路ＷＬＤが、書き込みワー
ド線ＷＷＬ１，…、読み出しワード線ＲＷＬ１，…、参
照書き込みワード線ＲＷＷＬおよび参照読み出しワード
線ＲＲＷＬに接続されている。書き込み，読み出しまた
はリフレッシュのとき、ワード線駆動回路ＷＬＤによっ
てワード線が選択され、選択された書き込みワード線に
書き込みワード線電圧が印加され、あるいは、選択され
た読み出しワード線に読み出しワード線電圧が印加され
る。なお、本実施形態（第１実施形態）においてワード
線駆動回路ＷＬＤが印加する書き込みワード線電圧は一
定電圧であるが、後述する第２実施形態では、書き込み
時に記憶データのビット数に応じた４値以上の電圧の何
れかを選択された書き込みワード線ＷＷＬに印加し、ま
た、必要に応じて他の電圧に切り換える。

【００２６】図２および図３に、メモリセルの回路例を
示す。なお、参照セルは、その基本的構成がメモリセル
と同じである。図２に示すモリセルＭＣは、書き込みト
ランジスタＱ１、読み出しトランジスタＱ２およびキャ
パシタＣから構成される。

【００２７】書き込みトランジスタＱ１は、ゲートが書
き込みワード線ＷＷＬに接続され、ソース，ドレインの
一方がビット線ＢＬに接続されている。読み出しトラン
ジスタＱ２は、ゲートが書き込みトランジスタＱ１のソ
ース，ドレインの他方に接続され、ソースがビット線Ｂ
Ｌに接続され、ドレインが読み出しワード線ＲＷＬに接
続されている。キャパシタＣは、たとえばＭＯＳ構造を
有する容量素子、または、読み出しトランジスタＱ２の
ゲートとドレイン間の寄生容量Ｃｐからなる。キャパシ
タを容量素子から構成した場合、図４に示す等価回路上
では、容量素子（外部容量素子Ｃex1 ）にトランジスタ
の寄生容量Ｃｐが並列接続され、この２つの容量によっ
てキャパシタＣが構成される。この外部容量素子Ｃex1
の一方電極が読み出しトランジスタＱ２と書き込みトラ
ンジスタＱ１の接続中点に接続され、他方電極が読み出
しワード線ＲＷＬに接続されている。このようにして読
み出しワード線ＲＷＬに容量結合した読み出しトランジ
スタＱ２のゲートが、当該メモリセルＭＣの記憶ノード
ＳＮとなる。

【００２８】以下、この記憶ノードＳＮに２ビット、す
なわち４値の電圧を書き込む場合を例とした、書き込み
および読み出しの動作を説明する。なお、以下の説明で
は、図２のメモリセル構成を前提とする。図５および図
６は、メモリセルの共通接続線および記憶ノードにおけ
る電圧変化を示すタイミングチャートである。図５に書
き込み時、図６に読み出し時を示す。

【００２９】書き込み動作は、同一行に配置された複数
のメモリセルに一括して行われる。まず、全てのビット
線ＢＬが前記したディスチャージ回路ＤＣＨにより放電
された後、前記したビット線駆動回路ＢＬＤによって、
書き込むべき記憶データの論理に応じて各ビット線に４
値の何れかのレベルの電圧が設定される。このビット線
設定電圧は、たとえば図５（Ｃ）に示すように、記憶デ
ータ“００”のとき０Ｖ、記憶データが“０１”のとき
０．２５Ｖ、記憶データが“１０”のとき０．５Ｖ、記
憶データが“１１”のとき０．７５Ｖとする。また、書
き込みトランジスタＱ１および読み出しトランジスタＱ
２のしきい値電圧は、４値の電圧の最大値０．７５Ｖよ
り高く、たとえば０．９Ｖとする。

【００３０】読み出しワード線ＲＷＬの電圧は、図５
（Ｂ）に示すように、書き込み動作中０Ｖで維持されて
いる。これに対し、図５（Ａ）に示すように、書き込み
ワード線ＷＷＬは、上記ビット線電圧が設定後に安定し
た段階でローレベル（たとえば、０Ｖ）からハイレベル
（たとえば、２Ｖ）に立ち上げられる。この書き込みワ
ード線ＷＷＬの駆動電圧２Ｖは、その電圧から書き込み
トランジスタＱ１のしきい値電圧０．９Ｖを引いた電圧
値１．１Ｖが、上記４値の電圧の最大値０．７５Ｖより
高くなるように決められる。これにより、ワード線方向
の殆どの書き込みトランジスタＱ１がオンし、図５
（Ｄ）に示すように、ビット線設定電圧がそのまま記憶
ノードＳＮに伝達される。

【００３１】その後、図５（Ａ）に示すように、書き込
みワード線ＷＷＬが２Ｖから０Ｖに戻され、記憶ノード
ＳＮが電気的フローティング状態になって、書き込み動
作が終了する。このとき、読み出しトランジスタＱ２の
しきい値電圧は０．９Ｖと、記憶データの最大値０．７
５Ｖより高いので、読み出しトランジスタＱ２がオンす
ることなく、以後、記憶データの保持状態が維持され
る。

【００３２】読み出し動作も、同一行に配置された複数
のメモリセルに一括して行われる。図６（Ａ）に示すよ
うに、読み出し期間をとおして書き込みワード線ＷＷＬ
がローレベルに保持され、書き込みトランジスタＱ１は
オフ状態を維持する。まず、制御線ＥＱの制御を受けて
ディスチャージ回路ＤＣＨが全てのビット線ＢＬをディ
スチャージし、接地電位０Ｖにする。その後、前記した
ビット線駆動回路ＢＬＤが全てのビット線ＢＬをフロー
ティング状態にする。

【００３３】図６（Ｂ）に示すように、読み出しワード
線ＲＷＬにハイレベルの読み出しワード線電圧、たとえ
ば１．５Ｖが印加される。この読み出しワード線電圧が
印加されたとき、読み出しトランジスタＱ２のゲートと
ドレイン間の結合容量Ｃｐによって、そのゲート電圧Ｖ
ｇ（記憶ノード電圧）が持ち上げられる。このときのゲ
ート電圧Ｖｇの昇圧量は、結合容量Ｃｐの大きさに依存
する。読み出しワード線ＲＷＬの印加電圧が、結合容量
Ｃｐと、他のトランジスタ寄生容量等とに配分される。
このとき、その全体の容量に占める結合容量Ｃｐの容量
比（結合容量係数）が高いほど、ゲート電圧Ｖｇの昇圧
量も大きくなる。この結合容量係数を高めたい場合、図
４のように外部容量素子Ｃex1 を付加するとよい。ま
た、読み出しワード線ＲＷＬの印加電圧を読み出しトラ
ンジスタＱ２のドレイン電圧とは別にし、かつ結合容量
係数を任意に設定したい場合、図３のメモリセル構成が
採用できる。いま、結合容量係数を０．６７と仮定する
と、１Ｖ（＝１．５Ｖ×０．６７）が記憶ノードＳＮの
電圧に加算される。したがって、記憶ノードＳＮの電圧
は、図６（Ｄ）に示すように、記憶データが高い方から
順に１．７５Ｖ，１．５Ｖ，１．２５Ｖ，１．０Ｖとな
る。

【００３４】その一方、読み出しトランジスタＱ２のソ
ースとドレイン間に１．５Ｖが印加され、また、ソース
とゲート間電圧が０．９Ｖ以上（しきい値電圧以上）と
なることから、当該同一行に接続されたメモリセルの全
ての読み出しトランジスタＱ２がオンする。これによ
り、読み出しワード線ＲＷＬから電荷が供給されて各ビ
ット線ＢＬ電圧が上昇する。ある程度ビット線電圧が上
昇したときに、各読み出しトランジスタＱ２のソースと
ゲート間電圧が減少したためカットオフ状態に移行す
る。そのカットオフ状態に移行するソース電圧（ビット
線電圧）は、ゲート電圧Ｖｇ（記憶ノードＳＮの昇圧後
の電圧）に依存する。すなわち、記憶ノードＳＮの昇圧
後の電圧から読み出しトランジスタＱ２のしきい値電圧
を引いた電圧にビット線電圧が上昇したときに、各読み
出しトランジスタＱ２がカットオフする。したがって、
図６（Ｃ）に示すように、記憶データ“１１”のときの
ビット線電圧は０．８５（＝１．７５−０．９）Ｖとな
る。同様に、記憶データ“１０”のときのビット線電圧
は０．６（＝１．５−０．９）Ｖ、記憶データ“０１”
のときのビット線電圧は０．３５（＝１．２５−０．
９）Ｖ、記憶データ“００”のときのビット線電圧は
０．１（＝１．０−０．９）Ｖとなる。

【００３５】このように、本実施形態では、一度の読み
出しで、記憶データに応じたビット線電圧が得られる。
以後、このビット線電圧が安定したらセンスアンプＳＡ
を活性化して読み出しを行う。このとき、ビット線電圧
の変化ステップが記憶データと同じ０．２５Ｖ確保され
ているので、通常のセンスアンプでビット線電圧差を増
幅可能である。

【００３６】第２実施形態第２実施形態は、半導体メモリ装置の他の動作方法に関
する。第２実施形態において、図１〜図４はそのまま適
用可能である。ただし、本実施形態に係る半導体メモリ
装置では、図１に図示を省略した入出力回路に、記憶デ
ータのビット数に応じた数の一時記憶手段、たとえば２
ビット記憶の場合に少なくとも３つのカラムレジスタ
と、そのうち“１”が一時記憶されているカラムレジス
タを判別して判別結果を２ビットの記憶データとして出
力する出力回路とを含む。

【００３７】図７および図８は、第２実施形態に係る半
導体メモリ装置の動作方法に関し、メモリセルの共通接
続線および記憶ノードにおける電圧変化を示すタイミン
グチャートである。図７に書き込み時、図８に読み出し
時を示す。また、図９に、書き込み時と各読み出し段階
における記憶ノード電圧の推移を示す。第２実施形態で
は、図７に示すように、３回の書き込み動作を経て同一
行に配置された複数のメモリセルに対する書き込みが達
成される。また、同一行に書き込まれた記憶データは、
図８に示すように、３回の読み出し動作を経て読み出さ
れる。なお、以後の説明では、書き込みトランジスタＱ
１および読み出しトランジスタＱ２のしきい値電圧は共
に０．８７５Ｖとする。

【００３８】書き込みでは、まず、全てのビット線ＢＬ
が前記したディスチャージ回路ＤＣＨにより放電され
る。その後、前記したビット線駆動回路ＢＬＤによっ
て、図７（Ｂ）に示すように、記憶データ“１１”を書
き込むべきメモリセルが接続されたビット線ＢＬを０Ｖ
から所定電圧、たとえば１．５Ｖに立ち上げる。ビット
線電圧が安定したら、図７（Ａ）に示すように、書き込
みワード線ＷＷＬを０Ｖから第１段階の電圧、たとえば
１．６２５Ｖに立ち上げる。これにより、記憶データ
“１１”を書き込むべきメモリセルの書き込みトランジ
スタＱ１がオンし、図７（Ｃ）に示すように、第１段階
の書き込みワード線電圧１．６２５Ｖから書き込みトラ
ンジスタＱ１のしきい値電圧０．８７５Ｖを引いた０．
７５Ｖの電圧（第１記憶ノード電圧）が記憶ノードＳＮ
に現出する。その後、書き込みワード線ＷＷＬを１．６
２５Ｖから０Ｖに戻すと、第１段階の書き込みが終了す
る。なお、読み出しトランジスタＱ２のしきい値電圧
０．８７５Ｖは、第１記憶ノード電圧０．７５Ｖより高
いので、読み出しトランジスタＱ２がオンすることはな
い。

【００３９】第２段階の書き込みでは、記憶データ“１
０”を書き込むべきメモリセルが接続されたビット線Ｂ
Ｌを０Ｖから１．５Ｖに立ち上げる。ビット線電圧が安
定したら、書き込みワード線ＷＷＬを第１段階の電圧
１．６２５Ｖより低い第２段階の電圧、たとえば１．３
７５Ｖに０Ｖから立ち上げる。これにより、記憶データ
“１０”を書き込むべきメモリセルの書き込みトランジ
スタＱ１がオンし、第２段階の書き込みワード線電圧
１．３７５Ｖから書き込みトランジスタＱ１のしきい値
電圧０．８７５Ｖを引いた０．５Ｖの電圧（第２記憶ノ
ード電圧）が記憶ノードＳＮに現出する。なお、このと
き、“１１”書き込みセルの書き込みトランジスタＱ１
のゲートとソースには０．６２５（１．３７５−０．７
５）Ｖの電圧しかかからないので、当該“１１”書き込
みセルの書き込みトランジスタＱ１はオンしない。その
後、書き込みワード線ＷＷＬを１．３７５Ｖから０Ｖに
戻すと、第２段階の書き込みが終了する。読み出しトラ
ンジスタＱ２のしきい値電圧０．８７５Ｖは、この第２
記憶ノード電圧０．５Ｖより高いので、当該“１０”書
き込みセルの読み出しトランジスタＱ２がオンすること
はない。

【００４０】第３段階の書き込みでは、記憶データ“０
１”を書き込むべきメモリセルが接続されたビット線Ｂ
Ｌを０Ｖから１．５Ｖに立ち上げる。ビット線電圧が安
定したら、書き込みワード線ＷＷＬを第２段階の電圧
１．３７５Ｖより更に低い第３段階の電圧、たとえば
１．１２５Ｖに０Ｖから立ち上げる。これにより、記憶
データ“０１”を書き込むべきメモリセルの書き込みト
ランジスタＱ１がオンし、第３段階の書き込みワード線
電圧１．１２５Ｖから書き込みトランジスタＱ１のしき
い値電圧０．８７５Ｖを引いた０．２５Ｖの電圧（第３
記憶ノード電圧）が記憶ノードＳＮに現出する。なお、
このとき、“１１”書き込みセルの書き込みトランジス
タＱ１のゲートとソースには０．３７５（＝１．１２５
−０．７５）Ｖの電圧しかかからず、また、“１０”書
き込みセルの書き込みトランジスタＱ１のゲートとソー
スには０．６２５（＝１．１２５−０．５）Ｖの電圧し
かかからないので、これらの既書き込みセルの書き込み
トランジスタＱ１はオンしない。その後、書き込みワー
ド線ＷＷＬを１．１２５Ｖから０Ｖに戻すと、第３段階
の書き込みが終了する。読み出しトランジスタＱ２のし
きい値電圧０．８７５Ｖは、この第３記憶ノード電圧
０．２５Ｖより高いので、当該“０１”書き込みセルの
読み出しトランジスタＱ２がオンすることはない。

【００４１】以上の第１〜第３段階の書き込みで選択さ
れなかったメモリセルの記憶ノード電圧は初期値の０Ｖ
を維持しており、この０Ｖが第４記憶ノード電圧とな
る。図９の左端の第１区分（書き込み）に示すように、
第１〜第４記憶ノード電圧０．７５Ｖ，０．５Ｖ，０．
２５Ｖ，０Ｖは、読み出しトランジスタＱ２のしきい値
電圧０．８７５Ｖより低い電圧範囲内において分布し、
読み出しトランジスタＱ２をオンさせることなく各メモ
リセル内に保持される。

【００４２】次に、読み出し動作を説明する。読み出し
では、まず、制御線ＥＱの制御を受けてディスチャージ
回路ＤＣＨが全てのビット線ＢＬをディスチャージし、
接地電位０Ｖにする。その後、前記したビット線駆動回
路ＢＬＤが全てのビット線ＢＬをフローティング状態に
する。また、ビット線駆動回路ＢＬＤは、ビット補線／
ＢＬに、たとえば０．０６２５Ｖを設定する。

【００４３】図８（Ａ）に示すように、ワード線駆動回
路ＷＬＤが読み出しワード線ＲＷＬに第１段階の電圧、
たとえば０．３７５Ｖを印加する。この読み出しワード
線電圧が印加されたとき、前記した容量結合係数を０．
６７とすると、記憶ノードＳＮでは、第１〜第４記憶ノ
ード電圧に０．２５（＝０．３７５×０．６７）Ｖが加
算される。すなわち、第１記憶ノード電圧が０．７５Ｖ
から１．０Ｖに、第２記憶ノード電圧が０．５Ｖから
０．７５Ｖに、第３記憶ノード電圧が０．２５Ｖから
０．５Ｖに、そして第４記憶ノード電圧が０Ｖから０．
２５Ｖに上昇する。その結果、図９の第２区分（読み出
し第１段階）に示すように、“１１”書き込みセルの第
１記憶ノード電圧のみが読み出しトランジスタＱ２のし
きい値電圧０．８７５Ｖを上回り、“１１”書き込みセ
ルの読み出しトランジスタＱ２のみがオンする。読み出
しトランジスタＱ２のゲート電圧がしきい値電圧より高
い場合、そのゲート電圧からしきい値電圧を引いた電圧
がソースに現出する。したがって、“１１”書き込みセ
ルのビット線ＢＬに、０．１２５（＝１．０−０．８７
５）Ｖが現出する。その後、全てのセンスアンプＳＡを
活性化する。センスアンプＳＡは参照ビット線電圧０．
０６２５Ｖを基準として、それより電圧が高い“１１”
書き込みセルのビット線のみを電源電圧Ｖ_CC（１．５
Ｖ）まで増幅する。この増幅後の電圧を、ビット線端の
第１カラムレジスタの所定アドレスに一時記憶する。

【００４４】続く第２段階では、図８（Ａ）に示すよう
に、ワード線駆動回路ＷＬＤが読み出しワード線ＲＷＬ
に第１段階より高い第２段階の電圧、たとえば０．７５
Ｖを印加する。これにより記憶ノードＳＮでは、第１〜
第４記憶ノード電圧に０．５（＝０．７５×０．６７）
Ｖが加算される。すなわち、第１記憶ノード電圧が０．
７５Ｖから１．２５Ｖに、第２記憶ノード電圧が０．５
Ｖから１．０Ｖに、第３記憶ノード電圧が０．２５Ｖか
ら０．７５Ｖに、そして第４記憶ノード電圧が０Ｖから
０．５Ｖに上昇する。その結果、図９の第３区分（読み
出し第２段階）に示すように、“１１”書き込みセルの
第１記憶ノード電圧および“１０”書き込みセルの第２
記憶ノード電圧が、読み出しトランジスタＱ２のしきい
値電圧０．８７５Ｖを上回る。これにより、“１０”書
き込みセルの各読み出しトランジスタＱ２がオンする。
ところが、“１１”書き込みセルのビット線は既に電源
電圧Ｖ_CCまで増幅されているので、読み出しトランジス
タＱ２のソースとドレインに十分電圧がかからずオンし
ない。したがって、“１０”書き込みセルのビット線Ｂ
Ｌに、０．１２５（＝１．０−０．８７５）Ｖが現出す
る。その後、全てのセンスアンプＳＡを活性化する。セ
ンスアンプＳＡは参照ビット線電圧０．０６２５Ｖを基
準として、それより電圧が高い“１０”書き込みセルの
ビット線のみを電源電圧Ｖ_CC（１．５Ｖ）まで増幅す
る。この増幅後の電圧を、ビット線端の第２カラムレジ
スタの所定アドレスに一時記憶する。

【００４５】続く第３段階では、図８（Ａ）に示すよう
に、ワード線駆動回路ＷＬＤが読み出しワード線ＲＷＬ
に第２段階より更に高い第３段階の電圧、たとえば１．
１２５Ｖを印加する。これにより記憶ノードＳＮでは、
第１〜第４記憶ノード電圧に０．７５（＝１．１２５×
０．６７）Ｖが加算される。すなわち、第１記憶ノード
電圧が０．７５Ｖから１．５Ｖに、第２記憶ノード電圧
が０．５Ｖから１．２５Ｖに、第３記憶ノード電圧が
０．２５Ｖから１．０Ｖに、そして第４記憶ノード電圧
が０Ｖから０．７５Ｖに上昇する。その結果、図９の第
４区分（読み出し第３段階）に示すように、“００”書
き込みセルの第４記憶ノード電圧以外の３つの記憶ノー
ド電圧が読み出しトランジスタＱ２のしきい値電圧０．
８７５Ｖを上回る。これにより、“０１”書き込みセル
の各読み出しトランジスタＱ２がオンする。ところが、
“１１”書き込みセルのビット線および“１０”書き込
みセルのビット線は既に電源電圧Ｖ_CCまで増幅されてい
るので、読み出しトランジスタＱ２のソースとドレイン
に十分電圧がかからずオンしない。したがって、“０
１”書き込みセルのビット線ＢＬに、０．１２５（＝
１．０−０．８７５）Ｖが現出する。その後、全てのセ
ンスアンプＳＡを活性化する。センスアンプＳＡは参照
ビット線電圧０．０６２５Ｖを基準として、それより電
圧が高い“０１”書き込みセルのビット線のみを電源電
圧Ｖ_CC（１．５Ｖ）まで増幅する。この増幅後の電圧
を、ビット線端の第３カラムレジスタの所定アドレスに
一時記憶する。

【００４６】以上の動作後に、入出力回路内の出力回路
が、第１〜第３カラムレジスタ内でワード線方向のメモ
リセル番地に対応した所定アドレスごとに、“１”（電
源電圧Ｖ_CC）の記憶箇所を調べる。たとえば、あるアド
レスにおいて、第１カラムレジスタにのみ“１”が記憶
されているときは記憶データが“１１”と判定され、第
２カラムレジスタにのみ“１”が記憶されているときは
記憶データが“１０”と判定され、第３カラムレジスタ
にのみ“１”が記憶されているときは記憶データが“０
１”と判定され、そして全てのカラムレジスタが“０”
記憶の場合は記憶データ“００”と判定する。このよう
な判定を全てのアドレスで行い、判定結果を２ビットの
記憶情報の１ページ分として、データバス等に出力する
ことで、ページ読み出し動作が終了する。

【００４７】リフレッシュ動作は、オフ状態の書き込み
トランジスタＱ１のリーク電流等により減衰した記憶デ
ータを元に復元する動作である。図１０に、リフレッシ
ュ動作の電圧印加タイミングを示す。リフレッシュ動作
は、基本的に、読み出し動作と書き込み動作とを、この
順で各段階ごとに繰り返したものである。第１段階で
は、まず“１１”書き込みセルの読み出しを行うと、前
述したように“１１”書き込みセルのビット線電圧のみ
が電源電圧１．５Ｖに上昇する。続いて、この１．５Ｖ
の電圧をビット線電圧の設定値に利用して書き込みワー
ド線ＷＷＬに１．６２５Ｖを印加すると、“１１”書き
込みセルに新たに０．７５Ｖが書き込まれる。同様に、
第２段階では“１０”書き込みセルを読み出して書き戻
し、第３段階では“０１”書き込みセルを読み出しては
書き戻す。

【００４８】このリフレッシュ動作では、読み出し時の
ビット線電圧変化がセンシングの基準電圧（たとえば、
０．０６２５Ｖ）を下回らない限りは記憶データの復元
が可能となる。第２実施形態に係る半導体メモリ装置で
は、ノイズマージンを含め記憶データが減衰して正常な
データ検出が不可能となる前に定期的にリフレッシュ動
作を割り込み処理させることで、有効に誤動作を防止で
きる。

【００４９】第３実施形態第３実施形態では、基本的な書き込み動作は第１実施形
態と同じである。第３実施形態では、ビット線ＢＬおよ
びビット補線／ＢＬを分割することで、その負荷容量の
違いを利用して１つの参照セルで２ビットの記憶データ
を確実に読み出して書き戻すことができる方法を提示す
る。図１１および図１２に、本実施形態に係る半導体メ
モリ装置において１つのビット線対に連なる要部構成を
示す。なお、図１１と図１２は、別々のビット線対を示
すものではなく、１つのビット線対に接続された各回路
を補完的に示すものである。

【００５０】ビット線対ＢＬ，／ＢＬは、トランスファ
ゲートＴ１またはＴ２を介した４つの領域、すなわち領
域Ａ，領域Ｂ，領域Ｃおよび領域Ｄに分割されている。
具体的に、ビット線対ＢＬ，／ＢＬが、その全ビット線
の２／６の負荷容量（たとえば、配線長に比例）を有す
る領域Ａのビット線対ＢＬａ，／ＢＬａと、全ビット線
の１／６の負荷容量を有する領域Ｂのビット線対ＢＬ
ｂ，／ＢＬｂと、全ビット線の２／６の負荷容量を有す
る領域Ｃのビット線対ＢＬｃ，／ＢＬｃと、全ビット線
の１／６の負荷容量を有する領域Ｄのビット線対ＢＬ
ｄ，／ＢＬｄとに分割されている。ビット線ＢＬｂとＢ
Ｌｃ間、および、ビット補線／ＢＬｂと／ＢＬｃ間のト
ランスファゲートＴ１は、信号ＴＧ１により制御され
る。また、ビット線ＢＬａとＢＬｂ間、ビット補線／Ｂ
Ｌａと／ＢＬｂ間、ビット線ＢＬｃとＢＬｄ間、およ
び、ビット補線／ＢＬｃと／ＢＬｄ間のトランスファゲ
ートＴ２は、信号ＴＧ２により制御される。

【００５１】４領域のビット線ＢＬａ，ＢＬｂ，ＢＬｃ
およびＢＬｄそれぞれに、図１と同様に、複数のメモリ
セルＭＣが接続されている。図１１では、代表して領域
Ａに１つのメモリセルＭＣのみを示す。このメモリセル
ＭＣは、ここでは、図２と同様に、書き込みトランジス
タＱ１、読み出しトランジスタＱ２、および、読み出し
トランジスタＱ２のゲートとドレイン間に接続したキャ
パシタＣからなる。前記したように、書き込みトランジ
スタＱ１のゲートは書き込みワード線ＷＷＬにより駆動
され、読み出しトランジスタＱ２のドレインは読み出し
ワード線ＲＷＬにより駆動される。

【００５２】一方、参照セルＲＣは、領域Ａと領域Ｂで
計２つ、領域Ｃと領域Ｄで計２つ、それぞれビット線側
とビット補線側に接続されている。図１１では、領域Ｂ
のビット補線／ＢＬｂに接続された、図２のメモリセル
と同様な構成の参照セルＲＣを示し、領域Ｄの参照セル
は図示を省略している。参照セルＲＣの書き込みトラン
ジスタＱ１のゲートは参照書き込みワード線ＲＷＷＬに
より駆動され、読み出しトランジスタＱ２のドレインは
参照読み出しワード線ＲＲＷＬにより駆動される。

【００５３】領域Ａと領域Ｂの分割箇所両側、および、
領域Ｃと領域Ｄの分割箇所両側それぞれの合計４か所に
センスアンプＳＡ１またはＳＡ２が接続されている。セ
ンスアンプＳＡ１は、負荷容量が全体の２／６の領域
側、すなわち領域Ａのビット線対ＢＬａ，／ＢＬａ間、
および、領域Ｃのビット線対ＢＬｃ，／ＢＬｃ間に接続
されている。また、センスアンプＳＡ２は、負荷容量が
全体の１／６の領域側、すなわち領域Ｂのビット線対Ｂ
Ｌｂ，／ＢＬｂ間、および、領域Ｄのビット線対ＢＬ
ｄ，／ＢＬｄ間に接続されている。

【００５４】領域Ａと領域Ｂとの分割箇所において、セ
ンスアンプＳＡ１のビット線ＢＬａとの接続ノードと、
センスアンプＳＡ２のビット補線／ＢＬｂとの接続ノー
ドとの間に、結合容量Ｃｃが接続されている。同様に、
センスアンプＳＡ１のビット補線／ＢＬａとの接続ノー
ドと、センスアンプＳＡ２のビット線ＢＬｂとの接続ノ
ードとの間に、結合容量Ｃｃが接続されている。また、
領域Ｃと領域Ｄとの分割箇所において、センスアンプＳ
Ａ１のビット線ＢＬｃとの接続ノードと、センスアンプ
ＳＡ２のビット補線／ＢＬｄとの接続ノードとの間に、
結合容量Ｃｃが接続されている。同様に、センスアンプ
ＳＡ１のビット補線／ＢＬｃとの接続ノードと、センス
アンプＳＡ２のビット線ＢＬｄとの接続ノードとの間
に、結合容量Ｃｃが接続されている。

【００５５】また、図１２に示すように、領域Ａ，Ｂ，
Ｃ，Ｄでそれぞれ１つずつ、カラムスイッチがビット線
対間に接続されている。図１２では、領域Ａのビット線
ＢＬａとビット補線／ＢＬａとの間にカラムスイッチＣ
Ｓａが接続され、領域Ｃのビット線ＢＬｃとビット補線
／ＢＬｃとの間にカラムスイッチＣＳｃが接続されてい
る。各カラムスイッチＣＳａ，ＣＳｃは、２つのトラン
ジスタＴ３とＴ４から構成されている。トランジスタＴ
３は、ビット線ＢＬａとＩ／Ｏ電圧ＤＱａの供給線との
間、および、ビット線ＢＬｃとＩ／Ｏ電圧ＤＱｃの供給
線との間に接続されている。トランジスタＴ４は、ビッ
ト補線／ＢＬａとＩ／Ｏ電圧／ＤＱａの供給線との間、
および、ビット補線／ＢＬｃとＩ／Ｏ電圧／ＤＱｃの供
給線との間に接続されている。トランジスタＴ３とＴ４
は、カラム選択信号ＣＳＬにより駆動される。

【００５６】ここで、図１１において、ビット線ＢＬお
よびビット補線／ＢＬの各容量を２００ｆＦとし、その
１／６の単位容量（３３．３ｆＦ）をＣｂ１と記述す
る。ビット線ＢＬａ，ＢＬｃおよびビット補線／ＢＬ
ａ，／ＢＬｃは、単位容量Ｃｂ１が２つ並列接続された
負荷容量を有し、ビット線ＢＬｂ，ＢＬｄおよびビット
補線／ＢＬｂ，／ＢＬｄは、単位容量Ｃｂ１分の負荷容
量を有する。

【００５７】書き込みは、第１実施形態と同様に、図１
のビット線駆動回路ＢＬＤによりビット線ＢＬに所定の
電圧を印加した状態で、書き込みワード線ＷＷＬをハイ
レベルに駆動して書き込みトランジスタＱ１をオンし、
ビット線設定電圧を記憶ノードＳＮに伝達する。書き込
みワード線ＷＷＬをローレベルに戻し書き込みトランジ
スタＱ１をオフすることにより、図５に示すように、記
憶ノードＳＮに４値の何れかの電圧が記憶される。

【００５８】同様な方法により、参照セルＲＣに所定の
電圧０．３７５Ｖを書き込む。この書き込み電圧はビッ
ト線駆動回路ＢＬＤにより設定してもよいが、ここで
は、ビット線の負荷容量の違いを利用したビット線電圧
の設定方法を以下に示す。図１３は、この参照セルＲＣ
の書き込み時のタイミングチャートである。

【００５９】最初、信号ＴＧ２はハイレベル（１．５
Ｖ）、信号ＴＧ１はローレベル（０Ｖ）とする。このた
め、領域Ａと領域Ｂ間のトランスファゲートＴ２がオン
し、ビット線ＢＬａとＢＬｂ、ビット補線／ＢＬａと／
ＢＬｂが接続されている。また、領域Ｃと領域Ｄ間のト
ランスファゲートＴ２がオンし、ビット線ＢＬｃとＢＬ
ｄ、ビット補線／ＢＬｃと／ＢＬｄが接続されている。
領域Ｂと領域Ｃ間のトランスファゲートＴ１はオフして
いる。

【００６０】つぎに、図示しないカラムデコーダから出
力されたカラム選択信号ＣＳＬが、図１３（Ｆ）に示す
ように、０Ｖから１．５Ｖに立ち上がる。これにより、
領域Ａに設けられたカラムスイッチＣＳａがオンし、図
１３（Ｄ）に示すように、／ＤＱａに予め与えられたＶ
_CC／２相当の、たとえば０．７５Ｖがビット補線／ＢＬ
ａ，／ＢＬｂに伝達される。一方、カラム選択信号ＣＳ
Ｌを受けた領域ＣのカラムスイッチＣＳｃもオンし、図
１３（Ｅ）に示すように、／ＤＱｃに予め与えられた０
Ｖがビット補線／ＢＬｃ，／ＢＬｄに伝達される。その
後、図１３（Ａ）に示すように、信号ＴＧ１をローレベ
ルからハイレベルに立ち上げる。これにより、領域Ｂと
領域Ｃ間のトランスファゲートＴ１がオンし、真ん中で
分割されていたビット補線が全部つながる。領域Ａ，Ｂ
側の０．７５Ｖと領域Ｃ，Ｄ側の０Ｖが平均化されて、
図１３（Ｄ），（Ｅ）に示すように、ビット補線電圧は
０．３７５Ｖ（Ｖ_CC／４）となる。

【００６１】図１３（Ｃ）に示すように、参照書き込み
ワード線ＲＷＷＬを、たとえば２Ｖで駆動すると、参照
セルＲＣの書き込みトランジスタＱ１がオンし、ビット
補線電圧０．３７５Ｖが記憶ノードＲＳＮに書き込まれ
る。

【００６２】なお、この参照セルＲＣの読み出しでは、
参照読み出しワード線ＲＲＷＬを電源電圧Ｖ_CC（１．５
Ｖ）で駆動する。前述した容量結合比を０．６７とする
と、参照セルＲＣの記憶ノードＲＳＮが１（＝１．５×
０．６７）Ｖ上昇し、１．３７５Ｖとなる。また、読み
出しトランジスタＱ２がオンするが、そのしきい値電圧
を０．９Ｖとすると、１．３７５Ｖから０．９Ｖを引い
た０．４７５Ｖがビット補線／ＢＬに現出する。

【００６３】つぎに、このビット補線電圧０．４７５Ｖ
のみを基準とした、メモリセルＭＣの読み出しと書き戻
しについて説明する。図１４は、記憶データ“１０”
（記憶ノード電圧０．５Ｖ）の読み出しと書き戻し時の
タイミングチャートである。

【００６４】最初に、トランスファゲートの制御信号Ｔ
Ｇ１，ＴＧ２を１．５Ｖとして全ビット線ＢＬおよび全
ビット補線／ＢＬを接続し、その電位を０Ｖでフローテ
ィング状態としておく。また、図１４（Ａ）に示すよう
に、信号ＴＧ１を１．５Ｖから０Ｖに戻しトランスファ
ゲートＴ１をオフし、ビット線およびビット補線を真ん
中で分割する。この状態で、領域ＡのメモリセルＭＣと
領域Ｂの参照セルＲＣとを読み出すために、図１４
（Ｃ）に示すように、読み出しワード線ＲＷＬと参照読
み出しワード線ＲＲＷＬを、０Ｖから１．５Ｖに立ち上
げる。ビット線ＢＬａ，ＢＬｂには、図６（Ｃ）で示し
先に説明したように０．６Ｖが現出し（図１４（Ｄ），
（Ｆ））、ビット補線／ＢＬａ，／ＢＬｂには、上記し
た基準電圧０．４７５Ｖが現出する（図１４（Ｅ），
（Ｇ））。

【００６５】この段階で、図１４（Ｂ）に示すように信
号ＴＧ２を１．５Ｖから０Ｖに戻しトランスファゲート
Ｔ２をオフし、領域Ａと領域Ｂ間のビット線ＢＬａとＢ
Ｌｂ、およびビット補線／ＢＬａと／ＢＬｂを分割す
る。また、読み出しワード線ＲＷＬおよび参照読み出し
ワード線ＲＲＷＬも立ち下げる。そして、領域Ａのセン
スアンプＳＡ１を活性化する。これにより、図１４
（Ｄ）に示すようにビット線ＢＬａの電圧が０．６Ｖか
ら電源電圧Ｖ_CC（１．５Ｖ）に上がり、図１４（Ｅ）に
示すようにビット補線／ＢＬａの電圧が０．４７５Ｖか
ら０Ｖに下がる。このときのビット線ＢＬａの電圧１．
５Ｖが、読み出しデータのＭＳＢ（最上位ビット）とな
り、図示しない経路で読み出される。この場合、ビット
線ＢＬａは１．５Ｖとハイレベルであるから、読み出し
データのＭＳＢは“１”と判断される。

【００６６】一方で、センスアンプＳＡ１による領域Ａ
のビット線対ＢＬａ，／ＢＬａの電圧変化は、結合容量
Ｃｃを介して領域Ｂのビット線対ＢＬｂ，／ＢＬｂに伝
えられる。具体的に、ビット補線／ＢＬｂの電圧変化量
ΔＶ（／ＢＬｂ）は、ビット線ＢＬａの電圧変動分ΔＶ
（ＢＬａ）に、キャパシタの容量比を乗じたものとな
り、次式（１）で表される。

【数１】 ΔＶ（／ＢＬｂ）＝ΔＶ（ＢＬａ）×Ｃｃ／（Ｃｂ１＋Ｃｃ）…（１）＝(1.5V-0.6V) ×8.3fF ／(33.3fF+8.3fF) ＝0.18V なお、ここで結合容量Ｃｃは８．３ｆＦと仮定した。

【００６７】ビット補線／ＢＬｂは、元々０．４７５Ｖ
であったため、この０．１８Ｖが加算され、図１４
（Ｇ）のように結局０．６５５Ｖとなる。同様に計算さ
れる、ビット線ＢＬｂの電圧変動分は０．０９５Ｖであ
る。ところが、ビット補線／ＢＬａはセンシングにより
電圧降下しているため、ビット線ＢＬｂは元々の電圧
０．６Ｖから、この電圧変動分だけ降下して、図１４
（Ｆ）のように結局０．５０５Ｖとなる。このように、
領域Ａ側のセンスアンプＳＡ１の増幅が、領域Ｂにおい
てビット線対の電位の大小関係を逆転させる。

【００６８】このため、つぎにセンスアンプＳＡ２を活
性化すると、図１４（Ｆ）に示すようにビット線ＢＬｂ
の電圧が０Ｖまで下がり、図１４（Ｇ）に示すようにビ
ット補線／ＢＬｂの電圧が１．５Ｖまで上がる。このと
きのビット線ＢＬｂの電圧０Ｖが、読み出しデータのＬ
ＳＢ（最下位ビット）となり、図示しない経路で読み出
される。この場合、ビット線ＢＬｂは０Ｖとローレベル
であるから、読み出しデータのＬＳＢは“０”と判断さ
れる。以上より、ＭＳＢが“１”、ＬＳＢが“０”とな
り、記憶データ“１０”が読み出されたこととなる。

【００６９】続いて、ビット線電荷の再分布により記憶
データの書き戻しを行う。まず、図１４（Ｂ）に示すよ
うに、信号ＴＧ２を０Ｖから１．５Ｖに立ち上げ、これ
により領域Ａのビット線ＢＬａと領域Ｂのビット線ＢＬ
ｂを接続する。このときビット線ＢＬａが１．５Ｖ、ビ
ット線ＢＬｂが０Ｖであるので、ビット線ＢＬａからＢ
Ｌｂに電荷が流入する。ビット線ＢＬａとＢＬｂの負荷
容量比が２対１であることから、イコライズ後のビット
線電圧は１．５Ｖの２／３となり、図１４（Ｄ），
（Ｆ）に示すように、ビット線ＢＬａ，ＢＬｂは共に
１．０Ｖに変化する。

【００７０】つぎに、図１４（Ａ）に示すように、信号
ＴＧ１を０Ｖから１．５Ｖに立ち上げ、これにより領域
Ａ，Ｂのビット線ＢＬａ，ＢＬｂを、領域Ｃ，Ｄで０Ｖ
のフローティング状態であったビット線ＢＬｃ，ＢＬｄ
と接続する。このとき１．０Ｖのビット線ＢＬａ，ＢＬ
ｂ側からビット線ＢＬｃ，ＢＬｄ側に電荷が流入する。
両者の負荷容量比が１対１であることから、図１４
（Ｄ），（Ｆ），（Ｈ）に示すように、イコライズ後の
ビット線電圧は１．０Ｖの半分の０．５Ｖとなる。

【００７１】この０．５Ｖのビット線電圧は、図５
（Ｃ）の“１０”を書き込みときの電圧値である。した
がって、つぎに書き込みワード線ＷＷＬを０Ｖから２Ｖ
に立ち上げることにより、記憶ノードＳＮに記憶データ
“１０”に対応した０．５Ｖが書き込まれる。

【００７２】以上は、記憶データ“１０”の読み出しと
書き戻しであるが、他の“１１”，“０１”および“０
０”の場合も同様にして動作させる。この他の記憶デー
タを含めた動作における、センスアンプＳＡ１の活性化
前後のビット線対ＢＬｂ，／ＢＬｂの電圧変化を、図１
５にまとめて示す。

【００７３】図１５（Ａ）の“１１”の場合は、センス
アンプＳＡ１をオンする前の読み出し後のビット線ＢＬ
ａ，ＢＬｂの電圧は、図６（Ｃ）から０．８５Ｖとな
る。センスアンプＳＡ１をオンすると、ビット線ＢＬａ
が０．８５Ｖから１．５Ｖと０．６５Ｖだけ上昇する。
このビット線電圧１．５Ｖが、記憶データのＭＳＢ
“１”として読み出される。一方、このビット線ＢＬａ
の電圧上昇が、前記（１）式と同じ容量比（約０．２）
でビット補線／ＢＬｂに伝わり、ビット補線／ＢＬｂ
は、元々の０．４７５Ｖから０．１３Ｖだけ上昇し、結
局０．６０５Ｖとなる。また、ビット補線／ＢＬａの電
圧は元々の０．４７５Ｖから０Ｖに、０．４７５Ｖだけ
下がる。この電圧降下が、前記（１）式と同じ容量比
（約０．２）でビット線ＢＬｂに伝わり、ビット線ＢＬ
ｂは、元々の０．８５Ｖから０．０９５Ｖだけ下がり、
結局０．７５５Ｖとなる。その後、センスアンプＳＡ２
を活性化すると、ビット線ＢＬａに加えて、ビット線Ｂ
Ｌｂも１．５Ｖとなる。このビット線ＢＬｂの電圧１．
５Ｖが記憶データのＬＳＢ“１”として読み出される。

【００７４】このように、“１１”の場合、ビット線Ｂ
Ｌａ，ＢＬｂは、センスアンプＳＡ１の活性化前後でビ
ット補線／ＢＬａ，／ＢＬｂに対し共にハイレベルを維
持する。つまり、センスアンプＳＡ１の活性化後、さら
にセンスアンプＳＡ２の活性化後も、ビット線対に電圧
関係の逆転が生じない。

【００７５】“１１”の書き戻しでは、トランスファゲ
ートＴ２をオンしてビット線ＢＬａ，ＢＬｂを接続して
も電圧は１．５Ｖのままであり、つぎに、トランスファ
ゲートＴ１を接続したとき、１．５Ｖのビット線電圧が
半分の０．７５Ｖとなる。この電圧は、図５（Ｃ）にお
ける“１１”書き込み時のビット線設定電圧であること
から、続いて“１１”の書き戻しが可能となる。

【００７６】図１５（Ｃ）の“０１”の場合は、センス
アンプＳＡ１をオンする前の読み出し後のビット線ＢＬ
ａ，ＢＬｂの電圧は、図６（Ｃ）から０．３５Ｖとな
る。センスアンプＳＡ１をオンすると、ビット線ＢＬａ
が０．３５Ｖから０Ｖと０．３５Ｖだけ下がる。このビ
ット線電圧０Ｖが、記憶データのＭＳＢ“０”として読
み出される。一方、ビット線ＢＬａの電圧降下が、前記
（１）式と同じ容量比（約０．２）でビット補線／ＢＬ
ｂに伝わり、ビット補線／ＢＬｂは、元々の０．４７５
Ｖから０．０７Ｖだけ下がり、結局０．４０５Ｖとな
る。また、ビット補線／ＢＬａの電圧は元々の０．４７
５Ｖから１．５Ｖに、１．０２５Ｖだけ上昇する。この
電圧上昇が、前記（１）式と同じ容量比（約０．２）で
ビット線ＢＬｂに伝わり、ビット線ＢＬｂは、元々の
０．３５Ｖから０．２０５Ｖだけ上昇し、結局０．５５
５Ｖとなる。その後、センスアンプＳＡ２を活性化する
と、ビット線ＢＬｂが１．５Ｖとなる。このビット線Ｂ
Ｌｂの電圧１．５Ｖが記憶データのＬＳＢ“１”として
読み出される。

【００７７】このように、“０１”の場合、センスアン
プＳＡ１の活性化前に、ビット線ＢＬａ，ＢＬｂはビッ
ト補線／ＢＬａ，／ＢＬｂに対しローレベルであるが、
センスアンプＳＡ１の活性化後は、ビット線ＢＬｂがビ
ット補線／ＢＬｂに対しハイレベルとなる。つまり、セ
ンスアンプＳＡ１の活性化前後で、ビット線対の電圧関
係に逆転が生じる。

【００７８】“０１”の書き戻しでは、トランスファゲ
ートＴ２をオンしてビット線ＢＬａ，ＢＬｂを接続する
前の段階で、ビット線ＢＬａが０Ｖ、ビット線ＢＬｂが
１．５Ｖである。また、ビット線ＢＬａとＢＬｂの負荷
容量比は２対１である。したがって、トランスファゲー
トＴ２をオンすると負荷容量比が半分のＢＬｂ側の電荷
供給となるため、イコライズ後のビット線ＢＬａ，ＢＬ
ｂの電圧は１．５Ｖの１／３の０．５Ｖまでしか上昇し
ない。つぎに、トランスファゲートＴ１を接続したと
き、０．５Ｖのビット線電圧が半分の０．２５Ｖとな
る。この電圧は、図５（Ｃ）における“０１”書き込み
時のビット線設定電圧であることから、続いて“０１”
の書き戻しが可能となる。

【００７９】図１５（Ｄ）の“００”の場合は、センス
アンプＳＡ１をオンする前の読み出し後のビット線ＢＬ
ａ，ＢＬｂの電圧は、図６（Ｃ）から０．１Ｖとなる。
センスアンプＳＡ１をオンすると、ビット線ＢＬａが
０．１Ｖから０Ｖと０．１Ｖだけ下がる。このビット線
電圧０Ｖが、記憶データのＭＳＢ“０”として読み出さ
れる。一方、このビット線ＢＬａの電圧降下が、前記
（１）式と同じ容量比（約０．２）でビット補線／ＢＬ
ｂに伝わり、ビット補線／ＢＬｂは、元々の０．４７５
Ｖから０．０２Ｖだけ下がり、結局０．４５５Ｖとな
る。また、ビット補線／ＢＬａの電圧は元々の０．４７
５Ｖから１．５Ｖに、１．０２５Ｖだけ上がる。この電
圧上昇が、前記（１）式と同じ容量比（約０．２）でビ
ット線ＢＬｂに伝わり、ビット線ＢＬｂは、元々の０．
１Ｖから０．２０５Ｖだけ上がり、結局０．３０５Ｖと
なる。その後、センスアンプＳＡ２を活性化すると、ビ
ット線ＢＬｂが０Ｖとなる。このビット線ＢＬｂの電圧
０Ｖが記憶データのＬＳＢ“０”として読み出される。

【００８０】このように、“００”の場合、ビット線Ｂ
Ｌａ，ＢＬｂは、センスアンプＳＡ１の活性化前後でビ
ット補線／ＢＬａ，／ＢＬｂに対し共にローレベルを維
持する。つまり、センスアンプＳＡ１の活性化後、さら
にセンスアンプＳＡ２の活性化後も、ビット線対に電圧
関係の逆転が生じない。

【００８１】“００”の書き戻しでは、トランスファゲ
ートＴ２をオンし、つぎにトランスファゲートＴ１をオ
ンしても、ビット線ＢＬａ，ＢＬｂの電圧は０Ｖのまま
である。この電圧は、図５（Ｃ）における“００”書き
込み時のビット線設定電圧であることから、続いて“０
０”の書き戻しが可能となる。

【００８２】このように、第３実施形態では、参照セル
ＲＣの読み出しによってビット補線／ＢＬａ，／ＢＬｂ
に設定した一つの基準電圧０．４７５Ｖを用いて、４値
の記憶データを順次読み出しては書き戻す動作が可能と
なった。このとき、図１５に示すように、ビット線対の
電圧差が０．１２５Ｖを下回ることがなく、通常のセン
スアンプで十分増幅が可能であった。

【００８３】以上は、図２に示すメモリセルＭＣへの２
ビットの記憶データの書き込み，読出しおよび書き戻し
について説明したが、３ビット以上の場合も同様に動作
させることができる。また、図３のメモリセルに対して
も、同様の動作が可能である。さらに、図１６および図
１７に示すように、ビット線ＢＬを、書き込みトランジ
スタＱ１が接続された書き込みビット線ＷＢＬと、読み
出しトランジスタＱ２が接続された読み出しビット線Ｒ
ＢＬとから構成させたメモリセルに対しても、ビット線
駆動回路ＢＬＤが別々に駆動することで２ビット以上の
記憶データの書き込み，読み出しおよび書き戻しが可能
である。

【００８４】

【発明の効果】本発明に係る半導体記憶装置によれば、
書き込みトランジスタと読み出しトランジスタを有し、
読み出しトランジスタを介した電荷供給により記憶デー
タの振幅低下を招くことなくビット線に読み出すことが
できるメモリセルに２ビット以上の記憶データを書き込
んで、読み出すことが可能となった。このため、メモリ
セル面積を増やすことなく、大幅にビットコストを低減
できた。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体メモリ装置のメ
モリセルアレイと、その周辺回路の主要部を示すブロッ
ク図である。

【図２】本発明の実施形態に係るメモリセルの回路図で
ある。

【図３】本発明の実施形態に係る他のメモリセルの回路
図である。

【図４】図２のメモリセルにおいて、キャパシタに外部
容量素子を含む場合の等価回路図である。

【図５】第１実施形態に係る半導体メモリ装置の書き込
み動作を示すタイミングチャートである。

【図６】第１実施形態に係る半導体メモリ装置の読み出
し動作を示すタイミングチャートである。

【図７】第２実施形態に係る半導体メモリ装置の書き込
み動作を示すタイミングチャートである。

【図８】第２実施形態に係る半導体メモリ装置の読み出
し動作を示すタイミングチャートである。

【図９】第２実施形態に係る半導体メモリ装置の書き込
み時と各読み出し段階における記憶ノード電圧の推移を
示すグラフである。

【図１０】第２実施形態に係る半導体メモリ装置のリフ
レッシュ動作を示すタイミングチャートである。

【図１１】第３実施形態に係る半導体メモリ装置におい
て、１つのビット線対に連なる要部構成を示す回路図で
ある。

【図１２】第３実施形態に係る半導体メモリ装置におい
て、１つのビット線対に連なる他の要部構成を図１１と
補完的に示す回路図である。

【図１３】第３実施形態に係る半導体メモリ装置の参照
セルの書き込み動作を示すタイミングチャートである。

【図１４】第３実施形態に係る半導体メモリ装置のメモ
リセルに対する“１０”記憶データの読み出しと書き戻
し動作を示すタイミングチャートである。

【図１５】第３実施形態に係る半導体メモリ装置のメモ
リセルに対する４値の記憶データの読み出しと書き戻し
動作において、第１センスアンプの活性化前後のビット
線対の電圧変化を示す図である。

【図１６】本発明が適用可能なメモリセルの構成例を示
す回路図である。

【図１７】本発明が適用可能なメモリセルの他の構成例
を示す回路図である。

【符号の説明】

Ｑ１…書き込みトランジスタ、Ｑ２…読み出しトランジ
スタ、Ｃ，ＣＡＰ…キャパシタ、Ｃｐ…寄生容量、Ｃex
1 …外部容量素子、Ｃｃ…結合容量、Ｃｂ１…単位負荷
容量、ＭＣ…メモリセル、ＲＣ…参照セル、ＳＡ，ＳＡ
１，ＳＡ２…センスアンプ、ＤＣＨ…ディスチャージ回
路、Ｔ１，Ｔ２…トランスファゲート、ＣＳａ，ＣＳｃ
…カラムスイッチ、Ｔ３，Ｔ４…カラムスイッチ内トラ
ンジスタ、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出
しワード線、ＲＷＷＬ…参照書き込みワード線、ＲＲＷ
Ｌ…参照読み出しワード線、ＢＬ，ＢＬａ，ＢＬｂ，Ｂ
Ｌｃ，ＢＬｄ…ビット線、／ＢＬ，／ＢＬａ，／ＢＬ
ｂ，／ＢＬｃ，／ＢＬｄ…ビット補線、ＳＰＬ，ＳＮＬ
…センスアンプ駆動電圧供給線、ＥＱ…制御線、ＳＮ…
記憶ノード、ＲＳＮ…参照記憶ノード、ＴＧ１，ＴＧ２
…トランスファゲートの制御信号、ＣＳＬ…カラム選択
信号、ＤＱａ，ＤＱｃ，／ＤＱａ，／ＤＱｃ…Ｉ／Ｏ電
圧。

Claims

【特許請求の範囲】

【請求項１】書き込みトランジスタと、ゲートが上記書
き込みトランジスタのソースまたはドレインとなる第１
不純物領域に接続し当該ゲートが記憶ノードとなる読み
出しトランジスタとを有した複数のメモリセルと、上記書き込みトランジスタのゲートをワード線方向に接
続した書き込みワード線と、上記書き込みトランジスタおよび上記読み出しトランジ
スタのソースまたはドレインとなる第２不純物領域をビ
ット線方向で接続したビット線と、上記記憶ノードと容量結合した読み出しワード線とを有
する半導体記憶装置の動作方法であって、上記書き込みワード線の電圧と上記ビット線の電圧とを
制御し、上記複数のメモリセル内の複数の記憶ノード
に、４値以上の電圧を書き込んで保持させる半導体記憶
装置の動作方法。
【請求項２】書き込み時に、上記ビット線に上記４値以
上の電圧の何れかを設定し、上記書き込みワード線に一
定の書き込みワード線電圧を印加して上記書き込みトラ
ンジスタをオンさせ、当該導通状態の書き込みトランジ
スタを通して上記ビット線の設定電圧を上記記憶ノード
に伝達する請求項１記載の半導体記憶装置の動作方法。
【請求項３】上記ビット線に設定した電圧の最大値は、
上記書き込みワード線電圧から上記書き込みトランジス
タのしきい値電圧を引いた電圧値、上記読み出しトラン
ジスタのしきい値電圧の双方より小さい請求項２記載の
半導体記憶装置の動作方法。
【請求項４】書き込み時に、上記ビット線に一定電圧を
設定し、上記記憶ノードに書き込むべき電圧に対応した
書き込みワード線電圧を上記書き込みワード線に印加
し、上記書き込みトランジスタをオンさせて、上記書き
込みワード線電圧から当該書き込みトランジスタのしき
い値電圧を引いた電圧を上記記憶ノードに設定する請求
項１記載の半導体記憶装置の動作方法。
【請求項５】上記記憶ノードに書き込む電圧の最大値
は、上記ビット線に設定した一定電圧、上記読み出しト
ランジスタのしきい値電圧の双方より小さい請求項４記
載の半導体記憶装置の動作方法。
【請求項６】上記ビット線の電圧を、動作対象のメモリ
セルが接続されているビット線に一定の書き込みビット
線電圧を印加し他のビット線に接地電圧を印加するよう
にし、かつ、上記書き込みワード線電圧を電圧値が段階
的に低くなるように切り換えながら複数回の書き込みを
行い、同一のワード線に接続された複数のメモリセルに
４値以上の電圧を書き込む請求項４記載の半導体記憶装
置の動作方法。
【請求項７】読み出し時に、上記ビット線を接地電圧で
フローティング状態とし、上記読み出しワード線に読み
出しワード線電圧を印加して上記記憶ノード電圧を昇圧
し、上記読み出しトランジスタをオンまたはオフさせ、
上記記憶ノードの昇圧後の電圧に応じた電圧を上記ビッ
ト線に現出させ、読み出す請求項１記載の半導体記憶装
置の動作方法。
【請求項８】上記読み出しワード線電圧は、上記記憶ノ
ードに保持されている４値以上の電圧全てに対応した４
値以上の電圧を上記ビット線に現出できる一定電圧であ
る請求項７記載の半導体記憶装置の動作方法。
【請求項９】上記読み出しワード線電圧は、上記記憶ノ
ードの電圧が上記４値以上の電圧の最小値から昇圧した
ときに上記読み出しトランジスタがオフ状態を維持し、
他の電圧値から昇圧したときにオンする範囲内の一定電
圧である請求項８記載の半導体記憶装置の動作方法。
【請求項１０】読み出しワード線電圧をステップ状に漸
増させて複数回印加し、当該電圧の印加ごとに、上記記憶ノード電圧に対応した
電圧を１値ずつ上記ビット線に現出させて読み出す請求
項７記載の半導体記憶装置の動作方法。
【請求項１１】上記読み出しワード線は、上記メモリセ
ルごとに設けた容量素子を介して上記記憶ノードに結合
し、上記読み出しトランジスタの第１不純物領域が電源電圧
供給線に接続された請求項１記載の半導体記憶装置の動
作方法。
【請求項１２】上記読み出しトランジスタの第１不純物
領域が上記読み出しワード線に接続し、当該読み出しワード線が、上記読み出しトランジスタ内
の寄生容量を介して上記記憶ノードに結合した請求項１
記載の半導体記憶装置の動作方法。
【請求項１３】上記読み出しトランジスタの第１不純物
領域が上記読み出しワード線に接続し、当該読み出しワード線が、上記読み出しトランジスタ内
の寄生容量および容量素子を介して上記記憶ノードに結
合した請求項１記載の半導体記憶装置の動作方法。
【請求項１４】上記ビット線は、上記書き込みトランジ
スタの第２不純物領域をビット線方向で接続する書き込
みビット線と、上記読み出しトランジスタの第２不純物領域をビット線
方向で接続する読み出しビット線とから構成された請求
項１記載の半導体記憶装置の動作方法。
【請求項１５】書き込みトランジスタと、ゲートが上記
書き込みトランジスタのソースまたはドレインとなる第
１不純物領域に接続し当該ゲートが記憶ノードとなる読
み出しトランジスタとを有した複数のメモリセルと、上記書き込みトランジスタのゲートをワード線方向に接
続した書き込みワード線と、上記書き込みトランジスタおよび上記読み出しトランジ
スタのソースまたはドレインとなる第２不純物領域をビ
ット線方向で接続したビット線と、上記記憶ノードと容量結合した読み出しワード線とを有
する半導体記憶装置であって、上記ビット線の電圧と上記書き込みワード線の電圧とを
制御し、上記複数のメモリセル内の複数の記憶ノードに
４値以上の電圧を書き込む制御回路をさらに有する半導
体記憶装置。
【請求項１６】上記読み出しワード線は、上記メモリセ
ルごとに設けた容量素子を介して上記記憶ノードに結合
し、上記読み出しトランジスタの第１不純物領域が電源電圧
供給線に接続された請求項１５記載の半導体記憶装置。
【請求項１７】上記読み出しトランジスタの第１不純物
領域が上記読み出しワード線に接続し、当該読み出しワード線が、上記読み出しトランジスタ内
の寄生容量を介して上記記憶ノードに結合した請求項１
５記載の半導体記憶装置。
【請求項１８】上記読み出しトランジスタの第１不純物
領域が上記読み出しワード線に接続し、当該読み出しワード線が、上記読み出しトランジスタ内
の寄生容量および容量素子を介して上記記憶ノードに結
合した請求項１５記載の半導体記憶装置。