JP2005050424A - 抵抗値変化型記憶装置 - Google Patents

Abstract

【課題】 メモリセル特性のばらつきにかかわらず、正確にデータの書込を行ない、また正確にデータの読出を行なうことのできる抵抗値可変型記憶装置を実現する。
【解決手段】 メモリセルアレイ（１）の可変抵抗素子型メモリセル（Ｍ）のデータの書込時、書込制御回路（４）の制御の下に書込データを読出した後、書込条件設定回路（５）により書込条件を変更してデータの書込を実行する。
【選択図】 図１

Description

この発明は、電気的抵抗値が記憶データに応じて設定される可変抵抗素子をメモリセルの構成要素として含む抵抗値変化型記憶装置に関し、特に、メモリセルの書込特性を改善するための構成に関する。

データを不揮発的に記憶するメモリとして、近年、薄膜磁性体メモリおよび相変化メモリが注目を浴びている。

薄膜磁性体メモリのメモリセルは、データ記憶部に、印加磁界によりその磁化方向が決定される自由層と、磁化方向が印加磁界に左右されず一定の磁化方向を有する固定磁気層と、これらの自由磁気層および固定磁気層の間のバリア絶縁膜とで構成される可変磁気抵抗素子を含む。

自由磁気層と固定磁気層の磁化方向が同じ場合には、このデータ記憶部の電気的抵抗値が最も低く、自由磁気層と固定磁気層の磁化方向が異なる場合には電気的抵抗値が高くなる。この磁気抵抗効果を利用すれば、メモリセルの自由磁気層および固定磁気層の経路に電流を供給し、その流れる電流量を検知することにより、メモリセルのデータの読出を行なうことができる。

データ書込時においては、このメモリセルに対応して互いに直交して配置されるデジット線および書込ビット線に電流を流し、これらのデジット線および書込ビット線を流れる電流が誘起する磁界の合成磁界により自由磁気層の磁化方向を設定する。合成磁界の磁化方向を書込データに応じて設定することにより、自由磁気層の磁化方向を、書込みデータに従って抵抗の高い状態および抵抗の低い状態に設定することができる。

相変化メモリは、データ記憶のために、その結晶状態が非晶質（非結晶性）状態および結晶性状態に記憶データに応じて設定される相変化材料が用いられる。この相変化材料は結晶性状態の場合には、非晶質状態よりも低い電気的抵抗を示す。したがって、この相変化材料近傍に配置されるヒータに電流を流し、そのジュール熱により、この相変化材料を急速加熱および急速冷却を行なうか、または急速加熱および除冷を行なうことにより、非晶質状態または結晶性状態に設定することができる。

その結晶状態に応じて電気的抵抗値が異なるため、その電気的抵抗値を、記憶データに対応させる。

データ読出時においては、相変化メモリにおいても、メモリセルに電流を流し、その電流量を検出することにより、データの読出が行なわれる。

このような相変化メモリのデータの書込および読出は、特許文献１（特表２００３−５０２７９１）および非特許文献１（ＩＳＳＣＣダイジェストオブ・テクニカル・ペーパーズ Ｍ．ジル等の「オボニック ユニファイド メモリ：スタンドアロンメモリおよび組込み用途用の高性能不揮発性メモリ技術」と題された論文に示されている。
特表２００３−５０２７９１号 ２００２ＩＥＥＥ ＩＳＳＣＣ ダイジェストオブ・テクニカル・ペーパーズ ２月 ２００２ セッション１２の講演番号１２．４

薄膜磁性体メモリおよび相変化メモリいずれにおいても、データ書込時には、書込電流を利用する。磁性体メモリでは、通常、デジット線に一定方向にデジット線書込電流を流し、書込ビット線に書込データに応じた方向に書込ビット線電流を流す。これらのデジット線書込電流およびビット線書込電流それぞれが誘起する磁界の合成磁界強度が、メモリセルのＭＴＪ（マグネット・トンネル・ジャンクション）素子またはＴＭＲ（トンネル・マグネット・レジスタンス）素子などの可変磁気抵抗素子のしきい値を超えると磁化反転が生じ、データの書換を行なうことができる。

ビット線書込電流およびデジット線書込電流は、隣接非選択メモリセルの磁化状態がリーク磁界により反転しないように、また選択メモリセルにおいては確実に磁化反転が生じるように、各チップ単位でその大きさが調整して設定される。

しかしながら、チップ上においては、メモリセルアレイ内においてメモリセルの動作特性は、ある範囲で変動する。したがって、チップ単位で書込電流を設定した場合、最悪ケースを想定して書込電流が設定されるため、大きなマージンを見込んで書込電流を設定することが要求される。この場合、動作特性によって磁化反転のしきい値が異なるため、磁化反転のしきい値の小さなメモリセルに対しては不必要に大きな書込電流を流すことになり、また、磁化反転のしきい値の大きなメモリセルでは、十分に磁化反転を生じさせていない状態となる場合が生じる。データ読出時においては、高抵抗状態または低抵抗状態のメモリセルに流れる電流量を基準値と比較してデータの読出を行なう。したがって、このような不十分な磁化反転を生じさせているメモリセルにおいては、このデータ読出時の基準値との差が小さく、読出マージンが小さくなり、正確にデータを読出すことができなくなる。

特に、データ書換回数が増大し、メモリセルの磁性体膜の特性が劣化した場合、このような読出マージンの小さなメモリセルでは、逆データを読出す場合が生じ、メモリセルの書換サイクル数が低減し、メモリ全体の寿命を短くしてしまうという問題が生じる。

また、相変化メモリにおいても、その相変化膜の結晶性の変化のためにジュール熱を利用するため、相変化材料の熱サイクルにより膜特性低下の問題がより顕著となる。

前述の特許文献１においては、メモリセルの状態と書込データとに従って高抵抗状態に設定するリセットパルスを印加した後にてい抵抗状態に設定するセットパルスを印加するか、またはメモリセルの状態が書込データに対応する場合にはパルス印加を行なわず状態変更を必要とするメモリセルに対してのみセットパルスまたはリセットパルスを印加する方法が示されている。メモリセルに対して連続してセットパルスが印加されるのを防止して、メモリセルの相変化膜の結晶核が成長するのを防止し、これにより相変化膜の特性劣化を防止することを図る。

しかしながら、この特許文献１においても、メモリセルに対して書込パルスとして印加されるセットパルスおよびリセットパルスは、その条件は、チップ全体で固定されており、メモリセルの相変化膜の特性のばらつきによる抵抗値のばらつきに起因する書込マージンの低下および読出マージンの低下の問題は考慮されていない。

また、前述の非特許文献１においては、データの書込／読出／逆データの書込／読出の動作サイクルを繰返し実行する際の装置内の電圧波形が示されている。しかしながら、この非特許文献１においては、内部で、低電圧でデータの書込／読出を行なうことができることが示されているだけであり、メモリアレイ内のメモリセル特性のばらつきおよびメモリセルの寿命などの特性劣化の問題は考慮されていない。

それゆえ、この発明の目的は、正確にデータの書込および読出を行なうことのできる抵抗値変化型記憶装置を提供することである。

この発明の他の目的は、データ書込および読出マージンを十分に確保することのできる抵抗値可変型記憶装置を提供することである。

この発明の第１の観点に係る抵抗値可変型記憶装置は、記憶データに応じて電気的抵抗値が設定される複数の可変抵抗素子を含む複数メモリセルと、これら複数のメモリセルの選択メモリセルへのデータ書込時、選択メモリセルへデータを書込む書込回路と、データ書込条件を格納するプログラムメモリと、データ書込時、このプログラムメモリに格納された書込条件に従って書込回路の書込条件を設定し、書込回路により書込まれたデータを選択メモリセルから読出して読出データが書込データと対応しているかを判定し、該判定結果が不良を示すときには書込条件を変更して書込回路を再活性化し、また判定結果が良を示すときにはそのときの書込条件をプログラムメモリに格納する書込制御回路を含む。

この発明の第２の観点に係る抵抗値可変型記憶装置は、各々が、記憶データに従って電気的抵抗値が設定される可変抵抗素子を含む複数のメモリセルと、内部データバスと、複数のメモリセルの選択メモリセルを内部データバスに結合する選択回路と、既知の抵抗値を有する参照抵抗素子と、選択メモリセルを流れる電流と参照抵抗素子を流れる電流とに従って内部読出データを生成する内部読出回路を備える。

プログラムメモリに書込条件を格納することにより、選択メモリセルに応じて最適またはそれに近い書込条件でデータの書込を行なうことができる。また、書込データに対して書込ベリファイ動作を行なって、ベリファイ結果に従って選択的にデータの再書込を行なうことにより正確にデータの書込を行なうことができる。また、このとき書込条件を変更することにより、必要以上に書込ストレスが選択メモリセルへ印加されるのを防止することができる。

また、参照抵抗素子と選択メモリセルの電流比較を行なって内部読出データを生成する際に、この参照抵抗素子の抵抗値をメモリセルのアレイ内のメモリセルの抵抗値分布に応じて設定することにより、十分に読出マージンを確保してデータの読出を行なうことができる。

また、この参照抵抗素子の抵抗値を、選択メモリセルに応じて変更することにより、書込ベリファイ動作時に正確にデータの読出を行なうことができ、十分読出マージンを確保して、正確に書込データについてベリファイをすることができる。

［実施の形態１］
図１は、この発明に従う抵抗値変化型記憶装置の全体の構成を概略的に示す図である。図１において、抵抗値変化型記憶装置は、行列状に配列される複数の正規メモリセルＭを有するメモリセルアレイ１と、このメモリセルアレイ１の選択メモリセルのデータ書込に関連する動作を行なう書込系回路２と、データ読出時、メモリセルアレイ１の選択メモリセルのデータの読出に関連する動作を行なう読出系回路３を含む。

正規メモリセルＭは、記憶データに応じて電気的抵抗が変化する可変抵抗素子で、データ記憶部が構成される。この可変抵抗素子は、ＴＭＪ素子およびＭＴＲ素子などの可変磁気抵抗素子であってもよく、またＰＣ（相変化）素子であってもよい。

書込系回路２は、書込データＤおよびアドレス信号ＡＤに従って、メモリセルアレイ１の選択メモリセルに対し書込電流を供給する。この書込系回路２は、正規メモリセルＭの構成により、その構成が異なるが、メモリセルの行および列を選択し、選択行および選択列のメモリセルに書込電流を供給する回路を含む。

読出系回路３は、データ読出時、アドレス信号ＡＤに従って、メモリセルを選択する信号を生成するデコード回路と、このデコード回路からの選択信号に従ってメモリセルを選択して内部データバスに結合する選択回路と、この内部データバス上のデータを検知し増幅するセンスアンプを含む。

記憶装置は、さらに、データ書込時、スイッチ回路（ＳＷ）９を介して読出系回路３に結合され、選択メモリセルに対しデータが正確に書込まれたかを判定し、該判定結果に従って所定の動作制御を行なう書込制御回路４と、書込制御回路４の制御の下に、データ書込不良の場合、その書込条件を再設定する書込条件設定回路５と、データの書込および読出に必要な動作を実行する主制御回路８を含む。

書込制御回路４は、データ書込時、期待値データ（書込データ）と読出系回路３からスイッチ回路（ＳＷ）９を介して読出されたデータが不一致の場合、書込不良であると判定し、書込系回路２における書込条件を変更し、変更した書込条件を書込条件設定回路５に設定する。書込条件を再設定した後、書込制御回路４は、主制御回路８を制御して再びデータ書込動作を実行させる。

この欠きこみベリファイ結果に従って書込条件を変更することにより、メモリセルアレイ１において正規メモリセルＭの特性がばらつく場合においても、正確に、データの書込を行なうことができる。特に、正規メモリセルＭが可変抵抗素子を記憶部に含んでおり、この可変抵抗素子の電気的抵抗値を書込データに応じて所定の抵抗値に設定することにより、メモリセルの特性のばらつきにかかわらず、書込データに応じた電気的抵抗値を有する状態に正規メモリセルＭの可変抵抗素子を状態設定することができる。これにより、データ読出時においても、正確なデータの読出を行なうことができ、読出マージンが改善される。

スイッチ回路（ＳＷ）９は、また入出力回路７へ結合される。入出力回路７はデータ読出時、この読出系回路３から読出されたデータから外部データＱ（ＤＱ）を生成し、データ書込時には外部からのデータを受けて内部書込データＤを生成する。

図２は、この発明の実施の形態１において用いられる正規メモリセルＭの構成の一例を示す図である。図２において正規メモリセルＭは、記憶データに従ってその電気的抵抗値が設定される可変磁気抵抗素子ＶＭＲと、（読出）ワード線ＷＬ上の信号に従って可変磁気抵抗素子ＶＭＲをソース線ＳＬに電気的に結合する読出選択トランジスタＲＴＲを含む。

可変磁気抵抗素子ＶＭＲは、ＭＴＪ素子またはＴＭＲ素子で構成され、ビット線ＢＬを流れるビット線書込電流ＩＢＬとデジット線ＤＬを流れるデジット線書込電流ＩＤＬがそれぞれ誘起する磁界の合成磁界Ｈにより、その磁化状態が設定される。この可変磁気抵抗素子は、自由磁気層と固定磁気層の磁化方向に応じて、トンネル電流が大きい状態とトンネル電流の小さい状態、すなわち電気的抵抗の大きい状態と電気的抵抗の小さい状態のいずれかの状態を有する。

この可変磁気抵抗素子ＶＭＲは、印加磁界強度が、磁化反転のしきい値を超えたときにその磁化状態が反転する。この可変磁気抵抗素子ＶＭＲの電気的抵抗値が書込データに応じた抵抗値と異なる場合、すなわち、書込ベリファイ結果が不良を示している場合には、このビット線書込電流ＩＢＬおよびデジット線書込電流ＩＤＬの条件（電流量または電流印加時間）を変更して、合成磁界Ｈの強度または印加時間を変更する。この書込条件を変更して、再書込を行なうことにより、可変磁気抵抗素子ＶＭＲを書込データに応じた状態に正確に設定することができる。

図３は、図１に示す記憶装置の構成をより詳細に示す図である。図３において、メモリセルアレイ１において、正規メモリセルＭの各列に対応してビット線ＢＬ０−ＢＬｍが配設され、正規メモリセルＭの各行に対応してワード線ＷＬ０−ＷＬｍおよびデジット線ＤＬ０−ＤＬｍが配設される。正規メモリセルＭの各行に対応してダミーメモリセルＤＭＣ０およびＤＭＣ１が交互に配設される。これらのダミーメモリセルＤＭＣ０およびＤＭＣ１に対応して共通にダミーデジット線ＤＤＬが配設され、ダミーメモリセルＤＭＣ０に対応してダミーワード線ＤＷＬ０が配設され、ダミーメモリセルＤＭＣ１に対応してダミーワード線ＤＷＬ１が配設される。

ダミーメモリセルＤＭＣ０はダミーワード線ＤＷＬ０の選択時選択され、ダミーメモリセルＤＭＣ１は、ダミーワード線ＤＷＬ１の選択時に選択される。これらの正規メモリセルＭとダミーメモリセルＤＭＣ０、ＤＭＣ１は、図２に示す正規メモリセルＭと同様の構成を有する。図３においては、図面の煩雑さを避けるために、これらの正規メモリセルＭおよびダミーメモリセルＤＭＣ０およびＤＭＣ１を、楕円で示す。これらのダミーメモリセルＤＭＣ０およびＤＭＣ1は、正規メモリセルＭのデータ読出時の論理レベル判定基準データを記憶する。

図１に示す書込条件設定回路５は、書込制御回路４からの多ビット電圧ステップ制御信号ＳＴＥＰに従って書込電圧ＶＰＰの電圧レベルを変更する書込電圧発生回路１５を含む。書込電圧ＶＰＰは、デジット線を駆動するために用いられるデジット線書込電圧ＶＰＰＤと、ビット線を駆動するために用いられるビット線書込電圧ＶＰＰＢを含む。

書込系回路２は、デジット線ＤＬ０−ＤＬｍおよびダミーデジット線ＤＤＬに対して設けられ、データ書込時、書込電圧発生回路１５からの書込電圧ＶＰＰＤを動作電源電圧として受け、選択デジット線へ電流を供給するデジット線駆動回路２０と、ビット線ＢＬ０−ＢＬｎに対して設けられ、データ書込時、書込電圧発生回路１５からの書込電圧ＶＰＰＢを動作電源電圧として受け、選択ビット線に書込データに応じた方向に電流を流すビット線駆動回路２２を含む。

デジット線ＤＬ０−ＤＬｍおよびＤＤＬが接地ノードに結合されており、デジット線駆動回路２０は、選択デジット線へ書込電圧ＶＰＰＤを選択デジット線に供給することにより、書込電圧ＶＰＰＤ供給ノード（デジット線駆動回路の動作電源ノード）から接地ノードへデジット線書込電流が流れる。デジット線の配線抵抗は一定であり、書込電圧ＶＰＰＤの電圧レベルを変更することにより、選択デジット線を流れるデジット線書込電流の大きさを変更することができ、応じてデジット線が誘起する磁界の強度を変更することができる。

ビット線駆動回路２２は、書込電圧ＶＰＰＢ供給ノード（ビット線駆動回路の動作電源ノード）と接地ノードの間で、書込データに応じた方向に選択ビット線に電流をへ流す。ビット線の配線抵抗は固定されており、書込電圧ＶＰＰＢの電圧レベルを変更することにより、ビット線書込電流の大きさを変更することができ、応じて、ビット線が誘起する磁界の強度を変更することができる。

読出系回路３は、ワード線ＷＬ０−ＷＬｍの１つとダミーワード線ＤＷＬ０およびＤＷＬ１の１つを選択状態へ駆動するワード線駆動回路３０と、ビット線ＢＬ０−ＢＬｎの対をなすビット線を選択して内部データバス３６に結合する読出列選択回路３２と、内部データバス３６上のデータを検知し増幅するセンスアンプ３４を含む。

後にその構成は詳細に説明するように、内部データバス３６は相補データ線で構成され、ワード線駆動回路３０は、データ読出時、正規メモリセルＭとダミーメモリセルＤＭＣ０またはＤＭＣ１を、対をなすビット線（同時に相補内部データ線に接続される）に電流経路を形成するように同時に選択する。ダミーメモリセルＤＭＣ０およびＤＭＣ１は、高抵抗状態と低抵抗状態の正規メモリセルが駆動する電流の中間の電流を駆動する。読出列選択回路３２により、この対をなすビット線を内部データバス３６の相補データ線に結合し、センスアンプ３４で、その電流の大小に応じて選択メモリセルの抵抗状態が高抵抗状態であるか低抵抗状態であるかを判定する。

ダミーメモリセルＤＭＣ０およびＤＭＣ１は、正規メモリセルとサイズ（断面積）が異なり、その断面積に応じて、高抵抗状態または低抵抗状態に設定されて、中間電流（基準電流）を駆動するように構成されてもよい。

データ書込モード時、スイッチ回路（ＳＷ）９により、センスアンプ３４の出力データが書込制御回路４へ伝達される。書込制御回路４は、この読出されたデータと書込データ（期待値データ）とを比較し、その比較結果に基づいて多ビット電圧ステップ制御信号ＳＴＥＰを生成する。

データ書込時、データの書込、書込データの内部読出、一致／不一致の判定および判定結果に基く再書込の書込シーケンスを実行することにより、メモリセルの特性のばらつきが存在する場合においても、正確にメモリセルへのデータの書込を行なうことができる。

記憶データを外部へ読み出す通常のデータ読出時には、スイッチ回路（ＳＷ）９は、センスアンプ３４の出力データを図１に示す入出力回路７に含まれる出力バッファへ伝達する。

書込電圧発生回路１５の構成１：
図４は、図３に示す書込電圧発生回路１５の構成の一例を示す図である。書込電圧発生回路１５は、デジット線書込電圧ＶＰＰＤとビット線書込電圧ＶＰＰＢを発生する回路を含むが、これらは同一構成を有するため、図４においては、書込電圧ＶＰＰを発生する部分を代表的に示す。

図４において、書込電圧発生回路１５は、基準電圧ＶＲＥＦを発生する基準電圧発生回路１５ａと、基準電圧ＶＲＥＦと書込電圧線１５ｂ上の書込電圧ＶＰＰ（ＶＰＰＤ、ＶＰＰＢ）とを比較する比較器１５ｂと、比較器１５ｂの出力信号に従って電源ノードから書込電圧線１５ｄに電流を供給する電流ドライブトランジスタ１５ｃを含む。

基準電圧発生回路１５ａは、図３に示す書込制御回路４からの電圧ステップ制御信号ＳＴＥＰに従って、発生する基準電圧ＶＲＥＦの電圧レベルが設定される。この基準電圧発生回路１５ａの構成としては、定電流を抵抗素子により電圧に変換する回路構成の場合、この電流／電圧変換用の抵抗素子の抵抗値を電圧ステップ制御信号ＳＴＥＰにより調整する。単位抵抗素子とともに、ステップ制御信号ＳＴＥＰを受けるスイッチング素子を設け、単位抵抗素子を選択的に短絡することにより抵抗値を調整する。これに代えて、定電流発生回路をカレントミラー回路で構成し、ミラー比を電圧ステップ制御信号ＳＴＥＰで調整して基準電圧ＶＲＥＦの電圧レベルが変更されても良い。

この図４に示す書込電圧発生回路１５においては、書込電圧ＶＰＰの電圧レベルが基準電圧ＶＲＥＦよりも高くなると、比較器１５ｂの出力信号の電圧レベルが高くなり、電流ドライブトランジスタ１５ｃがオフ状態となり、書込電圧線１５ｄへの電流供給が停止される。一方、書込電圧ＶＰＰが基準電圧ＶＲＥＦよりも低い電圧レベルとなった場合には、この比較器１５ｂがその差に応じた信号を出力し、電流ドライブトランジスタ１５ｃのコンダクタンスを大きくして、書込電圧線１５ｂへ電流ドライブトランジスタ１５ｃが供給する電流が増加する。したがって、基準電圧ＶＲＥＦの電圧レベルに、書込電圧ＶＰＰの電圧レベルが維持される。電圧ステップ制御信号ＳＴＥＰに従って基準電圧ＶＲＥＦの電圧レベルを変更することにより、書込電圧ＶＰＰの電圧レベルを変更することができる。

書込電圧発生回路１５の構成２：
図５は、図３に示す書込電圧発生回路１５の別の構成を示す図である。図５において、書込電圧発生回路１５は、基準電圧ＶＲＥＦ０を生成する基準電圧発生回路１５ｅと、書込電圧ＶＰＰ（ＶＰＰＤ、ＶＰＰＢ）をレベルシフトしてシフト電圧ＶＰＳＦを生成するレベルシフト回路１５ｆと、基準電圧ＶＲＥＦ０とレベルシフト電圧ＶＰＳＦとを比較する比較器１５ｇと、比較器１５ｇの出力信号に従って書込電圧線１５ｄに電流を供給する電流ドライブトランジスタ１５ｈを含む。

基準電圧発生回路１５ｅが生成する基準電圧ＶＲＥＦ０の電圧レベルは固定されている。レベルシフト回路１５ｆの電圧レベルシフト量が、図３に示す書込制御回路４からの電圧ステップ制御信号ＳＴＥＰ（ＳＴＥＰ＜ｋ：０＞）に従って設定される。レベルシフト回路１５ｆは、抵抗素子またはダイオード素子の直列体を含む、これらの抵抗素子またはダイオード素子を、電圧ステップ制御信号ＳＴＥＰ＜ｋ：０＞に従って選択的に短絡することにより、シフト電圧ＶＰＳＦの電圧レベルを設定する。

この図５に示す書込電圧発生回路１５の構成においては、比較器１５ｇにより、シフト電圧ＶＰＳＦと基準電圧ＶＲＥＦ０の電圧レベルが等しくなるように、電流ドライブトランジスタ１５ｈの導通／非導通が制御される。したがって、レベルシフト回路１５ｆにおけるレベルシフト量を電圧ステップ制御信号ＳＴＥＰ＜ｋ：０＞により調整することにより、書込電圧ＶＰＰの電圧レベルを変更することができる（書込電圧ＶＰＰは、基準電圧ＶＲＥＦ０よりもレベルシフト回路１５ｆにおけるシフト電圧分高い電圧レベルに設定される）。

書込電圧発生回路１５の構成３：
図６は、図３に示す書込電圧発生回路１５のさらに他の構成を示す図である。図６において、書込電圧発生回路１５は、活性化信号ＥＮＡの活性化時活性化され、電源電圧ＶＣＣを降圧して書込電圧線１５ｄに書込電圧ＶＰＰ（ＶＰＰＤ、ＶＰＰＢ）を生成する降圧回路４０ａと、活性化信号ＥＮＢの活性化時活性化され、電源電圧ＶＣＣを昇圧して書込電圧線１５ｄに書込電圧ＶＰＰ（ＶＰＰＤ、ＶＰＰＢ）を生成する昇圧回路４０ｂを含む。

降圧回路４０ａは、書込制御回路４からの多ビット電圧ステップ制御信号ＳＴＥＰＡに従ってその生成する書込電圧ＶＰＰの電圧レベルが設定される。降圧回路４０ａの構成としては、図４および図５に示す回路構成を利用することができる。

昇圧回路４０ｂは、活性化時キャパシタのチャージャポンプ動作により電源電圧ＶＣＣよりも高い電圧を生成するチャージャポンプ回路４１と、このチャージャポンプ回路４１の生成する電圧のレベルを検出し、検出結果に従ってチャージャポンプ回路４１の動作を制御するレベル検出回路４２を含む。このレベル検出回路４２の検出電圧レベルが、書込制御回路４からの多ビット電圧ステップ制御信号ＳＴＥＰＢに従って設定される。レベル検出回路４２は、活性化信号ＥＮＢの活性化時レベル検出動作を行ない、また、活性化信号ＥＮＢの非活性化時チャージャポンプ回路４１を非活性状態に維持する。

これらの降圧回路４０ａおよび昇圧回路４０ｂの出力ノードが、共通に、書込電圧線１５ｄに結合される。

この図６に示す書込電圧発生回路１５においては、電源電圧ＶＣＣよりも高い書込電圧ＶＰＰが必要な場合には昇圧回路４０ｂにより書込電圧を生成し、電源電圧ＶＣＣよりも低い書込電圧が必要とされる場合には、降圧回路４０ａを活性化して書込電圧ＶＰＰを生成する。選択的に書込電圧を生成する回路を切替えることにより、書込条件を広範囲にわたって変更することができ、正確なデータ書込を保証することができる。

デジット線駆動回路２０の構成１：
図７は、図３に示すデジット線駆動回路２０の構成の一例を示す図である。図７においては、デジット線ＤＬに対して設けられるデジット線ドライブ２０ａの構成を代表的に示す。このデジット線ドライバ２０ａは、図示しないデコーダからのデコード信号に従ってデジット線書込電圧ＶＰＰＤを供給する電圧供給ノードからデジット線ＤＬに電流を供給するＰチャネルＭＯＳトランジスタ２０ａａで構成される。

デジット線ＤＬの他端は、接地ノードに結合される。したがって、このデジット線ＤＬの固有の配線抵抗により、デジット線書込電圧ＶＰＰＤとデジット線ＤＬの有する配線抵抗とにより決定される電流が、デジット線書込電流としてデジット線ドライバ２０ａにより供給される。デジット線書込電圧ＶＰＰＤの電圧レベルを変更することにより、したがって、デジット線ＤＬを流れる電流の大きさを変更することができる。

なお、図７に示すデジット線ドライバの構成において、デコーダからの出力信号に従って、ＰチャネルＭＯＳトランジスタ２０ａａと相補的に導通状態となるＮチャネルＭＯＳトランジスタがデジット線ＤＬと接地ノードの間に設けられていてもよい。

デジット線駆動回路２０の構成２：
図８は、図３に示すデジット線駆動回路２０の他の構成を示す図である。図８においても、デジット線駆動回路２０のデジット線ＤＬに対して設けられるデジット線ドライバ２０ｂの構成を代表的に示す。デジット線ＤＬは、書込電圧ＶＰＰＤ供給ノード（書込電圧線１５ｄ）に結合される。デジット線ドライバ２０ｂは、図示しないデコーダからの選択信号に従ってデジット線ＤＬを接地ノードに結合するＮチャネルＭＯＳトランジスタ２０ｂｂを含む。

このデジット線ドライバ２０ｂは、選択時、デジット線書込電圧ＶＰＰＤの供給ノードから接地ノードへデジット線ＤＬを介して電流を放電する。したがって、デジット線書込電圧ＶＰＰＤの電圧レベルが変更されると、応じて、デジット線ＤＬを流れる電流量も変更される。

ビット線駆動回路２２の構成：
図９は、図３に示すビット線駆動回路２２の構成をより具体的に示す図である。メモリセルアレイ１においては、正規メモリセルＭとダミーメモリセルＤＭＣａ、ＤＭＣｂが行列状に配置される。図９においては、２列に配列される正規メモリセルＭおよびダミーメモリセルＤＭＣ０、ＤＭＣ１を代表的に示す。

ビット線ＢＬは、メインビット線ＭＢＬとサブビット線ＳＢＬの階層構造に形成される。図９においては、サブビット線ＳＢＬ０およびＳＢＬ１と、これらのサブビット線ＳＢＬ０およびＳＢＬ１に対応して配置されるメインビット線ＭＢＬ０およびＭＢＬ１を示す。サブビット線ＳＢＬ０には、列方向に整列する正規メモリセルＭおよびダミーメモリセルＤＭＣ０が接続される。サブビット線ＳＢＬ１には、列方向に整列する正規メモリセルＭおよびダミーメモリセルＤＭＣ１が接続される。

正規メモリセルＭの各行に対応してデジット線ＤＬ０−ＤＬｍおよびワード線ＷＬ０−ＷＬｍがそれぞれ配置される。ダミーメモリセルＤＭＣ０およびＤＭＣ１には共通にダミーデジット線ＤＤＬが配置され、また、ダミーメモリセルＤＭＣ０がダミーワード線ＤＷＬ０に接続され、ダミーメモリセルＤＭＣ１がダミーワード線ＤＷＬ１に接続される。正規メモリセルおよびダミーメモリセルは、共通に、それぞれのアクセストランジスタがソース線ＳＬに接続される。

ビット線駆動回路２２は、図示しないデコード信号に従ってメインビット線ＭＢＬ０およびＭＢＬ１へビット線書込電圧ＶＰＰＢを伝達するメインビット線ドライバ５０ｅおよび５０ｏと、書込データＤと奇数列／偶数列を指定するアドレスビットＡ０とに従ってデコード信号ＳＤ０ＬおよびＳＤ１Ｌを生成する書込サブデコーダ５２ｌと、補の書込データ／ＤとアドレスビットＡ０とに従ってサブデコード信号ＳＤ０ｒおよびＳＤ１ｒを生成する書込サブデコーダ５２ｒと、メインビット線ＭＢＬ０上の電圧とサブデコード信号ＳＤ０Ｌとに従ってサブビット線ＳＢＬ０を充電または放電するサブビット線ドライバ５４ｌｅと、サブデコード信号ＳＤ０ｒとメインビット線ＭＢＬ０上の電圧とに従って、サブビット線ドライバ５４ｌｅと相補的にサブビット線ＳＢＬ０を充電または放電するサブビット線ドライバ５４ｒｅと、サブデコード信号ＳＤ１ｌとメインビット線ＭＢ１上の電圧とに従ってサブビット線ＳＢＬを充電または放電するサブビット線ドライバ５４ｌｏと、メインビット線ＭＢＬ１上の電圧とサブデコード信号ＳＤ１ｒとに従ってサブビット線ドライバ５４ｌｏと相補的にサブビット線ＳＢＬ１を放電または充電するサブビット線ドライバ５４ｒｏを含む。

メインビット線ドライバ５０ｅおよび５０ｏは、図示しないデコード信号に従ってデータ書込時、同時に選択状態となり、対応のメインビット線ＭＢＬ０およびＭＢＬ１上にビット線書込電圧ＶＰＰＢを選択時伝達する。

書込サブデコーダ５２ｌおよび５２ｒは、アドレスビットＡ０に従ってサブビット線ＳＢＬ０およびＳＢＬ１の一方を選択しかつ書込データＤおよび／Ｄに従って書込データＤが規定する方向にサブビット線に電流が流れるようにサブデコード信号ＳＤ０ｌ、ＳＤ１ｌ、ＳＤ１ｒおよびＳＤ０ｒを生成する。

非選択時においては、サブビット線ＳＢＬ０およびＳＢＬ１は接地電圧レベルに維持され、メインビット線ＭＢＬ０およびＭＢＬ１は、接地電圧レベルのハイインピーダンス状態に維持される。

この図９に示すビット線駆動回路２２の構成において、ビット線書込電圧ＶＰＰＢは、メインビット線ドライバ５０ｅおよび５０ｌを介して、選択されたサブビット線に伝達される。サブビット線ドライバ５４ｌｅ、５４ｒｅ、５４ｌｏおよび５４ｒｏにより、選択サブビット線において、ビット線書込電圧ＶＰＰＢを供給する電圧源から接地ノードへ電流が駆動される。したがって、選択サブビット線ＳＢＬにおける電流は、このビット線書込電圧ＶＰＰＢの電圧レベルにより変更することができ、応じて、選択サブビット線における誘起磁界強度を変更することができる。

ビット線駆動回路の詳細構成：
図１０は、図９に示すメインビット線ドライバ、サブビット線ドライバおよび書込サブデコーダの構成をより具体的に示す図である。図１０においては、図３に示す読出列選択回路３２および書込制御回路４の構成をも併せて示す。

図１０において、メインビット線ドライバ５０ｅは、ゲート回路Ｇ１の出力信号に従って選択的にメインビット線ＭＢＬ０上に書込電圧ＶＰＰを伝達するＰチャネルＭＯＳトランジスタＰＱ１と、ゲート回路Ｇ２の出力信号に従ってメインビット線ＭＢＬ０を接地電圧レベルに放電するＮチャネルＭＯＳトランジスタＮＱ１を含む。ゲート回路Ｇ１およびＧ２は、このメインビット線ドライバ５０ｅの前段に設けられるデコード回路の出力段回路である。

メインビット線ドライバ５０ｏは、ゲート回路Ｇ３の出力信号に従ってメインビット線ＭＢＬ１に書込電圧ＶＰＰを伝達するＰチャネルＭＯＳトランジスタＰＱ２と、ゲート回路Ｇ４の出力信号に従って、メインビット線ＭＢＬ１を接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱ２を含む。ゲート回路Ｇ３およびＧ４は、このメインビット線ドライバ５０ｏの前段に設けられるデコード回路の出力段回路である。

ゲート回路Ｇ１およびＧ３は、デコード信号に従って、選択時、対応のメインビット線にビット線書込電流（書込電圧）を供給し、ゲート回路Ｇ２およびＧ４は、書込動作完了時に、ワンショットの形態で対応のメインビット線を接地電圧レベルに駆動する信号を生成する。これらのゲート回路Ｇ２およびＧ４は、デコード信号と独立に、タイミング信号に従って対応のメインビット線を接地電圧に駆動するように信号を生成しても良い。ゲート回路Ｇ１−Ｇ４は、データ書込時、対応のメインビット線をハイインピーダンス状態に設定する信号を生成する。

メインビット線ドライバ５０ｅおよび５０ｏへは、同じ選択信号がゲート回路Ｇ１からＧ４により与えられ、メインビット線ＭＢＬ０およびＭＢＬ１は、データ書込時、同時に選択状態へ駆動される。サブビット線ＳＢＬ０およびＳＢＬ１それぞれに対してメインビット線ＭＢＬ０およびＭＢＬ１を配置しているのは、後に説明する様に、データ読出時、これらのメインビット線ＭＢＬ０およびＭＢＬ１が内部データバス３６の相補データ線３０ａおよび３０ｂにそれぞれ結合されるためである。

書込サブデコーダ５２ｌは、アドレスビットＡ０と書込データＤとを受けてサブデコード信号ＳＤ０ｌを生成するゲート回路ＧＡ０と、データＤと補のアドレスビット／Ａ０とを受けてサブデコード信号ＳＤ１ｌを生成するゲート回路ＧＡ１を含む。ゲート回路ＧＡ０は、アドレスビットＡ０が“０”（Ｌレベル）でありかつデータＤが“１”（Ｈレベル）のときに、サブデコード信号ＳＤ０ｌを、Ｌレベルに駆動する。ゲート回路ＧＡ１は、アドレスビット／Ａ０およびデータＤがともに“１”のときにサブデコード信号ＳＤ１ｌをＬレベルに駆動する。

書込サブデコーダ５２ｒは、補のアドレスビット／Ａ０と補の書込データ／Ｄを受けてサブデコード信号ＳＤ０ｒを生成するゲート回路ＧＢ０と、アドレスビットＡ０と補の書込データ／Ｄとを受け、サブデコード信号ＳＤ１ｒを生成するゲート回路ＧＢ１を含む。ゲート回路ＧＢ０は、補のアドレスビット／Ａ０補の書込データ／Ｄがともに“１”のときに、サブデコード信号ＳＤ０ｒをＬレベルに駆動する。ゲート回路ＧＢ１は、アドレスビットＡ０および補の書込データ／Ｄがともに“１”のときに、サブデコード信号ＳＤ１ｒをＬレベルに駆動する。

サブビット線ドライバ５４ｌｅは、サブデコード信号ＳＤ０ｌがＬレベルのときにメインビット線ＭＢＬ０をサブビット線ＳＢＬ０に結合するＰチャネルＭＯＳトランジスタＰＱ３と、サブデコード信号ＳＤ０ｌがＨレベルのときにサブビット線ＳＢＬ０を接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱ３とを含む。

サブビット線ドライバ５４ｌｏは、サブデコード信号ＳＤ１ｌがＬレベルのときにメインビット線ＭＢＬ１をサブビット線ＳＢＬ１に結合するＰチャネルＭＯＳトランジスタＰＱ４と、サブデコード信号ＳＤ１ｌがＨレベルのときにサブビット線ＳＢＬ１を接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱ４を含む。

サブビット線ドライバ５４ｒｅは、サブデコード信号ＳＤ１ｒに従ってメインメインビット線ＭＢＬ０をサブビット線ＳＢＬ０に結合するＰチャネルＭＯＳトランジスタＰＱ５と、サブデコード信号ＳＤ１ｒに従ってサブビット線ＳＢＬ０を接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱ５を含む。

サブビット線ドライバ５４ｒｏは、サブデコード信号ＳＤ１ｒに従ってメインメインビット線ＭＢＬ１をサブビット線ＳＢＬ１に結合するＰチャネルＭＯＳトランジスタＰＱ６と、サブデコード信号ＳＤ１ｒに従ってサブビット線ＳＢＬ１を接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱ６を含む。

アドレスビットＡ０により、サブビット線ＳＢＬ０およびＳＢＬ１の一方が指定される。今、データＤおよびアドレスビットＡ０がともに“１”の状態を考える。この場合、書込サブデコーダ５２ｌにおいては、ゲート回路ＧＡ１からのサブデコード信号ＳＤ１ｌがＬレベルとなり、ゲート回路ＧＡ０からのサブデコード信号ＳＤ０ｌはＨレベルである。したがって、サブビット線ドライバ５４ｌｏにおいて、ＰチャネルＭＯＳトランジスタＰＱ４が導通し、メインビット線ＭＢＬ１からの書込電圧ＶＰＰをサブビット線ＳＢＬ１に伝達する。サブビット線ドライバ５４ｌｅにおいては、ＭＯＳトランジスタＰＱ３がオフ状態、ＭＯＳトランジスタＮＱ３がオン状態であり、サブビット線ＳＢＬ０は、接地電圧レベルに維持される。

一方、書込サブデコーダ５２ｒにおいては、補の書込データ／Ｄが“０”であり、サブデコード信号ＳＤ０ｒおよびＳＤ１ｒは、ともにＨレベルとなる。したがって、サブビット線ＳＢＬ０およびＳＢＬ１はサブビット線ドライバ５４ｒｅおよび５４ｒｏにより接地ノードに結合される。サブビット線ＳＢＬ１においては、メインビット線ＭＢＬ１からＰチャネルＭＯＳトランジスタＰＱ４を介して書込電圧ＶＰＰが供給され、この供給電圧が、サブビット線ドライバ５４ｒｏのＮチャネルＭＯＳトランジスタＮＱ６により放電され、サブビット線ＳＢＬ１に、サブビット線ドライバ５４Ｌ０からサブビット線ドライバ５４ｒ０に向かってビット線書込電流が流れる。

逆に、アドレスビットＡ０が“１”であり、データＤが“０”のときには、サブビット線ドライバ５４ｌｅおよび５０ｌｏそれぞれにおいて、ＭＯＳトランジスタＮＱ３およびＮＱ４がともにオン状態となり（サブデコード信号ＳＤ０ｌおよびＳＤ１ｌがともにＨレベル）、サブビット線ＳＢＬ０およびＳＢＬ１が接地ノードに結合される。サブビット線ドライバ５４ｒｅおよび５４ｒｏについては、補の書込みデータ／Ｄが“１”となるため、サブデコード信号ＳＤ１ｒがＬレベル、サブデコード信号ＳＤ０ｒがＨレベルであり、サブビット線ドライバ５４ｒｏにおいてＰチャネルＭＯＳトランジスタＰＱ６がオン状態となり、メインビット線ＭＢＬ１上の書込電圧ＶＰＰがサブビット線ＳＢＬ１に伝達される。サブビット線ドライバ５４ｒｅにおいては、ＭＯＳトランジスタＮＱ５がオン状態、ＭＯＳトランジスタＰＱ５がオフ状態であり、サブビット線ＳＢＬ０は接地電圧レベルに維持され、書込電流は流れない。サブビット線ＳＢＬ１は、サブビット線ドライバ５４ｒｏから電流を供給されて、サブビット線ドライバ５４ｌｏによりその供給電流が放電され、データＤが“１”のときと、逆の方向にビット線書込電流を流すことができる。

このサブビット線書込電流の大きさは、選択メインビット線上に伝達されるビット線書込電圧ＶＰＰＢの電圧レベルにより決定され、ビット線書込電圧ＶＰＰＢの電圧レベルを変更することにより、サブビット線を流れる書込電流の大きさを変更することができ、応じて、サブビット線誘起磁界郷土を変更することができる。

なお、メインビット線ＭＢＬ０およびＭＢＬ１が非選択状態であり、接地電圧レベルのときには、例えばサブデコード信号ＳＤ０ｌがＬレベルとなっても、サブビット線ドライバ５４ｌｅにおいてＰチャネルＭＯＳトランジスタＰＱ３のゲートおよびソースがともに接地電圧レベルとなり、オフ状態となる。このときには、サブデコード信号ＳＤ０ｒがＨレベルであり、サブビット線ドライバ５４ｒｅにおけるＮチャネルＭＯＳトランジスタＮＱ５によりサブビット線ＳＢＲ０は、接地電圧レベルに維持される。他のサブビット線ドライバにおいても同様である。したがって、サブビット線ＳＢＬ０およびＳＢＬ１が、フローティング状態となるのは、防止することができる。

なお、メインビット線ドライバ５０ｅおよび５０ｏは、データ読出時、出力ハイインピーダンス状態に設定される。また、データ読出時、サブデコード信号ＳＤ１ｒ、ＳＤ０ｒ、ＳＤ０ｌおよびＳＤ１ｌは、すべてＬレベルに設定され、サブビット線ドライバ５４ｌｅ、５４ｒｅ、５４ｌｏおよび５４ｒｏにおいて、ＰチャネルＭＯＳトランジスタＰＱ３、ＰＱ５Ｐ、Ｑ４およびＰＱ６がオン状態となり、サブビット線ＳＢＬ０およびＳＢＬ１がそれぞれメインビット線ＭＢＬ０およびＭＢＬ１に結合される。

メインビット線ドライバ５０ｂおよび５０ｏにおいて、ゲート回路Ｇ１およびＧ３の出力信号をアドレス信号に従って変化させ、一方、ゲート回路Ｇ２およびＧ４の出力信号は、データ書込動作完了時にワンショットの形態でＨレベルに設定する。ゲート回路Ｇ１およびＧ３の出力信号は、データ書込サイクル完了後Ｌレベルである。したがって、書込ベリファイ動作およびデータアクセス両者を含むデータ読出時、メインビット線ＭＢＬ０およびＭＢＬ１を、フローティング状態に設定することができる。

また、データ読出時、書込サブデコーダ５２ｌにおいては、ゲート回路ＧＡ１へ与えられるデータＤおよびアドレスビットＡ０をともにＨレベルに強制的に設定し、ゲート回路ＧＡ０へ与えられる書込データＤおよび補のアドレスビット／Ａ０を共にＨレベルに強制的に設定する。同様、書込サブデコーダ５２ｒにおいても、ゲート回路ＧＢ０へ与えられる補のアドレスビット／Ａ０および補の書込データ／ＤをＨレベルに設定し、ゲート回路ＧＢ１に対しては補のデータ／ＤおよびアドレスビットＡ０をともにＨレベルに設定する。アドレスビットＡ０およびデータＤをそれぞれ反転して補のアドレスビット／Ａ０および補の書込データ／Ｄを生成する回路として、データ書込モード以外のときにはＬレベルとなるデータ書込制御信号を第１の入力に受けるＮＡＮＤ回路を利用することにより容易に実現することができる。

データ書込完了後、書込データを読出し、期待値データと一致しているかの判定を行ない、不一致判定時に、再度、書込を書込電圧ＶＰＰＢを変更して実行する。以下、この書込シーケンスを実践する部分の構成について説明する。

読出列選択回路３２は、メインビット線ＭＢＬ０およびＭＢＬ１それぞれに対して設けられ、読出列選択信号ＲＳＥＬ０およびＲＳＥＬ１に従って選択的に導通し、導通時、メインビット線ＭＢＬ０およびＭＢＬ１を内部データ線３６ａおよび３６ｂに結合する読出列選択ゲートＣＧ０およびＣＧ１を含む。

正規メモリセルＭへのデータの書込を実行する場合におけるベリファイ動作時のデータ読出時および通常のデータアクセスのためのデータ読出時には、読出列選択ゲートＣＧ０およびＣＧ１は同時に導通し、内部データ線３６ａ３６ｂの一方にメインメモリセルが結合され、他方にダミーメモリセルが結合される。データ読出時のワード線アドレスが偶数であるか奇数であるかに基づいて、ダミーワード線を選択的に選択状態へ駆動する。すなわち偶数ワード線の選択時、奇数ダミーワード線を選択状態へ駆動し、奇数ワード線選択時には、偶数ダミーワード線を選択状態へ駆動する。ダミーメモリセルＤＭＣ０およびＤＭＣ１には、正規メモリセルＭの記憶データ（抵抗値）の参照データ（参照抵抗値）が設定されている。したがって内部データ線３６ａおよび３６ｂには、図示しない読出電流供給回路からの読出電流により、相補電流／電圧状態が現われる。センスアンプ３４は、この内部データ線３６ａおよび３６ｂを流れる電流を差動増幅する。センスアンプ３４は、電流センス型差動増幅回路で構成されてもよく、また、電圧検知型差動増幅回路で構成されてもよい。

スイッチ回路９は、モード設定信号ＴＭに従って、センスアンプ３４の出力信号を出力バッファまたは書込制御回路４へ与える。

モード設定信号ＴＭは、データアクセスが行われる通常データ読出モード時、スイッチ回路９をセンスアンプ３４の出力信号を出力バッファへ伝達する状態に設定し、書込ベリファイを含むデータ書込モード時には、このセンスアンプ３４の出力信号を書込制御回路４へ伝達するように設定する。

書込制御回路４は、スイッチ回路９から与えられるデータを期待値データＥＸＰと比較する比較回路５０と、その比較回路５０の出力信号に基づいて、データが正確に書込まれたかを判定し、その判定結果に従って書込条件を制御する電圧ステップ制御信号ＳＴＥＰを生成するＢＩＳＴ（ビルトイン・セルフ・テスト）制御回路５２と、起動時およびボードレベルでのテストを行うためのテストシーケンスおよび固定値データを格納する（プログラム可能）読出専用メモリ（ＲＯＭ）５４を含む。この比較回路５０へ与えられる期待値データＥＸＰは、データ書込時与えられる書込データである。ＲＯＭ５４には、電圧ステップ制御信号ＳＴＥＰの変更ステップを示すデータが格納され、その格納データに従って書込電圧条件の変更が行われる。このＲＯＭ５４は、プログラム可能であり、ＢＩＳＴ制御回路５２によりデータの書込および書換を行う事ができる。

このＢＩＳＴ制御回路５２を、データ書込時のベリファイ動作に利用することにより、チップレベルでのテスト工程で、データの書込／読出が正確に行なわれるかの判定を行なうテストシーケンスを利用して、通常動作モード時のデータ書込時における書込ベリファイを行なうことができる。

この記憶装置においては、さらに、内部データ線３６ａおよび３６ｂが、それぞれ、スイッチング素子ＴＧａおよびＴＧｂを介して参照抵抗素子ＲＶＲａおよびＲＶＲｂが結合される。これらの参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値は、書込制御回路４（ＢＩＳＴ制御回路５２）の制御の下にその抵抗値を変更することができる。これらの参照抵抗素子ＲＶＲａおよびＲＶＲｂは、ダミーメモリセルＤＭＣ０およびＤＭＣ１にデータを書込むときに利用される。ダミーメモリセルの基準抵抗値は、ＲＯＭ５４に格納されている。参照抵抗素子ＲＶＲａおよびＲＶＲｂを選択的に内部データ線３６ａおよび３６ｂに接続して、選択ダミーメモリセルに対する参照抵抗として利用する。ダミーメモリセルに対するデータの書込については、後に詳細に説明する。

図１１は、正規メモリセルおよびダミーメモリセルの磁化特性を示す図である。図１１において、メモリセル（正規メモリセルおよびダミーメモリセル）は、磁化困難軸および磁化容易軸を有している。デジット線ＤＬおよびダミーデジット線ＤＤＬを流れる電流が誘起する磁界Ｈ（ＤＬ）を、この磁化容易軸方向の磁界Ｈ（Ｅ）に設定する。一方、ビット線ＢＬ（サブビット線ＳＢＬ）を流れる電流が誘起する磁界Ｈ（ＢＬ）は、磁化困難軸方向に沿った磁界Ｈ（Ｈ）に設定する。ビット線ＢＬを流れる電流が誘起する磁界Ｈ（ＢＬ）とデジット線ＤＬを流れる電流が誘起する磁界Ｈ（ＤＬ）の合成磁界Ｈが、図１１の曲線（アステロイド特性線）の外側にまで延在するとき、そのメモリセルの磁化状態が印加磁界Ｈの磁化方向に設定される。したがって、このメモリセルに印加される磁界強度が図１１に示すアステロイド特性線の外部に存在するときに、メモリセルの磁化状態が反転する。アステロイド特性線の内部に、その印加合成磁界強度が存在する場合には、磁化状態は反転しない。このアステロイド特性線が、従って、磁化反転のしきい値を示す。

磁化状態が反転しても、メモリセルのサイズまたは特性のばらつきにより、電気的抵抗値が、十分高抵抗状態または低抵抗状態とならない場合が存在する。この書込不良が存在する場合、固定磁気層の磁化方向との位相差を変更することにより、確実に、低抵抗状態または高抵抗状態に設定することができる。また、磁化反転が生じていない場合には、確実に、磁化反転を生じさせて、書込データに応じた磁化状態に設定することができる。以下、メモリセルのデータ書込シーケンスについて説明する。

正規メモリセルに対する書込シーケンス１：
図１２は、この発明の実施の形態１に従うデータ書込シーケンスを示すフロー図である。以下、図１２を参照して、この発明の実施の形態１の記憶装置のデータ書込シーケンスについて説明する。

まず、図１に示す書込制御回路４は、外部からのコマンドＣＭＤに従ってデータ書込が指示されたかを判定する（ステップＳ１）。データ書込が指定されない場合には、書込制御回路４は、データ書込指示が与えられるのを待つ。この場合、データ読出が指定されている場合には、図１に示す主制御回路８は、そのコマンドＣＭＤのデータ読出指示に従って、データの読出を行なうための動作制御を行う。

ステップＳ１においてデータ書込が指定されたと判定すると、まず、図１に示す書込制御回路４は、入出力回路７から与えられる書込データＤをラッチし（ステップＳ２）、次いで、図３に示す書込電圧発生回路１５の発生する電圧ＶＰＰＤおよびＶＰＰＢの電圧レベルを初期設定する（ステップＳ３）。

デジット線書込電圧ＶＰＰＤおよびビット線書込電圧ＶＰＰＢの電圧レベルの初期設定の後、図１に示す書込制御回路４は、図１に示す主制御回路８を起動してデータ書込を行なう。このデータ書込時、書込データｄおよびアドレス信号に従って、図９に示すメインビット線ドライバ５０ｅおよび５０ｏが、ビット線書込電圧ＶＰＰＢを、選択メインビット線（たとえばＭＢＬ０、ＭＢＬ１）ヘ伝達する。このときまた、サブビット線ドライバ５４ｌｅ、５４ｒｅ、５４ｌｏ、５４ｒｏにより、選択サブビット線に、書込データＤに応じた方向に電流が流れる。このときのビット線書込電流は、ビット線書込電圧ＶＰＰＢにより設定されている。また、デジット線ＤＬには、図３に示すデジット線駆動回路２０により、デジット線書込電圧ＶＰＰＤに応じた電流が流れる。これらのサブビット線書込電流およびデジット線書込電流により、選択メモリセルに対し、誘起磁界の合成磁界が印加され、その磁化状態が設定され、データの書込が完了する（ステップＳ４）。

このデータ書込完了後、図１０に示すメインビット線ドライバ５０ｅおよび５０ｏは、そのゲート回路Ｇ２およびＧ４の出力信号に従ってＭＯＳトランジスタＮＱ１およびＮＱ２により、選択メインビット線ＭＢＬ０およびＭＢＬ１を接地電圧レベルにリセットした後、出力ハイインピーダンス状態となる。

次いで、書込制御回路４により、図９に示すスイッチ回路９の経路が、センスアンプ３４の出力信号を比較回路５０へ転送する経路に設定され、また期待値データＥＸＰとして書込データＤ（ラッチされている）が比較回路５０へ与えられる。この状態で選択メモリセルからの込データの読出が行なわれる（ステップＳ５）。データ読出時においては、サブビット線ドライバを介してサブビット線ＳＢＬ０およびＳＢＬ１が、メインビット線ＭＢＬ０およびＭＢＬ１に結合される。この状態で、読出列選択信号ＲＳＥＬ０およびＲＳＥＬ１を選択状態へ駆動し、メインビット線ＭＢＬ０およびＭＢＬ１を内部データ線３６ａおよび３６ｂに結合する。また、データ読出時においては、ワード線ＷＬとダミーワード線ＤＷＬが選択され、メインビット線ＭＢＬ０およびＭＢＬ１一方および他方には、データが書込まれた正規メモリセルおよびダミーメモリセルがそれぞれ接続される。センスアンプ３４が正規メモリセルおよびダミーメモリセルの抵抗状態に応じた信号を生成して、スイッチ回路９を介して比較回路５０へ与える。

比較回路５０は、このセンスアンプ３４からのデータと期待値データ（ラッチデータ）ＥＸＰとを比較し、その一致／不一致判定結果を、書込制御回路４のＢＩＳＴ制御回路５２へ与える（ステップＳ６）。

ＢＩＳＴ制御回路５２は、読出データと期待値データ（ラッチデータ）とが不一致の場合には、ビット線書込電圧ＶＰＰＢを初期値に固定したまま、デジット線書込電圧ＶＰＰＤを、所定電圧幅のステップ増分する。次いで、主制御回路８（図１参照）の制御の下に再び同じメモリセルへのデータ書込が行なわれ、ステップＳ２以降の動作が繰返される。

ステップＳ６において、読出データがラッチデータ（期待値データ）と一致していると判定された場合には、ステップＳ８において次の書込データがあるかの判定が行われ、次の書込データが存在する場合には、新たな書込データを期待値データとしてラッチしてステップＳ３以降の動作が再び実行される。書込データがステップＳ８において存在しないと判定されると、データ書込シーケンスを終了し、次の動作に備える。

図１２に示すステップＳ７において、ビット線書込電圧ＶＰＰＢを初期値に固定し、デジット線書込データＶＰＰＤをステップ単位で増分するのは、以下の理由による。デジット線は、そのデジット線書込電流により、磁化容易軸方向の磁場を誘起する。このデジット線とメモリセルの可変磁気抵抗素子との距離が、ビット線と可変磁気抵抗素子との間の距離に比べて大きい場合、このデジット線が誘起する磁場が、近傍のメモリセルの可変磁気抵抗素子に影響を及ぼし、近傍の非選択メモリセルの磁化状態が反転する磁気ディスターブの問題が生じる可能性がある。この場合、ビット線を流れる電流が誘起する磁界は、磁化困難軸方向の磁界であり、この磁化困難軸方向のビット線誘起磁界（図１１のＨ（ＢＬ））が大きくなるように、ビット線書込電圧ＶＰＰＢの電圧を初期設定する。デジット線を流れる電流が誘起する磁界（図１１のＨ（ＤＬ））の強度が徐々に増大するように、デジット線書込電圧ＶＰＰＤを徐々に増分する。これにより、デジット線誘起磁界を近傍の非選択メモリセルへの影響を抑制しつつ選択メモリセルへのデータの書込を行なうことができる。

また、デジット線に対しては配線による磁気シールドが設けられ、近傍の非選択メモリセルの磁気ディスターブの問題が生じない構成の場合には、ビット線書込電圧ＶＰＰＢおよびディジット書込電圧ＶＰＰＤを以下のように変更する。すなわち、ビット線書込電流が最小値となるようにビット線書込電圧ＶＰＰＢを初期設定する。この状態で、書込が十分に行なわれるようにデジット線を流れる電流を大きくするように、デジット線書込電圧ＶＰＰＤを順次増分する。

なお、ステップＳ８において次の書込データの有無を判定している。ここで、たとえばページ書込などのように連続してデータの書込が行なわれる場合、まず書込データを内部の図示しないレジスタなどにラッチし、レジスタのデータを順次書込む。

図１３および図１４は、データ書込シーケンスでの誘起磁界の変化を示す図である。図１３および図１４において、横軸に、磁化容易軸方向の磁界を示し、縦軸に磁化困難軸方向の磁界を示す。図１３に示す曲線において、±０の誘起磁界で、アステロイド特性線と合成磁界強度が重なる状態を考える。

これらの図１３および図１４に示すように、磁化困難軸方向の磁界強度を、デジット線書込電圧に応じて順次増大させることにより、ビット線書込電流が誘起する磁化容易軸方向の磁界を一定の値に維持してデータ書込を行なうことにより、アステロイド特性線を超えた時点でデータの書換（磁化反転）を行なうことができる。また、図１４に示すように、メモリセルの特性のバラツキなどにより、このアステロイド特性線が、図１３に示す推定アステロイド特性線と異なる特性を有する場合においても、磁化困難軸方向の磁界を順次増大させることにより、このアステロイド特性線を合成磁界強度が超えた時点で、データの書換を行なうことができ、正確なデータの書込をメモリセル特性にかかわらず行なうことができ、書込マージンを増大させることができる。

正規メモリセルへの書込シーケンス２：
図１５は、この発明の実施の形態１のデータ書込シーケンスの変更例を示す図である。この図１５に示すデータ書込シーケンスにおいては、読出データとラッチデータ（期待値データ）との一致を検出する比較するステップＳ６に続いて行なわれる書込電圧の変更を行なうステップＳＰ７の動作内容が、図１２に示すデータ書込シーケンスと異なる。このステップＳＰ７においては、書込電圧の変更時、ビット線書込電圧ＶＰＰＢおよびデジット線書込電圧ＶＰＰＤの両者の電圧レベルを上昇させる。図１５に示す書込データシーケンスの残りのステップは、図１２に示す書込シーケンスの各ステップと同じであり、対応する部分には同一ステップ番号を付し、その詳細説明は省略する。

この図１５に示すデータ書込シーケンスの場合、図１６に示すように、磁化容易軸方向の磁界Ｈ（Ｅ）および磁化困難軸方向の磁界Ｈ（Ｈ）が、最小初期設定値から予め定められた電圧幅のステップずつ増大する。図１６に示す評価磁化特性においては、±０の誘起磁界でアステロイド特性線と合成磁界強度が重なる状態を考える。この場合、初期設定値から順次ビット線書込電流およびデジット線書込電流を、それぞれビット線書込電圧ＶＰＰＢおよびデジット線書込電圧ＶＰＰＤを増分して増大させる。誘起磁界の合成磁界強度が、アステロイド特性線を超えた時点で、このメモリセルの磁化状態を設定することができる。

一方、図１７に示すように、アステロイド特性線が、評価値よりもずれた場合においても、最小初期値から磁化容易軸方向のデジット線磁界および磁化困難軸方向のビット線磁界を予め定められた電圧幅のステップずつ増分することにより、アステロイド特性線を超えた時点でデータの書換を行なうことができる。

特に、アステロイド特性線について、磁化容易軸方向および磁化困難軸方向両者が、ともに同程度評価特性線（図１６に示す特性線）からずれる場合、ビット線書込電圧ＶＰＰＢおよびデジタル線書込電圧ＶＰＰＤの両者を変更して、ビット線書込電流およびデジット線書込電流を変更することにより、正確なデータの書込を行なうことができる。特に、データ“０”および“１”の磁化方向を、十分角度差の大きい方向に設定することができ、抵抗値のマージンを十分に大きくすることができ、応じて、データ読出時のマージンの大きい状態で書換を行なうことができる。

ダミーメモリセルのデータ書込シーケンス：
図１８は、ダミーメモリセルの抵抗状態を示す図である。今、一例として、ダミーメモリセルが正規メモリセルよりもそのサイズが大きくされ、高抵抗状態に設定されたときに、正規メモリセルの高抵抗状態および低抵抗状態の抵抗値の中間値の抵抗値を与える状態に設定される場合を考える。すなわち、図１８に示すように、正規メモリセルが高抵抗状態で抵抗値Ｒｈｎを有し、低抵抗状態のときに電気的抵抗値Ｒｌｎを有するときに、ダミーメモリセルは、高抵抗状態で電気的抵抗値Ｒｈｄを示す。この電気的抵抗値Ｒｈｄは、電気的抵抗値ＲｈｎおよびＲｌｎの中間値である。このダミーメモリセルが低抵抗状態に設定された場合には、そのときの電気的抵抗値Ｒｌｄは、正規メモリセルの低抵抗状態の電気的抵抗値Ｒｌｎよりもさらに低い抵抗値となる。この場合、たとえばダミーメモリセルのサイズを、正規メモリセルのサイズの２・Ｒｈ／（Ｒｈｎ＋Ｒｌｎ）倍に設定することにより、ダミーメモリセルの電流経路の面積が正規メモリセルよりも大きくなり、その電気的抵抗値を所定値に設定することができる。

図１９は、この発明の実施の形態１に従うダミーメモリセルのデータ書込シーケンスを示すフロー図である。以下、図１０および図１９を参照して、ダミーメモリセルへのデータ書込シーケンスについて説明する。

このダミーメモリセルのデータ書込は、製品出荷前のテストシーケンスにおいてＢＩＳＴ制御回路５２（図１０参照）を用いて実行されてもよく、またシステムに組込まれた後、システムの初期設定時にこのデータ書込シーケンスが実行されてもよい。

また、図１０に示すダミーメモリセルＤＭＣ０およびＤＭＣ１に対して高抵抗状態に設定するための書込データの設定が行なわれる（ステップＳ１０）。この場合、ダミーメモリセルを全て低抵抗状態に初期設定する必要はない。高抵抗状態にあり、所定の中間抵抗値を有するダミーメモリセルに対しては、データ書込後のベリファイ動作により書込完了判定がなされるため、以後の再書込が行われないだけである。

図９に示すダミーデジット線ＤＤＬを選択状態へ駆動し、その後、図３に示すビット線駆動回路２２を利用して、順次、ダミーメモリセルＤＭＣ０およびＤＭＣ１を低抵抗状態に設定する。

次いで、図１０に示す参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値を、正規メモリセルの低抵抗状態の抵抗値Ｒｌｎに対応する抵抗値に設定し（ステップＳ１１）、ついでアドレスＡＤを初期アドレス“０”に設定する（ステップＳ１２）。これらの動作は、図１０に示すＢＩＳＴ制御回路５２により実行される。参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値は、ダミーメモリセルの目標抵抗値よりも少し小さい値に、書込制御回路４内のＲＯＭ５４に格納されたコードを用いて設定されてもよい。

この後、図１０に示すＢＩＳＴ制御回路５２の制御の下に、ダミーメモリセルＤＭＣ０およびＤＭＣ１に対するデータの書込を行なう（ステップＳ１３）。

この書込が完了すると、図１０に示すＢＩＳＴ制御回路５２により、参照抵抗素子ＲＶＲａおよびＲＶＲｂの一方をアドレス信号に従って内部データバス３６の内部データ線に接続し、データの読出を行なう。このとき、内部データ線３６ａおよび３６ｂの一方に、ダミーメモリセルが接続され、他方に、参照抵抗素子ＲＶＲａまたはＲＶＲｂが接続される（ステップＳ１４）。この後、センスアンプ３４を用いてデータの読出を行ない、スイッチ回路９を介して比較回路５０へセンスアンプ３４の出力信号を与える。

比較回路５０へは、期待値ＥＸＰとして、ダミーメモリセルが高抵抗状態にある状態に対応するデータが与えられる。この場合、図１０に示すように、ダミーメモリセルＤＭＣ０およびＤＭＣ１は、それぞれ、選択時、内部データ線３６ａおよび３６ｂに接続され、これらの内部データ線３６ａおよび３６ｂはセンスアンプ３４に接続される。したがって、ダミーメモリセルＤＭＣ０およびＤＭＣ１のいずれが選択されるかに応じて期待値データＥＸＰの論理レベルは、選択的に反転される。これは、アドレスビットＡ０を利用する事により、容易に実現される。

選択ダミーメモリセルが、まだ高抵抗状態に設定されていないと判定され、電気的抵抗値が正規メモリセルの低抵抗状態の抵抗値Ｒｌｎよりも低いと判定された場合には、書込条件を変更して（ステップＳ１６）、再び、ステップＳ１３から始まるデータ書込シーケンスを実行する。

一方、ステップＳ１５においてダミーメモリセルが高抵抗状態に設定されていると判定され、その電気的抵抗が、抵抗値Ｒｌｎよりも高い状態にあると判定されると、ついで参照抵抗素子ＲＶＲａおよびＲＶＲｂの一方の抵抗値を、正規メモリセルの高抵抗状態の抵抗値Ｒｈｎの下限値に設定する（ステップＳ１７）。この状態で、再びデータの読出を行ない、センスアンプ３４の出力信号に従って比較回路５０において期待値ＥＸＰと比較し、ダミーメモリセルが正規メモリセルの高抵抗状態の下限抵抗値よりも低い電気的抵抗値を有するかが判定される（ステップＳ１９）。

ステップＳ１９において、ダミーメモリセルの電気的抵抗値が、正規メモリセルの高抵抗状態の電気的抵抗値Ｒｈｌの下限値よりも高いと判定されると、ダミーメモリセルを低抵抗状態に設定する逆データの書込が行なわれる（ステップＳ２０）。この逆データ書込時においては、初期化シーケンスのデータ書込条件が用いられてもよく、またこの初期化時の書込条件と異なる再書込条件が用いられてもよい。この後、再び、ステップＳ１３に戻り、ダミーメモリセルを高抵抗状態に設定するためのステップＳ１３以降のシーケンスが実行される。

ステップＳ１９において、比較回路５０の出力信号が、ダミーメモリセルが低抵抗状態にあると判定すると、ダミーメモリセルの電気的抵抗値Ｒｈｄは、所定値に設定されたと判定され、そのダミーメモリセルに対するデータの書込が完了する。

次いでアドレスＡＤは最終ダミーメモリセルが指定されたかの判定が行なわれる（ステップＳ２１）。また書込を行なうダミーメモリセルが存在する場合にはアドレスを１増分し（Ｓ２２）、再びステップＳ１３からのデータ書込シーケンスを実行する。一方、ステップＳ２１においてアドレスＡＤが最終アドレスと判定されると、全てのダミーメモリセルについてのデータ書込シーケンスが完了する。

この図１９に示すデータ書込シーケンスを利用することにより、確実に、ダミーメモリセルを、高抵抗状態に設定することができる。

なお、参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値はコード化して、図１０に示すＲＯＭ５４に格納されており、各動作ステップにおいて、ＢＩＳＴ制御回路５２が読出し、これらの参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値を設定する。また、ＢＩＳＴ制御回路５２は、ダミーメモリセル選択時のアドレス信号を発生するため、そのアドレスに応じて、期待値データＥＸＰの論理レベルを反転する。

また、ダミーメモリセルＤＭＣ０およびＤＭＣ１のサイズが、正規メモリセルのサイズよりも小さくされ。その低抵抗状態のときに、参照電気抵抗値を与える構成の場合、ダミーメモリセルをすべて高抵抗に初期設定した後に、これらのダミーメモリセルを低抵抗状態に設定するデータ書込シーケンスが実行されればよい。この場合には、図１９に示すフロー図における高抵抗状態および低抵抗状態を置換えることにより、その動作フローが得られる。

また、データを書込前に、まず、ダミーメモリセルと参照抵抗素子との比較を行っても良い。既に、所定の抵抗状態に設定されているダミーメモリセルに対してさらにデータの書込を行う必要がなく、書込に要する時間および消費電流を低減することができる。

また、ダミーメモリセルの特性が、製造パラメータのバラツキなどにより、設計値よりずれていることが予めテスト工程などにおいて検出されている場合には、その特性のバラツキに応じて参照抵抗素子の抵抗値を変更する（ＲＯＭの格納データを変更する）。

ダミーメモリセルの抵抗検出シーケンス（参照抵抗素子の抵抗値決定シーケンス）：
図２０は、図１０に示すダミーメモリセルＤＭＣ０およびＤＭＣ１のデータ書込後の抵抗値分布を検出するシーケンスを示す図である。この図２０に示す検出シーケンスにおいては、ダミメモリセルへの書込データは、高抵抗状態に設定するデータおよび低抵抗状態に設定するデータのいずれであってもよい。ダミーメモリセルの抵抗値分布を参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値に反映させる。以下、図１０および図２０を参照して、ダミーメモリセルへの抵抗分布検出シーケンスについて説明する。

まず、ダミーメモリセルＤＭＣ０およびＤＭＣ１への書込データの設定が行なわれる（ステップＳ３０）。この書込データの設定は、ダミーメモリセルＤＭＣ０およびＤＭＣ１が高抵抗状態に設定されるかまたは低抵抗状態に設定されるかに応じて決定される。

なお、全ダミーメモリセルは、全て高抵抗状態に初期設定する初期化シーケンスは特に要求されない。

次いで、先頭アドレス（ＡＤ＝０）を設定し（ステップＳ３１）、また、参照抵抗上記ＲＶＲａおよびＲＶＲｂの抵抗値を設定し（ステップＳ３２）、選択ダミーメモリセルに対して、設定されたデータを書き込む（ステップＳ３３）。

図１０に示す参照抵抗素子ＲＶＲａおよびＲＶＲｂの一方をアドレス信号に従って選択しかつダミーメモリセルを選択して、これらを内部データ線に接続してデータの読出を行なう（ステップＳ３４）。このステップＳ３４においては、内部データ線３６ａおよび３６ｂの一方に、ダミーメモリセルＤＭＣ０またはＤＭＣ１が接続され、他方に、参照抵抗素子ＲＶＲｂまたはＲＶＲａが接続される。センスアンプ３４がこのデータを検知し、書込制御回路４へ与える。この書込制御回路４においては、図示しないラッチ回路により、前のサイクルのセンスアンプ３４からのデータが期待値データＥＸＰとしてラッチされている。比較回路５０においてこのセンスアンプ３４からのデータと前サイクルの読出データ（期待値データ）とを比較する（ステップＳ３６）。最初の比較ステップにおいて、期待値データと内部読出データとが一致することがないように、参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値が初期設定される。または、最初のサイクルに読み出されたデータを初期設定される期待値データとして利用する。この最初のサイクルにおいては、比較動作が行われないようにされても良い。

前サイクルと現サイクルの読出データの論理レベルが一致している場合には、参照抵抗素子ＲＶＲａおよびＲＶＲｂは、ダミーメモリセル電気的抵抗状態に対応する抵抗値に設定されていないと判断され、参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値を変更して、再びステップＳ３４に戻り、データのの読出を行なう。一方、ステップＳ３６において、前サイクルおよび現サイクルで読出されたデータの論理レベルが不一致の場合には、参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値が、この現サイクルにおいて、選択ダミーメモリセルの電気的抵抗値を超えたと判定されるため、この前サイクルと現サイクルの参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値の平均値を図１０に示すＲＯＭ５２に登録する。ここで、ＲＯＭ５４は、電気的にプログラム可能である。

次いで、ステップＳ３９において、最終のダミーメモリセルに対する電気的抵抗値の測定が行なわれたかの判定が行なわれ、最終ダミーメモリセルの電気的抵抗が測定されていない場合には、ステップＳ４０においてアドレスを１増分して、再びステップＳ３２に戻る。

したがって、この場合、ダミーメモリセルにデータを書込み、その書込データにより設定されたダミーメモリセルの電気的抵抗値に対して、参照抵抗素子ＲＶＲａまたはＲＶＲｂの抵抗値を変化させて、ダミーメモリセルの電気的抵抗値の存在範囲を検出する。たとえば、参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値を、ダミーメモリセルの電気的抵抗値の下限値よりも小さい値に設定した後、順次その抵抗値を増分してデータの読出を行ない、論理レベルの変化時点を検出することにより、ダミーメモリセルの電気的抵抗を測定することができる。

このＲＯＭ５４に格納された参照抵抗素子の抵抗値は、メモリアレイのセクタ単位またはワード線単位またはビット線単位または所定のサイズのブロック単位で格納されてもよい。また、全ダミーメモリセルに対して参照抵抗素子の抵抗値を格納することは、特に要求されない。代表的なダミーメモリセルに対する参照抵抗素子の抵抗値をＲＯＭ５４に格納することにより、抵抗値データ格納領域を削減する。

システム初期化時において、ダミーメモリセルのデータ書込を行なう場合、このＲＯＭ５４に登録された抵抗値を利用することにより、正確に、ダミーメモリセルのデータ書込を行なうことができる。システム再起動時などにおいて、登録された抵抗値よりも所定値小さい電気的抵抗値または所定値大きい電気的抵抗値に設定することにより、ダミーメモリセルの状態を正確に判定することができる。

なお、この図２０に示すフロー図における動作においても、偶数列（偶数ビット線）および奇数列（奇数ビット線）に接続されるダミーメモリセルのデータ読出時においては、センスアンプ３４へ与えられる出力データの論理レベルが逆となる。しかしながら、参照抵抗素子ＲＶＲａまたはＲＶＲｂの抵抗値を一方方向に変化させることにより、１つのダミーメモリセルについては、センスアンプの出力信号の論理レベルは、参照抵抗素子の電気的抵抗値がダミーメモリセルの電気的抵抗値を超えたときに変化するため、正確に、ダミーメモリセルの電気的抵抗を測定することができる。

なお、この図２０に示す動作フローは、図１０に示すＢＩＳＴ制御回路５２の制御の下に実行され、アドレスの発生、書込データの設定がＢＩＳＴ制御回路５２により実行され、データの書込および読出が、ＢＩＳＴ制御回路からの制御信号に従って図１に示す主制御回路８により実行される。

［変更例１］
図２１は、この発明の実施の形態１の変更例の動作を示すフロー図である。この変更例１においては、正規メモリセルの電気的抵抗値の分布を検出し、その検出結果に従って、参照抵抗素子の抵抗値を設定する。以下、図１０および図２１を参照して、この発明の実施の形態１の変更例の動作について説明する。

まず、書込データをＨレベルまたはＬレベルにセットし（ステップＳ４０）、次いで、セットされたデータをすべての正規メモリセルに対して書込む（ステップＳ４１）。このセットされたデータに応じて、参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値を設定する（ステップＳ４２）。次いで、ＢＩＳＴ制御回路５２により、先頭アドレスＡＤをセットし（ステップＳ４３）、参照抵抗素子ＲＶＲａまたはＲＶＲｂを内部データ線に接続してデータを読出す（ステップＳ４４）。

このデータ読出時、図１０に示すスイッチ回路９は、センスアンプ３４の出力信号を比較回路５０へ与える。この比較回路５０において、センスアンプ３４から与えられたデータが期待値データＥＸＰと一致するかを判定する（ステップＳ４５）。この期待値ＥＸＰは、正規メモリセルが、内部データ線３６ａおよび３６ｂのいずれに接続されるかに応じて設定される。この期待値データＥＸＰとセンスアンプ３４からの読出データとが一致しない場合、参照抵抗素子ＲＶＲａまたはＲＶＲｂの抵抗値を変更する（ステップＳ４６）。たとえば、正規メモリセルが高抵抗状態に設定されている場合には、参照抵抗素子ＲＶＲａまたはＲＶＲｂの抵抗値を初期設定値よりも低くする。次いで、再び、ステップＳ４４、Ｓ４５が実行される。

ステップＳ４５において期待値データとセンスアンプ３５からの読出データの一致が検出されると、参照抵抗素子ＲＶＲａまたはＲＶＲｂの抵抗値は変更せず、その状態を維持する。次いで、ステップＳ４７において選択正規メモリセルのアドレスＡＤが最終アドレスであるかの判定が行なわれ、最終アドレスと異なる場合にはアドレスを１増分して（ステップＳ４９）、再びステップＳ４４からの動作を実行する。

ステップＳ４７において、アドレスＡＤが最終アドレスであると判定されると、この参照抵抗素子ＲＶＲａおよびＲＶＲｂの値がラッチされ、ＲＯＭ５４に登録される。

この図２１に示すシーケンスが、正規メモリセルの高抵抗状態に対応するデータおよび低抵抗状態に対応するデータそれぞれに対して実行される。最終的に、ステップＳ４８においてラッチされた参照抵抗素子ＲＶＲａおよびＲＶＲｂの値として、正規メモリセルの高抵抗状態の電気的抵抗値の抵抗分布の下限値および低抵抗状態の電気的抵抗値の上限値がラッチされる。したがって、図２２に示すように、これらの高抵抗抵抗状態の電気的抵抗値の下限値Ｒｈｍｉｎと低抵抗状態の電気的抵抗値の上限値Ｒｌｍａｘの平均値の抵抗値を、参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値として設定することにより、データ読出時、この高抵抗状態のメモリセルおよび低抵抗状態のメモリセルに対し十分マージンを持った読出基準値を生成することができる。

この場合、データ読出時にダミーメモリセルを用いる必要がなく、データ読出時、ワード線およびダミーワード線を同時に選択する必要がなく、消費電流を低減することができる。

図２３は、この変更例１におけるデータ読出部の構成の一例を示す図である。図２３において、内部データ線３６ａには、偶数メインビット線ＭＢＬｅが、偶数列選択ゲートＣＧｅを介して結合され、内部データ線３６ｂには、奇数メインビット線ＭＢＬｏが、奇数列選択ゲートＣＧｏを介して結合される。列選択ゲートＣＧｅおよびＣＧｏが、それぞれ読出列選択信号ＲＳＥＬｅおよびＲＳＥＬｏに従って選択的に導通状態に設定される。読出列選択信号ＲＳＥＬｅは、アドレスビットＡ０が“０”のときに残りのアドレス信号に基づいて活性化され、また読出列選択信号ＲＳＥＬｏは、アドレスビットＡ０が“１”のときに、残りのアドレスビットに基づいて活性化される。

この内部データ線３６ａおよび３６ｂには、また、トランスファーゲートＴＧａおよびＴＧｂを介して参照抵抗素子ＲＶＲａおよびＲＶＲｂが結合される。参照抵抗素子ＲＶＲａおよびＲＶＲｂは、それぞれの他端が、接地ノードに接続される。トランスファーゲートＴＧａは、アドレスビットＡ０と読出指示信号ＲＡＥＤとを受けるゲート回路ＡＧ０に従って選択的に導通し、トランスファーゲートＴＧｂは、読出指示信号ＲＥＡＤと補のアドレスビット／Ａ０を受けるゲート回路ＡＧ１に従って選択的に導通状態となる。ゲート回路ＡＧ０およびＡＧ１は、それぞれの両入力に与えられる信号がともにＨレベルとなったときに、Ｈレベルの信号を出力し、対応のトランスファーゲートＴＧａおよびＴＧｂを導通状態に設定する。読出指示信号ＲＥＡＤは、図１０に示すセンスアンプ３４の動作時に活性化される。

偶数メインビット線ＭＢＬｅが選択されて内部データ線３６ａに接続されるときには、アドレスビットＡ０が“０”であるため、ゲート回路ＡＧ１の出力信号がＨレベルとなり、トランスファーゲートＴＧＢが導通し、内部データ線３６ｂに、参照抵抗素子ＲＶＲｂが接続される。

奇数メインビット線ＭＢＬｏが内部データ線３６ｂに接続されるときには、アドレスビットＡ０が“１”であるため、ゲート回路ＡＧ０の出力信号に従ってトランスファーゲートＴＧａが導通し、参照抵抗素子ＲＶＲａが、内部データ線３６ａに接続される。

したがって、これらの参照抵抗素子ＲＶＲａおよびＲＶＲｂの抵抗値を参照抵抗値として用いて、正規メモリセルのデータの読出を行なうことができる。

この変更例１の他の構成は、図１０に示す構成と同じである。

以上のように、この発明の実施の形態１に従えば、データ書込時、書込データを読出して正確にデータの書込が行なわれたかを判定しており、正確のデータの書込を行なうことができ、書込マージンを増大させることができる。特に、書込条件を変更してデータの再書込を実行することにより、正確に、データの書込をメモリセル特性のバラツキにかかわらず実行することができる。

また、メモリセルの特性を反映した抵抗値を有する参照抵抗素子を、データ読出時に利用することにより、読出マージンを増大させることができ、正確にデータの読出を行うことができる。

なお、データ書込時に、データ書込前に選択メモリセルのデータを読出し、記憶データが期待値と一致している場合には、選択メモリセルに対するデータの書込を停止し、次のデータの書込を行なうまたはデータの書込を完了するステップが追加されても良い。書込データによるデータ書換の必要なメモリセルに対してのみデータの書込を行う事ができ、書込時間を短縮することができ、また、消費電流を低減することができる。

［実施の形態２］
図２４は、この発明の実施の形態２において利用される抵抗値変化型メモリセルの電気的等価回路を示す図である。図２４において、メモリセルは、記憶データに応じて結晶状態が変化する相変化素子ＣＰＥと、ワード線ＷＬ上の信号に従って選択的に導通し、相変化素子ＰＣＥを介してビット線ＢＬからコラム線ＣＬに電流が流れる経路を形成するアクセストランジスタＡＴＲとを含む。

相変化素子ＰＣＥは、供給される電流に従ってジュール熱を発生するヒータＨＥＴと、ヒータＨＥＴからの熱により加熱されてその結晶状態が、非晶質状態および結晶状態のいずれかに設定されるカルコゲナイド層ＣＡＬＣＨを含む。

アクセストランジスタＡＴＲは、そのエミッタがヒータに接続されるＰＮＰバイポーラトランジスタで構成され、そのベース−エミッタ間電圧Ｖｂｅに従って、ヒータＨＥＴからコレクタ線ＣＬに電流を流す。

この相変化素子ＰＣＥをデータ記憶のために利用する相変化メモリにおいては、データの書込時には電流を、ヒータＨＥＴに供給し、その発熱を利用して相変化素子ＰＣＥの結晶状態を熱の印加態様に応じて設定する。この相変化素子ＰＣＥに特性のバラツキが生じた場合、同じ熱印加サイクルを行っても、その電気的抵抗値が異なる。このデータ書込時においても、実施の形態１と同様、書込ベリファイ動作を行い、書込条件を変更してデータの再書込を実行してデータを正確に書き込む。

図２５は、この発明の実施の形態２に従う抵抗値変化型記憶装置の要部の構成を概略的に示す図である。図２５において、メモリセルアレイ１において、正規メモリセルＭＣとダミーメモリセルＤＭＸおよびＤＭＣが行列状に配列される。正規メモリセルおよびダミーメモリセルＤＭＸおよびＤＭＣは、図２４に示す構成と同様、相変化素子ＰＣＥと、アクセストランジスタＡＴＲとを含む。このメモリセルの構成要素については、１つの正規メモリセルＭＣに対してのみ相変化素子ＰＣＥおよびアクセストランジスタＡＴＲの参照符号を付す。

ダミーメモリセルＤＭＸは、高抵抗状態Ｒｍａｘに設定され、ダミーメモリセルＤＭＣは、低抵抗状態Ｒｍｉｎに設定される。これらのダミーメモリセルＤＭＸおよびＤＭＣは、正規メモリセルＭＣの各行に整列して配置される。

正規メモリセルＭＣおよびダミーメモリセルＤＭＸおよびＤＭＣの各行に対応して、ワード線ＷＬ０−ＷＬｍおよびコレクタ線ＣＬ０−ＣＬｍが配置される。ワード線ＷＬ０−ＷＬｍは、それぞれ、対応の行のアクセストランジスタＡＴＲのベースに結合される。コレクタ線ＣＬ０−ＣＬｍは、それぞれ対応の行のアクセストランジスタＡＴＲのコレクタに結合され、かつ接地ノードに結合される。

正規メモリセルＭＣの各列に対応してビット線ＢＬ０、ＢＬ１、…が配設され、ダミーメモリセルＤＭＸに対応してダミービット線ＤＢＬ０が配設され、ダミーメモリセルＤＭＣの列に対応してダミービット線ＤＢＬ１が配設される。これらのビット線ＢＬ０、ＢＬ１、…およびダミービット線ＤＢＬ０およびＤＢＬ１は、対応の列の正規メモリセルＭＣまたはダミーメモリセルの相変化素子ＰＣＥに接続される。

ワード線ＷＬ０−ＷＬｍそれぞれに対応して、ワード線デコーダ１０８の出力信号に従って対応のワード線を選択状態へ駆動するワード線ドライバＷＤ０−ＷＤｍが配設され、また、ビット線ＢＬ０、ＢＬ１、…に対応してビット線ドライバＢＤＲ０、ＢＤＲ１…が配設され、ダミービット線ＤＢ０およびＤＢＬ１に対応してダミービット線ドライバＤＢＤＲ０およびＤＢＤＲ１がそれぞれ配設される。ワード線ドライバＷＤ０−ＷＤｍは、選択時、対応のワード線をＬレベルに駆動し、非選択時対応のワード線をＨレベルに維持し、アクセストランジスタＡＴＲを非選択状態に維持する。

ビット線ドライバＢＤＲ０，ＢＤＲ１、…およびダミービット線ドライバＤＢＤＲ０およびＤＢＤＲ１は、ライトドライバデコーダ１０６の出力信号に従って、選択時、対応のビット線に電圧発生回路１０４からの電圧ＶＰＰを伝達する。

この電圧発生回路１０４の発生する電圧ＶＰＰのデータ書込時の電圧レベルを制御するために、実施の形態１と同様、書込制御回路４からの電圧ステップ制御信号ＳＴＥＰに従って書込電圧ＶＰＰのレベルを設定する電圧設定回路１０２が設けられる。この電圧設定回路１０２は、図１に示す書込条件設定回路５に含まれる。書込電圧ＶＰＰは、データ書込時にビット線に伝達され、実施の形態１におけるビット線書込電圧ＶＰＰＢに対応するが、本実施の形態２においては、データ書込時に電圧レベルが調整される電圧であることを示すために、符号ＶＰＰで、ビット線ドライバに伝達される書込電圧を示す。

ビット線ＢＬ０およびＢＬ１に対応して、読出列選択信号ＲＳＥＬ０およびＲＳＥＬ１に従って対応のビット線ＢＬ０およびＢＬ１を内部データ線１３６ａおよび１３６ｂに接続する読出列選択ゲートＣＳＧ０およびＣＳＧ１が設けられる。これらの読出列選択信号ＲＳＥＬ０およびＲＳＥＬ１は、データ読出時、同時に選択状態に駆動される。

ダミービット線ＤＢＬ０およびＤＢＬ１に対応して、ダミー読出列選択信号ＤＲＳＥＬｘおよびＤＲＳＥＬｎにそれぞれ従ってダミービット線ＤＢＬ０およびＤＢＬ１を、内部データ線１４０ｂおよび１４０ａにそれぞれ接続するダミー列選択ゲートＤＳＧ０およびＤＳＧ１が設けられる。ダミー読出列選択信号ＤＲＳＥＬｘおよびＤＲＳＥＬｎは、データアクセスを行う通常のデータ読出時、選択メモリセル列にかかわらず選択状態へ駆動される。書込ベリファイ時の内部データ読出時においては、これらのダミー列選択信号ＤＲＳＥＬｘおよびＤＲＳＥＬｎは、選択列に係らず非選択状態に設定される。ダミーメモリセルＤＭＸおよびＤＭＣへのデータ書込時のベリファイ時に、これらのダミー列選択信号ＤＲＳＥＬｘおよびＤＲＳＥＬｎは、選択ダミーメモリセルに従って、個々に選択状態に駆動される。

ダミービット線ＤＢＬ０およびＤＢＬ１の間には、イコライズ指示信号ＥＱに従って導通するイコライズトランジスタ１４６が設けられる。このイコライズ指示信号ＥＱは、通常データ読出モード時活性化され、ダミービット線ＤＢＬ０およびＤＢＬ１が電気的に短絡される。高抵抗状態Ｒｍａｘおよび低抵抗状態Ｒｍｉｎのダミーメモリセルが接続するダミービット線を短絡することにより、データ読出時、これらの高抵抗状態Ｒｍａｘおよび低抵抗状態Ｒｍｉｎのダミーメモリセルを流れる電流を平均化し、高抵抗状態および低抵抗状態の中間抵抗状態の素子を等価的に形成する。

内部データ線１３６ａおよび１３６ｂには、それぞれダイオード接続されたＮチャネルＭＯＳトランジスタで構成される電流源トランジスタ１４２ａおよび１４２ｂが接続され、ダミー内部データ線１４０ａおよび１４０ｂにも、同様、ダイオード接続されたＮチャネルＭＯＳトランジスタで構成される電流源トランジスタ１４４ａおよび１４４ｂが設けられる。

内部データ線１３６ａおよび１４０ａは、センスアンプ１１０に結合され、内部データ線１３６ｂおよび１４０ｂが、センスアンプ１１２に結合される。これらのセンスアンプ１１０および１１２の出力信号はインタリーブアンプ１１４を介してラッチ１１６に伝達される。このインタリーブアンプ１１４は、センスアンプ１１０および１１２の出力信号を順次増幅してラッチ１１６に転送する。ラッチ１１６のラッチデータは、スイッチ回路１１８を介して出力バッファ１２０または書込制御回路４へ与えられる。従って、通常データ読出モード時においては、２ビットのメモリセルが内部で並行して選択されて、インターリーブアンプ１１４により直列データに変換されて、順次出力される。

さらに、内部データ線１３６ａに対し、その抵抗値が書込制御回路４からの抵抗値制御信号に従って設定される可変高抵抗素子ＲＨａおよび可変低抵抗素子ＲＬａと、抵抗選択信号ＬＳａおよびＨＳａに従ってこれらの抵抗素子ＲＬａおよびＲＨａを選択的に１２４ａｌおよび１２４ａｈを内部データ線１３６ａに結合する抵抗選択トランジスタ１２４ａｌおよび１２４ａｈが設けられる。

内部データ線１３６ｂに対しては、可変高抵抗素子ＲＨｂおよび可変低抵抗素子ＲＬｂ、抵抗選択信号ＨＳｂおよびＬＳｂに従って抵抗素子ＲＨｂおよびＲＬｂを内部データ線１３６ｂに選択的に結合する抵抗選択トランジスタ１２４ｂｈおよび１２４ｂｌが設けられる。これらの可変抵抗素子ＲＨａ、ＲＨｂ、ＲＬａおよびＲＬｂは、ダミーメモリセルＤＭＸおよびＤＭＣに対するデータ書込時に利用される。

内部データ線１３６ａ、１４０ｂの間および内部データ線１３６ｂ、１４０ａの間にはベリファイ指示信号ＶＲＦＹ従って選択的に導通するトランスファーゲート１４５ａおよび１４５ｂが設けられる。書込ベリファイ動作時においては、可変抵抗素子を参照抵抗素子として利用して、内部データの読出を行う。

相変化素子ＰＣＥを有するメモリセルにおいては、図２４に示すように、加熱状況に応じてその結晶状態が変化するカルコゲナイド層と、このカルコゲナイド層直下に形成されるヒータとが設けられる。カルコゲナイド層、ヒータおよびアクセストランジスタがシリアルに接続される。データ書込時においては、このアクセストランジスタＡＴＲのベース−エミッタ間電圧Ｖｂｅが大きくなるように、ビット線およびワード線電位を調整して大電流をビット線から供給してヒータを発熱させる。この後急冷すれば、カルコゲナイド層が非晶質状態となり、一方、徐冷することにより、結晶質状態となる。この非晶質状態と結晶質状態とでは電気的抵抗が異なるため、データ読出時、このメモリセルを流れる電流を検知することにより、データを読出す。

通常データ読出動作：
データを外部へ読出す場合には、スイッチ回路１１８は、ラッチ回路１１６の出力信号を出力バッファ１２０へ伝達する状態に設定される。ライトドライバデコーダ１０６は、その出力信号をＬレベルに設定し、ビット線ドライバＢＤＲ０、ＢＤＲ１、…およびダミービット線ドライバＤＢＤＲ０およびＤＢＤＲ１のＭＯＳトランジスタＮＴ０およびＮＴ１はオフ状態にある。

この状態で、アドレス信号に従ってワード線デコーダ１０８がデコード動作を行ない、ワード線ドライバＷＤ０−ＷＤｍのいずれかを選択状態へ駆動する。このワード線ドライバＷＤ０−ＷＤｍの出力信号に従って選択行のワード線がＬレベルに駆動される。今、ワード線ＷＬ０が選択された状態を考える。この場合、正規メモリセルＭＣおよびダミーメモリセルＤＭＸおよびＤＭＣにおいてアクセストランジスタＡＴＲがオン状態となる。

一方、列選択デコーダ（図示せず）からのデコード信号に従って対をなす列選択信号（ＲＳＥＬ０、ＲＳＥＬ１）が選択状態へ駆動され、同時に、ダミーメモリセルに対する列選択信号ＤＲＳＥＬｘおよびＤＲＳＥＬｎが選択状態へ駆動される。ビット線ＢＬ０およびＢＬ１が、内部データ線１３６ａおよび１３６ｂに、読出列選択ゲートＣＳＧ０およびＣＳＧ１を介して結合され、またダミービット線ＤＢＬ０およびＤＢＬ１が、それぞれダミー内部データ線１４０ｂおよび１４０ａにダミー列選択ゲートＤＳＧ０およびＤＳＧ１を介して結合される。

内部データ線１３６ａおよび１３６ｂには、電流源トランジスタ１４２ａおよび１４２ｂから電流が供給され、またダミー内部データ線１４０ａおよび１４０ｂには、電流源トランジスタ１４４ａおよび１４４ｂから電流が供給される。このデータ読出時において、また、イコライズ指示信号ＥＱがオン状態となり、ダミービット線ＤＢＬ０およびＤＢＬ１が電気的に短絡される。したがって、ダミー内部データ線１４０ａおよび１４０ｂには、高抵抗状態のダミーメモリセルＤＭＸと低抵抗状態のダミーメモリセルＤＭＣが並列に接続されており、また、電流源トランジスタ１４４ａおよび１４４ｂから読出電流が供給され、ダミー内部データ線１４０ａおよび１４０ｂには、高抵抗状態Ｒｍａｘと低抵抗状態Ｒｍｉｎの中間状態の抵抗値に対応する電流が流れる。

一方、正規メモリセルは、ビット線ＢＬ０およびＢＬ１を介して電流源トランジスタ１４２ａおよび１４２ｂからそれぞれ供給される電流を、相変化素子ＰＣＥの抵抗状態に応じて駆動する。センスアンプ１１０は、内部データ線１３６ａとダミー内部データ線１４０ａの電流差を増幅し、またセンスアンプ１１２が、内部データ線１３６ｂとダミー内部データ線１４０ｂの電流差を増幅する。これらのセンスアンプ１１０および１１２の出力信号を、インタリーブアンプ１１４で順次増幅してラッチ回路１１６へ転送し、出力バッファ１２０を介して同時に読出された２ビットデータを１ビットずつ順次出力する。

なお、センスアンプ１１１および１１２は、電流検知型差動増幅回路であってもよく、また、電圧検知型差動増幅回路であってもよい。

正規メモリセルへのデータ書込シーケンス：
図２６は、この発明の実施の形態２に従う記憶装置の正規メモリセルへのデータ書込シーケンスを示すフロー図である。以下、図２６を参照して、図２５に示す記憶装置のデータ書込シーケンスについて説明する。

まず、データ書込指示が与えられたか否かの判定が行なわれる（ステップＳ５０）。このデータ書込指示印加の判定は、書込制御回路４において行なわれる。ステップＳ５０においてデータ書込指示が与えられていない場合には、データ書込指示が与えられるのを待ち受ける。

ステップＳ５０においてデータ書込が指示されたと判定されると、書込データがラッチされ（ステップＳ５１）、次いで、ラッチデータが、高抵抗状態Ｒｍａｘに対応するデータであるかの判定が行なわれる（ステップＳ５２）。高抵抗状態Ｒｍａｘに対応するデータであると判定されると、高抵抗状態に選択メモリセルを設定するために、書込電流（書込電圧ＶＰＰ）を初期設定し、また、高抵抗素子ＲＨａおよびＲＨｂの抵抗値が書込制御回路４によりセットされる。この高抵抗素子ＲＨａおよびＲＨｂの抵抗値は、高抵抗状態の下限値にセットされる（ステップＳ５３）。

この初期設定の後、ラッチデータを、選択メモリセルへ書込む（ステップＳ５４）。高抵抗状態へ選択メモリセルを設定する場合、電圧発生回路１０４からの書込電圧ＶＰＰがビット線ドライバを介して選択ビット線上に伝達される。選択メモリセルにおいて、対応のワード線が選択状態にあり、アクセストランジスタＡＴＲがオン状態である。書込電圧ＶＰＰの電圧レベルに応じて、このアクセストランジスタＡＴＲのベース−エミッタ間電圧Ｖｂｅを設定することができ、応じて、この選択正規メモリセルにおいてヒータを介して流れる電流量を調整することができる。

データの正規メモリセルへの書込の完了後、選択メモリセルが接続されるビット線に応じて、高抵抗素子ＲＨａおよびＲＨｂの一方を選択する。内部データ読出時（ベリファイ動作のためのデータ読出）、正規メモリセルおよび高抵抗素子ＲＨａまたはＲＨｂが、内部データバス１３６に接続される。内部データバス１３６において、内部データ線１３６ａおよび１３６ｂの一方に、正規メモリセルが結合され、他方に、高抵抗素子が結合される。

短絡トランジスタ１４５ａおよび１４５ｂが、このベリファイ動作時、ベリファイ指示信号ＶＲＦＹに従って導通し、ダミー内部データ線１４０ａを内部データ線１３６ｂに結合し、また内部データ線１３６ａをダミー内部データ線１４０ｂに結合している。したがって、センスアンプ１１０および１１２においては、この内部データ線１３６ａおよび１３６ｂの電流を検知し、選択正規メモリセルの抵抗値と選択高抵抗抵抗素子ＲＨａまたはＲＨｂの抵抗値とを比較した結果を示す信号を出力する。インタリーブアンプ１１４が、このベリファイ動作時においても、センスアンプ１１０および１１２の出力信号を順次増幅してラッチ回路１１６へ転送する。

スイッチ回路１１８が、書込モード時、このラッチ回路１１６のラッチデータＬＡＴＤを書込制御回路４へ転送する。書込制御回路４においては、この転送されたラッチデータＬＡＴＤに従って、選択正規メモリセルの抵抗値が、設定した高抵抗抵抗素子ＲＨａおよびＲＨｂの抵抗値よりも高い状態にあるかを判定する。ラッチデータＬＡＴＤが、選択正規メモリセルが高抵抗状態にある状態を示している場合には、この正規選択メモリセルは、高抵抗素子ＲＨａおよびＲＨｂよりも高抵抗状態にあると判定される（ステップＳ５７）。この抵抗状態の判定においても、正規メモリセルおよび高抵抗素子のセンスアンプ１１１および１１２に対する接続が逆となるため、選択列に応じて、センスアンプの出力信号に対する判定動作を調整する（偶数列および奇数列で期待値を反転する）。

このステップＳ５７において、正規選択メモリセルがまだ高抵抗状態に設定されていないと判定されると、書込電流（書込電圧ＶＰＰ）を所定幅のステップ増分するために、書込制御回路４から電圧ステップ制御信号ＳＥＴＰが電圧設定回路１０２へ与えられる。応じて、電圧発生回路１０４が、この書込電圧ＶＰＰの電圧レベルを所定幅のステップだけ増分する。

次いでステップＤ５１へ戻り、再び、データの書込が、書込条件を変更して行なわれ、また書込データの読出を行なって、選択正規メモリセルが高抵抗状態にあるかの判定が行なわれる。

ステップＳ５７において、この選択正規メモリセルが高抵抗状態に設定されたと判定されると、次の書込データがあるかの判定が行なわれ（ステップＳ５９）、次の書込データが存在しない場合には書込シーケンスが終了する。

一方、ステップＳ５２において、ラッチデータが、低抵抗状態Ｒｍｉｎに対応するデータであると判定された場合には、ステップＳ６０において、書込電流および徐冷期間の初期設定が行なわれ、また低抵抗素子ＲＬａ、ＲＬｂの抵抗値がセットされる（低抵抗状態の抵抗値の上限値にセットされる）。

次いで、この初期設定された書込電流および徐冷期間に従ってデータの書込が行なわれる（ステップＳ６１）。

データの書込を行なった後、次いで低抵抗素子ＲＬａおよびＲＬｂを選択し（ステップＳ６２）、この選択正規メモリセルのデータを読出す（ステップＳ６３）。このステップＳ６２における低抵抗素子の選択およびデータ読出時においても、内部データ線１３６ａおよび１３６ｂには、アドレス信号に従って、一方に、選択正規メモリセルが結合され、他方に低抵抗素子が結合される。

この内部データ線１３６ａおよび１３６ｂには、データ読出を行なうことにより、選択正規メモリセルの抵抗値と低抵抗素子ＲＬａ、ＲＬｂの抵抗値の差に応じた電位差が生じ、センスアンプ１１０および１１２により、これらが検知され増幅される（センスアンプが電圧検知型差動増幅回路の場合）。書込制御回路４において、このスイッチ回路１１８から転送されるラッチデータＬＡＴＤに従って、選択正規メモリセルが、低抵抗素子ＲＬａ、ＲＬｂよりも低抵抗状態にあるか否かの判定を行なう（ステップＳ６４）。選択正規メモリセルが、まだ低抵抗素子の抵抗値よりも低抵抗状態に設定されていないと判定されると、ステップＳ６５において書込条件の変更が行なわれる。すなわち、書込電流量を所定幅のステップ減分し、また相変化素子ＰＣＥを結晶状態とするための徐冷期間を所定時間幅のステップ増分する。

このステップＳ６５において書込条件が変更されると、再び、ステップＳ６１へ戻り、データの書込ならびにデータの内部読出および判定動作のベリファイシーケンスが実行される。

ステップＳ６４において、選択正規メモリセルが、低抵抗素子ＲＬａおよびＲＬｂの抵抗値よりも低い抵抗値を示す状態に設定された判定されると、再びステップＳ５９へ移り、次の書込データがあるかの判定が行なわれる。次の書込データがある場合には、再びステップＳ５１へ戻り、新たなデータの書込が実行される。次の書込データが存在しない場合には、データの書込シーケンスが終了する。

図２７は、図２６に示すフロー図の高抵抗状態に対応するデータ書込時における書込条件変更の態様を示す図である。図２７において、横軸に時間を示し、縦軸に電流を示す。図２７に示すように、図２６に示すステップＳ５８を実行することにより、図２５に示す電圧発生回路１０４からの書込電圧ＶＰＰの電圧レベルを所定幅のステップずつ増分する。書込電圧ＶＰＰの増分に従って、アクセストランジスタＡＴＲのベース−エミッタ間電圧Ｖｂｅを変化させて、応じて、ビット線から選択メモリセルを流れる電流を所定幅のステップずつ増分することができる。これにより、確実に、高抵抗状態のデータを書込むメモリセルを非晶質性の高抵抗状態に設定することができる。またこの書込電流を、順次増分することにより、必要以上の書込電流が、メモリセルへ供給されるのを防止することができ、相変化素子の膜特性劣化を防止することができる。

図２８は、図２６に示すステップＳ６５における書込電流の変更態様を示す図である。図２８において、横軸に時間を示し、縦軸に電流を示す。この図２８に示すように、低抵抗状態に対応するデータを書込む場合には、書込電流は、その電流量が順次増分され、また徐冷時間も順次増分される。書込電流を増分し、またその徐冷時間も順次増分することにより、メモリセルの相粗変化素子ＰＣＥを、規則性の高い結晶状態（結晶質状態）に設定することができる。

なお、このステップＳ６５における書込条件変更時においては、徐冷時間が順次増分されている。この徐冷時間を順次増分することにより、データ書込時間が必要以上に長くなるのを防止する。しかしながら、逆のこれと異なる書込電流変更シーケンスが用いられてもよく、たとえば徐冷時間が、順次短くされてもよい。

この徐冷期間を変更するための構成としては、図２５に示す電圧発生回路１０４からの書込電圧ＶＰＰの降下時間を長くする、ビット線ドライバＢＤＲのゲート電位を徐々に低下させる、および選択メモリセルのアクセストランジスタＡＴＲのゲート電位、すなわち選択ワード線の電位を徐々に上昇させるなどの構成を用いることができる。書込終了時にこれらのゲート電位を非選択状態へ駆動するドライブトランジスタの電流駆動力を、電圧設定回路１０２からの制御信号により変更することにより、この構成は容易に実現することができる（並列に設けられた単位ドライブトランジスタを、電圧ステップ制御信号に従って選択的にイネーブル状態に設定する）。

なお、図２６に示すデータ書込シーケンスにおいて、データ書込を行なう前に、選択正規メモリセルの記憶データを読出し、読出したデータとステップＳ５１においてラッチしたデータを比較し、論理レベルが同じ場合には、データ書込を省略するステップが追加されてもよい。不必要なデータ書込を省略することができ、データ書込に要する時間および消費電力を低減することができる。

ダミーメモリセルへのデータ書込シーケンス：
図２９は、この発明の実施の形態２の記憶装置のダミーメモリセルへのデータ書込シーケンスを示すタイミング図である。以下、図２９を参照して、図２５に示す記憶装置へのダミーメモリセルＤＭＸおよびＤＭＣへのデータ書込動作について説明する。

ダミーメモリセルＤＭＸおよびＤＭＣへのデータ書込は、書込制御回路４に含まれるＢＩＳＴ制御回路の制御の下に、電源投入後の初期化シーケンスにおいて実行される。図２９において、電源電圧ＶＣＣが投入され、その電圧レベルが所定電圧レベル以上に到達すると、電源投入検出信号ＰＯＲがＨレベルとなり、内部回路の動作が禁止され、また、内部ノードの初期化（リセット）が実行される。電源電圧ＶＣＣが安定化すると、電源投入検出信号ＰＯＲがＬレベルとなり、内部回路動作が可能になる。

書込制御回路４は、この電源投入検出信号ＰＯＲの立下がりに応答してダミーメモリセルへの書込を示すダミーライト開始指示を発生し、ダミーライトモード指示信号ＤＭＭＹが活性化される。ダミーメモリセルＤＭＸおよびＤＭＣへのクロック信号ＣＬＫのクロックサイクルに応じてデータの書込およびベリファイが実行される。すべてのダミーメモリセルＤＭＸおよびＤＭＣに対するデータ書込が完了すると、ダミーライトモード指示信号ＤＭＭＹが非活性化される。応じて、ダミーライト終了指示が生成され、チップイネーブル信号ＣＥが活性化され、通常のデータアクセス動作が許可される。

通常のデータアクセスを行なう場合には、チップセレクト信号ＣＳとデータ書込を示すライトコマンドおよびデータ読出を示すリードコマンドが印加され、与えられたコマンドに従ってデータアクセスが実行される。図２９においては、チップセレクト信号ＣＳが与えられて、データ読出が指定されると、クロック信号ＣＬＫに同期してリードサイクルが始まり、内部でワード線が選択状態へ駆動され、ビット線に選択メモリセルのデータが読出される。ビット線の電位とリファレンス電位との差が選択メモリセルの結晶状態に応じて生じ、この差がセンスアンプにより検知されて、内部読出データが生成され、メモリセルデータは、出力バッファを介して外部へ読出される。

次のサイクルにおいて、チップセレクト信号ＣＳとともにライトコマンドが与えられると、ライトサイクルが始まり、データ書込動作が実行される。この場合、ワード線が選択状態へ駆動され、ビット線へ書込電力が供給される（図２６参照）。

次にサイクルにおいて、このデータ書込を行なったとき、書込まれたデータが正確に書込まれたかのライトベリファイ動作が行なわれ、データの内部読出が行なわれ、期待値との比較が実行される。このライトベリファイ時において、図２９においては、選択メモリセルが高抵抗状態に設定される場合の状態が一例として示される。書込データが高抵抗状態に設定するデータであれば、このライトベリファイにより正確にデータが書込まれたと判定され、次のデータアクセスを受ける状態となる。このライトベリファイでデータ書込が正確に行なわれていないと判定されると、再びデータの書込が、書込み条件を変更して実行される。

この電源投入後の初期化シーケンスにおいてダミーメモリセルのデータを正確に、高抵抗状態および低抵抗状態に設定することにより、通常データアクセスモード時において正確にデータの書込および読出を実行することができる。

図３０は、図２９に示すダミーライトモードにおけるダミーメモリセルへのデータ書込動作を示すフロー図である。以下、図３０を参照して、図２５に示す記憶装置のダミーメモリセルＤＭＸおよびＤＭＣへのデータ書込動作について説明する。

また、電源投入後、電源投入検出信号ＰＯＲが発生され、ＨレベルからＬレベルに立下がったかの判定が行なわれる（ステップＳ７０）。電源投入検出信号ＰＯＲが発生されないかまたはＨレベルに維持されている場合には、電源投入検出信号ＰＯＲの発生または立下りを待ち受ける。

電源投入検出信号ＰＯＲが発生されて、Ｌレベルに立下がると、書込み制御回路４においてダミーライト開始指示が発生される（ステップＳ７１）。このダミーライト開始指示により、書込制御回路４に含まれるＢＩＳＴ制御回路は、所定のシーケンスで、ダミーメモリセルＤＭＸおよびＤＭＣへデータを書込む動作を実行する。このダミーライト開始指示は、電源投入検出信号ＰＯＲを受ける専用の回路により生成されてＢＩＳＴ制御回路へ与えられてもよく、ＢＩＳＴ制御回路が電源投入検出信号ＰＯＲをモニタして、内部でダミーライト開始指示を生成してもよい。

ダミーライト開始指示に従ってダミーライトモード指示信号が活性状態となると、まず、書込制御回路４において、データおよびアドレスＡＤの設定が行なわれる（ステップＳ７２）。ダミーメモリセルＤＭＸおよびＤＭＣは、それぞれ高抵抗状態および低抵抗状態であり、その設定されるデータに応じて、先の図２６に示すフロー図と同様、その処理シーケンスが異なる。まず、ステップＳ７３において、設定データが、高抵抗状態Ｒｍａｘに対応するデータであるかの判定が行なわれる。

設定データが、高抵抗状態Ｒｍａｘに対応するデータであり、図２５に示すダミーメモリセルＤＭＸに対するデータの書込を行なうと判定された場合には、まず書込電圧が初期設定され、また高抵抗素子ＲＨｂの抵抗値がセットされる（ステップＳ７４）。図２５に示すように、高抵抗状態に書込まれるダミーメモリセルＤＭＸは、ダミー内部データ線１４０ｂを介してセンスアンプ１１２に結合される。したがって、内部データ読出時においては内部データ線１３６ｂにこの高抵抗状態に対応する抵抗素子ＲＨｂを接続することが要求され、抵抗素子ＲＨｂの抵抗値の設定が行われる。この初期設定の後、データの書込が実行される（ステップＳ７５）。

次いで、抵抗素子ＲＨｂを選択し、ダミーメモリセルＤＭＸの記憶データを読出す（ステップＳ７７）。センスアンプ１１２においてセンス動作を行なった後、インタリーブアンプ１１４およびラッチ回路１１６を介してラッチデータＬＡＴＤを書込制御回路４へ転送する。書込制御回路４（ＢＩＳＴ制御回路）においては、この転送されたラッチデータＬＡＴＤが、抵抗素子ＲＨｂよりも高い抵抗値にダミーメモリセルが設定されている状態に対応するデータであるかを判定する（ステップＳ７８）。この抵抗素子ＲＨｂの抵抗値は、先の図２６に示すフローの場合と同様、高抵抗状態の電気的抵抗値の下限許容値に設定される。

このステップＳ７８における判定において、高抵抗状態にダミーメモリセルが設定されていないと判定されると、書込制御回路４が、書込電流を増分するように、電圧設定回路１０２へ電圧ステップ制御信号ＳＴＥＰを与える（ステップＳ７９）。この増分された書込電流（書込電圧）に従って、再びステップＳ７５以降の処理が実行される。

ステップＳ７８において、ダミーメモリセルは、抵抗素子ＲＨｂよりも高抵抗状態に設定されたと判定されると、このダミーメモリセルへは、データが正確に書込まれたと判定され、次いで、アドレスＡＤが最終アドレスであるかの判定が行なわれる（ステップＳ８６）。アドレスＡＤが最終アドレスと異なる場合にはアドレスＡＤを１増分し（ステップＳ８７）、再びステップＳ７３からの処理が実行される。

一方、ステップＳ７３において、設定データが、低抵抗状態に対応するデータであると判定されると、書込電流および徐冷期間の初期設定が行なわれ、また低抵抗の抵抗素子ＲＬａの抵抗値がセットされる（ステップＳ８０）。ダミーメモリセルＤＭＣが低抵抗状態に設定されるため、このダミーメモリセルＤＭＣへの書込時には、センスアンプ１１０を用いて、データのベリファイを行なう必要がある。したがって、内部データ線１３６ａに、低抵抗素子ＲＬａを結合する。この抵抗素子ＲＬａの抵抗値は、低抵抗状態の抵抗値の許容上限値に設定される。

次いでデータの書込を行ない（ステップＳ８１）、低抵抗素子ＲＬａを選択し、この抵抗素子ＲＬａと選択ダミーメモリセルＤＭＣをそれぞれ、内部データ線１３６ａおよびダミー内部データ線１４０ａを介してセンスアンプ１１０に結合し、データの内部読出を実行する（ステップＳ８２、Ｓ８３）。

センスアンプ１１０の出力信号が、インタリーブアンプ１１４およびラッチ回路１１６を介して再び、書込制御回路４へデータＬＡＴＤとして伝達される。書込制御回路４は、この転送データＬＡＴＤに従って、ダミーメモリセルＤＭＣが低抵抗素子ＲＬａよりも抵抗値が低い状態に設定されたかを判定する（ステップＳ８４）。ステップＳ８４において、ダミーメモリセルＤＭＣの電気的抵抗値が抵抗素子ＲＬａの抵抗値よりも高いと判定されると、書込電流を減分し、また徐冷期間を増分する（ステップＳ８５）。このステップＳ８５により、書込条件を変更した後、再びステップＳ８１からのデータ書込シーケンスが実行される。

ステップＳ８４において、ダミーメモリセルＤＭＣの電気的抵抗値が、抵抗素子ＲＬａよりも低抵抗であると判定されると、続いてステップＳ８６において最終アドレスのメモリセルに対する書込が行なわれたかの判定が行なわれ、最終アドレスと異なるダミーメモリセルへのデータ書込が行なわれた場合には、アドレスＡＤを１増分して（ステップＳ８７）、再びステップＳ７３に戻る。

一方、ステップＳ８６において、最終アドレスであると判定されたとき、次の書込ダミーデータが存在するかの判定が行なわれる（ステップＳ８８）。次のダミーメモリセルへの書込データが存在する場合には、再び、ステップＳ７２へ戻り、高抵抗状態または低抵抗状態へ設定するための書込動作が実行される。

一方、ステップＳ８８において、すべてのダミーメモリセルＤＭＸおよびＤＭＣに対するデータ書込が完了したと判定されると、ダミーメモリセルへのデータ書込を行なうダミーライトが完了する。

抵抗素子ＲＬａおよびＲＨｂの抵抗値を用いることにより、確実に、ダミーメモリセルＤＭＸおよびＤＭＣを、高抵抗状態および低抵抗状態に設定することができる。

なお、この抵抗素子ＲＨａ、ＲＨｂ、ＲＬｂおよびＲＬａの抵抗値は、テストシーケンスにおいて、実際にダミーメモリセルの書込を行ない、そのダミーメモリセルの高抵抗状態および低抵抗状態の下限値および上限値を測定する（図２１のフロー参照）ことにより、その抵抗値が設定されてもよく、また、仕様上の値に設定されてもよい。

図３１は、図２５に示すダミービット線選択信号ＤＲＳＥＬｘおよびＤＲＳＥＬｎを発生する部分の構成の一例を示す図である。この図３１に示す構成においては、“１”（Ｈレベル）のデータＤに従って、高抵抗状態Ｒｍａｘにメモリセルが設定されると仮定する。

図３１において、ダミービット線選択信号発生部は、読出指示信号ＲＥＡＤとデータＤを受けるＡＮＤゲートＡＧ１０と、読出指示信号ＲＥＡＤと補のデータ／Ｄを受けるＡＮＤゲートＡＧ１１と、ダミーライトモード指示信号ＤＭＭＹとＡＮＤゲートＡＧ１０の出力信号を受けるＡＮＤゲートＡＤ１２と、ダミーライトモード指示信号ＤＭＭＹとＡＮＤゲートＡＧ１１の出力信号を受けるＡＮＤゲートＡＧ１３と、ダミーライトモード指示信号ＤＭＭＹを反転するインバータＩＶ１と、インバータＩＶ１の出力信号と読出指示信号ＲＥＡＤを受けるＡＮＤゲートＡＧ１４と、ＡＮＤゲートＡＧ１４の出力信号とＡＮＤゲートＡＧ１２の出力信号とを受けてダミービット線選択信号ＤＲＳＥＬｘを生成するＯＲゲートＯＧ１０と、ＡＮＤゲートＡＧ１４の出力信号とＡＮＤゲートＡＧ１３の出力信号とを受けてダミービット線選択信号ＤＲＳＥＬｎを生成するＯＲゲートＯＧ１１を含む。

ダミーメモリセルへのデータ書込時においてはダミーライトモード指示信号ＤＭＭＹは、Ｈレベルに設定され、ＡＮＤゲートＡＧ１２およびＡＧ１３がバッファ回路として動作し、一方、ＡＮＤゲートＡＧ１４は、インバータＩＶ１の出力信号に従ってその出力信号がＬレベルに固定される。したがって、書込データＤが“１”（Ｈレベル）であり、高抵抗状態に設定する状態を示すときには、ＡＮＤゲートＡＧ１０の出力信号に従って、ＯＲ回路ＯＧ１０のダミービット線選択信号ＤＲＳＥＬｘが選択状態となり、ダミービット線ＤＢＬ０が、ダミー内部データ線１４０ａに結合される。

一方、データＤが“０”（Ｌレベル）のときには、補の書込データ／ＤがＨレベルであり、ＯＲ回路ＯＧ１１からのダミービット線選択信号ＤＲＳＥＬｎが選択状態へ駆動される。

読出指示信号ＲＥＡＤが、センスアンプ１１０および１１２におけるセンス動作を行なうときに活性化され、列選択期間を決定する。

一方、通常動作サイクル時においては、ダミーライトモード指示信号ＤＭＭＹは、Ｌレベルであり、インバータＩＶ１の出力信号がＨレベルとなる。この場合には、ＡＮＤゲートＡＧ１２およびＡＧ１３の出力信号はＬレベルとなり、読出指示信号ＲＥＡＤに従って、ダミービット線選択信号ＤＲＳＥＬｘおよびＤＲＳＥＬｎが選択状態へ駆動される。

なお、図２５に示すイコライズ指示信号ＥＱは、ダミーメモリセルへのデータ書込時には、Ｌレベルに固定され、またベリファイ指示信号ＶＲＦＹも、ダミーメモリセルへの書込時には、非活性状態に維持される。ダミーライトモード指示信号ＤＭＭＹに従って、これらのイコライズ指示信号ＥＱおよびベリファイ指示信号ＶＲＦＩの発生を制御する。

図３２は、図２５に示す抵抗素子選択信号ＬＳａ、ＨＳａ、ＨＳｂおよびＬＳｂを生成する部分の構成の一例を示す図である。図３２に示す構成においても、書込データＤがＨレベル（“１”）のときに、高抵抗状態にメモリセルが設定される場合を想定する。

図３２において、抵抗素子選択信号発生部は、ダミーライトモード指示信号ＤＭＭＹと読出指示信号ＲＥＡＤを受けるＡＮＤゲートＡＧ２０と、ＡＮＤゲートＡＧ２０の出力信号と補の書込データ／Ｄを受けて抵抗素子選択信号ＬＳａを生成するＡＮＤゲートＡＧ２１と、ＡＮＤゲートＡＧ２０の出力信号と接地電圧とを受けて抵抗素子選択信号ＨＳａを生成するＡＮＤゲートＡＧ２２と、ＡＮＤゲートＡＧ２０の出力信号と書込データＤを受けて抵抗素子選択信号ＨＳｂを生成するＡＮＤゲートＡＧ２３と、ＡＮＤゲートＡＧ２０の出力信号と接地電圧とを受けて抵抗素子選択信号ＬＳｂを生成するＡＮＤゲートＡＧ２４を含む。

ダミーメモリセルへのデータ書込時において、書込データＤがＨレベルにあり、高抵抗状態Ｒｍａｘの状態にダミーメモリセルを書込む場合には、ＡＮＤゲートＡＧ２３からの抵抗素子選択信号ＨＳｂが選択状態へ駆動される。内部データ線１３６ｂに高抵抗素子を接続し、また、ダミー内部データ線１４０ｂに高抵抗状態に書込まれるダミーメモリセルＤＭＸのデータを読出して、センスアンプ１１２でセンスすることができる。

データＤが、Ｌレベルであり、低抵抗状態を指定する場合には、ダミーメモリセルＤＭＣへのデータ書込が実行される。この場合、データ読出時、ＡＮＤゲートＡＧ２１からの抵抗素子選択信号ＬＳａが選択状態へ駆動される。

この図３２に示す構成では、ＡＮＤゲートＡＧ２２およびＡＧ２４からの抵抗素子選択信号ＨＳａおよびＬＳｂは特に利用されない。また、ダミービット線ＤＢＬ０およびＤＢＬ１に、高抵抗状態および低抵抗状態のいずれのダミーメモリセルが接続されてもよい状態を許容するために、これらの４つの抵抗素子が設けられる。ダミービット線ＤＢＬ０およびＤＢＬ１のダミーメモリセルを高抵抗状態および低抵抗状態のいずれの状態をも許容する場合には、この図３２に示す構成において、ダミービット線ＤＢＬ０およびＤＢＬ１を特定するアドレスビットをＡＮＤゲートＡＧ２１−ＡＧ２４に与える。また、ＡＮＤゲートＡＧ２２およびＡＧ２４へ、それぞれ、データＤおよび補の書込データ／Ｄを与える。低抵抗状態に設定されるダミービット線と対応する内部データ線に、低抵抗の抵抗素子を結合し、高抵抗状態に結合されるダミービット線に対応する内部データ線に、高抵抗の抵抗素子を接続することができる。

［変更例１］
図３３は、この発明の実施の形態２の変更例の抵抗素子選択信号発生部の構成を示す図である。この図３３に示す抵抗素子選択信号発生部は、図３２に示す抵抗素子選択信号発生部の構成に加えて、さらに、ダミーライトモード指示信号ＤＭＭＹを受けるインバータＩＶ２と、インバータＩＶ２の出力信号と読出指示信号ＲＥＡＤとアドレスビットＡ０とを受けるＡＮＤゲートＡＧ２５と、インバータＩＶ２の出力信号と読出指示信号ＲＥＡＤと補のアドレスビット／Ａ０とを受けるＡＮＤゲートＡＧ２６と、ＡＮＤゲートＡＧ２１およびＡＧ２５の出力信号を受けて抵抗素子選択信号ＬＳａを生成するＯＲ回路ＯＧ１５と、ＡＮＤゲートＡＧ２２およびＡＧ２５の出力信号を受けて抵抗素子選択信号ＨＳａを生成するＯＲゲートＯＧ１６と、ＡＮＤゲートＡＧ２３およびＡＧ２６の出力信号を受けて抵抗素子選択信号ＨＳｂを生成するＯＲゲートＯＧ１７と、ＡＮＤゲートＡＧ２４およびＡＧ２６の出力信号を受けて抵抗素子選択信号ＬＳｂを生成するＯＲゲートＯＧ１８を含む。

この図３３に示す抵抗素子選択信号発生部の構成の場合、ダミーメモリセルへのデータ書込時においては、ＡＮＤゲートＡＧ２０からＡＧ２４の出力信号に従って抵抗素子選択信号が生成される。ダミーメモリセルへのデータ書込時において、高抵抗状態に対応する「Ｈ」レベルのデータＤの書込時、高抵抗素子を選択する抵抗素子選択信号ＨＳｂが活性化される。また低抵抗状態のデータをダミーメモリセルに書込むときには、ＡＮＤゲートＡＧ２１の出力信号に従って抵抗素子選択信号ＬＳａが生成される。

一方、通常動作モード時においては、アドレスビットＡ０および／Ａ０と読出指示信号ＲＥＡＤとに従って、ＡＮＤゲートＡＧ２５およびＡＧ２６の出力信号に基づいて抵抗素子選択信号が生成される。この場合、アドレスビットＡ０が偶数列を指定し、補のアドレスビット／Ａ０が、奇数列を指定する（“１”のとき）。この場合には、偶数列選択時には、抵抗素子選択信号ＨＳｂおよびＬＳｂが選択状態へ駆動され、図２５に示す内部データ線に、高抵抗素子および低抵抗素子が並列に結合される。このときには、ダミーメモリセルは利用されず、ダミービット線選択信号は非選択状態にある。

一方、奇数列選択時においては、アドレスビットＡ０は、抵抗素子選択信号ＬＳａおよびＨＳａが選択状態へ駆動されて、高抵抗素子および低抵抗素子が並列に、基準電位を供給する内部データ線（１３６ａ）に結合される。

高抵抗素子および低抵抗素子を並列に対応の内部データ線と接地ノードとの間に結合して、中間状態の抵抗値を有する抵抗素子を等価的に生成して、参照抵抗値として利用する。この場合、データは１ビットずつ読出されるため、図２５に示すセンスアンプ１１０および１１２も、アドレスビットＡ０に応じて選択的に活性化する。図２５に示す抵抗素子ＲＨａ、ＲＨｂ、ＲＬａおよびＲＬｂの抵抗値が、メモリセルの特性を考慮した抵抗値を有する場合（テスト工程時において設定される）、メモリセルの特性に応じた参照抵抗値を生成して正確なデータの読出およびベリファイを行なうことができる。

［変更例２］
図３４は、この発明の実施の形態２の変更例２の抵抗値設定シーケンスを示す図である。参照抵抗素子の抵抗値をメモリセルの抵抗値を考慮して設定する。

回路構成としては、図２５に示す記憶装置が用いられる。以下、図３４を参照して、図２５に示す記憶装置の抵抗素子の抵抗値の最適化のための動作シーケンスについて説明する。

まず、所定の正規のメモリセルに対しデータの書込を行なう（ステップＳ９０）。この場合、書込データとアドレスの対応関係は、書込制御回路４のＢＩＳＴ制御回路に設定される。

データの書込を行なった後、抵抗素子ＲＨａ、ＲＨｂ、ＲＬａ、ＲＬｂを用いたデータの読出モードを設定する（ステップＳ９１）。このとき、抵抗素子ＲＨａ、ＲＨｂ、ＲＬａおよびＲＬｂの抵抗値も初期設定する。この初期設定時において、高抵抗状態および低抵抗状態のメモリセルの抵抗値のそれぞれの推定分布の中央値が、初期抵抗値として設定されてもよい。高抵抗状態の抵抗値の下限値および低抵抗状態の上限抵抗値を求めるため、この探索時間等を考慮して適当な値に抵抗値が初期設定される。

次いで、読出データとして対象データが、高抵抗状態Ｒｍａｘのデータであるかが判定される（ステップＳ９２）。

高抵抗状態のメモリセルのデータを読出す場合、高抵抗素子ＲＨａおよびＲＨｂを選択する（ステップＳ９３）。それらの高抵抗の抵抗素子ＲＨａおよびＲＨｂを用いてデータの読出を行なう（ステップＳ９４）。この場合、選択ビット線と高抵抗抵抗素子が接続される内部データ線が衝突しないように、アドレスビットに基づいて、抵抗素子の選択が行なわれる。この内部データ読出モード時においては、図２５に示すベリファイ指示信号ＶＲＦＹは、活性状態に設定し、ダミー内部データ線１４０ａおよび１４０ｂを、それぞれ内部データ線１３６ｂおよび１３６ａに接続する。センスアンプ１１０および１１２によるセンス動作時、選択ビット線の位置にかかわらず、選択ビット線が接続される内部データ線に結合されるセンスアンプを用いて正確にセンス動作を行なうことができる（アドレスビットＡ０により選択センスアンプを決定する）。

期待値と一致しているかの判定がセンスアンプの読出データに基づいて行なわれる（ステップＳ９５）。読出したメモリセルデータが、この高抵抗素子の抵抗値よりも低い抵抗値の状態にあると判定されると、この高抵抗抵抗素子の抵抗値を減分して、高抵抗抵抗素子の抵抗値を変更する（ステップＳ９６）。次いで、再び、ステップＳ９４からのデータ読出動作を実行する。これらの動作により、メモリセルデータが、正確に読出されるまで、抵抗値の減分が繰返し実行される。

ステップＳ９５において、期待値と一致していると判定されると、アドレスＡＤが最終であるかの判定が行なわれ（ステップＳ９７）、最終アドレスでない場合には、アドレスを１増分し（ステップＳ９８）、再び、ステップＳ９４からの動作を実行する。このとき、高抵抗抵抗素子の抵抗値は変更せず、ステップＳ９６において減分された状態に維持する。

ステップＳ９７において、アドレスＡＤが最終であると判定されると、この高抵抗抵抗素子の抵抗値を、書込み制御回路内のＲＯＭに登録する（ステップＳ９９）。これにより、高抵抗抵抗状態のメモリセルの電気的抵抗値の下限値を検出することができる。

一方、ステップＳ９２において、対象データが、低抵抗状態Ｒｍｉｎに対応するデータであると判定されると、低抵抗素子が選択される（ステップＳ１００）。次いで、低抵抗素子を選択してデータの読出を行ない（ステップＳ１０１）、期待値と一致するかの判定が行なわれる（ステップＳ１０２）。このステップＳ１０２において、メモリセルデータが、低抵抗の抵抗素子の抵抗値よりも高い状態にあると判定されると、抵抗値を増分し（ステップＳ１０３）、再びステップＳ１０１からの動作を繰返す。このメモリセルデータが正しく読出されるまで抵抗値を増分することにより、低抵抗状態のメモリセルの電気的抵抗の上限値を検出することができる。

ステップＳ１０２において正確に期待値と一致している判定されると、アドレスＡＤが最終であるかの判定が行なわれ、メモリセルがまだ残っており最終アドレスでない場合にはアドレス１を増分し（ステップＳ１０５）、再びステップＳ１０１からの動作を実行する。

ステップＳ１０４においてアドレスＡＤが最終であると判定されると、このときの低抵抗素子の抵抗値が書込み制御回路４内のＲＯＭに登録される（ステップＳ９９）。

この一連の動作により、メモリセルの抵抗値分布における高抵抗状態の電気的抵抗値の下限値および低抵抗状態の電気的抵抗値の上限値を検出することができる。この通常のデータ読出時（ベリファイ動作を含む）において、この高抵抗の抵抗素子および低抵抗の抵抗素子を並列に内部データ線に結合することにより、ＨレベルデータおよびＬレベルデータに対して十分マージンを持った正確な参照抵抗値を、メモリセル特性に応じて設定することができる。

したがって、図３５に示すように、この測定高抵抗下限値と測定低抵抗上限値に設定された高抵抗素子ＲＨおよび低抵抗素子ＲＬを、並列に内部データ線に接続することにより、これらの平均値を参照抵抗値として利用することができ、高抵抗状態および低抵抗状態のメモリセルに対し十分マージンを持った正確なデータの読出およびベリファイを行なうことができる。

なお、メモリセルの抵抗値の分布測定時において、すべてのメモリセルについて抵抗値の測定を行なうことは特に要求されない。高抵抗状態Ｒｍａｘと低抵抗状態Ｒｍｉｎに設定されているメモリセルの領域を一部の領域に限定し、この領域のメモリセルを、メモリセルアレイ内のメモリセルを代表する母集団として選択して、抵抗値分布を測定してもよい。またこれに代えて、ダミーメモリセルが、このメモリセルアレイの正規メモリセルの特性を代表するとして、ダミーメモリセルについてのみ、この抵抗値の分布測定が行なわれてもよい。

この抵抗素子の抵抗値の設定を、初期化シーケンスにおいて実行することにより、メモリセルごとに特性がばらつく場合においても、また、各チップごとに、電気的抵抗値の特性がばらつき、予め設定される参照抵抗素子の有する抵抗値では十分な読出マージンが得られない場合でも、実際のメモリセルの抵抗値分布に応じて参照抵抗素子の抵抗値を設定することができ、読出マージンを十分に確保することができる。

なお、各メモリセルについて、抵抗値を各アドレスごとにＢＩＳＴ制御回路において記憶し、この各メモリセルごとの抵抗値の分布に基づいて、実際の高抵抗下限値および低抵抗上限値が検出されてもよい。この場合、常に、各測定サイクルにおいて、抵抗値を初期設定値から変化させる必要があり、少し時間がかかるものの、正確な、抵抗値の分布を得ることができる。

以上のように、この発明の実施の形態２に従えば、相変化メモリにおいても、データ書込後、書込データが正確に書込まれたかを検証するベリファイ動作を行ない、このベリファイ動作に基づいて書込条件を変更してデータの再書込を行なっており、正確なデータの書込を行なうことができる。

また、参照抵抗素子の抵抗値をメモリセルの実際の特性に応じて設定しており、データ読出（ベリファイ動作を含む）に対して十分マージンを持ってデータの読出を行なうことができる。

また、高抵抗の抵抗素子および低抵抗の抵抗素子を並列に接続して参照抵抗として利用する事により、正確に、高抵抗と低抵抗の中間値を有する抵抗を参照抵抗として用いてデータの読出を行う事ができる。

［実施の形態３］
図３６は、この発明の実施の形態３に従う抵抗値変化型記憶素子の要部の構成を概略的に示す図である。図３６に示す記憶装置は、以下の点が、図２５に示す実施の形態２に従う記憶装置とその構成が異なる。すなわち、書込制御回路１４０により、書込ベリファイ動作が行なわれたときの書込条件を記憶する現書込条件記憶回路１４２が設けられる。データ書込時の書込動作を制御する書込制御回路１４０は、図２５に示す書込制御回路４に対応し、書込条件設定回路５に対する書込条件を、現書込条件記憶回路１４２に格納された書込条件に基づいて初期設定する。この図３６に示す記憶装置の他の構成は、図２５に示す記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図３７は、図３６に示す記憶装置のデータ書込時の動作を示すフロー図である。この図３７に示すデータ書込時の処理動作フローは、図２６に示す処理動作フローと以下の処理ステップが異なる。書込データが高抵抗状態Ｒｍａｘであるかの判定を行なうステップＳ５２の後、書込条件の初期設定が行なわれる。この書込条件の初期設定時において、書込データが高抵抗状態に対応する場合には、ステップＳ１１０において、現書込条件記憶回路１４２に記憶された書込条件に従って、書込電流の初期設定が行なわれ、また高抵抗抵抗素子ＲＨａ、ＲＨｂの抵抗値がセットされる。一方、低抵抗状態に対応する書込データの場合には、ステップＳ１１２において、現書込条件記憶回路１４２の記憶する書込条件に従って書込電流および徐冷期間の初期設定が行なわれ、また低抵抗素子ＲＬａまたはＲＬｂの抵抗値が初期設定される。

この書込条件の初期設定の後、データの書込および書込ベリファイを行なう処理ステップは、図２６に示す処理ステップと同じであり、対応するステップには同一ステップ番号を付し、その詳細説明は省略する。

判定ステップＳ５７またはＳ６４において、メモリセルに対し正確にデータの書込が行なわれたと判定されると、そのときの抵抗素子の抵抗値に加えて、書込条件、書込電流値徐冷期間幅のデータが現書込条件記憶回路１４２に格納される（ステップＳ１１４）。この後、次のデータが書込データであるかの判定を行なうステップＳ５９の処理が実行される。

相変化メモリにおいては、データ書込時、ヒータに電流を流し、そのヒータが発生するジュール熱により、相変化材料を溶融させる。その後急冷することにより、相変化材料を非晶質状態に設定し、また徐冷することにより、相変化材料を結晶質状態へ設定し、これらの非晶質状態および結晶質状態の抵抗値の相違を利用して、データを記憶する。したがってデータ書込時の電流の設定においてベリファイ動作を行ない、データ書込動作を繰返し実行した場合、この相変化材料のエンデュアランス（寿命）特性が損なわれ、相変化素子の劣化が加速される。

書込条件を変化させた場合、データ書込完了後、その時点における書込条件を現書込条件記憶回路１４２に格納させ、次回のデータ書込時には、この現書込条件記憶回路１４２に格納された書込条件により書込電流の条件設定を行なってデータの書込を行なう。

したがって、毎回、前回の書込条件と無関係に初期値に設定した場合、Ｍ回データの再書込を実行する必要がある場合、データ書込がＮ回実行された場合、Ｍ・Ｎ回、この相変化材料のエンデュアランス特性の損失が生じる。メモリセル特性のばらつきが小さい場合、最初に、書込条件を設定するために、Ｍ回データの再書込を行なうことが要求されるだけの場合、Ｎ回データ書込を行なう場合、Ｍ＋Ｎ回エンデュアランス特性が損傷するだけであり、データの書換回数の制限を大幅に増大させることができる。

なお、この書込条件において、高抵抗状態のデータ書込時、書込電流を増分している。しかしながら、書込電流の供給時間を変化するように構成されてもよい。また、低抵抗状態に対応するデータの書込時においても、書込電流を一定とし徐冷期間のみ増分するように構成されてもよい。

以上のように、この発明の実施の形態３に従えば、データ書込の書込条件を、前回のデータ書込完了時の書込条件を出発書込条件としてデータの書込およびベリファイ動作を実行しており、データ書込における再書込の回数を低減することができ、素子特性の劣化を防止でき、またデータ書込に要する時間を短縮することができる。

抵抗値変化型記憶装置は、様々なデータ記憶用途に利用することができ、本発明は、このような抵抗値変化型記憶装置のデータ書込系およびデータ読出系に適用することができる。

この発明に従う抵抗値変化型記憶装置の全体の構成を概略的に示す図である。 この発明の実施の形態１において用いられるメモリセルの構成を概略的に示す図である。 この発明の実施の形態１に従う記憶装置の要部の構成を概略的に示す図である。 図３に示す書込電圧発生回路の構成の一例を示す図である。 図３に示す書込電圧発生回路の変更例を示す図である。 図３に示す書込電圧発生回路の他の構成を示す図である。 図３に示すデジット線駆動回路の構成の一例を示す図である。 図３に示すデジット線駆動回路の他の構成を示す図である。 図３に示すメモリセルアレイ１の構成をより具体的に示す図である。 図９に示すデジット線周辺回路部の構成をより具体的に示す図である。 メモリセルの磁化特性を示す図である。 この発明の実施の形態１におけるデータ書込シーケンスを示すフロー図である。 この発明の実施の形態１におけるデータ書込時の書込条件の変化を示す図である。 この発明の実施の形態１におけるデータ書込条件の変更例の他の例を示す図である。 この発明の実施の形態１の変更例のデータ書込シーケンスを示す図である。 図１５に示す動作フローにおけるデータ書込条件の変更態様を示す図である。 図１６に示す動作シーケンスにおける書込条件の変更シーケンスを示す図である。 この発明の実施の形態１のダミーメモリセルの電気的抵抗値と正規メモリセルの電気的抵抗値の関係を示す図である。 この発明の実施の形態１におけるダミーメモリセルへのデータ書込シーケンスを示すフロー図である。 この発明の実施の形態１におけるダミーメモリセルへのデータ書込シーケンスの他の例を示すフロー図である。 この発明の実施の形態１の変更例１の動作を示すフロー図である。 この発明の実施の形態１の変更例１におけるメモリセルの電気的抵抗値の分布および参照抵抗素子の抵抗値の関係を示す図である。 この発明の実施の形態１の変更例１における抵抗素子選択時の構成の一例を示す図である。 この発明の実施の形態２における記憶装置の構成を概略的に示す図である。 この発明の実施の形態２に従う記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態２におけるデータ書込シーケンスを示すフロー図である。 図２６における書込電流増分時の変更シーケンスを示す図である。 図２６に示す書込電流減分徐冷期間増分時の変更シーケンスを示す図である。 この発明の実施の形態２におけるダミーメモリセルへのデータ書込サイクルを示す図である。 この発明の実施の形態２におけるダミーメモリセルへのデータ書込シーケンスを示すフロー図である。 この発明の実施の形態２におけるダミービット線選択信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態２における抵抗素子選択信号を発生する部分の構成を示す図である。 この発明の実施の形態２の変更例１における抵抗素子選択信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態２の参照抵抗値測定動作を示すフロー図である。 図３４に示すフロー図におけるメモリセルの電気的抵抗値と参照抵抗値の関係を示す図である。 この発明の実施の形態３に従う記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態３の記憶装置のデータ書換シーケンスを示すフロー図である。

符号の説明

１ メモリセルアレイ、２ 書込系回路、３ 読出系回路、４ 書込制御回路、５ 書込条件設定回路、８ 主制御回路、１５ 書込電圧発生回路、２０ デジット線駆動回路、２２ ビット線駆動回路、３０ ワード線駆動回路、５２ ＢＩＳＴ制御回路、５４ ＲＯＭ、ＲＶＲａ，ＲＶＲｂ 参照抵抗素子、５０ 比較回路、Ｍ 正規メモリセル、ＤＭＣ０，ＤＭＣ１ ダミーメモリセル、１０２ 電圧設定回路、１０４ 電圧発生回路、ＲＨａ，ＲＨｂ，ＲＬａ，ＲＬｂ 参照抵抗素子、１４０ 書込制御回路、１４２ 現書込条件記憶回路、ＤＭＸ，ＤＭＣ ダミーメモリセル。

Claims (11)

1. 記憶データに応じて電気的抵抗値が設定される複数の可変抵抗素子を含む複数メモリセルと、
   前記複数のメモリセルの選択メモリセルへのデータ書込時、前記選択メモリセルへデータを書込む書込回路、
   データ書込条件を格納するプログラムメモリ、および
   前記データ書込時、前記プログラムメモリに格納された書込条件に従って前記書込回路の書込条件を設定し、前記書込回路により書込まれたデータを前記選択メモリセルから読出し、該読出データが書込データと対応しているかを判定し、該判定結果が不良を示すとき前記書込条件を変更して前記書込回路を再活性化し、前記判定結果が良を示すとき該書込条件を前記プログラムメモリに格納する書込制御回路を備える、抵抗値変化型記憶装置。
2. 前記メモリセルは、データ書込時、前記書込回路から供給される書込電流に従ってその電気的抵抗値が設定され、
   前記書込制御回路は、前記書込電流量を変更する、請求項１記載の抵抗値変化型記憶装置。
3. 前記メモリセルは、データ書込時、前記書込回路から供給される書込電流に従ってその電気的抵抗値が設定され、
   前記書込制御回路は、前記書込回路による前記選択メモリセルに対する書込電流の印加時間を変更する、請求項１記載の抵抗値変化型記憶装置。
4. 各々が、記憶データに従って電気的抵抗値が設定される可変抵抗素子を含む複数のメモリセル、
   内部データバス、
   前記複数のメモリセルの選択メモリセルを前記内部データバスに結合する選択回路、
   既知の抵抗値を有する参照抵抗素子、および
   前記選択メモリセルを流れる電流と前記参照抵抗素子を流れる電流とを比較して内部読出データを生成する内部読出回路を備える、抵抗値変化型記憶装置。
5. 前記参照抵抗素子は、
   第１の抵抗値を有する第１の抵抗素子と、
   前記第１の抵抗値よりも高い第２の抵抗値を有する第２の抵抗素子とを含み、
   前記抵抗値変化型記憶装置は、さらに、
   データ書込モード時、前記選択メモリセルの書込データに応じて前記第１および第２の抵抗素子の一方を選択する回路を備える、請求項４記載の抵抗値変化型記憶装置。
6. 前記内部データバスは、第１および第２の内部データ線を含み、
   前記複数のメモリセルは、データを記憶する複数の正規メモリセルと、前記正規メモリセルのデータ読出時のデータの判定基準となるデータを記憶する複数のダミーセルとを有し、
   前記選択回路は、
   データ読出時、前記選択メモリセルとして、正規メモリセルとダミーセルを選択して前記第１および第２の内部データ線にそれぞれ結合し、前記参照抵抗を前記内部データ線から分離する、請求項４記載の抵抗値変化型記憶装置。
7. 前記内部読出データと期待値データとの比較結果に従って、前記抵抗素子の抵抗値を変更する制御回路をさらに備える、請求項４記載の抵抗値変化型記憶装置。
8. 前記複数のメモリセルは、データを記憶する正規メモリセルと、前記正規メモリセルのデータ読出時の判定基準データを格納するダミーセルとを含み、
   前記抵抗値変化型記憶装置は、さらに、
   前記ダミーセルへのデータ書込時、前記ダミーセルへのデータ書込後、前記ダミーセルおよび前記抵抗素子の抵抗値の比較結果に従って前記ダミーセルに対してデータが正確に書込まれたかを判定する書込制御回路をさらに備える、請求項４記載の抵抗値変化型記憶装置。
9. 前記書込制御回路は、前記データが正確に書込まれていないと判定すると、前記ダミーセルに対して書込条件を変更して再度データの書込を行なう、請求項８記載の抵抗値変化型記憶装置。
10. 前記複数のメモリセルのデータを読出し、異なる論理レベルのデータの記憶状態に対応する抵抗値の分布に従って、前記抵抗素子の抵抗値を設定する回路をさらに備える、請求項４記載の抵抗値変化型記憶装置。
11. 前記複数のメモリセルは、記憶データに従って少なくとも低抵抗状態および高抵抗状態のいずれかの状態に設定され、
    前記参照抵抗素子は、
    前記複数のメモリセルの高抵抗状態の抵抗値に対応する抵抗値を有する高抵抗素子と、
    前記複数のメモリセルの低抵抗状態の抵抗値に対応する抵抗値を有する低抵抗素子とを含み、
    前記高抵抗素子および前記低抵抗素子が、データ読出モード時に並列に前記内部読出回路に結合される、請求項４記載の抵抗値変化型記憶装置。

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