TWI520300B - 半導體裝置 - Google Patents

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TWI520300B
TWI520300B TW101123639A TW101123639A TWI520300B TW I520300 B TWI520300 B TW I520300B TW 101123639 A TW101123639 A TW 101123639A TW 101123639 A TW101123639 A TW 101123639A TW I520300 B TWI520300 B TW I520300B
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pad
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女屋佳隆
加藤浩一
工藤良太郎
七種耕治
船津勝彥
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瑞薩電子股份有限公司
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Description

半導體裝置
本發明涉及一種半導體裝置，尤其涉及一種適用於對形成有開關用電晶體之半導體晶片進行樹脂密封之半導體裝置之有效技術。
近年來，為了實現電源電路等之小型化及支持高速回應，正在推進電源電路中所用之功率金屬氧化物半導體場效應電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)之高頻化。
尤其是桌面型或筆記本式個人電腦、伺服器或遊戲機等CPU(Central Processing Unit：中央處理器)或DSP(Digital Signal Processor：數位信號處理器)等趨於大電流化及高頻化。為此，也在推進構成對前述CPU或DSP之電源進行控制之非絕緣型DC-DC轉換器之功率MOSFET之技術開發，以應對大電流及高頻化之趨勢。
被廣泛用作電源電路一例之DC-DC轉換器具有使高側開關用功率MOSFET與低側開關用功率MOSFET串聯之結構。高側開關用功率MOSFET具有DC-DC轉換器控制用開關功能，低側開關用功率MOSFET具有同步整流用開關功能，通過這兩個功率MOSFET在取得同步時之交替導通/斷開，來進行電源電壓之轉換。
在日本特開2005-322781號公報(專利文獻1)中，公開了設有電流感應部之半導體晶片相關之技術。
在日本特開平07-058293號公報(專利文獻2)中，公開了設有溫度檢測用二極體之半導體晶片相關之技術。
在日本特開2011-49273號公報(專利文獻3)中，公開了設有溫度偵測元件之半導體晶片相關之技術。
在日本特開2009-268336號公報(專利文獻4)中，公開了設有感溫二極體之半導體晶片相關之技術。
在日本特開2006-302977號公報(專利文獻5)中，公開了設有溫度檢測用二極體之半導體晶片相關之技術。
在日本特開2008-17620號公報(專利文獻6)中，公開了下述半導體裝置相關之技術，即，將第1、第2及第3半導體晶片搭載到同一個封裝中，其中，前述第1半導體晶片為第1功率MOSFET，前述第2半導體晶片為第2功率MOSFET，前述第3半導體晶片包含驅動第1、第2功率MOSFET之驅動電路。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2005-322781號公報
[專利文獻2]日本特開平07-058293號公報
[專利文獻3]日本特開2011-49273號公報
[專利文獻4]日本特開2009-268336號公報
[專利文獻5]日本特開2006-302977號公報
[專利文獻6]日本特開2008-17620號公報
根據本案發明人之研究，可得出以下結論。
本案發明人對通過以下方式製造之半導體裝置進行了研究，即，在一個半導體晶片內形成開關用功率MOSFET、及面積比前述功率MOSFET小且用於偵測流經前述功率MOSFET之電流之感應MOSFET，並將前述半導體晶片經由導電性接合材料搭載到晶片搭載部上並進行密封。前述半導體裝置通過感應MOSFET來偵測流經功率MOSFET之電流，並根據流經感應MOSFET之電流來控制功率MOSFET。例如，根據流經感應MOSFET之電流而判斷流經功率MOSFET之電流為過剩時，將強制性地切斷功率MOSFET，以保護半導體裝置及使用前述半導體裝置之電子裝置。
但是，如果對前述半導體裝置施加熱應力(例如使用中之熱負載或溫度迴圈測試等)，則介隔在半導體晶片與晶片搭載部之間之導電性接合材料可能產生裂痕或剝離。在導電性接合材料中，產生了裂痕或剝離之區域將使電流難以通過，基本無法發揮作為電流路徑之功能。流經功率MOSFET之電流與流經感應MOSFET之電流具有規定之比率，但當介隔在半導體晶片與晶片搭載部之間之導電性接合材料產生裂痕或剝離時，前述比率會發生變動，因而在通過感應MOSFET來偵測流經功率MOSFET之電流時有可能導致精度下降。這將導致半導體裝置之可靠性下降。
本發明之目的在於提供一種能夠提高半導體裝置可靠性之技術。
本發明之前述內容及前述內容以外之目的和新特徵在本說明書之描述及附圖說明中寫明。
下面簡要說明本專利申請書中所公開之發明中具有代表性之實施方式之概要。
具有代表性之實施方式所涉及之半導體裝置係將半導體晶片經由導電性接合材料而接合到具有導電性之晶片搭載部上，並經樹脂密封之半導體裝置。前述半導體晶片中形成有主MOSFET和面積比主MOSFET小且用於偵測流經主MOSFET之電流之感應MOSFET。並且，在前述半導體晶片之主表面上，形成有前述感應MOSFET之區域位於前述感應MOSFET之源極用焊墊之內側。
此外，具有代表性之實施方式所涉及之半導體裝置係將半導體晶片經由導電性接合材料而接合到具有導電性之晶片搭載部上，並經樹脂密封之半導體裝置。前述半導體晶片中形成有主MOSFET和面積比主MOSFET小且用於偵測流經主MOSFET之電流之感應MOSFET。並且，在前述半導體晶片之主表面中，形成有前述感應MOSFET之區域被形成有前述主MOSFET之區域所包圍。
下面簡要說明關於本專利申請書中所公開之發明中根據具有代表性之實施方式所獲得之效果。
根據代表性之實施方式，能夠提高半導體裝置之可靠性。
在以下實施方式中，為了方便，在必要時將幾個部分或將實施方式分割來說明，除了需要特別說明之外，這些並非彼此獨立且無關係的，而係與其他一部分或者全部之變形例、應用例、詳細內容及補充說明等相互關聯的。另外，在以下實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上已經明確限定了特定數量等除外，前述特定數並非指固定之數量，而係可大於等於該特定數或可小於等於該特定數。而且，在以下實施方式中，除了特別說明及原理上已經明確了係必要時除外，前述構成要素(包括要素步驟等)也並非必須之要素。同樣地，在以下實施方式中提及之構成要素等形狀、位置關係等時，除了特別說明時及原理上已經明確了並非如此時，實質上包括與前述形狀等相近或者類似的。同理，上述數值及範圍也是同樣的。
以下根據附圖詳細說明本發明之實施方式。另外，為了說明實施方式之所有圖中，原則上對具有同一功能之構件採用同一符號，省略掉重複之說明。另外，在除了需要特別說明之外，對具有同一或同樣之部分原則上不進行重複說明。
另外，在實施方式所用之圖中，為了使圖面簡單易懂，有時會省略掉剖面圖之剖面線。或者也會給俯視圖加上剖面線。
而且，在本專利申請書中，將場效應電晶體寫成MOSFET (Metal Oxide Semiconductor Field Effect Transistor)，但閘極絕緣膜也包括非氧化膜。
(實施方式1)
<關於電路結構>圖1係使用本發明一實施方式中半導體裝置(半導體封裝)SM1之一例電子裝置之電路圖，係使用半導體裝置SM1構成非絕緣型DC-DC轉換器時之電路圖。
圖1所示之非絕緣型DC-DC轉換器如可用於桌面型個人電腦、筆記本型個人電腦、伺服器或遊戲機類之電子設備之電源電路等。
圖1所示之非絕緣型DC-DC轉換器中所用之半導體裝置SM1具有：兩個功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor)即MOSFETQH1和MOSFETQL1；用於偵測流經功率MOSFETQH1之電流之感應MOSFETQS1；及控制電路CLC。簡單說就是，控制電路CLC形成於半導體晶片(控制用半導體晶片)CPC內，功率MOSFETQH1及感應MOSFETQS1形成於半導體晶片(高側用半導體晶片)CPH內，功率MOSFETQL1形成於半導體晶片(低側用半導體晶片)CPL內，這三個半導體晶片CPC、CPH、CPL被密封在同一個封裝中，從而形成半導體裝置SM1。下面說明其詳細內容。
控制電路CLC具有作為驅動電路之兩個驅動器電路(驅動電路)DR1、DR2，驅動器電路DR1、DR2係根據從半導體裝置SM1之外部(之控制電路)向控制電路CLC供應之脈寬調製(Pulse Width Modulation：PWM)信號等，分別控制 功率MOSFETQH1及功率MOSFETQL1之閘極端子之電位，以控制功率MOSFETQH1及功率MOSFETQL1動作之電路。而且，作為其他形態，也可將生成脈寬調製(PWM)信號之電路設置在控制電路CLC內。
驅動器電路DR1之輸出與功率MOSFETQH1之閘極端子電性連接，驅動器電路DR2之輸出與功率MOSFETQL1之閘極端子電性連接。驅動器電路DR1、DR2可視為功率MOSFETQH1及功率MOSFETQL1之驅動器電路(驅動電路)。
功率MOSFETQH1和功率MOSFETQL1串聯在輸入電壓供應用端子(半導體裝置SM1之外部連接用端子)TE1與基準電位供應用端子(半導體裝置SM1之外部連接用端子)TE2之間。即，功率MOSFETQH1之源極/汲極路徑串聯在輸入電壓供應用端子TE1與輸出節點(半導體裝置SM1之輸出端子)N1之間，功率MOSFETQL1之源極/汲極路徑串聯在輸出節點N1與基準電位供應用端子TE2之間。另外，對輸入電壓供應用端子TE1供給半導體裝置SM1外部之電源(輸入用電源)高電位側之電位電位(電源電位)VIN，例如供給12 V，對基準電位供應用端子TE2供應比對輸入電壓供應用端子TE1供應之輸入電壓(電位VIN)低之基準電位，如供給接地電位(接地電位、0 V)。而且，在圖1中，符號D1表示功率MOSFETQH1之汲極，符號S1表示功率MOSFETQH1之源極，符號D2表示功率MOSFETQL1之汲極，符號S2表示功率MOSFETQL1之源極。輸出節點N1經由線圈(例如扼流 線圈)L1而連接到負載LOD上。
功率MOSFET(場效應電晶體、功率電晶體)QH1係高側開關(高電位側：第1動作電壓；以下簡稱為「高側」)用場效應電晶體，具有用於向上述線圈L1內蓄積能量之開關功能。即，功率MOSFETQH1係開關用電晶體(開關元件)。線圈L1係對非絕緣型DC-DC轉換器之輸出(即負載LOD之輸入)供應電力之元件。
如後所述，前述高側用功率MOSFETQH1形成於半導體晶片(高側用半導體晶片)CPH中。而且，前述功率MOSFETQH1例如由n溝道型之場效應電晶體形成。本實施方式中，前述場效應電晶體之溝道係沿半導體晶片CPH之厚度方向形成。此時，與沿著半導體晶片CPH主表面(與半導體晶片CPH之厚度方向正交之面)形成溝道之場效應電晶體相比，能夠增加單位面積之溝道寬度，並可降低導通電阻，因此能夠實現元件之小型化，從而實現封裝之小型化。
另一方面，功率MOSFET(場效應電晶體、功率電晶體)QL1係低側開關(低電位側：第2動作電壓；以下簡稱為「低側」)用場效應電晶體，具有與從半導體裝置SM1之外部(之控制電路)對控制電路CLC供應之信號之頻率同步並降低電晶體之電阻以進行整流之功能。即，功率MOSFETQL1係整流用(同步整流用)之電晶體，本實施方式中為非絕緣型DC-DC轉換器之整流用電晶體。
如後所述，前述低側用功率MOSFETQL1形成於半導體 晶片(低側用半導體晶片)CPL。前述功率MOSFETQL1例如由n溝道型之功率MOSFET形成，且與上述功率MOSFETQH1同樣地沿半導體晶片CPL之厚度方向形成溝道。使用沿半導體晶片CPL之厚度方向形成溝道之功率MOSFET之理由係：對於低側用功率MOSFETQL1而言，其導通時間(施加電壓期間之時間)比高側用功率MOSFETQH1之導通時間長，因導通電阻造成之損失也比開關損失大。因此，使用沿半導體晶片CPL之厚度方向形成溝道之場效應電晶體與使用以沿著半導體晶片CPL主表面之方式形成溝道之場效應電晶體之情況相比，能夠增加單位面積之溝道寬度。即，通過使低側用功率MOSFETQL1由沿半導體晶片CPL之厚度方向形成溝道之場效應電晶體形成，能夠減小導通電阻，因此即使流經非絕緣型DC-DC轉換器之電流增大，也能夠提高電壓轉換效率。
另外，上述高側用功率MOSFETQH1可視為DC-DC轉換器(本實施方式中為非絕緣型DC-DC轉換器)之高側MOSFET(高側用MOSFET)，上述低側用功率MOSFETQL1可視為DC-DC轉換器(本實施方式中為非絕緣型DC-DC轉換器)之低側MOSFET(低側用MOSFET)。
在連結功率MOSFETQH1之源極與功率MOSFETQL1之汲極之佈線上，設有將輸出用電源電位供應到半導體裝置SM1外部之上述輸出節點N1。前述輸出節點N1經由輸出佈線而與線圈L1電性連接，再經由輸出佈線而與負載LOD電性連接。作為負載LOD，例如有硬碟驅動器HDD、ASIC (Application Specific Integrated Circuit：特定用途積體電路)、FPGA(Field Programmable Gate Array：現場可編程閘陣列)、擴展卡(PCI CARD)、記憶體(DDR記憶體、動態隨機存取記憶體(Dynamic RAM，DRAM)、快閃記憶體等)、CPU(Central Processing Unit)等。
而且，輸出電容器Cout電性連接於連結線圈L1和負載LOD之輸出佈線與基準電位GND供應用端子之間。
在上述非絕緣型DC-DC轉換器中，在由功率MOSFETQH1及功率MOSFETQL1在取得同步的同時通過交替地導通/斷開來進行電源電壓之轉換。即，當高側用功率MOSFETQH1導通時，電流從端子TE1通過功率MOSFETQH1流向輸出節點N1。另一方面，當高側用功率MOSFETQH1斷開時，因線圈L1之逆電壓而有電流流動，當前述電流流動時，通過導通低側用功率MOSFETQL1，即可減少電壓降。
流經功率MOSFETQH1之電流被感應MOSFETQS1偵測到，根據流經感應MOSFETQH1之電流來控制功率MOSFETQH1。例如，當根據流經感應MOSFETQS1之電流而將流經功率MOSFETQH1之電流判斷(偵測)為過剩時，將強制性地斷開功率MOSFETQH1，從而能夠保護半導體裝置SM1及使用前述半導體裝置SM1之電子裝置。
感應MOSFET(場效應電晶體)QS1如後所述，與高側用功率MOSFETQH1一同形成於半導體晶片CPH。感應MOSFETQS1以在半導體晶片CPH內與功率MOSFETQH1構成電流鏡電路之方式而形成，例如大小為功率MOSFETQH1 之1/20000。大小比可根據需要而改變，下面以大小比為1/20000為例進行說明。
感應MOSFETQS1與功率MOSFETQH1共用汲極及閘極。即，感應MOSFETQS1與功率MOSFETQH1之汲極彼此電性連接而共用，前述共用汲極連接於端子TE1，以對感應MOSFETQS1之汲極及功率MOSFETQH1之汲極供應相同之電位。而且，感應MOSFETQS1與功率MOSFETQH1之閘極彼此電性連接而共用，前述共用閘極連接到驅動器電路DR1上，以從驅動器電路DR1對感應MOSFETQS1之閘極及功率MOSFETQH1之閘極輸入相同之閘極信號。
另一方面，感應MOSFETQS1之源極並不與功率MOSFETQH1之源極共用，功率MOSFETQH1之源極連接到輸出節點N1上，與此相對，感應MOSFETQS1之源極經由電晶體TR1而連接到端子(外部端子、半導體裝置SM1之外部連接用端子)TE3上。具體地說就是，感應MOSFETQS1之源極連接到後述之形成於半導體晶片CPC上之電晶體(p溝道型MOSFET)TR1之源極上，前述電晶體TR1之汲極連接到端子TE3上。而且，也可在功率MOSFETQH1之源極與感應MOSFETQS1之源極之間連接保護用二極體(圖中未示出)。
在放大器電路AMP1(前述放大器電路AMP1形成於後述之半導體晶片CPC)之兩個輸入節點上分別連接有功率MOSFETQH1之源極與感應MOSFETQS1之源極，通過放大器電路AMP1之輸出節點來驅動電晶體TR1之閘極。感應 MOSFETQS1係用於檢測流經功率MOSFETQH1之電流Idh之元件。在感應MOSFETQS1中，當感應MOSFETQS1與功率MOSFETQH1之源極電壓相等時，由於前述之電流鏡結構而流過電流Idh之規定比率(本實施方式中為1/20000)之電流。即，功率MOSFETQH1與感應MOSFETQS1之尺寸比被設定成，當電流Idh流經功率MOSFETQH1時，流經感應MOSFETQS1之電流Ise為電流Idh之1/20000(即Ise=Idh/20000)。為了使前述感應MOSFETQS1與功率MOSFETQH1之源極電壓相等，並且高精度地檢測功率MOSFETQH1之電流Idh，而設有放大器電路AMP1及電晶體TR1。
端子(半導體裝置SM1之端子)TE3連接在設於半導體裝置SM1外部之電阻RST，前述電阻RST係電流/電壓轉換用外部電阻(外置電阻、電阻元件)。具體地說就是，電阻RST一端連接於端子TE3，另一端連接於接地電位(接地電位，0 V)。通過將電阻RST連接到端子TE3，便可將流經感應MOSFETQS1之電流值轉換為端子TE3之電壓值(流經感應MOSFETQS1之電流Ise越大，端子TE3之電壓值就越大，具體地說就是，端子TE3之電壓值與流經感應MOSFETQS1之電流Ise之值大致成正比)。
端子TE3之電壓由控制電路CLC內之比較器電路CMP1與比較電壓(例如1.5 V)進行比較。當由比較器電路CMP1檢測到端子TE3之電壓值大於比較電壓(例如1.5 V)時，控制電路CLC內之過流保護電路OCP將啟動並控制驅動器電路DR1、DR2，以將功率MOSFETQH1及功率MOSFETQL1設 為斷開狀態(即斷開對功率MOSFETQH1及功率MOSFETQL1之閘極輸入之閘極信號)。
即，當判斷(檢測)為端子TE3之電壓值大於比較電壓(例如1.5 V)時，(即判斷(檢測)流經感應MOSFETQS1之電流Ise過大時)，控制電路CLC將功率MOSFETQH1及功率MOSFETQL1設為斷開(斷開狀態、非導通狀態)。流經功率MOSFETQH1之電流Idh被感應MOSFETQS1(作為流經感應MOSFETQS1之電流Ise)偵測到，且判斷(檢測)流經感應MOSFETQS1之電流Ise過大時，控制電路CLC斷開功率MOSFETQH1及功率MOSFETQL1，從而能夠在流經功率MOSFETQH1之電流過大時強制性地斷開功率MOSFETQH1及功率MOSFETQL1。
具體地說就是，將電阻RST之電阻值設定如下：當有功率MOSFETQH1之電流Idh允許上限值Ilm之1/20000之電流流經感應MOSFETQS1時(即為Ise=Ilm/20000時)，端子TE3電壓達到上述比較電壓(例如1.5 V)。由此，當允許上限值Ilm以上之電流流經功率MOSFETQH1時，將有Ilm/20000以上之電流流經感應MOSFETQS1，而端子TE3之電壓將達到上述比較電壓(例如1.5 V)以上，因此控制電路CLC將強制性斷開功率MOSFETQH1及功率MOSFETQL1。由此，能夠防止允許上限值Ilm以上之電流流經功率MOSFETQH1，從而可提高半導體裝置SM1及使用前述半導體裝置SM1之電子裝置之可靠性。
<關於半導體裝置之結構>
圖2~圖4係本實施方式之半導體裝置SM1之俯視透視圖，圖5~圖7係半導體裝置SM1之剖面圖(側面剖面圖)。圖2中係從上面側觀察半導體裝置SM1，且透過密封部(密封樹脂部)MR所看到之俯視圖(俯視圖)。圖3係在圖2中進一步去除金屬板MP1、MP2及接合引線WA(透過金屬板MP1、MP2及接合引線WA所看到)之狀態之半導體裝置SM1之俯視透視圖，圖4係在圖3中進一步去除半導體晶片CPC、CPH、CPL(透過半導體晶片CPC、CPH、CPL所看到)之狀態之半導體裝置SM1之俯視透視圖。另外，圖8雖為俯視圖，但為了使圖面簡單易懂，對晶片焊墊DP1、DP2、DP3、導線佈線LB及導線LD標註斜線之剖面線。而且，圖5大致對應於圖2之A-A線之剖面圖，圖6大致對應於圖2之B-B線之剖面圖，圖7大致對應於圖2之C-C線之剖面圖。另外，符號X表示第1方向，符號Y表示與第1方向X正交之第2方向。
本實施方式中，如上所述，將形成有控制電路CLC之半導體晶片CPC、形成有高側開關用場效應電晶體即功率MOSFETQH1之半導體晶片CPH及形成有低側開關用場效應電晶體即功率MOSFETQL1之半導體晶片CPL集成(封裝)在一個半導體封裝內，構成一個半導體裝置SM1。由此，除了能夠實現電子裝置(例如非絕緣型DC-DC轉換器)之小型化及薄型化以外，還能減小佈線寄生電感，因而也能實現高頻化及高效率化。另外，在半導體晶片CPH中，還內置有用於偵測流經功率MOSFETQH1之電流之感應 MOSFETQS1。
本實施方式之半導體裝置SM1具有：晶片焊墊(焊墊、晶片搭載部)DP1、DP2、DP3；搭載在前述晶片焊墊DP1、DP2、DP3各自主表面(上表面)上之半導體晶片CPC、CPH、CPL；金屬板(導體板)MP1、MP2；多根接合引線(以下簡稱為「引線」)WA；多根導線LD；導線佈線(佈線部)LB；及將其進行密封之密封部(密封樹脂部)MR。
密封部(密封樹脂部)MR例如由熱固性樹脂材料等樹脂材料等構成，也可含有填充劑等。例如，可使用含有填充劑之環氧樹脂等形成密封部MR。除了環氧類樹脂以外，基於實現低應力化等理由，例如也可將添加有苯酚類固化劑、矽酮橡膠及填充劑等聯苯類熱固性樹脂用作密封部MR之材料。
本實施方式之半導體裝置SM1例如採用QFN(Quad Flat Non-leaded package：四方扁平無引腳封裝)型之面安裝型半導體封裝。
密封部MR具有：一個主表面即上表面(表面)MRa；上表面MRa相反側之主表面即背面(下表面、底面)MRb；及與上表面MRa及背面MRb交叉之側面(四個側面)。即，密封部MR之外觀呈由上表面MRa、背面MRb及側面圍成之薄板狀。密封部MR之上表面MRa及背面MRb之平面形狀例如形成為矩形形狀，也可切除前述矩形(平面矩形)之角(倒角)，或者使前述矩形(平面矩形)之角帶有弧度。當將密封部MR之上表面MRa及背面MRb之平面形狀設為矩形時， 密封部MR與前述厚度交叉之平面形狀(外形形狀)呈矩形(四邊形)。
在密封部MR之側面(MRc1、MRc2、MRc3、MRc4)及背面(MRb)外周，多根導線LD沿著密封部MR之外周露出。本實施方式中，導線LD未向密封部MR之外側大幅突出而形成，且半導體裝置SM1採用QFN結構。而且，在密封部MR之背面MRb中露出如平面大致呈矩形形狀之三個晶片焊墊(晶片搭載部)DP1、DP2、DP3之背面(下表面)。其中，晶片焊墊DP3之露出面積最大，其次為晶片焊墊DP2之露出面積。
但是，半導體裝置SM1之結構並不限定於QFN結構，還可進行各種變更，例如也可採用QFP(Quad Flat Package：四方扁平封裝)結構或SOP(Small Out-line Package：小外形封裝)結構等其他扁平封裝結構。在QFP結構之情況下，多根導線LD以從密封部MR之四邊(側面及背面外周)向外側大幅突出之狀態而露出。在SOP結構之情況下，多根導線LD以從密封部MR之兩邊(側面及背面外周)向外側大幅突出之狀態而露出。
晶片焊墊DP1、DP2、DP3以彼此具備規定之間隔而分離之狀態而相鄰地配置。晶片焊墊DP1、DP2、DP3各自中心偏離半導體裝置SM1(密封部MR)之中心而配置。其中，晶片焊墊DP3之整體面積(平面尺寸)最大，其次為晶片焊墊DP2之整體面積(平面尺寸)，晶片焊墊DP1之整體面積(平面尺寸)最小。晶片焊墊DP1、DP2、DP3以各自長邊彼此 沿順之方式而配置。晶片焊墊DP1以一邊沿著晶片焊墊DP2之短邊，且晶片焊墊DP1中與上述一邊交叉之另一邊沿著晶片焊墊DP3之長邊之方式而配置。晶片焊墊DP1係搭載半導體晶片CPC之晶片搭載部(驅動器用晶片搭載部、控制用晶片搭載部)，晶片焊墊DP2係搭載半導體晶片CPH之晶片搭載部(高側用晶片搭載部)，晶片焊墊DP3係搭載半導體晶片CPL之晶片搭載部(低側用晶片搭載部)。
各晶片焊墊DP1、DP2、DP3至少一部分由密封部MR所密封，本實施方式中，各晶片焊墊DP1、DP2、DP3背面(下表面)之一部分從密封部MR背面MRb露出。由此，能夠使半導體晶片CPC、CPH、CPL在動作時產生之熱量主要從半導體晶片CPC、CPH、CPL背面(下表面)通過晶片焊墊DP1、DP2、DP3散發到半導體裝置SM1外部。各晶片焊墊DP1、DP2、DP3之面積比其上搭載之各半導體晶片CPC、CPH、CPL之面積大，從而能夠提高散熱性。
晶片焊墊DP1、DP2、DP3、導線LD及導線佈線LB由導電體構成，優選包含銅(Cu)或銅合金等金屬材料。銅(Cu)或銅(Cu)合金具有易加工、導熱性高及相對較廉價等優點，因此適合用作晶片焊墊DP1、DP2、DP3、導線LD及導線佈線LB之主材料。而且，如果晶片焊墊DP1、DP2、DP3、導線LD及導線佈線LB由相同材料(相同之金屬材料)形成，便能夠使用相同之引線框來製造半導體裝置SM1，從而使更易於製造半導體裝置SM1。
而且，在晶片焊墊DP1、DP2、DP3、導線LD及導線佈 線LB之主表面(上表面)上，在半導體晶片CPC、CPH、CPL所接觸之區域、引線WA所接觸之區域、金屬板MP1、MP2所接觸之區域中，也可形成包含銀(Ag)等鍍層(圖中未示出)。由此，能夠將半導體晶片CPC、CPH、CPL、金屬板MP1、MP2及引線WA更可靠地連接到晶片焊墊DP1、DP2、DP3、導線LD及導線佈線LB。
而且，晶片焊墊DP1、DP2、DP3、導線佈線LB及導線LD之背面(下表面)側之一部分之總厚度(與其他部分相比)相對較薄。因此，密封部MR之密封材料(密封樹脂材料)將進入晶片焊墊DP1、DP2、DP3、導線佈線LB及導線LD之背面側較薄之部分。由此，能夠提高晶片焊墊DP1、DP2、DP3、導線佈線LB及導線LD與密封部MR之密接性，並且晶片焊墊DP1、DP2、DP3、導線佈線LB及導線LD難以從密封部MR脫落，因此能夠減少或防止晶片焊墊DP1、DP2、DP3、導線佈線LB及導線LD發生剝離或變形不良等。
而且，在密封部MR之背面MRb露出之晶片焊墊DP1、DP2、DP3、導線佈線LB及導線LD之各下表面，也可形成焊錫鍍層等鍍層(圖中未示出)。由此，便於將半導體裝置SM1安裝(焊錫安裝)到安裝基板(對應於後述之佈線基板21)等之上。
晶片焊墊(高側用晶片搭載部)DP2形成為第1方向X之長度比第2方向Y之長度長之平面矩形形狀。晶片焊墊DP2彼此交叉之兩邊(沿著密封部MR之外周之兩邊)，並沿著前述 兩邊而一體地連接著上述多根導線LD中之多根導線LD1。即，晶片焊墊DP2與多根導線LD1一體地形成。前述多根導線LD1(有時也可為晶片焊墊DP2)成為上述端子TE1，半導體裝置SM1之外部電源(輸入用電源)高電位側之電位上述電位(電源電位)VIN被供應至導線LD1(端子TE1)。
在晶片焊墊DP2之主表面(上表面)上，以主表面(表面、上表面)朝上且背面(下表面)朝向晶片焊墊DP2之狀態而搭載有上述功率電晶體用半導體晶片(半導體晶片)CPH。即，半導體晶片CPH經由導電性之黏合層(接合材料)SD1而搭載(面朝上接合)並接合(固定)在晶片焊墊DP2上。半導體晶片CPH之主表面與背面互為相反側之面。
前述半導體晶片CPH形成為比半導體晶片CPC更細長之平面長方形形狀，且以半導體晶片CPH之長邊沿著晶片焊墊DP2之長度方向之方式而配置。在前述半導體晶片CPH之背面(整個背面)上形成有背面電極(電極)BE1，前述背面電極BE1經由導電性之黏合層SD1而接合並與晶片焊墊DP2電性連接。前述半導體晶片CPH之背面電極BE1與形成於半導體晶片CPH內之上述高側用功率MOSFETQH1之汲極電性連接，並且也與上述感應MOSFETQS1之汲極電性連接。即，半導體晶片CPH之背面電極BE1兼用作上述高側用功率MOSFETQH1之汲極電極與上述感應MOSFETQS1之汲極電極。黏合層SD1由導電性接合材料(黏合材料)構成，優選由焊錫構成，但也可使用銀膏等膏型導電性黏合材料(前述膏型黏合材料呈已固化之狀態)。
而且，在前述半導體晶片CPH之主表面(表面、上表面)上，配置有閘極用焊墊(以下簡稱為「焊墊」)PDHG和源極用焊墊(以下簡稱為「焊墊」)PDHS1、PDHS2、PDHS3、PDHS4。其中，閘極用焊墊PDHG與源極用焊墊PDHS2、PDHS3、PDHS4係引線WA連接用電極(焊墊電極、電極焊墊、焊墊)，源極用焊墊PDHS1係金屬板MP1連接用電極(焊墊電極、電極焊墊、焊墊)。
半導體晶片CPH之閘極用焊墊PDHG與形成於半導體晶片CPH內之上述高側用功率MOSFETQH1之閘極電極及上述感應MOSFETQS1之閘極電極電性連接。即，半導體晶片CPH之閘極用焊墊PDHG兼用作上述高側用功率MOSFETQH1之閘極用焊墊(焊墊)與上述感應MOSFETQS1之閘極用焊墊(焊墊)。前述閘極用焊墊PDHG配置於半導體晶片CPH長度方向之一端側(與半導體晶片CPC相向之一側之端部)。即，閘極用焊墊PDHG在半導體晶片CPH之主表面上，沿著與半導體晶片CPC相向一側之邊(更特定而言，係在前述邊之中央附近)而配置。半導體晶片CPH以閘極用焊墊PDHG朝向半導體晶片CPC側之狀態而配置。閘極用焊墊PDHG通過引線WA(單根或多根)而與半導體晶片CPC之主表面之焊墊PDC1電性連接。即，引線WA一端與半導體晶片CPH之閘極用焊墊PDHG接合，而另一端與半導體晶片CPC之焊墊PDC1接合。引線WA例如由金(Au)等金屬細線形成。
半導體晶片CPH之源極用焊墊PDHS1、PDHS2、PDHS3 與形成於半導體晶片CPH內之上述高側用功率MOSFETQH1之源極電性連接，另一方面，半導體晶片CPH之源極用焊墊PDHS4與形成於半導體晶片CPH內之上述感應MOSFETQS1之源極電性連接。即，半導體晶片CPH之源極用焊墊PDHS1、PDHS2、PDHS3對應于上述高側用功率MOSFETQH1之源極用焊墊(焊墊)，半導體晶片CPH之源極用焊墊PDHS4對應於上述感應MOSFETQS1之源極用焊墊(焊墊)。源極用焊墊PDHS1比上述閘極用焊墊PDHG或源極用焊墊PDHS2、PDHS3、PDHS4大。另一方面，源極用焊墊PDHS2、PDHS3、PDHS4配置在上述閘極用焊墊PDHG所配置之半導體晶片CPH長度方向之一端側(與半導體晶片CPH相向之一側之端部)。即，源極用焊墊PDHS2、PDHS3、PDHS4在半導體晶片CPH之主表面上，沿著與半導體晶片CPC相向一側之邊而配置。因而，閘極用焊墊PDHG及源極用焊墊PDHS2、PDHS3、PDHS4在半導體晶片CPH之主表面上，沿著與半導體晶片CPC相向一側之邊而配置。源極用焊墊PDHS1、PDHS2、PDHS3彼此通過半導體晶片CPH最上層之保護膜(絕緣膜，對應於後述之保護膜12)而分離，但如後所述，在前述保護膜(半導體晶片CPH最上層之保護膜)之下層一體地形成並電性連接。
半導體晶片CPH之源極用焊墊PDHS1(即上述高側用功率MOSFETQH1之源極)通過金屬板(高側用金屬板)MP1而與晶片焊墊DP3電性連接。即，金屬板MP1經由導電性之黏合層(接合材料)SD2與半導體晶片CPH之源極用焊墊 PDHS1接合，而且，經由導電性之黏合層(接合材料)SD3與晶片焊墊DP3之上表面接合。黏合層SD2、SD3由導電性接合材料(黏合材料)構成，優選由焊錫構成，但也可使用銀膏等膏型導電性黏合材料(前述膏型黏合材料呈已固化之狀態)。通過使用金屬板MP1，與通過引線將半導體晶片CPH之源極用焊墊PDHS1與晶片焊墊DP3進行連接之情況相比，能夠降低高側用功率MOSFETQH1之導通電阻。因此，能夠降低封裝電阻，並減少導通損失。
金屬板MP1為包含導電體之導體板，優選由銅(Cu)、銅(Cu)合金、鋁(Al)或鋁(Al)合金類之導電性及導熱性高之金屬(金屬材料)構成。從易加工、導熱性高及相對較廉價等方面考慮，優選金屬板MP1由銅(Cu)或銅(Cu)合金形成。如前所述，金屬板MP1中，通過使用比金廉價之金屬材料來代替由金(Au)形成之引線，即可降低半導體裝置SM1之成本。金屬板MP1之第1方向X及第2方向Y之尺寸(寬度)都比引線WA之直徑大。
金屬板MP1一體地具有如下所述之第1部分MP1a、第2部分MP1b及第3部分MP1c。
第1部分(晶片接觸部、高側晶片接觸部)MP1a係經由導電性之黏合層SD2而與源極用焊墊PDHS1接合並電性連接之部分，例如呈矩形形狀。第1部分MP1a如圖5所示，從剖面觀察時以沿著半導體晶片CPH主表面之方式平坦地形成。
第2部分(搭載部接觸部、晶片搭載部接觸部)MP1b係經 由導電性之黏合層SD3而與晶片焊墊DP3(之主表面)接合並電性連接之部分。第2部分MP1b如圖5所示，從剖面觀察時以沿著晶片焊墊DP3主表面之方式平坦地形成。
第3部分(中間部)MP1c係連接(連結)第1部分MP1a與第2部分MP1b之部分。第3部分MP1c及第2部分MP1b以從第1部分MP1之長邊側沿著第2方向Y延伸之方式而設置，以連接第1部分MP1a與晶片焊墊DP3。而且，如圖5所示，從剖面觀察時，第3部分MP1c在半導體晶片CPH與晶片焊墊DP3之間，以遠離半導體晶片CPH主表面之方式而高過第1部分MP1a及第2部分MP1b之高度。另外，此處所說之高度係指，以晶片焊墊DP1、DP2、DP3之背面為基準，從此處到朝向密封部MR之厚度方向(相對於半導體晶片CPH之主表面而垂直地交叉之方向)離開之位置為止之距離。
半導體晶片CPH及半導體晶片CPL呈平面矩形形狀，分別具有一組長邊和與其交叉之一組短邊，但半導體晶片CPH與半導體晶片CPL相互之長邊彼此相向，金屬板MP1以與相向於半導體晶片CPL之半導體晶片CPH之長邊交叉之方式而配置。
金屬板MP1以覆蓋成為發熱源之半導體晶片CPH主表面之一部分之方式而配置，半導體晶片CPH由金屬板MP1及晶片焊墊DP2所包夾。因此，半導體晶片CPH所產生之熱量從半導體晶片CPH之背面通過晶片焊墊DP2散熱，此外，還從半導體晶片CPH主表面通過金屬板MP1散熱，結果，可提高半導體晶片CPH所產生熱量之散熱性。
而且，半導體晶片CPH之源極用焊墊PDHS2通過引線WA(單根或多根)而與多根導線LD中未連接於晶片焊墊DP1、DP2、DP3之導線LD5電性連接。即，引線WA一端與半導體晶片CPH之源極用焊墊PDHS2接合，而另一端與導線LD5接合。
另外，半導體晶片CPH之源極用焊墊PDHS3通過引線WA(單根或多根)而與半導體晶片CPC之主表面之焊墊PDC2電性連接。即，引線WA一端與半導體晶片CPH之源極用焊墊PDHS3接合，而另一端與半導體晶片CPC之焊墊PDC2接合。
而且，半導體晶片CPH之源極用焊墊PDHS4通過引線WA(單根或多根)而與半導體晶片CPC之主表面之焊墊PDC3電性連接。即，引線WA一端與半導體晶片CPH之源極用焊墊PDHS4接合，而另一端與半導體晶片CPC之焊墊PDC3接合。
晶片焊墊(低側用晶片搭載部)DP3形成為第1方向X之長度比第2方向Y之長度長之平面矩形形狀。上述多根導線LD中之多根導線LD2一體地連接到晶片焊墊DP3上。即，晶片焊墊DP3與多根導線LD2一體地形成。前述多根導線LD2(視情況也有晶片焊墊DP3)成為上述輸出節點N1。
在前述晶片焊墊DP3之主表面(上表面)上，以使主表面(表面、上表面)朝上且背面(下表面)朝向晶片焊墊DP3之狀態而搭載有上述功率電晶體用半導體晶片CPL。即，半導體晶片CPL經由導電性之黏合層SD1而搭載(面朝上接合)並 接合(固定)於晶片焊墊DP3上。半導體晶片CPL之主表面與背面互為相反側之面。
半導體晶片CPL形成為平面長方形形狀，且以半導體晶片CPL之長邊沿著晶片焊墊DP3之長度方向之方式而配置。半導體晶片CPL之平面面積比上述半導體晶片CPH及半導體晶片CPC各自之平面面積大。低側用功率MOSFETQL1之導通時間比高側用功率MOSFETQH1長，因此功率MOSFETQL1之導通電阻必須比功率MOSFETQH1之導通電阻更低，因此，半導體晶片CPL之外形尺寸(面積)比半導體晶片CPH之外形尺寸(面積)大。在前述半導體晶片CPL背面(整個背面)上形成有背面電極(電極)BE2，前述背面電極BE2經由導電性之黏合層SD1而接合並與晶片焊墊DP3電性連接。前述半導體晶片CPL之背面電極BE2與形成於半導體晶片CPL內之上述低側用功率MOSFETQL1之汲極電性連接。即，半導體晶片CPL之背面電極BE2對應於上述低側用功率MOSFETQL1之汲極電極。
而且，在前述半導體晶片CPL之主表面(表面、上表面)上，配置有閘極用焊墊(以下簡稱為「焊墊」)PDLG及源極用焊墊(以下簡稱為「焊墊」)焊墊PDLS1、PDLS2、PDLS3、PDLS4。其中，閘極用焊墊PDLG與源極用焊墊PDLS4係引線WA連接用電極(焊墊電極、電極焊墊)，源極用焊墊PDLS1、PDLS2、PDLS3係金屬板MP2連接用電極(焊墊電極、電極焊墊)。
半導體晶片CPL之閘極用焊墊PDLG與形成於半導體晶 片CPL內之上述低側用功率MOSFETQL1之閘極電極電性連接。即，半導體晶片CPL之閘極用焊墊PDLG對應於上述低側用功率MOSFETQL1之閘極用焊墊(焊墊)。前述閘極用焊墊PDLG配置於半導體晶片CPL長度方向之一端側之角部附近。半導體晶片CPL以上述閘極用焊墊PDLG朝向上述半導體晶片CPC側之狀態而配置。閘極用焊墊PDLG通過引線WA(單根或多根)而與上述半導體晶片CPC之主表面之焊墊PDC4電性連接。即，引線WA一端與半導體晶片CPL之閘極用焊墊PDLG接合，而另一端與半導體晶片CPC之焊墊PDC4接合。
半導體晶片CPL之源極用焊墊PDLS1、PDLS2、PDLS3、PDLS4與形成於半導體晶片CPL內之上述低側用功率MOSFETQL1之源極電性連接。即，半導體晶片CPL之源極用焊墊PDLS1、PDLS2、PDLS3、PDLS4對應於上述低側用功率MOSFETQL1之源極用焊墊(焊墊)。源極用焊墊PDLS1、PDLS2、PDLS3比上述閘極用焊墊PDLG或源極用焊墊PDLS4大，例如形成為沿著半導體晶片CPL之長度方向(第1方向X)而延伸之長方形形狀。另一方面，源極用焊墊PDLS4配置於上述閘極用焊墊PDLG所配置之半導體晶片CPL長度方向之一端側之角部附近。源極用焊墊PDLS1、PDLS2、PDLS3、PDLS4彼此通過半導體晶片CPL最上層之保護膜(絕緣膜，對應於後述之保護膜12)而分離，但在前述保護膜(半導體晶片CPL最上層之保護膜)之下層一體地形成並電性連接。
源極用焊墊PDLS1、PDLS2、PDLS3(即上述低側用功率MOSFETQL1之源極)通過金屬板(低側用金屬板)MP2而與導線佈線LB電性連接。由此，與通過引線將源極用焊墊PDLS1、PDLS2、PDLS3與導線佈線LB進行連接之情況相比，能夠降低低側用功率MOSFETQL1之導通電阻。因此，能夠降低封裝電阻，減少導通損失。
前述金屬板MP2為包含導電體之導體板，優選由與上述金屬板MP1相同之材料(金屬材料)構成，優選由銅(Cu)、銅(Cu)合金、鋁(Al)或鋁(Al)合金之類之導電性及導熱性高之金屬形成。在易加工、導熱性高及相對較廉價等方面，金屬板MP2與上述金屬板MP1一樣，優選由銅(Cu)或銅(Cu)合金形成。如上所述，通過使用由比金廉價之金屬材料形成之金屬板MP2來代替由金(Au)形成之引線，便可降低半導體裝置SM1之成本。金屬板MP2之第1方向X及第2方向Y之尺寸(寬度)分別大於引線WA之直徑。而且，金屬板MP2之平面面積大於金屬板MP1之平面面積。金屬板MP2具有後述一體形成之第1部分MP2a、第2部分MP2b及第3部分MP2c。
第1部分(晶片接觸部、低側晶片接觸部)MP2a係經由導電性之黏合層SD2而與源極用焊墊PDLS1、PDLS2、PDLS3接合並電性連接之部分，例如呈矩形形狀。第1部分MP2a如圖5及圖6所示，從剖面觀察時以沿著半導體晶片CPL主表面之方式平坦地形成。
第2部分(導線接觸部)MP2b係經由導電性之黏合層SD3 而與導線佈線LB接合並電性連接之部分。第2部分MP2b在平面上與導線佈線LB之一部分重疊。第2部分MP2b如圖5及圖6所示，從剖面觀察時以沿著導線佈線LB主表面之方式平坦地形成。
第3部分(中間部)MP2c係連接(連結)第1部分MP2a與第2部分MP2b之部分。
第3部分MP2c及第2部分MP2b之組可設有單個或多個，在圖2之情況下，以從第1部分MP2a之短邊側沿第1方向X延伸之方式設有1組，以連接第1部分MP2a和導線佈線LB，以從第1部分MP2a之長邊側沿第2方向Y延伸之方式設有3組，以連接第1部分MP2a和導線佈線LB。而且，第3部分MP2c如圖5及圖6所示，從剖面觀察時，在半導體晶片CPL與導線佈線LB之間，以遠離半導體晶片CPL主表面之方式使第3部分MP2c比第1部分MP2a及第2部分MP2b高。
金屬板MP2以覆蓋成為發熱源之半導體晶片CPL之主表面之一部分之方式而配置，半導體晶片CPL由金屬板MP2及晶片焊墊DP3所包夾。因此，半導體晶片CPL所產生之熱量從半導體晶片CPL之背面通過晶片焊墊DP3散熱，除此以外，還從半導體晶片CPL之主表面通過金屬板MP2散熱，結果，可提高半導體晶片CPL所產生之熱量之散熱性。
而且，半導體晶片CPL之源極用焊墊PDLS4通過引線WA(單根或多根)而與半導體晶片CPC之主表面之焊墊 PDC5電性連接。即，引線WA一端與半導體晶片CPL之源極用焊墊PDLS4接合，而另一端與半導體晶片CPC之焊墊PDC5接合。
導線佈線LB在晶片焊墊DP3之一個角部之附近，以遠離晶片焊墊DP3之狀態而相鄰地配置。導線佈線LB之平面形狀成為沿著夾著晶片焊墊DP3之一個角部而交叉之短邊與長邊而延伸之平面L字形之圖形。由此可縮短主電路之電流路徑，因此能夠降低電感。
而且，上述多根導線LD中之多根導線LD3一體地連接到導線佈線LB上。即，導線佈線LB與多根導線LD3一體地形成。前述多根導線LD3成為上述端子TE2，將上述基準電位GND供應至導線LD3(端子TE2)。因而，導線佈線LB及與其一體地連接之多根導線LD3可視為接地電位供應用接地端子部。
如上所述，通過將多根導線LD3統一連接到導線佈線LB上，與將多根導線LD3分割開來之情況相比可增加體積，因此能夠降低佈線電阻，從而能夠強化基準電位GND。此種結構係考慮到了低側用功率MOSFETQL1之源極側之導通電阻增大會對開關損失之增大造成較大影響之結構。即，通過採用如上所述之結構，能夠降低功率MOSFETQL1之源極側之導通電阻，因此能夠降低功率MOSFETQL1之導通損失。而且，能夠強化基準電位GND，因此能夠提高動作穩定性。
上述晶片焊墊(控制用晶片搭載部)DP1之平面大致呈矩 形形狀。上述多根導線LD中之多根導線LD4一體地連接到前述晶片焊墊DP1上。即，晶片焊墊DP1與多根導線LD4一體地形成。在前述晶片焊墊DP1之主表面(上表面)上，以主表面(表面、上表面)朝上且背面(下表面)朝向晶片焊墊DP1之狀態而搭載有形成有上述控制電路CLC之半導體晶片CPC。半導體晶片CPC經由黏合層SD4而搭載(面朝上接合)並接合(固定)在晶片焊墊DP1上，前述黏合層SD4既可為導電性黏合層，也可為絕緣性黏合層。前述半導體晶片CPC也形成為平面矩形形狀。半導體晶片CPC之主表面上形成之焊墊中通過引線WA與半導體晶片CPH(功率MOSFETQH1及感應MOSFETQS1)連接之焊墊PDC1、PDC2、PDC3在半導體晶片CPC之主表面上，以靠近與半導體晶片CPH相鄰一側之邊之方式而配置。而且，通過引線WA與半導體晶片CPL(功率MOSFETQL1)連接之焊墊PDC4、PDC5在半導體晶片CPC之主表面上，以靠近與半導體晶片CPL相鄰一側之邊之方式而配置。由此，能夠進一步縮短引線WA之長度，因此能夠進一步降低佈線路徑上產生之寄生電感。
而且，在半導體晶片CPC之主表面上配置之多個焊墊PD中，除了上述焊墊PDC1~PDC5以外，還包括驅動器電路DR1、DR2各自之信號輸入或信號輸出用焊墊及基準電位GND供應用焊墊等。這些焊墊(PD)通過多根引線WA而與多根導線LD中未與晶片焊墊DP1、DP2、DP3連接之導線LD5電性連接。而且，半導體晶片CPC主表面上配置之多 個焊墊PD也可包括通過引線WA與上述導線LD4之焊墊電性連接。
<關於半導體裝置SM1之安裝例>
圖8係半導體裝置SM1之安裝例之主要部分俯視圖，圖9係從箭頭20所示方向觀察圖8之側視圖。
佈線基板(安裝基板)21例如包含印刷佈線基板，在其主表面上搭載有半導體裝置SM1、封裝PF、PG及晶片部件CA、CB、CC。另外，圖8係透過半導體裝置SM1而示出之圖，以使佈線基板21之佈線22a~22e之情況清楚易懂。而且，圖8雖為俯視圖，但為了使圖面簡單易懂，對佈線基板21之佈線22a、22b、22c、22d、22e標註了剖面線。
在封裝PF中，形成有控制半導體裝置SM1之半導體晶片CPC(控制電路CLC)之控制電路等，在封裝PG中，形成有上述負載LOD，在晶片部件CA中，形成有上述線圈L1，在晶片部件CB中，形成有輸入電容器，在晶片部件CC中，形成有上述輸出電容器Cout。
輸入電源之電位(電源電位)VIN通過佈線基板21之佈線22a被供應至半導體裝置SM1之導線LD1及晶片焊墊DP2，接地電位GND通過佈線基板21之佈線22b被供應至半導體裝置SM1之導線LD3。
封裝PF之導線(端子)23通過佈線基板21之佈線22c與半導體裝置SM1之導線LD5電性連接。半導體裝置SM1之輸出用端子(對應於上述輸出節點N1)即導線LD2及晶片焊墊DP3通過佈線基板21之佈線22d與晶片部件CA(線圈L1)之 一端電性連接。晶片部件CA(線圈L1)之另一端與佈線基板21之佈線22e電性連接。
封裝PG(負載LOD)之輸入用導線(端子)與前述佈線22e電性連接。封裝PG(負載LOD)之基準電位用導線(端子)與上述佈線22b電性連接。而且，上述晶片部件CC(輸出電容器Cout)電性連接於佈線22b、22e之間。
而且，將半導體裝置SM1經由焊錫安裝於佈線基板21。即，在半導體裝置SM1之背面(下表面)露出之導線LD及晶片焊墊DP2，DP3經由焊錫而與佈線基板21之佈線22a~22d接合並電性連接。
<關於半導體晶片CPH之結構>
接下來，對形成有上述功率MOSFETQH1及感應MOSFETQS1之半導體晶片CPH之結構進行說明。
圖10~圖12係半導體晶片CPH之晶片佈局之俯視圖，圖13~圖16係半導體晶片CPH之主要部分剖面圖。其中，圖10對應於半導體晶片CPH之俯視圖，圖10雖為俯視圖，但為了便於理解，對焊墊(焊墊PDHG、PDHS1、PDHS2、PDHS3、PDHS4)標註了剖面線，而且，以虛線示出感應MOSFET區域RG2之位置。圖11對半導體晶片CPH中之主MOSFET區域RG1及感應MOSFET區域RG2標註了剖面線，而且，以虛線示出焊墊(焊墊PDHG、PDHS1、PDHS2、PDHS3、PDHS4)之位置。圖12以粗線示出半導體晶片CPH中對金屬佈線(閘極佈線10G及源極佈線10S1、10S2)之佈局加了剖面線之區域，而且，以虛線示出焊墊(焊墊 PDHG、PDHS1、PDHS2、PDHS3、PDHS4)之位置。另外，在圖10及圖11中以虛線示出之焊墊(焊墊PDHG、PDHS1、PDHS2、PDHS3、PDHS4)之位置對應於圖10中標註了剖面線之區域。在圖13中，符號RG1所示部分(範圍)對應於主MOSFET區域RG1之主要部分剖面圖，在圖14中，符號RG2所示部分(範圍)對應於感應MOSFET區域RG2之主要部分剖面圖。而且，圖15大致對應於圖10之D-D線之剖面圖，圖16大致對應於圖10之E-E線之剖面圖。另外，以下參照圖10~圖16來說明半導體晶片CPH之結構，但對於半導體晶片CPL之結構，除了無感應MOSFET區域RG2及源極佈線10S2以外，基本上也能適用此說明。
上述功率MOSFETQH1形成於構成半導體晶片CPH之半導體基板(以下簡稱為「基板」)1之主表面。如圖13~圖16所示，基板1具有：由導入了砷(As)之n+型單晶矽等構成之基板本體(半導體基板、半導體晶片)1a、及形成於基板本體1a之主表面上，且由如n-型單晶矽構成之外延層(半導體層)1b。因此，基板1即所謂外延晶片。在前述外延層1b之主表面上，形成有如由氧化矽等構成之場絕緣膜(元件分離區域)2。前述場絕緣膜2由氧化矽等絕緣體構成，具有用於規定(劃分)活性區域之元件分離區域之作用。
在主MOSFET區域RG1中，在由場絕緣膜2和其下層之p型阱PWL圍成之活性區域中，形成有構成功率MOSFETQH1之多個單位電晶體單元，功率MOSFETQH1係通過使主MOSFET區域RG1中所設之前述多個單位電晶體單元並聯 而形成。而且，在感應MOSFET區域RG2中，在由場絕緣膜2和其下層之p型阱PWL圍成之活性區域中，形成有構成感應MOSFETQS1之多個單位電晶體單元，感應MOSFETQS1係通過使感應MOSFET區域RG2中所設之前述多個單位電晶體單元並聯而形成。主MOSFET區域RG1中形成之各單位電晶體單元與感應MOSFET區域RG2中形成之各單位電晶體單元具有基本相同之結構(構造)，主MOSFET區域RG1與感應MOSFET區域RG2之面積不同，主MOSFET區域RG1之面積比感應MOSFET區域RG2大。換言之，感應MOSFET區域RG2之面積比主MOSFET區域RG1小。因此，功率MOSFETQH1與感應MOSFETQS1中單位電晶體單元之連接數不同，構成感應MOSFETQS1之並聯之單位電晶體單元數比構成功率MOSFETQH1之並聯之單位電晶體單元數少。因此，如果在感應MOSFETQS1與功率MOSFETQH1中源極電位相同，則流經感應MOSFETQS1之電流將比流經功率MOSFETQH1之電流小。主MOSFET區域RG1及感應MOSFET區域RG2之各單位電晶體單元例如由溝槽閘極結構之n溝道型之MOSFET形成。
上述基板本體1a及外延層1b具有作為上述單位電晶體單元之汲極區域之功能。在基板1(半導體晶片CPH)之背面(整個背面)上，形成有汲極用背面電極(背面汲極電極、汲極電極)BE1。前述背面電極BE1例如從基板1之背面開始依次重疊形成有鈦(Ti)層、鎳(Ni)層及金(Au)層。在上述半導體裝置SM1中，半導體晶片CPH之前述背面電極BE1 經由上述黏合層SD1而接合並與上述晶片焊墊DP2電性連接。
另外，在主MOSFET區域RG1及感應MOSFET區域RG2中，外延層1b中形成之p型半導體區域3具有作為上述單位電晶體單元之溝道形成區域之功能。此外，形成在前述p型半導體區域3上部之n+型半導體區域4具有作為上述單位電晶體單元之源極區域之功能。因而，半導體區域4為源極用半導體區域。
在主MOSFET區域RG1及感應MOSFET區域RG2中，在基板1上形成有從主表面沿基板1之厚度方向延伸之槽5。槽5以從n+型半導體區域4之上表面貫穿n+型半導體區域4及p型半導體區域3，並在下層之外延層1b中終止之方式而形成。在前述槽5之底面及側面上形成有由氧化矽等構成之閘極絕緣膜6。而且，在槽5內，經由上述閘極絕緣膜6而埋入有閘極電極7。閘極電極7包含例如導入有n型雜質(例如磷)之多晶矽膜。閘極電極7具有作為上述單位電晶體單元之閘極電極之功能。
在場絕緣膜2上之一部分上，還形成有由與閘極電極7為同一層之導電性膜構成之閘極引出用佈線部7a，閘極電極7與閘極引出用佈線部7a一體地形成且彼此電性連接。閘極引出用佈線部7a通過覆蓋其上之絕緣膜8中形成之接觸孔(開口部、貫穿孔)9a而與閘極佈線10G電性連接。
閘極佈線10G通過閘極引出用佈線部7a與主MOSFET區域RG1上形成之多個閘極電極7電性連接，並且通過閘極 引出用佈線部7a與感應MOSFET區域RG2上形成之多個閘極電極7電性連接。因此，閘極佈線10G與主MOSFET區域RG1之閘極電極7(即上述功率MOSFETQH1用閘極電極7)和感應MOSFET區域RG2之閘極電極7(即上述感應MOSFETQS1用閘極電極7)電性連接。
另一方面，源極佈線10S1通過主MOSFET區域RG1之絕緣膜8上形成之接觸孔(開口部、貫穿孔)9b而與主MOSFET區域RG1上形成之源極用n+型半導體區域4電性連接。而且，前述源極佈線10S1在主MOSFET區域RG1中，與形成於p型半導體區域3之上部且在相鄰之n+型半導體區域4之間之p+型半導體區域11電性連接，並通過前述p+型半導體區域11而與主MOSFET區域RG1中之溝道形成用p型半導體區域3電性連接。
而且，源極佈線10S2通過感應MOSFET區域RG2之絕緣膜8上形成之接觸孔(開口部、貫穿孔)9b而與感應MOSFET區域RG2中形成之源極用n+型半導體區域4電性連接。而且，前述源極佈線10S2在感應MOSFET區域RG2中，與形成於p型半導體區域3上部且在相鄰之n+型半導體區域4之間之p+型半導體區域11電性連接，並通過前述p+型半導體區域11而與感應MOSFET區域RG2中之溝道形成用p型半導體區域3電性連接。
閘極佈線10G及源極佈線10S1、10S2係通過在形成有接觸孔9a、9b之絕緣膜8上以填埋接觸孔9a、9b之方式形成導電體膜10，並對前述導電體膜10進行圖形化而形成。 即，閘極佈線10G及源極佈線10S1、10S2由圖形化之導電體膜10形成。而且，也可將圖形化後之導電體膜10視為佈線。導電體膜10可由金屬膜構成，優選由鋁膜或鋁合金膜構成。因此，閘極佈線10G、源極佈線10S1及源極佈線10S2雖由同層之導電體膜10構成但彼此分離。
導電體膜10(包括閘極佈線10G及源極佈線10S1、10S2)被由聚醯亞胺樹脂等構成之絕緣性保護膜(絕緣膜)12所覆蓋。即，在絕緣膜8上，以覆蓋導電體膜10(包括閘極佈線10G及源極佈線10S1、10S2)之方式而形成有保護膜12。前述保護膜12為半導體晶片CPH最上層之膜(絕緣膜)。在保護膜12上形成有多個開口部13，導電體膜10之一部分從各開口部13露出。從開口部13露出之導電體膜10成為焊墊電極(焊墊)，前述焊墊PDHG、PDHS1、PDHS2、PDHS3、PDHS4分別由從開口部13露出之導電體膜10所形成。
即，由從開口部13露出之閘極佈線10G形成上述功率MOSFETQH1及感應MOSFETQS1之閘極用焊墊(焊墊電極)PDHG。而且，由從開口部13露出之源極佈線10S1形成上述功率MOSFETQH1之源極用焊墊(焊墊電極)PDHS1、PDHS2、PDHS3。由從開口部13露出之源極佈線10S2形成上述感應MOSFETQS1之源極用焊墊(焊墊電極)PDHS4。如上所述，上述功率MOSFETQH1之源極用焊墊PDHS1、PDHS2、PDHS3通過最上層之保護膜12而彼此分離，但通過源極佈線10S1彼此電性連接。另一方面，由於源極佈線10S2與源極佈線10S1彼此分離，因此感應MOSFETQS1之 源極用焊墊PDHS4與功率MOSFETQH1之源極用焊墊PDHS1、PDHS2、PDHS3被電分離而不會發生短路。
在焊墊PDHS1、PDHS2、PDHS3、PDHS4、PDHG表面(即在開口部13之底部露出部分之導電體膜10上)，有時可利用鍍敷法等形成金屬層14。前述金屬層14例如包含從下到上依次形成有銅(Cu)膜、鎳(Ni)膜和金(Au)膜之層疊膜，或者從下到上依次形成有鈦(Ti)膜、鎳(Ni)膜和金(Au)膜之層疊膜等。通過形成金屬層14，便可抑制或防止導電體膜10之鋁之表面發生氧化。
在半導體裝置SM1中，由圖2~圖7可知，在半導體晶片CPH之多個焊墊電極中之焊墊PDHS1上接合有金屬板MP1，在除此以外之焊墊電極(本實施方式中為焊墊PDHS2、PDHS3、PDHS4、PDHG)上連接有引線WA。
在上述結構之半導體晶片CPH中，上述功率MOSFETQH1及感應MOSFETQS1之單位電晶體之動作電流在汲極用外延層1b與源極用n+型半導體區域4之間沿著閘極電極7之側面(即槽5之側面)而在基板1之厚度方向上流動。即，溝道係沿半導體晶片CPH之厚度方向而形成。
如上所述，半導體晶片CPH係形成有具有溝槽型閘極結構之縱型MOSFET之半導體晶片，上述功率MOSFETQH1及感應MOSFETQS1分別由溝槽閘極型MISFET形成。本實施方式中，縱型MOSFET對應於源極/汲極間之電流沿半導體基板(基板1)之厚度方向(與半導體基板之主表面大致垂直之方向)流動之MOSFET。
而且，本實施方式中對形成n溝道型之溝槽閘極型MISFET作為上述功率MOSFETQH1及感應MOSFETQS1之情況進行了說明。其他情況下，也可使n型與p型之導電型相反，形成p溝道型之溝槽閘極型MISFET作為功率MOSFETQH1及感應MOSFETQS1。但是，當形成p溝道型之溝槽閘極型MISFET作為功率MOSFETQH1及感應MOSFETQS1時，優選應用後述圖60之電路圖而非利用圖1之電路，即，將功率MOSFETQH1之汲極側及感應MOSFETQS1之汲極側連接於輸出節點N1之電路結構(即在圖60之電路圖中將功率MOSFETQH1及感應MOSFETQS1之源極側與汲極側顛倒之電路結構)。
而且，半導體晶片CPL之結構(剖面結構)與半導體晶片CPH之結構(剖面結構)基本上相同，半導體晶片CPL係在與上述基板1同樣之基板上形成有具有溝槽型閘極結構之縱型MOSFET之半導體晶片，形成在半導體晶片CPL上之各單位電晶體單元之結構與半導體晶片CPH中之各單位電晶體單元基本上相同。但是，在半導體晶片CPL中，未形成感應MOSFETQS1，而係在上述主MOSFET區域RG1和感應MOSFET區域RG2合起來之整個區域內形成有構成功率MOSFETQL1之多個單位電晶體單元，通過使前述多個單位電晶體單元並聯而形成功率MOSFETQL1。由於在半導體晶片CPL中未形成感應MOSFETQS1，因此也未形成上述源極佈線10S2。並且，在半導體晶片CPL之情況下，由從半導體晶片CPL最上層之上述保護膜12之開口部13露出 之閘極佈線10G形成上述功率MOSFETQL1之閘極用焊墊(焊墊電極)PDLG，由從開口部13露出之源極佈線10S1形成上述焊墊PDLS1、PDLS2、PDL3、PDL4。
<關於課題>
在半導體晶片CPH中，不僅形成有功率MOSFETQH1，還形成有用於偵測流經功率MOSFETQH1之電流之感應MOSFETQS1，將前述半導體晶片CPH經由導電性接合材料(黏合層SD1)而接合到晶片搭載部即導電性之晶片焊墊DP2上，並對其進行樹脂密封，從而形成半導體裝置SM1。在半導體晶片CPH之整個背面形成有背面電極BE1，成為電流經由導電性接合材料而在前述半導體晶片CPH之背面電極BE1與晶片焊墊DP2之間流動之結構。
但是，本案發明人經研究發現：當對上述半導體裝置施加熱應力(例如使用中之熱負載或溫度迴圈測試等)時，將半導體晶片CPH和晶片焊墊DP2進行接合之接合材料會產生裂痕或剝離，在通過感應MOSFETQS1來偵測流經功率MOSFETQH1之電流時將可能因前述裂痕或剝離將而導致偵測精度下降。下面，參照圖17~圖20進行詳細說明。
圖17及圖18係課題之說明圖，係除了相當於半導體晶片CPH之半導體晶片CPH101經由焊錫111而搭載並與晶片焊墊DP2接合之狀態。實際上，將上述金屬板MP1或引線WA連接於半導體晶片CPH101，並進行樹脂密封從而形成上述半導體裝置SM1之類之半導體裝置(半導體封裝)，成為晶片焊墊DP2之下表面在密封樹脂之下表面露出之狀態， 但圖17及圖18中，省略了上述密封部MR、金屬板MP1及引線WA之圖示。另外，圖17及圖18雖為剖面圖，但為了使圖面簡單易懂，省略了感應MOSFET區域RG2以外部分之剖面線。
在圖17之半導體晶片CPH101與上述半導體晶片CPH中，感應MOSFET區域RG2之位置不同，在圖17之半導體晶片CPH101中，感應MOSFET區域RG2位於半導體晶片CPH101之周邊部，另一方面，在上述半導體晶片CPH中，與圖17之半導體晶片CPH101相比，感應MOSFET區域RG2之位置更靠內側(遠離周邊部之一側)。
在圖17中，在半導體晶片CPH101之整個背面形成有上述背面電極BE1，成為電流經由焊錫111而在半導體晶片CPH101之背面電極BE1與晶片焊墊DP2之間流動之結構。前述焊錫111相當於上述黏合層SD1。在圖17中，以箭頭示出了在半導體晶片CPH101之背面電極BE1與晶片焊墊DP2之間流動之電流112。對前述電流112中流經上述主MOSFET區域RG1(中形成之多個單位電晶體單元)之電流加註符號112a並稱作電流112a，對流經感應MOSFET區域RG2(中形成之多個單位電晶體單元)之電流加註符號112b並稱作電流112b。電流112a與電流112b之合計電流對應於電流112，流經功率MOSFETQH1之電流(即上述電流Idh)對應於電流112a，流經感應MOSFETQS1之電流(即上述電流Ise)對應於電流112b。
但是，當施加熱應力(例如使用中之熱負載或溫度迴圈 測試等)時，焊錫111有可能產生裂痕(下面對前述裂痕加註符號113並稱作裂痕113)。另外，儘管也有可能產生剝離，但本實施方式中將剝離作為裂痕之一種進行說明。
圖18係在圖17中因熱應力導致焊錫111產生了裂痕113之狀態。焊錫111介隔在半導體晶片CPH101之整個背面與晶片焊墊DP2之上表面之間，裂痕113從焊錫111之周邊部(外周部)開始產生，並朝向內側方向(內部方向)行進。產生了裂痕113之區域會導致電流112難以通過，從而無法發揮作為電流112之路徑之作用。因此，在半導體晶片CPH101之背面電極BE1與晶片焊墊DP2之間流動之電流112如圖18所示，避開裂痕113而流經焊錫111中未產生裂痕113之區域。
但是，當焊錫111產生裂痕113而電流112避開前述裂痕113流動時，在通過感應MOSFETQS1來偵測流經功率MOSFETQH1之電流時可能導致偵測精度下降。以下進行詳細說明。
在上述半導體晶片CPH和圖17及圖18所示之半導體晶片CPH101中，存在形成有構成功率MOSFETQH1之MOSFET之區域即主MOSFET區域RG1、及形成有構成感應MOSFETQS1之MOSFET之區域即感應MOSFET區域RG2。並且，假定主MOSFET區域RG1與感應MOSFET區域RG2之面積不同(主MOSFET區域RG1之面積比感應MOSFET區域RG2對面積大)，半導體晶片CPH、CPH101中之主MOSFET區域RG1與感應MOSFET區域RG2之面積比假設為：流經 功率MOSFETQH1之電流與流經感應MOSFETQS1之電流成為規定之比率，如為20000：1。
當焊錫111產生裂痕113而電流112避開前述裂痕113流動時，主MOSFET區域RG1之面積比感應MOSFET區域RG2大，佔據了半導體晶片CPH101中相當大之面積，因此電流112a經由焊錫111從晶片焊墊DP2流向主MOSFET區域RG1(之電晶體)之路徑之電阻不會因裂痕113之有無而受到太大影響。但是，當感應MOSFET區域RG2之面積遠小於主MOSFET區域RG1之面積，且如圖18所示，裂痕113延伸到感應MOSFET區域RG2之下方時，對於電流112b經由焊錫111從晶片焊墊DP2流向感應MOSFET區域RG2(之電晶體)之路徑之電阻而言，由於電流112b繞過裂痕113流動而造成路徑繞遠，因此電阻值變得相當大。
圖19係圖17之狀態之等效電路圖，圖20係圖18之狀態之等效電路圖。圖19中，電流112a(對應於上述電流Idh)經由電阻R101流向功率MOSFETQH1，電流112b(對應於上述電流Ise)經由電阻R102流向感應MOSFETQS1，前述電阻R101、R102由焊錫111之電阻和構成半導體晶片CPH101之基板1之電阻(基板電阻)形成。如圖17所示在未產生裂痕113之狀態下，電阻R101與電阻R102大致相同。另一方面，在產生了圖18所示之裂痕113之狀態下，電流112a經由電阻R103流向功率MOSFETQH1，電流112b經由電阻R103、R104流向感應MOSFETQS1，前述電阻R103、R104由焊錫111之電阻和構成半導體晶片CPH101之基板1之電 阻(基板電阻)形成。如果在感應MOSFET區域RG2之下方產生了圖18所示之裂痕113之狀態下，電阻R104將遠大於電阻R103。
因此，當未產生裂痕113時，電流112b為電流112a之1/20000，但是，如果圖18所示之裂痕113延伸到感應MOSFET區域RG2之下方時，前述電流比(電流112a：電流112b=20000：1)將遭到破壞，電流112b將小於電流112a之1/20000。
因此，即使原本將半導體晶片CPH101設計成流經感應MOSFETQS1之電流112b為流經功率MOSFETQH1之電流112a之1/20000，一旦焊錫111中產生之裂痕113如圖18所示延伸到感應MOSFET區域RG2之下方時，則流經感應MOSFETQS1之電流112b會變得比流經功率MOSFETQH1之電流112a之1/20000還小。例如，在半導體晶片CPH101中，流經感應MOSFETQS1之電流112b在無裂痕113時為流經功率MOSFETQH1之電流112a之1/20000，但當存在圖18所示之裂痕113時，則變為流經功率MOSFETQH1之電流112a之1/24000。因此，即使想要通過感應MOSFETQS1來偵測流經功率MOSFETQH1之電流，其精度也會下降，而偵測到比實際流動之電流還低之電流。
因此，當要通過感應MOSFETQS1來偵測流經功率MOSFETQH1之電流112a是否超過某限制值時，如果未產生裂痕113，則能夠通過感應MOSFETQS1來進行精度良好地偵測，但如果產生了延伸到感應MOSFET區域RG2下方 之裂痕113，則感應MOSFETQS1將無法很好地進行偵測，對於流經功率MOSFETQH1之電流112a超過某限制值之瞬間有可能漏過檢測。例如，流經感應MOSFETQS1之電流112b在無裂痕113時為流經功率MOSFETQH1之電流112a之1/20000，但因產生裂痕113而導致其變成流經功率MOSFETQH1之電流112a之1/24000時，只有當電流112a已超過限制值之1.2倍而非限制值時，感應MOSFETQS1才能偵測到超過限制值。
如上所述，因產生裂痕113而導致感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度下降之現象將因在感應MOSFET區域RG2下方產生裂痕113而進一步加劇。為防止出現這種現象，本實施方式中，對半導體晶片CPH中之感應MOSFET區域RG2等佈局進行了精心設計，如將感應MOSFET區域RG2配置在即使產生了裂痕113也難以受到影響之位置上。圖21及圖22係本實施方式之半導體裝置SM1之說明圖，分別對應於圖18及圖19。
在圖21中，焊錫111介隔在半導體晶片CPH之整個背面與晶片焊墊DP2之上表面之間，裂痕113從焊錫111之周邊部(外周部)開始產生，並朝向內側方向(內部方向)行進。因此，如果如圖17及圖18所示，在半導體晶片CPH101之周邊部(外周部)附近配置了感應MOSFET區域RG2時，則容易在感應MOSFET區域RG2之下方產生裂痕113。由此，在本實施方式中，並非將感應MOSFET區域RG2配置在下方容易產生裂痕113之半導體晶片CPH1之周邊部(外周部) 附近，而係如圖21及圖22所示，配置在半導體晶片CPH之周邊部(外周部)附近。圖20及圖21之例子中，將感應MOSFET區域RG2配置在半導體晶片CPH主表面之中央附近。由此，由於在感應MOSFET區域RG2之下方難於產生裂痕113(裂痕113難以到達感應MOSFET區域RG2之下方)，因此即使產生了裂痕113時，也容易維持電流112a：電流112b=20000：1之關係。因此，能夠抑制或防止因產生裂痕113而導致感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度下降之現象。由此，能夠提高半導體裝置之可靠性。
另外，參照圖17~圖20所說明之起因於裂痕113之問題，此問題在用於將半導體晶片CPH101芯焊於晶片焊墊DP2之接合材料(芯焊材料)為焊錫時尤其顯著，但在使用焊錫以外之導電性接合材料(芯焊材料)之情況下也可能產生。因此，在用於將半導體晶片CPH101芯焊於晶片焊墊DP2之接合材料(即上述黏合層SD1)為焊錫之情況下，本實施方式之效果特別好，但在使用焊錫以外之導電性接合材料如銀膏等膏型導電性接合材料之情況下也有效。
如上所述，本實施方式之技術思想係對半導體晶片CPH中之感應MOSFET區域RG2之配置位置進行設計，以使得即使介隔在半導體晶片CPH與晶片焊墊DP2之間之導電性之黏合層SD1產生相當於上述裂痕113之裂痕，前述裂痕也盡可能不會存在於感應MOSFET區域RG2之正下方。即，將感應MOSFET區域RG2配置在如下之位置上：即，即使 介隔在半導體晶片CPH與晶片焊墊DP2之間之導電性之黏合層SD1產生相當於上述裂痕113之裂痕，前述裂痕存在於感應MOSFET區域RG2正下方之概率也盡可能低之位置。
<關於半導體晶片CPH主表面內之佈局>
下面參照圖10~圖12對包括感應MOSFET區域RG2之配置位置在內的、半導體晶片CPH主表面內之佈局之主要特徵進行具體說明。
半導體晶片CPH不僅形成有功率MOSFETQH1，還形成有用於偵測流經功率MOSFETQH1之電流之感應MOSFETQS1。本實施方式中，由圖10及圖11可知，在半導體晶片CPH之主表面上，並非將感應MOSFETQS1之源極用焊墊PDHS4與形成有構成感應MOSFETQS1之MOSFET之感應MOSFET區域RG2配置於相同之平面位置(上下重疊之位置)上。本實施方式中，焊墊PDHS4係與感應MOSFETQS1之源極之焊墊電極(焊墊)電性連接，感應MOSFET區域RG2係形成有構成感應MOSFETQS1之MOSFET(即感應MOSFETQS1用之並聯之多個單位電晶體單元)之區域。
具體地說就是，由圖10及圖11可知，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置在比感應MOSFETQS1之源極用焊墊PDHS4更靠內側之位置上。換言之即是，在半導體晶片CPH之主表面上，以焊墊PDHS4比感應MOSFET區域RG2更靠近半導體晶片CPH主表面之外周部之方式來配置感應MOSFET區域RG2及焊墊 PDHS4。即，在半導體晶片CPH之主表面上，從半導體晶片CPH主表面之外周到感應MOSFET區域RG2之距離(間隔)比從半導體晶片CPH主表面之外周到焊墊PDHS4之距離(間隔)大(長)。
另外，在半導體晶片CPH之主表面上，判斷兩個位置中哪個位於內側時，將與半導體晶片CPH主表面之外周相距之距離(間隔)較大之一方視為內側。
在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置於感應MOSFETQS1之源極用焊墊PDHS4之內側係基於如下理由。即，為了實現如下目的：即使黏合層SD1產生了相當於上述裂痕113之裂痕，前述裂痕也盡可能不會在黏合層SD1中延伸到感應MOSFET區域RG2下方之位置。在半導體晶片CPH之主表面上，將感應MOSFET區域RG2盡可能配置於內側而非外周部，從而能夠抑制或防止在黏合層SD1中之感應MOSFET區域RG2之下方之位置產生相當於上述裂痕113之裂痕。由此，能夠抑制或防止因裂痕113導致感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度下降，因此能夠提高感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度。因而，能夠提高半導體裝置之可靠性。另一方面，感應MOSFETQS1之源極用焊墊PDHS4在半導體晶片CPH主表面上配置於比內側靠近外周部之位置之做法，便於連接引線WA之類之導電性部件。因此，本實施方式中，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置於感應MOSFETQS1 之源極用焊墊PDHS4之內側。由此，能夠抑制或防止在黏合層SD1中之感應MOSFET區域RG2下方之位置上形成裂痕，從而能夠提高感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度，並且能夠便於將引線WA之類之導電性部件連接到感應MOSFETQS1之源極用焊墊PDHS4上。
例如，在圖10之情況下，在半導體晶片CPH之主表面上，沿著與上述半導體晶片CPC相向之邊來配置焊墊PDHS2、焊墊PDHG、焊墊PDHS3及焊墊PDHS4，且在前述邊之中央附近配置閘極用焊墊PDHG，在前述邊之端部附近配置焊墊PDHS4。由此，便於對半導體晶片CPH中之連接引線WA之各焊墊進行打線接合。
另外，本實施方式中，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置於感應MOSFETQS1之源極用焊墊PDHS4之內側，因此感應MOSFETQS1之源極用焊墊PDHS4不位於感應MOSFET區域RG2之正上方。因此，由圖10~圖12及圖14~圖16可知，感應MOSFET區域RG2中形成之感應MOSFETQS1用源極區域(對應於感應MOSFET區域RG2之上述半導體區域4)與感應MOSFETQS1之源極用焊墊PDHS4經由(通過)半導體晶片CPH中形成之源極佈線(源極用佈線)10S2而電性連接。由此，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置於感應MOSFETQS1之源極用焊墊PDHS4之內側，能夠將感應MOSFET區域RG2中形成之源極區域(對應於上述半導體區 域4)與感應MOSFETQS1之源極用焊墊PDHS4經由源極佈線10S2而可靠地連接。另外，半導體晶片CPH之焊墊PDHS1、PDHS2、PDHS3經由(通過)半導體晶片CPH內形成之源極佈線(源極用佈線)10S1而與主MOSFET區域RG1中形成之功率MOSFETQH1用源極區域(對應於主MOSFET區域RG1之上述半導體區域4)電性連接。
本實施方式中，由圖10及圖11可知，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置於閘極用焊墊PDHG之內側。換言之即是，在半導體晶片CPH之主表面上，以閘極用焊墊PDHG比感應MOSFET區域RG2更靠近半導體晶片CPH主表面之外周部之方式來配置感應MOSFET區域RG2及焊墊PDHG。即，在半導體晶片CPH之主表面上，從半導體晶片CPH主表面之外周到感應MOSFET區域RG2之距離(間隔)比從半導體晶片CPH主表面之外周到焊墊PDHG之距離(間隔)大(長)。
如上所述，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2盡可能配置於內側而非外周部，從而能夠抑制或防止在黏合層SD1中之感應MOSFET區域RG2下方之位置上形成相當於上述裂痕113之裂痕，由此，可提高感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度。因而，可提高半導體裝置之可靠性。另一方面，閘極用焊墊PDHG在半導體晶片CPH之主表面上，配置在比內側更靠近外周部之位置上，便於將引線WA之類之導電性部件連接到閘極用焊墊PDHG上。因此，本實施方式 中，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置於閘極用焊墊PDHG之內側。由此，能夠抑制或防止在黏合層SD1中之感應MOSFET區域RG2下方之位置上形成裂痕，從而能夠提高感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度，並且便於將引線WA之類之導電性部件連接到閘極用焊墊PDHG上。
而且，本實施方式中，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置於感應MOSFETQS1之源極用焊墊PDHS4之內側，優選配置在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2被主MOSFET區域RG1所包圍。即，優選在對形成有構成功率MOSFETQH1之MOSFET(即功率MOSFETQH1用之並聯之多個單位電晶體單元)之主MOSFET區域RG1之周圍進行包圍之位置上配置感應MOSFET區域RG2。由此，能夠加大半導體晶片CPH主表面上之源極用焊墊PDHS4與感應MOSFET區域RG2之間之距離(間隔)，並且能夠增大主MOSFET區域RG1在半導體晶片CPH主表面上所占之面積。通過加大半導體晶片CPH主表面上之源極用焊墊PDHS4與感應MOSFET區域RG2之間之距離(間隔)，能夠進一步降低在黏合層SD1中之感應MOSFET區域RG2下方之位置上產生相當於上述裂痕113之裂痕之可能性，由此，能夠進一步提高感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度。因而，能夠提高半導體裝置之可靠性。而且，通過加大主MOSFET區域RG1在半導體晶片CPH主表面上所占之面 積，能夠加大流經主MOSFET區域RG1中形成之功率MOSFETQH1之電流(對應於上述電流Idh)，從而能夠加大輸出電流(從上述節點N1輸出之電流)。
另外，本文中「俯視」係指以與半導體晶片CPH主表面平行之平面觀察時之情況。
而且，本實施方式中，優選如下配置：在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2被功率MOSFETQH1之源極用焊墊PDHS1所包圍。即，優選在對功率MOSFETQH1之源極用焊墊PDHS1之周圍進行包圍之位置上配置感應MOSFET區域RG2。由此，能夠加大半導體晶片CPH主表面上源極用焊墊PDHS4與感應MOSFET區域RG2之間之距離(間隔)，並且能夠加大功率MOSFETQH1之源極用焊墊PDHS1之面積。通過加大半導體晶片CPH主表面上源極用焊墊PDHS4與感應MOSFET區域RG2之間之距離(間隔)，能夠進一步降低在黏合層SD1中之感應MOSFET區域RG2下方之位置上產生相當於上述裂痕113之裂痕之可能性，由此，能夠進一步提高感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度。而且，通過加大功率MOSFETQH1之源極用焊墊PDHS1之面積，便於將金屬板MP1之類之導電性部件連接到源極用焊墊PDHS1上。而且，通過加大功率MOSFETQH1之源極用焊墊PDHS1之面積，也能夠加大源極用焊墊PDHS1與金屬板MP1之連接面積，能夠降低功率MOSFETQH1之導通電阻，而且，容易使大電流流經功率MOSFETQH1，從而能 夠降低導通損失。
另外，在半導體晶片CPH之主表面上，只要在與感應MOSFET區域RG2各邊相向之位置上存在主MOSFET區域RG1，便可視為俯視時感應MOSFET區域RG2被主MOSFET區域RG1所包圍。而且，在半導體晶片CPH之主表面上，只要在與感應MOSFET區域RG2各邊相向之位置上存在功率MOSFETQH1之源極用焊墊PDHS1，便可視為俯視時感應MOSFET區域RG2被功率MOSFETQH1之源極用焊墊PDHS1所包圍。
如上所述，必須將感應MOSFET區域RG2之源極區域(對應於上述半導體區域4)與感應MOSFETQS1之源極用焊墊PDHS4經由源極佈線10S2而電性連接，在前述源極佈線10S2及閘極佈線10G所延伸之平面區域上，無法配置主MOSFET區域RG1及源極佈線10S1。因此，除了源極佈線10S2及閘極佈線10G所延伸之平面區域，感應MOSFET區域RG2被主MOSFET區域RG1所包圍，而且，除了源極佈線10S2及閘極佈線10G所延伸之平面區域，感應MOSFET區域RG2被焊墊PDHS1所包圍。
圖23~圖25係使感應MOSFET區域RG2之配置位置比圖10~圖12之情況更靠近半導體晶片CPH主表面之外周部時之半導體晶片CPH之晶片佈局之俯視圖，圖23對應於圖10，圖24對應於圖11，圖25對應於圖12。在圖23~圖25之晶片佈局之情況下，如上所述，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置於感應MOSFETQS1之 源極用焊墊PDHS4之內側等，也可獲得上述效果，但優選圖10~圖12所示、在半導體晶片CPH主表面之中央附近配置感應MOSFET區域RG2。當黏合層SD1產生上述裂痕113時，上述裂痕113從黏合層SD1之周邊部(外周部)開始產生，並且朝向內側方向(內部方向)行進。因此，半導體晶片CPH之中央附近之下方之黏合層SD1係最難產生裂痕之區域。因此，只要在半導體晶片CPH主表面之中央附近配置感應MOSFET區域RG2，便能夠將在黏合層SD1中之感應MOSFET區域RG2下方之位置上形成相當於上述裂痕113之裂痕之可能性降到最低，由此，能夠進一步提高感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度。因而，能夠提高半導體裝置之可靠性。同理，此方法也可適用於以下各變形例。
下面，對本實施方式之各種變形例進行說明。
<關於半導體晶片CPH主表面內之佈局之第1變形例>
圖26~圖28係本實施方式之半導體晶片CPH之第1變形例之晶片佈局之俯視圖，圖26對應於圖10，圖27對應於圖11，圖28對應於圖12。而且，圖29係圖26之E-E線之剖面圖，對應於圖16。
圖26~圖29所示之第1變形例中，在半導體晶片CPH之主表面上，形成源極用焊墊PDHS1a、PDHS1b以取代源極用焊墊PDHS1。源極用焊墊PDHS1a、PDHS1b與上述焊墊PDHS1同樣，為金屬板MP1連接用電極(焊墊電極、電極焊墊、焊墊)。而且，與上述焊墊PDHS1同樣，源極用焊墊 PDHS1a、PDHS1b經由(通過)半導體晶片CPH內形成之源極佈線(源極用佈線)10S1而與主MOSFET區域RG1中形成之功率MOSFETQH1用源極區域(對應於上述半導體區域4)電性連接。即，與上述焊墊PDHS1同樣地，源極用焊墊PDHS1a、PDHS1b係與功率MOSFETQH1之源極電性連接之焊墊。
源極用焊墊PDHS1a、PDHS1b比閘極用焊墊PDHG或源極用焊墊PDHS2、PDHS3、PDHS4大，且分別沿半導體晶片CPH主表面之長度方向(第1方向X)延伸而形成為大致呈長方形之形狀。在半導體晶片CPH之主表面上，焊墊PDHS1a與焊墊PDHS1b在第2方向Y上空出規定之間隔而配置。但是，俯視時，源極用焊墊PDHS1a之長方形形狀之四邊中與源極用焊墊PDHS1b相向之一側之邊之一部分(優選前述邊之中央部分附近)向遠離源極用焊墊PDHS1b之方向後退，並在前述後退之區域中配置感應MOSFET區域RG2。
源極用焊墊PDHS1a、PDHS1b與源極用焊墊PDHS1同樣，也係金屬板MP1連接用電極(焊墊電極、電極焊墊、焊墊)，上述金屬板MP1之第1部分MP1a經由黏合層SD2而與半導體晶片CPH之源極用焊墊PDHS1a、PDHS1b接合並電性連接。因此，半導體晶片CPH之源極焊墊PDHS1a、PDHS1b與上述晶片焊墊DP3經由上述金屬板MP1而電性連接。
由圖26~圖29可知，在半導體晶片CPH之主表面上，俯 視時，閘極佈線(閘極用佈線)10G在源極用焊墊PDHS1a與源極用焊墊PDHS1b之間延伸(具體地說就是沿第1方向X延伸)。對於閘極佈線10G中俯視時在源極用焊墊PDHS1a與源極用焊墊PDHS1b之間延伸之閘極佈線10G加註符號10G1並稱作閘極佈線10G1。閘極佈線10G1連接到上述佈線部(閘極引出用佈線部)7a上，並經由前述佈線部7a而與形成於主MOSFET區域RG1中之多個閘極電極7電性連接，且經由佈線部7a而與感應MOSFET區域RG2中形成之多個閘極電極7電性連接。閘極佈線10G1(包含閘極佈線10G1以外之閘極佈線10G)係對閘極用焊墊PDHG與主MOSFET區域RG1中形成之功率MOSFETQH1用閘極電極7及感應MOSFET區域RG2中形成之感應MOSFETQS1用閘極電極7進行電性連接之佈線(閘極用佈線)，且與源極佈線10S1、10S2形成在同層。
即，在圖10~圖12之情況下，沿著半導體晶片CPH主表面之外周部而形成閘極佈線10G，但在圖26~圖29之第1變形例之情況下，不僅在沿著半導體晶片CPH主表面之外周部形成有閘極佈線10G，還形成有在源極用焊墊PDHS1a與源極用焊墊PDHS1b之間延伸之閘極佈線10G(即閘極佈線10G1)。
功率MOSFETQH1用各源極區域(對應於主MOSFET區域RG1之上述半導體區域4)連接於在其正上方延伸之源極佈線10S1，感應MOSFETQS1用各源極區域(對應於感應MOSFET區域RG2之上述半導體區域4)連接於在其正上方 延伸之源極佈線10S2，但是，包括有閘極佈線10G1之閘極佈線10G與源極佈線10S1、10S2形成於同一層。因此，在源極用焊墊PDHS1a與源極用焊墊PDHS1b之間延伸之閘極佈線10G1之正下方，不形成上述單位電晶體單元，而在源極佈線10S1之正下方形成上述單位電晶體單元。
在半導體晶片CPH之主表面上，俯視時通過使閘極佈線10G1延伸在源極用焊墊PDHS1a與源極用焊墊PDHS1b之間，便可降低閘極電阻。因此，能夠抑制或防止主MOSFET區域RG1之各單位電晶體單元之動作延遲，而且，能夠抑制或防止感應MOSFET區域RG2之各單位電晶體單元之動作延遲。
而且，圖26~圖29所示之第1變形例中，在半導體晶片CPH之主表面上，俯視時源極佈線10S2沿著閘極佈線10G1延伸(具體地說就是，沿第1方向X延伸)在源極用焊墊PDHS1a與源極用焊墊PDHS1b之間。
功率MOSFETQH1用各源極區域(對應於主MOSFET區域RG1之上述半導體區域4)必須連接於在其正上方延伸之源極佈線10S1，因此在源極佈線10S2之正下方無法形成功率MOSFETQH1用單位電晶體單元。而且，如上所述，在閘極佈線10G1之正下方也無法形成上述單位電晶體單元。即，在閘極佈線10G1及源極佈線10S1之正下方均無法形成功率MOSFETQH1用單位電晶體單元。因此，如圖26~圖29所示，在半導體晶片CPH之主表面上，在源極用焊墊PDHS1a與源極用焊墊PDHS1b之間，使閘極佈線10G1與源 極佈線10S2以彼此沿順之方式而延伸(具體地說就是，沿第1方向X延伸)，從而能夠縮小在半導體晶片CPH主表面上無法形成功率MOSFETQH1用單位電晶體單元之區域(之面積)。由此，能夠加大主MOSFET區域RG1在半導體晶片CPH主表面上所占之面積(即形成有功率MOSFETQH1用單位電晶體單元之面積)。因而，能夠加大流經主MOSFET區域RG1中形成之功率MOSFETQH1之電流，從而能夠加大輸出電流(從上述節點N1輸出之電流)。
而且，圖10~圖12之晶片佈局中，在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2被焊墊PDHS1所包圍，但在圖26~圖29所示之第1變形例中，在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2被焊墊PDHS1a、PDHS1b所包圍。
另外，如上所述，在半導體晶片CPH之主表面上，只要在與感應MOSFET區域RG2各邊相向之位置上存在焊墊PDHS1a、PDHS1b，便可視為俯視時感應MOSFET區域RG2被焊墊PDHS1a、PDHS1b所包圍。在圖26之情況下，成為感應MOSFET區域RG2之三條邊(除了源極佈線10S2及閘極佈線10G1所延伸之一側以外之三條邊)與功率MOSFETQH1之源極用焊墊PDHS1a相向且感應MOSFET區域RG2剩下之另一條邊與焊墊PDHS1b相向之狀態，可視為俯視時感應MOSFET區域RG2被功率MOSFETQH1之源極用焊墊PDHS1a、PDHS1b所包圍。在圖26之情況下，也可稱之為，在半導體晶片CPH之主表面上，俯視時感應 MOSFET區域RG2之三條邊被焊墊PDHS1a所包圍。另外，在圖30~圖32所示第2變形例之情況下，成為感應MOSFET區域RG2之三條邊(除了源極佈線10S2及閘極佈線10G1所延伸之一側以外之三條邊)與主MOSFET區域RG1相向且感應MOSFET區域RG2剩下之另一條邊與其他主MOSFET區域RG1相向之狀態，可視為俯視時感應MOSFET區域RG2被主MOSFET區域RG1所包圍。
圖26~圖29所示第1變形例之晶片佈局之其他結構與圖10~圖16之晶片佈局基本相同，因此不再進行重複說明。
<關於半導體晶片CPH主表面內之佈局之第2變形例>
圖30~圖32係本實施方式之半導體晶片CPH之第2變形例之晶片佈局之俯視圖，圖30對應於圖10及圖26，圖31對應於圖11及圖27，圖32對應於圖12及圖28。而且，圖33係圖30之E-E線之剖面圖，對應於圖16及圖29，圖34係圖30之F-F線之剖面圖。
圖30~圖34所示第2變形例之晶片佈局相對於圖10~圖16之晶片佈局而言，主要不同點在於，將感應MOSFETQS1之源極用焊墊PDHS4配置在俯視時與感應MOSFET區域RG2重疊之位置上。下面進行具體說明。
比較圖31與圖11可知，關於半導體晶片CPH主表面上主MOSFET區域RG1及感應MOSFET區域RG2之佈局，圖31之第2變形例與圖11基本相同(但不同點是，在圖11中配置有感應MOSFETQS1之源極用焊墊PDHS4之區域在圖31之第2變形例中也包含在主MOSFET區域RG1中)。因此，在圖 30~圖34之第2變形例中，在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2被主MOSFET區域RG1所包圍，即，在對形成有構成功率MOSFETQH1之MOSFET(即功率MOSFETQH1用之並聯之多個單位電晶體單元)之主MOSFET區域RG1之周圍進行包圍之位置上配置感應MOSFET區域RG2。
圖30~圖34之第2變形例之佈局相對於圖10~圖16之佈局或圖26~圖28之第1變形例之佈局而言，主要不同點在於感應MOSFETQS1之源極用焊墊PDHS4與感應MOSFET區域RG2之相對位置關係。即，在圖10~圖16之佈局或圖26~圖28之第1變形例之佈局中，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2配置於感應MOSFETQS1之源極用焊墊PDHS4之內側。與此相對，在圖30~圖34所示之第2變形例中，在半導體晶片CPH之主表面上，俯視時感應MOSFETQS1之源極用焊墊PDHS4配置在與感應MOSFET區域RG2重疊之位置上。即，圖30~圖34所示之第2變形例中，感應MOSFETQS1之源極用焊墊PDHS4配置在感應MOSFET區域RG2之正上方。
如上所述，如果將焊墊PDHS4配置於半導體晶片CPH主表面之外周部，則在黏合層SD1中之感應MOSFET區域RG2下方之位置上形成相當於上述裂痕113之裂痕之可能性較高，因此在圖30~圖34之第2變形例中，在半導體晶片CPH之主表面上，將感應MOSFET區域RG2盡可能配置於內側而非外周部。因此，圖30~圖34之第2變形例中，在半 導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2配置於被主MOSFET區域RG1包圍之位置上，由此能夠加大從半導體晶片CPH主表面上外周到焊墊PDHS4之距離(間隔)，並且能夠加大主MOSFET區域RG1在半導體晶片CPH主表面上所占之面積。通過加大從半導體晶片CPH主表面上外周到焊墊PDHS4之距離(間隔)，能夠降低在黏合層SD1中之感應MOSFET區域RG2下方之位置上形成相當於上述裂痕113之裂痕之可能性，由此，能夠提高感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度。因而，能夠提高半導體裝置之可靠性。而且，通過加大主MOSFET區域RG1在半導體晶片CPH主表面上所占之面積，能夠加大流經主MOSFET區域RG1中形成之功率MOSFETQH1之電流，從而能夠加大輸出電流(從上述節點N1輸出之電流)。
接下來，在圖30~圖34所示之第2變形例中，在半導體晶片CPH之主表面上，在俯視時與感應MOSFET區域RG2重疊之位置上配置感應MOSFETQS1之源極用焊墊PDHS4。由此，無須利用長之源極佈線來連接感應MOSFET區域RG2中形成之感應MOSFETQS1用源極區域(對應於感應MOSFET區域RG2之上述半導體區域4)與感應MOSFETQS1之源極用焊墊PDHS4，因此可使在感應MOSFET區域RG2之正上方延伸(存在)之源極佈線10S2從上述開口部13露出而形成焊墊PDHS4。因此，能夠縮短(小面積化)源極佈線10S2，因此能夠加大主MOSFET區域RG1在半導體晶片 CPH主表面上所占之面積。通過加大主MOSFET區域RG1在半導體晶片CPH主表面上所占之面積，能夠加大流經主MOSFET區域RG1中形成之功率MOSFETQH1之電流，從而能夠加大輸出電流(從上述節點N1輸出之電流)。
而且，在圖30~圖34之第2變形例中，在半導體晶片CPH之主表面上，也將感應MOSFET區域RG2配置在閘極用焊墊PDHG之內側，這方面與圖10或圖26之佈局相同。但是，在圖30~圖34之第2變形例中，將感應MOSFETQS1之源極用焊墊PDHS4配置在俯視時與感應MOSFET區域RG2重疊之位置上，因此成為在半導體晶片CPH之主表面上，感應MOSFETQS1之源極用焊墊PDHS4配置在閘極用焊墊PDHG之內側之狀態。換言之，在半導體晶片CPH之主表面上，將焊墊PDHG、PDHS4配置為：閘極用焊墊PDHG比感應MOSFETQS1之源極用焊墊PDHS4更靠近半導體晶片CPH主表面之外周部。即，在半導體晶片CPH之主表面上，從半導體晶片CPH主表面之外周到感應MOSFETQS1之源極用焊墊PDHS4之距離(間隔)比從半導體晶片CPH主表面之外周到閘極用焊墊PDHG之距離(間隔)大(長)。由此，能夠抑制或防止在黏合層SD1中之感應MOSFET區域RG2下方之位置上形成裂痕，從而能夠提高感應MOSFETQS1對流經功率MOSFETQH1之電流之偵測精度，並且便於將引線WA之類之導電性部件連接到閘極用焊墊PDHG上。
而且，圖30~圖34之第2變形例中，在半導體晶片CPH之 主表面上，俯視時感應MOSFET區域RG2被功率MOSFETQH1之源極用焊墊PDHS1所包圍，這方面與圖10或圖26之佈局相同。但是，在圖30~圖34之第2變形例中，將感應MOSFETQS1之源極用焊墊PDHS4配置在俯視時與感應MOSFET區域RG2重疊之位置上，因此在半導體晶片CPH之主表面上，感應MOSFETQS1之源極用焊墊PDHS4在俯視時被功率MOSFETQH1之源極用焊墊PDHS1所包圍。即，在包圍功率MOSFETQH1之源極用焊墊PDHS1之周圍位置上配置感應MOSFETQS1之源極用焊墊PDHS4。由此，能夠加大半導體晶片CPH主表面上之源極用焊墊PDHS4與感應MOSFET區域RG2之間之距離(間隔)，並且能夠加大功率MOSFETQH1之源極用焊墊PDHS1之面積。通過加大功率MOSFETQH1之源極用焊墊PDHS1之面積，便於將金屬板MP1之類之導電性部件連接到源極用焊墊PDHS1上。另外，通過加大功率MOSFETQH1之源極用焊墊PDHS1之面積，也能夠加大源極用焊墊PDHS1與金屬板MP1之連接面積，能夠降低功率MOSFETQH1之導通電阻，而且，容易使大電流流經功率MOSFETQH1，也能夠降低導通損失。
圖30~圖34所示第2變形例之半導體晶片CPH之晶片佈局之其他結構與圖10~圖16所示之晶片佈局基本相同，因此不再進行重複說明。
而且，將金屬板MP1連接到功率MOSFETQH1之源極用焊墊PDHS1，將引線WA連接到感應MOSFETQS1之源極用 焊墊PDHS4，但在圖30~圖34所示第2變形例之佈局之情況下，金屬板MP1有可能妨礙引線WA與焊墊PDHS4之連接。因此，當使用圖30~圖34所示第2變形例之半導體晶片CPH來製造半導體裝置SM1時，優選圖35及圖36所示之半導體裝置SM1(即半導體裝置SM1a)，即，在通過引線WA對金屬板MP1與半導體晶片CPH之焊墊PDHS4和半導體晶片CPC之焊墊PDC3進行連接方面進行了精心設計之半導體裝置。圖35對應於圖2，係使用圖30~圖34所示第2變形例之半導體晶片CPH時半導體裝置SM1(即半導體裝置SM1a)之俯視透視圖，圖36係圖35之C-C線之剖面圖，對應於圖7。
圖35及圖36中之半導體裝置SM1(以下稱作半導體裝置SM1a)在以下方面與圖2~圖7之半導體裝置SM1不同。即，圖35及圖36之半導體裝置SM1a中，在金屬板MP1上形成有開口部(孔、貫穿孔)OP，前述開口部OP形成為使半導體晶片CPH之焊墊PDHS4露出之位置及形狀。並且，通過引線WA將半導體晶片CPH之焊墊PDHS4與半導體晶片CPC之焊墊PDC3進行連接，但前述引線WA穿過金屬板MP1之開口部OP。
當製造半導體裝置SM1a時，在打線接合工序之前，要進行金屬板MP1相對於半導體晶片CPH及晶片焊墊DP3之接合及金屬板MP2相對於半導體晶片CPL及導線佈線LB之接合，此時，以半導體晶片CPH之焊墊PDHS4俯視時從金屬板MP1之開口部OP露出之方式將金屬板MP1與半導體晶 片CPH之焊墊PDHS1接合。隨後進行打線接合工序，此時，通過引線WA將從金屬板MP1之開口部OP露出之半導體晶片CPH之焊墊PDHS4與半導體晶片CPC之焊墊PDC3進行連接。即，將引線WA一端連接到從金屬板MP1之開口部OP露出之半導體晶片CPH之焊墊PDHS4，將另一端連接到半導體晶片CPC之焊墊PDC3。
如上所述，一端連接到半導體晶片CPH之焊墊PDHS4之引線WA穿過設在金屬板MP1上之開口部OP，另一端連接到半導體晶片CPC之焊墊PDC3。由此，即使在使用圖30~圖34所示第2變形例之半導體晶片CPH之情況下，金屬板MP1不會妨礙引線WA與焊墊PDHS4之連接，由此可製造出半導體裝置SM1a，而且，由於可確實防止與焊墊PDHS4連接之引線WA接觸到金屬板MP1，因此可進一步提高半導體裝置SM1a之可靠性。
圖35及圖36所示之半導體裝置SM1a之其他結構與圖2~圖7所示之半導體裝置SM1基本相同，因此不再進行重複說明。而且，圖35及圖36之半導體裝置SM1a也能適用於接下來要說明之第3變形例之半導體晶片CPH。
<關於半導體晶片CPH主表面內之佈局之第3變形例>
圖37~圖39係本實施方式之半導體晶片CPH之第3變形例之晶片佈局之俯視圖，圖37對應於圖10、圖26及圖30，圖38對應於圖11、圖27及圖31，圖39對應於圖12、圖28及圖32，圖40係圖37之E-E線之剖面圖，對應於圖16、圖29及圖33。而且，圖37之F-F線之剖面圖與圖34同樣。
比較圖38與圖27可知，關於半導體晶片CPH主表面上主MOSFET區域RG1及感應MOSFET區域RG2之佈局，圖38之第3變形例與圖27之第1變形例基本相同(但不同點是，在圖27中配置有感應MOSFETQS1之源極用焊墊PDHS4之區域在圖38之第3變形例中包含在主MOSFET區域RG1中)。因此，在圖37~圖40之第3變形例中，在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2被主MOSFET區域RG1所包圍，即，在包圍著形成有構成功率MOSFETQH1之MOSFET(即功率MOSFETQH1用之並聯之多個單位電晶體單元)之主MOSFET區域RG1之周圍位置上配置感應MOSFET區域RG2。
圖37~圖40所示第3變形例之晶片佈局相對於圖26~圖29之第1變形例之晶片佈局而言，主要不同點在於，在俯視時與感應MOSFET區域RG2重疊之位置上配置感應MOSFETQS1之源極用焊墊PDHS4，除此以外，與圖26~圖29之第1變形例基本相同。從其他觀點看，圖30~圖34之第2變形例和圖37~圖40所示第3變形例之共同點在於，在俯視時與感應MOSFET區域RG2重疊之位置上配置感應MOSFETQS1之源極用焊墊PDHS4。但是，相對于形成有源極用焊墊PDHS1且未形成閘極佈線10G1之圖30~圖34之第2變形例，在圖37~圖40之第3變形例中，形成源極用焊墊PDHS1a、PDHS1b以取代源極用焊墊PDHS1，且還形成有閘極佈線10G1。
圖37~圖40所示之第3變形例中，在半導體晶片CPH中， 形成有與圖26~圖29之第1變形例同樣之源極用焊墊PDHS1a、PDHS1b及閘極佈線10G1。但是，在圖37~圖40所示之第3變形例中，在半導體晶片CPH之主表面上，在俯視時與感應MOSFET區域RG2重疊之位置上配置感應MOSFETQS1之源極用焊墊PDHS4，因此無須利用長之源極佈線來連接感應MOSFET區域RG2中形成之感應MOSFETQS1用源極區域(對應於感應MOSFET區域RG2之上述半導體區域4)與感應MOSFETQS1之源極用焊墊PDHS4。第1變形例中，在半導體晶片CPH之主表面上，源極佈線10S2在源極用焊墊PDHS1a與源極用焊墊PDHS1b之間沿著閘極佈線10G1而延伸，但在圖37~圖40之第3變形例中，在俯視時與感應MOSFET區域RG2重疊之位置上配置感應MOSFETQS1之源極用焊墊PDHS4，因此源極佈線10S2未沿著閘極佈線10G1而延伸。圖37~圖40之第3變形例中，將源極佈線10S2配置在感應MOSFET區域RG2之正上方，使前述源極佈線10S2從上述開口部13露出，從而能夠形成焊墊PDHS4。由於可縮短(小面積化)源極佈線10S2，因此能夠加大主MOSFET區域RG1在半導體晶片CPH主表面上所占之面積。通過加大主MOSFET區域RG1在導體晶片CPH主表面上所占之面積，能夠加大流經主MOSFET區域RG1中形成之功率MOSFETQH1之電流，從而能夠加大輸出電流(從上述節點N1輸出之電流)。
而且，與圖26~圖29之第1變形例一樣，在圖37~圖40之第3變形例中，在半導體晶片CPH之主表面上，俯視時使 閘極佈線10G1在源極用焊墊PDHS1a與源極用焊墊PDHS1b之間延伸，從而能夠降低閘極電阻。因此，能夠抑制或防止主MOSFET區域RG1之各單位電晶體單元之動作延遲，而且，能夠抑制或防止感應MOSFET區域RG2之各單位電晶體單元之動作延遲。
本實施方式中，圖10~圖16之晶片佈局及上述第1、第2及第3變形例之晶片佈局中共同之處在於，在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2被主MOSFET區域RG1所包圍。而且，圖10~圖16之晶片佈局及上述第1、第2及第3變形例之晶片佈局之共同之處在於，在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2配置於閘極用焊墊PDHG之內側。而且，上述第2及第3變形例之晶片佈局之共同之處在於，在半導體晶片CPH之主表面上，將感應MOSFETQS1之源極用焊墊PDHS4配置在俯視時為閘極用焊墊PDHG之內側上。另外，圖10~圖16之晶片佈局及上述第2變形例之晶片佈局之共同之處在於，在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2被焊墊PDHS1所包圍。而且，上述第1及第3變形例之晶片佈局之共同之處在於，在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2被焊墊PDHS1a、PDHS1b所包圍。而且，在上述第2變形例之晶片佈局中，在半導體晶片CPH之主表面上，俯視時感應MOSFETQS1之源極用焊墊PDHS4被焊墊PDHS1所包圍，而在上述第3變形例之晶片佈局中，在半導體晶片CPH之主表面上，俯 視時感應MOSFETQS1之源極用焊墊PDHS4被焊墊PDHS1a、PDHS1b所包圍。
第2變形例之半導體晶片CPH及第3變形例之半導體晶片CPH也可用於圖2~圖7之半導體裝置SM1，如用於圖35及圖36之半導體裝置SM1a則效果更佳。使用第3變形例之晶片佈局之半導體晶片CPH時半導體裝置SM1a之結構與在上述第2變形例中圖35及圖36所說明之內容一致，因此此處省略其重複說明。
而且，圖10~圖16之晶片佈局及圖23及圖24之晶片佈局或者上述第1變形例之晶片佈局之半導體晶片CPH用於圖2~圖7之半導體裝置SM1效果更佳，但也可用於圖35及圖36之半導體裝置SM1a。
因此，當使用圖10~圖16之晶片佈局及圖23及圖24之晶片佈局或者上述第1變形例之晶片佈局之半導體晶片CPH時，優選採用圖2~圖7所示結構之半導體裝置SM1，另一方面，當使用上述第2變形例或者第3變形例之晶片佈局之半導體晶片CPH時，優選採用圖35及圖36所示結構之半導體裝置SM1a。
而且，在圖2~圖7之半導體裝置SM1、後述的圖41~圖43之半導體裝置SM1b及後述的圖46~圖48之半導體裝置SM1d之情況下，優選在半導體晶片CPH之主表面上，俯視時感應MOSFET區域RG2與金屬板MP1重疊之結構。由此，可使感應MOSFET區域RG2遠離半導體晶片CPH主表面之外周，並且還可加大金屬板MP1與半導體晶片CPH(更 具體地說就是功率MOSFETQH1之源極用焊墊)的接合面積。由此，通過使感應MOSFET區域RG2遠離半導體晶片CPH主表面之外周，能夠抑制或防止起因於上述裂痕113之感應MOSFETQS1之偵測精度的劣化，並且，通過加大金屬板MP1與半導體晶片CPH的接合面積，能夠降低功率MOSFETQH1之導通電阻，從而能夠降低導通損失。而且，此時，通過使得感應MOSFETQS1之源極用焊墊PDHS4在俯視時不與金屬板MP1重疊，可保證引線WA能確實可靠地連接到感應MOSFETQS1之源極用焊墊PDHS4。
另外，在上述35及圖36之半導體裝置SM1a、後述的圖44及圖45之半導體裝置SM1c、圖49及圖50之半導體裝置SM1e之情況下，優選在半導體晶片CPH之主表面上，感應MOSFETQS1之源極用焊墊PDHS4俯視時從金屬板MP1之開口部OP露出之結構。由此，能夠將引線WA連接到感應MOSFETQS1之源極用焊墊PDHS4而不會接觸到金屬板MP1。
<關於半導體裝置SM1之第4及第5變形例>
圖41係本實施方式之半導體裝置SM1之第4變形例(即半導體裝置SM1b)之俯視透視圖，對應於圖2。而且，圖42及圖43係圖41之半導體裝置SM1b之剖面圖，圖41之G-G線之剖面圖對應於圖42，圖41之H-H線之剖面圖對應於圖43。下面，將圖41~圖43所示第4變形例之半導體裝置SM1稱作半導體裝置SM1b。
圖41~圖43之半導體裝置SM1b與圖2~圖7之半導體裝置SM1之不同之處在於：半導體裝置SM1b不具有半導體晶片CPC和搭載半導體晶片CPC之晶片焊墊DP1。
圖41~圖43之半導體裝置SM1b中，不具有半導體晶片CPC，與此對應地，半導體晶片CPH之閘極用焊墊PDHG及源極用焊墊PDHS4通過引線WA(單根或多根)與各不相同之導線LD5電性連接。導線LD5係多根導線LD中未與晶片焊墊DP2、DP3連接之導線。而且，圖41~圖43中，使用了相當於上述第1變形例之半導體晶片CPH之半導體晶片，但在半導體晶片CPH上未示出上述焊墊PDHS2、PDHS3。當在半導體晶片CPH上設有上述焊墊PDHS2、PDHS3時，前述焊墊PDHS2、PDHS3分別通過引線WA(單根或多根)與導線LD5(與焊墊PDHG、PDHS4均未以引線WA連接之導線LD5)電性連接。
而且，圖41~圖43之半導體裝置SM1b中，不具有半導體晶片CPC，與此對應地，半導體晶片CPL之閘極用焊墊PDLG通過引線WA(單根或多根)與不同之導線LD5電性連接。而且，圖41~圖43中未示出上述焊墊PDLS3、PDLS4。當在半導體晶片CPL設有上述焊墊PDLS3時，前述焊墊PDLS3經由黏合層SD2而與金屬板MP2之第1部分MP2a接合。而且，當在半導體晶片CPL設有上述焊墊PDLS4時，前述焊墊PDLS4通過引線WA(單根或多根)與導線LD5(與焊墊PDHG、PDHS2、PDHS3、PDHS4均不通過引線WA連接之導線LD5)電性連接。
半導體裝置SM1b之其他結構與圖2~圖7所示之半導體裝置SM1基本相同，因此不再進行重複說明。
相當於半導體晶片CPC之半導體晶片未內置在半導體裝置SM1b中，相當於半導體晶片CPC之半導體晶片(或者將前述半導體晶片封裝而成之半導體裝置)例如與半導體裝置SM1b一同安裝在上述佈線基板21上。前述安裝在上述佈線基板21上之半導體晶片(相當於半導體晶片CPC之半導體晶片)與半導體裝置SM1b之導線LD通過上述佈線基板21之佈線而電性連接，由此便可獲得如圖1所示之電路圖之結構。因此，內置在半導體裝置SM1b中之半導體晶片CPH、CPL上形成之功率MOSFETQH1、功率MOSFETQL1及感應MOSFETQS1由半導體裝置SM1b外部之半導體晶片(或者將前述半導體晶片封裝而成之半導體裝置)來控制。
圖41~圖43之半導體裝置SM1b與後述圖44及圖45之半導體裝置SM1c中，作為半導體晶片CPH，圖10~圖16之晶片佈局、圖23~圖25之晶片佈局、上述第1、第2及第3變形例之晶片佈局均可適用。但是，當使用圖10~圖16之晶片佈局、圖23~圖25之晶片佈局及上述第1變形例之晶片佈局之半導體晶片CPH時，優選適用於圖41~圖43之半導體裝置SM1b，當使用上述第2及第3變形例之晶片佈局之半導體晶片CPH，優選適用於後述圖44及圖45之半導體裝置SM1c。
圖44係本實施方式之半導體裝置SM1之第5變形例(即半導體裝置SM1c)之俯視透視圖，對應於圖2或圖41。而且， 圖45係圖44之半導體裝置SM1c之剖面圖，圖44之H1-H1線之剖面圖對應於圖45。下面，將圖44及圖45所示第5變形例之半導體裝置SM1稱作半導體裝置SM1c。
圖44及圖45之半導體裝置SM1c在以下方面與圖41~圖43之半導體裝置SM1b存在不同。即，在圖44及圖45之半導體裝置SM1c中，在金屬板MP1上形成有開口部(孔、貫穿孔)OP，前述開口部OP形成為使半導體晶片CPH之焊墊PDHS4露出之位置及形狀。並且，通過引線WA將半導體晶片CPH之焊墊PDHS4與導線LD5進行連接，但前述引線WA穿過金屬板MP1之開口部OP。即，一端連接到半導體晶片CPH之焊墊PDHS4之引線WA穿過設在金屬板MP1上之開口部OP，另一端連接到導線LD5。由此，即使在使用圖44及圖45所示第2及第3變形例之半導體晶片CPH之情況下，金屬板MP1也不會妨礙引線WA與焊墊PDHS4之連接，由此可製造出半導體裝置SM1c，而且，由於可確實防止與焊墊PDHS4連接之引線WA接觸到金屬板MP1，因此可進一步提高半導體裝置SM1c之可靠性。
另外，半導體裝置SM1c也可視為從圖35及圖36之半導體裝置SM1a中去除了半導體晶片CPC和搭載半導體晶片CPC之晶片焊墊DP1以外之部分。即，圖2~圖7之半導體裝置SM1與圖41~圖43之半導體裝置SM1b之不同點即為圖35及圖36之半導體裝置SM1a與圖44及圖45之半導體裝置SM1c之不同點。
<關於半導體裝置SM1之第6及第7變形例>
圖46係本實施方式之半導體裝置SM1之第6變形例(即半導體裝置SM1d)之俯視透視圖，對應於圖2。而且，圖47及圖48係圖46之半導體裝置SM1d之剖面圖，圖46之J-J線之剖面圖對應於圖47，圖46之K-K線之剖面圖對應於圖48。下面，將圖46~圖48所示第6變形例之半導體裝置SM1稱作半導體裝置SM1d。
圖46~圖48之半導體裝置SM1d與圖41~圖43之半導體裝置SM1b之不同之處在於，半導體裝置SM1d還不包括半導體晶片CPL、搭載半導體晶片CPL之晶片焊墊DP3及金屬板MP2。
另外，圖46~圖48之半導體裝置SM1d不具有半導體晶片CPL及晶片焊墊DP3，與此對應地，半導體晶片CPH之源極用焊墊PDHS1經由金屬板MP1而與導線佈線LB電性連接。即，金屬板MP1之上述第1部分MP1a經由黏合層SD2而與半導體晶片CPH之源極用焊墊PDHS1接合並電性連接，金屬板MP1之上述第2部分MP1b經由黏合層SD3而與導線佈線LB(之上表面)接合並電性連接。
圖46~圖48所示之半導體裝置SM1d之其他結構與圖41~圖43所示之半導體裝置SM1b基本相同，因此不再進行重複說明。
相當於半導體晶片CPC、CPL之半導體晶片未內置在半導體裝置SM1d中，相當於半導體晶片CPC、CPL之半導體晶片(或者將前述半導體晶片封裝而成之半導體裝置)例如與半導體裝置SM1d一同安裝在上述佈線基板21上。前述 安裝在上述佈線基板21上之半導體晶片(相當於半導體晶片CPC、CPL之半導體晶片)與半導體裝置SM1d之導線LD通過上述佈線基板21之佈線而電性連接，由此便可獲得圖1所示之電路圖之結構。因此，內置在半導體裝置SM1d中之半導體晶片CPH上形成之功率MOSFETQH1及感應MOSFETQS1與設在半導體裝置SM1d外部之功率MOSFETQL1由半導體裝置SM1d外部之半導體晶片(或者將前述半導體晶片封裝而成之半導體裝置)來控制。
圖46~圖48之半導體裝置SM1d和後述圖49及圖50之半導體裝置SM1e中，圖10~圖16之晶片佈局、圖23~圖25之晶片佈局、上述第1、第2及第3變形例之晶片佈局均可適用於半導體晶片CPH。但是，當使用圖10~圖16之晶片佈局、圖23~圖25之晶片佈局及上述第1變形例之晶片佈局之半導體晶片CPH時，優選適用於圖46~圖48之半導體裝置SM1d，當使用上述第2及第3變形例之晶片佈局之半導體晶片CPH時，優選適用於後述圖49及圖50之半導體裝置SM1e。
圖49係本實施方式之半導體裝置SM1之第7變形例(即半導體裝置SM1e)之俯視透視圖，對應於圖2或圖46。圖50係圖49之半導體裝置SM1e之剖面圖，圖49之M-M線之剖面圖對應於圖50。下面，將圖49及圖50所示第7變形例之半導體裝置SM1稱作半導體裝置SM1e。
圖49及圖50之半導體裝置SM1e在以下方面與圖46~圖48之半導體裝置SM1d不同。即，圖49及圖50之半導體裝置 SM1e中，在金屬板MP1上形成有開口部(孔、貫穿孔)OP，前述開口部OP形成為使半導體晶片CPH之焊墊PDHS4露出之位置及形狀。並且，通過引線WA將半導體晶片CPH之焊墊PDHS4與導線LD5進行連接，但前述引線WA穿過金屬板MP1之開口部OP。即，一端連接到半導體晶片CPH之焊墊PDHS4之引線WA也穿過設在金屬板MP1上之開口部OP，另一端連接到導線LD5。由此，即使在使用上述第2及第3變形例之半導體晶片CPH之情況下，金屬板MP1也不會妨礙引線WA與焊墊PDHS4之連接，由此可製造出半導體裝置SM1e，而且，由於可確實防止與焊墊PDHS4連接之引線WA接觸到金屬板MP1，因此可提高半導體裝置SM1e之可靠性。
另外，圖49及圖50之半導體裝置SM1e可視為從圖44及圖45之半導體裝置SM1c中去除了半導體晶片CPL和搭載半導體晶片CPL之晶片焊墊DP3、及金屬板MP2以外之部分。即，圖41~圖43之半導體裝置SM1b與圖46~圖48之半導體裝置SM1d之不同點係圖44及圖45之半導體裝置SM1c與圖49及圖50之半導體裝置SM1e之不同點。
以上對半導體裝置SM1之第4~7變形例進行了說明，概括地說就是，即使在將形成有控制電路CLC之半導體晶片CPC、形成有高側開關用場效應電晶體即功率MOSFETQH1之半導體晶片CPH和形成有低側開關用場效應電晶體即功率MOSFETQL1之半導體晶片CPL集成到一個半導體封裝中之情況下，即使將它們獨立收納在半導體 封裝中並在佈線基板上分別電連線時，只要實現圖1所示之電路圖之結構，本實施方式1中前述之主要特徵便能適用於任何情況下。
另外，在其他實施方式中，也可使用接合引線來代替上述金屬板MP1、MP2。圖51對應於圖2，係在圖2~圖7之半導體裝置SM1中使用接合引線(例如引線WA)來代替上述金屬板MP1、MP2時之半導體裝置之俯視透視圖。圖2中，半導體晶片CPH之焊墊PDHS1與晶片焊墊DP3經由金屬板MP1而電性連接，半導體晶片CPL之焊墊PDLS1、PDLS2、PDLS3與導線佈線LB經由金屬板MP1而被電性連接。與此相對，圖51中，半導體晶片CPH之焊墊PDHS1與晶片焊墊DP3經由引線WA(單根或多根，優選多根)而被電性連接，半導體晶片CPL之焊墊PDLS1、PDLS2、PDLS3與導線佈線LB經由引線WA(單根或多根，優選多根)而被電性連接。即使在上述情況下(使用接合引線來代替上述金屬板MP1、MP2之情況下)，通過適用本實施方式1中前述之主要特徵，也能夠獲得同樣之效果。但是，在圖2~圖7所示之使用金屬板MP1、MP2之情況下，如圖51所示，與使用接合引線來代替金屬板MP1、MP2之情況相比，可進一步降低功率MOSFETQH1及功率MOSFETQL1之導通電阻，因此也能夠進一步降低封裝電阻，從而進一步降低導通損失。另外，當使用引線WA來代替金屬板MP1、MP2時，連接半導體晶片CPH之焊墊PDHS1和晶片焊墊DP3之引線WA與連接半導體晶片CPL之焊墊PDLS1、PDLS2、 導線佈線LB之引線WA可採用比連接半導體晶片CPH、CPL之焊墊和半導體晶片CPC焊墊之引線WA粗之引線，而且，也可改變材質(構成引線之金屬種類)。而且，在上述第4~第7之變形例中，也可使用接合引線來代替上述金屬板MP1、MP2。
(實施方式2)
實施方式1中，在半導體晶片CPH、CPL之表面側形成有源極用焊墊和閘極用焊墊，在背面側形成有汲極用背面電極，但在半導體晶片CPH、CPL中形成LDMOSFET以取代溝槽型閘極型MOSFET，從而也可將表面側之源極用焊墊改為汲極用焊墊，將汲極用背面電極改為源極用背面電極。本實施方式中將對此情況進行說明。
即，實施方式1中之半導體晶片CPH、CPL係形成有具有溝槽型閘極結構之縱型MOSFET之半導體晶片，上述功率MOSFETQH1、功率MOSFETQL1及感應MOSFETQS1分別由溝槽閘極型MISFET形成。與此相對，本實施方式中，半導體晶片CPH、CPL係形成有LDMOSFET之半導體晶片，上述功率MOSFETQH1、功率MOSFETQL1及感應MOSFETQS1分別由LDMOSFET(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor，橫向擴散MOSFET)形成。
並且，半導體晶片CPH之上述焊墊PDHG在實施方式1中為功率MOSFETQH1及感應MOSFETQS1之閘極用焊墊，而在本實施方式中也為功率MOSFETQH1及感應MOSFETQS1 之閘極用焊墊。但是，半導體晶片CPH之上述焊墊PDHS1、PDHS2、PDHS3在實施方式1中為功率MOSFETQH1之源極用焊墊，而在本實施方式中為功率MOSFETQH1之汲極用焊墊。而且，半導體晶片CPH之上述焊墊PDHS4在實施方式1中為感應MOSFETQS1之源極用焊墊，而在本實施方式中為感應MOSFETQS1之汲極用焊墊。而且，半導體晶片CPH之上述背面電極BE1在實施方式1中為功率MOSFETQH1及感應MOSFETQS1之汲極用背面電極，而在本實施方式中為功率MOSFETQH1及感應MOSFETQS1之源極用背面電極。
而且，半導體晶片CPL之上述焊墊PDLG在實施方式1中為功率MOSFETQL1之閘極用焊墊，而在本實施方式中也為功率MOSFETQL1之閘極用焊墊。但是，半導體晶片CPL之上述焊墊PDLS1、PDLS2、PDLS3、PDLS4在實施方式1中為功率MOSFETQL1之源極用焊墊，但本實施方式中為功率MOSFETQL1之汲極用焊墊。而且，半導體晶片CPL之上述背面電極BE2在實施方式1中為功率MOSFETQL之汲極用背面電極，而在本實施方式中為功率MOSFETQL1之源極用背面電極。
在上述結構(本實施方式中之結構)之半導體晶片CPH、CPL之情況下，也可適用實施方式1之主要特徵。
另外，參照圖52~圖56來說明形成LDMOSFET以取代溝槽型閘極型MOSFET時之半導體晶片CPH之結構。
圖52及圖53係形成LDMOSFET以取代溝槽型閘極型 MOSFET時之半導體晶片CPH之主要部分剖面圖，圖52係主MOSFET區域RG1之主要部分剖面圖，圖53係感應MOSFET區域RG2之主要部分剖面圖。而且，圖54~圖56係表示本實施方式之半導體晶片CPH之晶片佈局之俯視圖，圖54對應於圖10或圖26，圖55對應於圖11或圖27，圖56對應於圖12或圖28。另外，圖54~圖56之晶片佈局對應於將本實施方式適用於第1實施方式之第1變形例(圖26~圖28)之晶片佈局之情況。下面參照圖52~圖56來說明半導體晶片CPH之結構，但對於半導體晶片CPL之結構，除了無感應MOSFET區域RG2以外，基本上可適用此說明。
上述功率MOSFETQH1形成於構成半導體晶片CPH之半導體基板(以下簡稱為「基板」)31之主表面。如圖52及圖53所示，基板31具有：由p+型單晶矽等構成之基板本體(半導體基板、半導體晶片)31a；及形成於基板本體31a之主表面上，如由p-型單晶矽構成之外延層(半導體層)31b。因此，基板31即所謂外延晶片。在前述外延層31b上，形成有由絕緣體構成之元件分離區域(圖中未示出)。
元件分離區域例如通過STI法(Shallow Trench Isolation，淺溝槽隔離法)或LOCOS法(Local Oxidization of Silicon，區域性矽片氧化法)等而形成。通過元件分離區域，在半導體基板31之主表面(外延層31b之主表面)上規定(形成)主MOSFET區域RG1用活性區域與感應MOSFET區域RG2用活性區域，在主MOSFET區域RG1用活性區域上形成有多個LDMOSFET單元(單位LDMOSFET元件)，在感應 MOSFET區域RG2用活性區域上形成有多個LDMOSFET單元(單位LDMOSFET元件)。上述功率MOSFETQH1係通過使主MOSFET區域RG1(之活性區域)中所設之前述多個單位LDMOSFET單元並聯而形成，上述感應MOSFETQS1係通過使感應MOSFET區域RG2(之活性區域)中所設之前述多個單位LDMOSFET單元並聯而形成。
在外延層31b之主表面之一部分上形成有p型阱33，前述p型阱33具有抑制耗盡層從LDMOSFET之汲極向源極延伸之穿透抑止栓之作用。在p型阱33之表面上，經由由氧化矽等構成之閘極絕緣膜34而形成有LDMOSFET之閘極電極35。閘極電極35例如由n型多晶矽膜之單體膜或n型多晶矽膜與金屬矽化物膜之層疊膜等構成，且在閘極電極35之側壁上形成有由氧化矽等構成之側牆隔離層(側壁絕緣膜)36。
在夾著外延層31b內部之溝道形成區域(閘極電極35正下方之區域)而彼此隔離之區域中，形成有LDMOSFET之源極、汲極。其中，前述汲極包括：與溝道形成區域接觸之第一n-型汲極區域37；與第一n-型汲極區域接觸且與溝道形成區域隔開而形成之第二n-型汲極區域38；及與第二n-型汲極區域接觸且進一步與溝道形成區域隔開而形成之n+型汲極區域(汲極高濃度區域、高濃度n型汲極區域)39。
前述第一n-型汲極區域37、第二n-型汲極區域38及n+型汲極區域39中最靠近閘極電極35之第一n-型汲極區域37之雜質濃度最低，離閘極電極35最遠之n+型汲極區域39之雜 質濃度最高。而且，第二n-型汲極區域38之接合深度與第一n-型汲極區域37之接合深度大致相同，但n+型汲極區域39形成得比第二n-型汲極區域38及第一n-型汲極區域37淺。
第一n-型汲極區域(第1低濃度n型汲極區域、第一n型LDD區域)37相對於閘極電極35而自匹配地形成，且其端部以與溝道形成區域接觸之方式而在閘極電極35之側壁下部終止。而且，第二n-型汲極區域(第2低濃度n型汲極區域、第二n型LDD區域)38相對於閘極電極35之汲極側之側壁上形成之側牆隔離層36而自匹配地形成，因此與閘極電極35隔開相當於沿著閘極長度方向之側牆隔離層36之膜厚之距離而形成。
LDMOSFET之源極包括：與溝道形成區域接觸之n-型源極區域40；及與n-型源極區域40接觸且與溝道形成區域隔開而形成之n+型源極區域41，其中，n+型源極區域41之雜質濃度比n-型源極區域40高。
n-型源極區域40相對於閘極電極35而自匹配地形成，且其端部以與溝道形成區域接觸之方式而在閘極電極35之側壁下部終止。而且，在n-型源極區域40之下部，也可形成p型暈圈區域(圖中未示出)，但前述p型暈圈區域並非必須形成，在形成有前述p型暈圈區域時，更可抑制雜質從源極向溝道形成區域擴散及進一步抑制短溝道效果，因此更能抑制閾值電壓下降。
n+型源極區域41係數相對於閘極電極35之源極側之側壁 上形成之側牆隔離層36而自匹配地形成，因此n+型源極區域41接觸n-型源極區域40而形成，且與溝道形成區域隔開相當於沿著閘極長度方向之側牆隔離層36之膜厚之距離而形成。n+型源極區域41底部之位置比n-型源極區域40底部之位置深。
如上所述，將介隔在閘極電極35與n+型汲極區域39之間之低濃度n型汲極區域(n型LDD區域)設為雙重結構，使最靠近閘極電極35之第一n-型汲極區域37之雜質濃度相對較低，而使與閘極電極35隔開之第二n-型汲極區域38之雜質濃度相對較高。由此，耗盡層將擴散到閘極電極35與汲極之間，其結果，形成在閘極電極35與其附近之第一n-型汲極區域37之間之回饋電容(Cgd)變小。另外，由於第二n-型汲極區域38之雜質濃度高，因此導通電阻(Ron)也變小。由於第二n-型汲極區域38形成在與閘極電極35隔開之位置，因此對回饋電容(Cgd)造成之影響甚微。由於可使導通電阻(Ron)與回饋電容(Cgd)均變小，因此能夠提高放大電路之電力附加效率。
另外，在本專利申請書中，MOSFET和LDMOSFET不僅包括將氧化膜(氧化矽膜)用於閘極絕緣膜之MISFET，還包括將氧化膜(氧化矽膜)以外之絕緣膜用於閘極絕緣膜之MISFET。
本實施方式中，LDMOSFET為MISFET(Metal Insulator Semicondoctor Field Effect Transistor，MIS型場效應電晶體)元件，為具有如下特徵(第1~第3特徵)之MISFET元件。
第1特徵為：為了能以短溝道長度實現高電壓動作，在LDMOSFET之閘極電極35之汲極側形成有LDD(Lightly doped drain，輕摻雜汲極)區域。即，LDMOSFET之汲極由高雜質濃度之n+型區域(本實施方式中為n+型汲極區域39)與雜質濃度比n+型區域低之LDD區域(本實施方式中為第一n-型汲極區域37及第二n-型汲極區域38)構成，其中，n+型區域(n+型汲極區域39)經由LDD區域而與閘極電極35(或閘極電極35下方之溝道形成區域)隔開而形成。由此，能夠實現高耐壓。汲極側之LDD區域中電荷量(雜質濃度)及閘極電極35之端部與n+型汲極區域(汲極高濃度區域)39之間沿著平面(外延層31b之主表面)之距離必須最佳化為：LDMOSFET之擊穿電壓達到最大值。
第2特徵為：在LDMOSFET之源極側之源極形成區域(n-型源極區域40及n+型源極區域41)與溝道形成區域上，形成有穿透抑止栓用p型阱(p型基底區域)33。其中，在LDMOSFET之汲極側(汲極形成區域)中，不形成前述p型阱33，或者只以與靠近溝道區域一側之汲極形成區域之一部分接觸之方式來形成前述p型阱33。
第3特徵為：LDMOSFET具有源極(本實施方式中為由n-型源極區域40及n+型源極區域41構成之源極區域)與汲極(本實施方式中為由第一n-型汲極區域37、第二n-型汲極區域38及n+型汲極區域39構成之汲極區域)相對於閘極電極35為非對稱之結構。
在n+型源極區域41之端部(與接觸n-型源極區域40之一側 為相反側之端部)，形成有與n+型源極區域41接觸之p型穿孔層(p型半導體區域)44。在p型穿孔層44之表面附近，形成有雜質濃度比p型穿孔層44高之p+型半導體區域45。p型穿孔層44係用於將LDMOSFET之源極與基板本體31a進行電性連接之導電層，例如由埋入到形成於外延層31b之槽內部之p型多晶矽膜所形成。p型穿孔層44之前端部(底部)到達基板本體31a。p型穿孔層44也可由埋入到形成於基板31上之槽內之金屬層所形成。
在n+型源極區域41及p+型半導體區域45之表面(上部)，通過自對準矽化物(Self Aligned Silicide，簡寫為「Salicide」)技術等而形成有金屬矽化物層(如矽化鎳層或矽化鈷層)49，n+型源極區域41與p+型半導體區域45經由前述金屬矽化物層49而電性連接。
在外延層31b之主表面上，以覆蓋閘極電極35及側牆隔離層36之方式而形成有絕緣膜(層間絕緣膜)46。絕緣膜46如由薄之氮化矽膜和其上之厚氧化矽膜之層疊膜等構成。絕緣膜46之上表面以進行過平坦化。
在絕緣膜46上，形成有接觸孔(開口部、通孔、貫穿孔)，在接觸孔內，埋入有以鎢(W)膜為主體之栓塞(連接用埋入導體)48。接觸孔及埋在接觸孔其中之栓塞48形成於汲極(n+型汲極區域39)或閘極電極35等上部。
在埋入有栓塞48之絕緣膜46上，形成有由以鋁(Al)等為主體之導電體膜構成之佈線(第1層佈線)M1。佈線M1係通過對埋入有栓塞48之絕緣膜46上所形成之導電體膜進行圖 形化而形成。而且，也可不形成栓塞48，而以填埋接觸孔內之方式在絕緣膜46上形成佈線M1用導電體膜，並對前述導電體膜進行圖形化，以形成與填埋接觸孔內之栓塞部分一體化之佈線M1，此時，栓塞48由與佈線M1相同之材料構成，且與佈線M1一體化形成。
佈線M1具有閘極佈線M1G及汲極佈線M1D1、M1D2。其中，閘極佈線M1G經由栓塞48與形成於主MOSFET區域RG1及感應MOSFET區域RG2中之閘極電極7電性連接。汲極佈線M1D1經由栓塞48與形成於主MOSFET區域RG1中之n+型汲極區域39電性連接。汲極佈線M1D2經由栓塞48與形成於感應MOSFET區域RG2中之n+型汲極區域39電性連接。
佈線M1被由聚醯亞胺樹脂等構成之絕緣性保護膜(絕緣膜)50所覆蓋。即，在絕緣膜46上，以覆蓋佈線M1之方式形成有保護膜50。前述保護膜50為半導體晶片CPH最上層之膜(絕緣膜)。在保護膜50上形成有多個開口部51，佈線M1之一部分從各開口部51露出。從開口部51露出之佈線M1成為焊墊電極(焊墊)。
即，由從開口部51露出之閘極佈線M1G形成上述功率MOSFETQH1及感應MOSFETQS1之閘極用上述焊墊PDHG。而且，由從開口部51露出之汲極佈線M1D1形成上述功率MOSFETQH1之汲極用上述焊墊PDHS1、PDHS2、PDHS3。而且，由從開口部51露出之汲極佈線M1D2形成上述感應MOSFETQS1之汲極用上述焊墊PDHS4。上述功 率MOSFETQH1之汲極用上述焊墊PDHS1、PDHS2、PDHS3通過最上層之保護膜50而分離，但通過汲極佈線M1D1而彼此電性連接。另一方面，由於汲極佈線M1D2與汲極佈線M1D1分離，因此感應MOSFETQS1之汲極用上述焊墊PDHS4與功率MOSFETQH1之汲極用上述焊墊PDHS1、PDHS2、PDHS3電分離而不會發生短路。
在焊墊PDHS1、PDHS2、PDHS3、PDHS4、PDHG表面(即在開口部51之底部露出部分之佈線M1上)，有時也會通過鍍敷法等而形成與上述金屬層14同樣之金屬層(圖中未示出)。
在基板31之背面(與形成有外延層31b之一側之主表面為相反側之主表面)，形成有背面電極BE1，但在實施方式1中，背面電極BE1為汲極用背面電極，而在本實施方式中，背面電極BE1為源極用背面電極。背面電極BE1形成於構成半導體晶片CPH之基板31之整個背面。
主MOSFET區域RG1及感應MOSFET區域RG2之外延層31b上形成之LDMOSFET之源極(n-型源極區域40及n+型源極區域41)經由金屬矽化物層49或p型穿孔層44而與基板本體31a電性連接，此外還經由基板本體31a而與源極用背面電極BE1電性連接。
主MOSFET區域RG1之外延層31b上形成之LDMOSFET之汲極(第一n-型汲極區域37、第二n-型汲極區域38及n+型汲極區域39)經由栓塞48(配置在n+型汲極區域39上之栓塞48)、汲極佈線M1D1而與汲極用焊墊PDHS1、PDHS2、 PDHS3電性連接。
感應MOSFET區域RG2之外延層31b上形成之LDMOSFET之汲極(第一n-型汲極區域37、第二n-型汲極區域38及n+型汲極區域39)經由栓塞48(配置在n+型汲極區域39上之栓塞48)、汲極佈線M1D2而與汲極用焊墊PDHS4電性連接。
主MOSFET區域RG1及感應MOSFET區域RG2之外延層31上形成之LDMOSFET之閘極電極35經由栓塞48(配置在閘極電極35上之栓塞48)及閘極佈線M1G而與閘極用焊墊PDHG電性連接。
如上所述，在本實施方式中，在半導體晶片CPH內形成有功率MOSFETQH1用LDMOSFET和感應MOSFETQS1用LDMOSFET。並且，在本實施方式中，在半導體晶片CPH主表面(上表面、表面)形成有上述焊墊PDHS1、PDHS2、PDHS3、PDHS4以作為汲極用焊墊，在半導體晶片CPH之背面形成有上述焊墊PDHG以作為閘極用焊墊，在半導體晶片CPH之背面形成有上述背面電極BE1以作為源極用背面電極。
而且，在本實施方式中，半導體晶片CPL之結構(剖面結構)基本與半導體晶片CPH之結構(剖面結構)相同，半導體晶片CPL係在與上述基板31同樣之基板上形成有LDMOSFET之半導體晶片，半導體晶片CPH上形成之各單位LDMOSFET單元之結構與半導體晶片CPH上之各單位LDMOSFET單元基本相同。但是，不在半導體晶片CPL中形成感應MOSFETQS1，而係在上述主MOSFET區域RG1與 感應MOSFET區域RG2合起來之整個區域形成有構成功率MOSFETQL1之多個單位LDMOSFET單元，通過使前述多個單位LDMOSFET單元並聯而形成功率MOSFETQL1。
對於半導體晶片CPH上之主MOSFET區域RG1、感應MOSFET區域RG2、焊墊PDHG、PDHS1、PDHS2、PDHS3、PDHS4之佈局，由於與圖26~圖28(第1實施方式之第1變形例)所示之晶片佈局基本相同，因此不再進行重複說明。而且，對於半導體晶片CPH上之閘極佈線M1G、汲極佈線M1D1及汲極佈線M1D2之佈局，由於與圖26~圖28(第1實施方式之第1變形例)所示之晶片佈局中之閘極佈線M1G、源極佈線10S1及源極佈線10S2基本相同，因此不再進行重複說明。而且，對於圖10~圖12之晶片佈局、圖23~圖25之晶片佈局、實施方式1之第2、第3及第4變形例之晶片佈局之半導體晶片CPH，也可適用本實施方式。
即，在實施方式1之半導體晶片CPH、CPL中，取代溝槽型閘極型MOSFET而形成LDMOSFET，從而可將晶片表面側之源極用焊墊(焊墊PDHS1、PDHS2、PDHS3、PDHS4)取代汲極用焊墊，並可將晶片背面側之汲極背面電極(背面電極BE1)取代源極背面電極，及將源極佈線取代汲極佈線。此時，實施方式1也有效，這裏雖不再進行重複說明，但是將圖46~圖48之半導體裝置SM1d中適用本實施方式之半導體晶片CPH之情況作為一例進行說明。
圖57對應於圖46，係在圖46~圖48所示之實施方式1中第6變形例之半導體裝置SM1d適用了本實施方式之半導體晶 片CPH時之俯視透視圖。圖58及圖59係圖57之半導體裝置SM1f之剖面圖，分別對應於圖47及圖48，圖57之J-J線之剖面圖對應於圖58，圖57之K-K線之剖面圖對應於圖59。下面，將適用了本實施方式之半導體晶片CPH之圖57~圖59所示之半導體裝置SM1d稱作半導體裝置SM1f。
關於半導體晶片CPH之不同點已在上文進行了敍述，此外，圖46~圖48之半導體裝置SM1d與圖57~圖59之半導體裝置SM1f不同點如下。
即，在圖46~圖48之半導體裝置SM1d中，半導體晶片CPH之焊墊PDHS1a、PDHS1b經由金屬板MP1而與導線佈線LB電性連接，由於前述焊墊PDHS1a、PDHS1b為功率MOSFETQH1之源極用焊墊，因此通過金屬板MP1連接到焊墊PDHS1a、PDHS1b之導線佈線LB為功率MOSFETQH1之源極用導線佈線。在圖46~圖48之半導體裝置SM1d中，半導體晶片CPH之焊墊PDHS4經由引線WA與導線LD5電性連接，由於前述焊墊PDHS4為感應MOSFETQS1之源極用焊墊，因此通過引線WA連接到焊墊PDHS4之導線LD5為感應MOSFETQS1之源極用導線。另外，在圖46~圖48之半導體裝置SM1d中，由於半導體晶片CPH之上述背面電極BE1為汲極用背面電極，因此經由上述黏合層SD1而與半導體晶片CPH之上述背面電極BE1之晶片焊墊DP2及連結於晶片焊墊DP2之導線LD1為功率MOSFETQH1及感應MOSFETQS1之汲極用晶片焊墊及導線電性連接。
相反地，在圖57~圖59之半導體裝置SM1f中，半導體晶 片CPH之焊墊PDHS1a、PDHS1b經由金屬板MP1而與導線佈線LB電性連接，由於前述焊墊PDHS1a、PDHS1b為功率MOSFETQH1之汲極用焊墊，因此通過金屬板MP1連接到焊墊PDHS1a、PDHS1b之導線佈線LB為功率MOSFETQH1之汲極用導線佈線。在圖57~圖59之半導體裝置SM1f中，半導體晶片CPH之焊墊PDHS4經由引線WA而與導線LD5電性連接，由於前述焊墊PDHS4為感應MOSFETQS1之汲極用焊墊，因此通過引線WA連接到焊墊PDHS4之導線LD5為感應MOSFETQS1之汲極用導線。而且，在圖57~圖59之半導體裝置SM1f中，半導體晶片CPH之上述背面電極BE1為源極用背面電極，因此經由上述黏合層SD1而與半導體晶片CPH之上述背面電極BE1電性連接之晶片焊墊DP2及連結於晶片焊墊DP2之導線LD1為功率MOSFETQH1及感應MOSFETQS1之源極用晶片焊墊及導線。
圖57~圖59所示之半導體裝置SM1f之其他結構與圖46~圖48所示之半導體裝置SM1d基本相同，因此不再進行重複說明。而且，在將本實施方式適用於圖49及圖50所示之半導體裝置SM1e之情況下，其不同點也與圖57~圖59所示半導體裝置SM1f所說明之內容一樣。
而且，也可將本實施方式之半導體晶片CPH、CPL適用於圖2~圖7所示之半導體裝置SM1、圖35及圖36所示之半導體裝置SM1a、圖41~圖43所示之半導體裝置SM1b、圖44及圖45所示之半導體裝置SM1c等。
圖60對應於實施方式1之圖1，係適用本實施方式時之電 路圖。
實施方式1之半導體晶片CPH中，功率MOSFETQH1之汲極與感應MOSFETQS1之汲極為共用，但在本實施方式之半導體晶片CPH中，功率MOSFETQH1之源極與感應MOSFETQS1之源極為共用。因此，優選將圖1之電路變更為圖60所示之電路類型。
即，實施方式1中，流經功率MOSFETQH1之電流Idh從輸出節點N1輸出，而流經感應MOSFETQS1之電流Ise不從輸出節點N1輸出。因此，實施方式1中，如圖1所示，可直接使電流Ise流經電阻RST以檢測(實際上是轉換成電壓來檢測)電流Ise之值。另一方面，本實施方式中，功率MOSFETQH1之源極與感應MOSFETQS1之源極為共用，因此流經功率MOSFETQH1之電流Idh和流經感應MOSFETQS1之電流Ise之合計電流從輸出節點N1輸出。因此，在圖60所示之電路中，通過生成與流經感應MOSFETQS1之電流Ise對等之電流Iref，並使前述電流Iref流經電阻RST以檢測(實際上是轉換成電壓來檢測)電流Ise之值，從而能夠間接檢測流經感應MOSFETQS1之電流Ise之值。除此以外，在圖60所示之電路之情況下，基本上與參照圖1進行說明之內容相同，因此不再進行重複說明。
以上，基於前述實施方式具體說明了由本案發明人完成之發明，但本發明並不限定於前述實施方式，當然能夠在不脫離其主旨之範圍內實施種種變更。
[產業上之可利性]
本發明可有效適用於半導體裝置。
1‧‧‧基板(半導體基板)
1a‧‧‧基板本體
1b‧‧‧外延層
2‧‧‧場絕緣膜
3‧‧‧半導體區域
4‧‧‧半導體區域
5‧‧‧槽
6‧‧‧閘極絕緣膜
7‧‧‧閘極電極
7a‧‧‧佈線部
8‧‧‧絕緣膜
9a‧‧‧接觸孔
9b‧‧‧接觸孔
10‧‧‧導電體膜
10G‧‧‧閘極佈線
10G1‧‧‧閘極佈線
10S1‧‧‧源極佈線
10S2‧‧‧源極佈線
11‧‧‧半導體區域
12‧‧‧保護膜
13‧‧‧開口部
14‧‧‧金屬層
20‧‧‧箭頭
21‧‧‧佈線基板
22a‧‧‧佈線
22b‧‧‧佈線
22b‧‧‧佈線
22c‧‧‧佈線
22d‧‧‧佈線
22e‧‧‧佈線
31‧‧‧基板(半導體基板)
31a‧‧‧基板本體
31b‧‧‧外延層
33‧‧‧p型阱
34‧‧‧閘極絕緣膜
35‧‧‧閘極電極
36‧‧‧側牆隔離層
37‧‧‧第一n-型汲極區域
38‧‧‧第二n-型汲極區域
39‧‧‧n+型汲極區域
40‧‧‧n-型源極區域
41‧‧‧金屬層/n+型源極區域
44‧‧‧p型穿孔層
45‧‧‧p+型半導體區域
46‧‧‧絕緣膜
48‧‧‧栓塞
49‧‧‧金屬矽化物層
50‧‧‧保護膜
51‧‧‧開口部
111‧‧‧焊錫
112‧‧‧電流
112a‧‧‧電流
112b‧‧‧電流
113‧‧‧裂痕
AMP1‧‧‧放大器電路
BE1‧‧‧背面電極
BE2‧‧‧背面電極
CA‧‧‧晶片部件
CB‧‧‧晶片部件
CC‧‧‧晶片部件
CLC‧‧‧控制電路
CMP1‧‧‧比較器電路
Cout‧‧‧輸出電容器
CPH‧‧‧半導體晶片
CPH101‧‧‧半導體晶片
CPL‧‧‧半導體晶片
DP1‧‧‧晶片焊墊
DP2‧‧‧驅動器電路
DP3‧‧‧驅動器電路
Idh‧‧‧電流
Ilm‧‧‧允許上限值
Iref‧‧‧電流
Ise‧‧‧電流
L1‧‧‧線圈
LB‧‧‧導線佈線
LD‧‧‧導線
LD1‧‧‧導線
LD2‧‧‧導線
LD3‧‧‧導線
LD4‧‧‧導線
LD5‧‧‧導線
LOD‧‧‧負載
M1‧‧‧佈線
M1D1‧‧‧汲極佈線
M1D2‧‧‧汲極佈線
M1G‧‧‧閘極佈線
MP1‧‧‧金屬板
MP1a‧‧‧第1部分
MP1b‧‧‧第2部分
MP1c‧‧‧第3部分
MP2‧‧‧金屬板
MP2a‧‧‧第1部分
MP2b‧‧‧第2部分
MP2c‧‧‧第3部分
MR‧‧‧密封部
MRa‧‧‧上表面
MRb‧‧‧背面
N1‧‧‧輸出節點
OCP‧‧‧過流保護電路
OP‧‧‧開口部
PD‧‧‧焊墊
PDC1‧‧‧焊墊
PDC2‧‧‧焊墊
PDC3‧‧‧焊墊
PDC4‧‧‧焊墊
PDC5‧‧‧焊墊
PDHG‧‧‧焊墊
PDHS1‧‧‧焊墊
PDHS1a‧‧‧焊墊
PDHS1b‧‧‧焊墊
PDHS2‧‧‧焊墊
PDHS3‧‧‧焊墊
PDHS4‧‧‧焊墊
PDLG‧‧‧焊墊
PDLS1‧‧‧焊墊
PDLS3‧‧‧焊墊
PDLS4‧‧‧焊墊
PF‧‧‧封裝
PG‧‧‧封裝
PWL‧‧‧p型阱
QH1‧‧‧功率MOSFET
QL‧‧‧功率MOSFET
QS1‧‧‧感應MOSFET
R101‧‧‧電阻
R102‧‧‧電阻
R103‧‧‧電阻
R104‧‧‧電阻
RG1‧‧‧主MOSFET區域
RG2‧‧‧感應MOSFET區域
RST‧‧‧電阻
SD1‧‧‧黏合層
SD2‧‧‧黏合層
SD3‧‧‧黏合層
SD4‧‧‧黏合層
SM1‧‧‧半導體裝置
SM1a‧‧‧半導體裝置
SM1b‧‧‧半導體裝置
SM1c‧‧‧半導體裝置
SM1d‧‧‧半導體裝置
SM1e‧‧‧半導體裝置
SM1f‧‧‧半導體裝置
TE1‧‧‧端子
TE2‧‧‧端子
TE3‧‧‧端子
TR1‧‧‧電晶體
VIN‧‧‧電位
WA‧‧‧引線(接合引線)
X‧‧‧第1方向
Y‧‧‧第2方向
圖1係使用本發明一實施方式中半導體裝置之一例電子裝置之電路圖。
圖2係本發明一實施方式之半導體裝置之俯視透視圖。
圖3係本發明一實施方式之半導體裝置之俯視透視圖。
圖4係本發明一實施方式之半導體裝置之俯視透視圖。
圖5係本發明一實施方式之半導體裝置之剖面圖。
圖6係本發明一實施方式之半導體裝置之剖面圖。
圖7係本發明一實施方式之半導體裝置之剖面圖。
圖8係本發明一實施方式之半導體裝置之安裝例之主要部分俯視圖。
圖9係圖8之安裝例之側視圖。
圖10係本發明一實施方式之半導體裝置中所用之半導體晶片之晶片佈局之俯視圖。
圖11係本發明一實施方式之半導體裝置中所用之半導體晶片之晶片佈局之俯視圖。
圖12係本發明一實施方式之半導體裝置中所用之半導體晶片之晶片佈局之俯視圖。
圖13係本發明一實施方式之半導體裝置中所用之半導體晶片之主要部分剖面圖。
圖14係本發明一實施方式之半導體裝置中所用之半導體晶片之主要部分剖面圖。
圖15係本發明一實施方式之半導體裝置中所用之半導體 晶片之主要部分剖面圖。
圖16係本發明一實施方式之半導體裝置中所用之半導體晶片之主要部分剖面圖。
圖17係課題之說明圖。
圖18係課題之說明圖。
圖19係圖17之狀態之等效電路圖。
圖20係圖18之狀態之等效電路圖。
圖21係本發明一實施方式之半導體裝置之說明圖。
圖22係本發明一實施方式之半導體裝置之說明圖。
圖23係本發明一實施方式之半導體裝置中所用之半導體晶片之晶片佈局之俯視圖。
圖24係本發明一實施方式之半導體裝置中所用之半導體晶片之晶片佈局之俯視圖。
圖25係本發明一實施方式之半導體裝置中所用之半導體晶片之晶片佈局之俯視圖。
圖26係第1變形例之半導體晶片之晶片佈局之俯視圖。
圖27係第1變形例之半導體晶片之晶片佈局之俯視圖。
圖28係第1變形例之半導體晶片之晶片佈局之俯視圖。
圖29係第1變形例之半導體晶片之主要部分剖面圖。
圖30係第2變形例之半導體晶片之晶片佈局之俯視圖。
圖31係第2變形例之半導體晶片之晶片佈局之俯視圖。
圖32係第2變形例之半導體晶片之晶片佈局之俯視圖。
圖33係第2變形例之半導體晶片之主要部分剖面圖。
圖34係第2變形例之半導體晶片之主要部分剖面圖。
圖35係使用圖30~圖34所示第2變形例之半導體晶片CPH時之半導體裝置之俯視透視圖。
圖36係圖35之半導體裝置之剖面圖。
圖37係第3變形例之半導體晶片之晶片佈局之俯視圖。
圖38係第3變形例之半導體晶片之晶片佈局之俯視圖。
圖39係第3變形例之半導體晶片之晶片佈局之俯視圖。
圖40係第3變形例之半導體晶片之主要部分剖面圖。
圖41係第4變形例之半導體裝置之俯視透視圖。
圖42係圖41之半導體裝置之剖面圖。
圖43係圖41之半導體裝置之剖面圖。
圖44係第5變形例之半導體裝置之俯視透視圖。
圖45係圖44之半導體裝置之剖面圖。
圖46係第6變形例之半導體裝置之俯視透視圖。
圖47係圖46之半導體裝置之剖面圖。
圖48係圖46之半導體裝置之剖面圖。
圖49係第7變形例之半導體裝置之俯視透視圖。
圖50係圖49之半導體裝置之剖面圖。
圖51係用接合引線來代替金屬板時本發明一實施方式之半導體裝置之俯視透視圖。
圖52係本發明另一實施方式中半導體晶片之主要部分剖面圖。
圖53係本發明另一實施方式中半導體晶片之主要部分剖面圖。
圖54係本發明另一實施方式中半導體晶片之晶片佈局之 俯視圖。
圖55係本發明另一實施方式中半導體晶片之晶片佈局之俯視圖。
圖56係本發明另一實施方式中半導體晶片之晶片佈局之俯視圖。
圖57係使用圖52~圖56之半導體晶片之半導體裝置之俯視透視圖。
圖58係圖57之半導體裝置之剖面圖。
圖59係圖57之半導體裝置之剖面圖。
圖60係使用本發明另一實施方式之半導體裝置之一例電子裝置之電路圖。
CPH‧‧‧半導體晶片
PDHG‧‧‧焊墊
PDHS1‧‧‧焊墊
PDHS2‧‧‧焊墊
PDHS3‧‧‧焊墊
PDHS4‧‧‧焊墊
RG2‧‧‧感應MOSFET區域
X‧‧‧第1方向
Y‧‧‧第2方向

Claims (22)

  1. 一種半導體裝置，其特徵在於包括：第1晶片搭載部，其具有導電性；第1半導體晶片，其具有第1主表面及與前述第1主表面為相反側之第1背面，且前述第1背面經由導電性接合材料而與前述第1晶片搭載部接合；及密封部，其將前述第1半導體晶片及前述第1晶片搭載部之至少一部分進行密封，其中於前述第1半導體晶片形成有汲極彼此電性連接且閘極彼此電性連接之第一MOSFET及第二MOSFET，前述第一MOSFET形成於前述第1半導體晶片之前述第1主表面之第1區域，前述第二MOSFET形成於前述第1半導體晶片之前述第1主表面之第2區域，係用於檢測流至前述第一MOSFET之電流之元件，與前述第一及第二MOSFET之閘極電性連接之第1閘極焊墊、與前述第一MOSFET之源極電性連接之第1源極焊墊、及與前述第二MOSFET之源極電性連接之第2源極焊墊係形成於前述第1半導體晶片之前述第1主表面，與前述第一及第二MOSFET之汲極電性連接之汲極電極形成於前述第1半導體晶片之前述第1背面，在前述第1半導體晶片之前述第1主表面，前述第2區域之面積比第1區域小，且前述第2區域位於前述第2源 極焊墊之內側。
  2. 如請求項1之半導體裝置，其中形成於前述第2區域之前述第二MOSFET之源極區域與前述第2源極焊墊係經由形成於前述第1半導體晶片之源極用佈線而電性連接。
  3. 如請求項2之半導體裝置，其中在前述第1半導體晶片之前述第1主表面，前述第2區域配置在前述第1閘極焊墊之內側。
  4. 如請求項3之半導體裝置，其中在前述第1半導體晶片之前述第1主表面，俯視時前述第2區域被前述第1區域所包圍。
  5. 如請求項4之半導體裝置，其中在前述第1半導體晶片之前述第1主表面，俯視時前述第2區域被前述第1源極焊墊所包圍。
  6. 如請求項5之半導體裝置，其中根據流經前述第二MOSFET之電流來控制前述第一MOSFET。
  7. 如請求項6之半導體裝置，進一步包括：第1導體部，其至少一部分被前述密封部所密封，其中，前述第1源極焊墊與前述第1導體部係經由第1導體板而電性連接，在前述第1半導體晶片之主表面，俯視時前述第2區域與前述導體板重疊。
  8. 如請求項7之半導體裝置，進一步包括： 第2半導體晶片，其搭載在前述第1導體部上；及第2導體部，其至少一部分被前述密封部所密封，其中，前述第2半導體晶片具有第2主表面及與前述第2主表面為相反側之第2背面，且前述第2背面經由導電性接合材料而與前述第1導體部接合，於前述第2半導體晶片，形成有第三MOSFET，與前述第三MOSFET之閘極電性連接之第2閘極焊墊、及與前述第三MOSFET之源極電性連接之第3源極焊墊係形成於前述第2半導體晶片之前述第2主表面，與前述第三MOSFET之汲極電性連接之汲極電極形成於前述第2半導體晶片之前述第2背面，前述第3源極焊墊與前述第2導體部係經由第2導體板而電性連接。
  9. 如請求項8之半導體裝置，進一步包括：第2晶片搭載部；及第3半導體晶片，其具有第3主表面及與前述第3主表面為相反側之第3背面，且前述第3背面與前述第2晶片搭載部接合，其中，於前述第3半導體晶片，形成有控制前述第一及第二MOSFET之控制電路，前述第1閘極焊墊、前述第2閘極焊墊及前述第2源極焊墊係分別經由引線而與前述第3半導體晶片之焊墊電性連接。
  10. 如請求項9之半導體裝置，其中 當判斷出流經前述第二MOSFET之電流過大時，前述第3半導體晶片之前述控制電路將前述第一MOSFET斷開。
  11. 如請求項4之半導體裝置，其中於前述第1半導體晶片之前述第1主表面，進一步形成有與前述第一MOSFET之源極電性連接之第3源極焊墊，將前述第一及第二MOSFET之閘極和前述第1閘極焊墊電性連接之閘極用佈線係與前述源極用佈線為同一層，且俯視時延伸至前述第1源極焊墊與前述第3源極焊墊之間，前述源極用佈線以俯視時在前述第1源極焊墊與前述第3源極焊墊之間沿著前述閘極用佈線之方式而延伸。
  12. 如請求項11之半導體裝置，進一步包括：第1導體部，其至少一部分被前述密封部所密封，其中，前述第1及第3源極焊墊與前述第1導體部係經由第1導體板而電性連接，在前述第1半導體晶片之主表面，俯視時前述第2區域與前述導體板重疊。
  13. 一種半導體裝置，其特徵在於包括：第1晶片搭載部，其具有導電性；第1半導體晶片，其具有第1主表面及與前述第1主表面為相反側之第1背面，且前述第1背面經由導電性接合材料而與前述第1晶片搭載部接合；及密封部，其將前述第1半導體晶片及前述第1晶片搭載 部之至少一部分進行密封，其中於前述第1半導體晶片形成有汲極彼此電性連接且閘極彼此電性連接之第一MOSFET及第二MOSFET，前述第一MOSFET形成於前述第1半導體晶片之前述第1主表面之第1區域，前述第二MOSFET形成於前述第1半導體晶片之前述第1主表面之第2區域，係用於檢測流至前述第一MOSFET之電流之元件，與前述第一及第二MOSFET之閘極電性連接之第1閘極焊墊、與前述第一MOSFET之源極電性連接之第1源極焊墊及與前述第二MOSFET之源極電性連接之第2源極焊墊係形成於前述第1半導體晶片之前述第1主表面，與前述第一及第二MOSFET之汲極電性連接之汲極電極形成於前述第1半導體晶片之前述第1背面，在前述第1半導體晶片之前述第1主表面，前述第2區域之面積比第1區域小，且俯視時前述第2區域被前述第1區域所包圍。
  14. 如請求項13之半導體裝置，其中在前述第1半導體晶片之前述第1主表面，俯視時前述第2源極焊墊與前述第2區域重疊。
  15. 如請求項14之半導體裝置，其中在前述第1半導體晶片之前述第1主表面，前述第2源極焊墊係配置在前述第1閘極焊墊之內側。
  16. 如請求項15之半導體裝置，其中在前述第1半導體晶片之前述第1主表面，俯視時前述第2源極焊墊被前述第1源極焊墊所包圍。
  17. 如請求項16之半導體裝置，進一步包括：第1導體部，其至少一部分被前述密封部所密封，其中，前述第1源極焊墊與前述第2導體部係經由第1導體板而電性連接。
  18. 如請求項17之半導體裝置，其中前述第1導體板具有開口部，在前述第1半導體晶片之前述第1主表面，俯視時前述第2源極焊墊從前述開口部露出，於前述第2源極焊墊連接有引線。
  19. 如請求項18之半導體裝置，進一步包括：第2半導體晶片，其搭載在前述第1導體部上；及第2導體部，其至少一部分被前述密封部所密封，其中，前述第2半導體晶片具有第2主表面及與前述第2主表面為相反側之第2背面，且前述第2背面經由導電性接合材料而與前述第1導體部接合，於前述第2半導體晶片形成有第三MOSFET，與前述第三MOSFET之閘極電性連接之第2閘極焊墊及與前述第三MOSFET之源極電性連接之第3源極焊墊係形成於前述第2半導體晶片之前述第2主表面，與前述第三MOSFET之汲極電性連接之汲極電極形成於前述第2半導體晶片之前述第2背面， 前述第3源極焊墊與前述第2導體部係經由第2導體板而電性連接。
  20. 如請求項19之半導體裝置，進一步包括：第2晶片搭載部；及第3半導體晶片，其具有第3主表面及與前述第3主表面為相反側之第3背面，且前述第3背面與前述第2晶片搭載部接合，其中，於前述第2半導體晶片，形成有控制前述第一及第二MOSFET之控制電路，前述第1閘極焊墊、前述第2閘極焊墊及前述第2源極焊墊係分別經由引線而與前述第3半導體晶片之焊墊電性連接。
  21. 一種半導體裝置，其特徵在於包括：第1晶片搭載部，其具有導電性；第1半導體晶片，其具有第1主表面及與前述第1主表面為相反側之第1背面，前述第1背面經由導電性接合材料而與前述第1晶片搭載部接合；及密封部，其將前述第1半導體晶片及前述第1晶片搭載部之至少一部分進行密封，其中於前述第1半導體晶片，形成有源極彼此電性連接且閘極彼此電性連接之第一MOSFET及第二MOSFET，前述第一MOSFET形成於前述第1半導體晶片之前述第1主表面之第1區域， 前述第二MOSFET形成於前述第1半導體晶片之前述第1主表面之第2區域，係用於檢測流至前述第一MOSFET之電流之元件，與前述第一及第二MOSFET之閘極電性連接之第1閘極焊墊、與前述第一MOSFET之汲極電性連接之第1汲極焊墊及與前述第二MOSFET之汲極電性連接之第2汲極焊墊係形成於前述第1半導體晶片之前述第1主表面，與前述第一及第二MOSFET之源極電性連接之源極電極形成於前述第1半導體晶片之前述第1背面，在前述第1半導體晶片之前述第1主表面，前述第2區域之面積比第1區域小，且前述第2區域位於前述第2汲極焊墊之內側。
  22. 一種半導體裝置，其特徵在於包括：第1晶片搭載部，其具有導電性；第1半導體晶片，其具有第1主表面及與前述第1主表面為相反側之第1背面，前述第1背面經由導電性接合材料而與前述第1晶片搭載部接合；及密封部，其將前述第1半導體晶片及前述第1晶片搭載部之至少一部分進行密封，其中於前述第1半導體晶片，形成有源極彼此電性連接且閘極彼此電性連接之第一MOSFET及第二MOSFET，前述第一MOSFET形成於前述第1半導體晶片之前述第1主表面之第1區域， 前述第二MOSFET形成於前述第1半導體晶片之前述第1主表面之第2區域，係用於檢測流至前述第一MOSFET之電流之元件，與前述第一及第二MOSFET之閘極電性連接之第1閘極焊墊、與前述第一MOSFET之汲極電性連接之第1汲極焊墊及與前述第二MOSFET之汲極電性連接之第2汲極焊墊係形成於前述第1半導體晶片之前述第1主表面，與前述第一及第二MOSFET之源極電性連接之源極電極形成於前述第1半導體晶片之前述第1背面，在前述第1半導體晶片之前述第1主表面，前述第2區域之面積比第1區域小，且俯視時前述第2區域被前述第1區域所包圍。
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