JP2001102518A - 電力用半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 小型のパッケージでも、端子間の電気絶縁の
ための沿面距離を確保できるようにする。 【解決手段】 リードフレーム３１上に、サイリスタ素
子などの負荷駆動用半導体チップ３４をダイボンドし、
その制御回路３３のリード３７を負荷駆動用半導体チッ
プ３４上に直接接合し、他のリード３７をリードフレー
ム３１に接合する。負荷駆動用半導体チップ３４と制御
回路３３のリード３７とを直接接合するので、中継用に
リードフレームを用いる必要はなく、浮きフレームから
封止樹脂１２の外部に不要端子などが露出することはな
く、外部端子間の電気絶縁のための沿面距離を大きく取
ることができる。制御回路３３のリード３７を利用し
て、負荷駆動用半導体チップ３４からワイヤ３５を介し
て行っているリードフレーム３１への電気的接続に変え
ることもできる。
ための沿面距離を確保できるようにする。 【解決手段】 リードフレーム３１上に、サイリスタ素
子などの負荷駆動用半導体チップ３４をダイボンドし、
その制御回路３３のリード３７を負荷駆動用半導体チッ
プ３４上に直接接合し、他のリード３７をリードフレー
ム３１に接合する。負荷駆動用半導体チップ３４と制御
回路３３のリード３７とを直接接合するので、中継用に
リードフレームを用いる必要はなく、浮きフレームから
封止樹脂１２の外部に不要端子などが露出することはな
く、外部端子間の電気絶縁のための沿面距離を大きく取
ることができる。制御回路３３のリード３７を利用し
て、負荷駆動用半導体チップ３４からワイヤ３５を介し
て行っているリードフレーム３１への電気的接続に変え
ることもできる。
Description
【０００１】
【発明の属する技術分野】本発明は、樹脂封止型パッケ
ージ内にサイリスタ等の負荷駆動用素子とその制御回路
とを搭載した電力用半導体装置に関する。
ージ内にサイリスタ等の負荷駆動用素子とその制御回路
とを搭載した電力用半導体装置に関する。
【０００２】
【従来の技術】従来から、電力用半導体装置は、複数種
類の半導体チップを組合せて製造されている。たとえば
本件発明者は、特願平５−２４３４１５号として出願
し、特開平７−１０６６２９号公報に出願公開されてい
るように、リードフレーム上に双方向性３端子サイリス
タチップと、トリガ用の小さな半導体集積回路と、抵抗
やコンデンサなどの部品とを搭載し、全体をトランスフ
ァモールドで樹脂封止して、ソリッドステートリレーを
製造する先行技術を開示している。また特開平５−１３
６６３には、基板に第１の半導体チップをダイボンドに
よって搭載し、第１の半導体チップ上に第２の半導体チ
ップをフェイスダウン方式で搭載し、第１の半導体チッ
プと基板との間、または第１の半導体チップと第２の半
導体チップとの間をワイヤボンドで電気的に接続する先
行技術が開示されている。
類の半導体チップを組合せて製造されている。たとえば
本件発明者は、特願平５−２４３４１５号として出願
し、特開平７−１０６６２９号公報に出願公開されてい
るように、リードフレーム上に双方向性３端子サイリス
タチップと、トリガ用の小さな半導体集積回路と、抵抗
やコンデンサなどの部品とを搭載し、全体をトランスフ
ァモールドで樹脂封止して、ソリッドステートリレーを
製造する先行技術を開示している。また特開平５−１３
６６３には、基板に第１の半導体チップをダイボンドに
よって搭載し、第１の半導体チップ上に第２の半導体チ
ップをフェイスダウン方式で搭載し、第１の半導体チッ
プと基板との間、または第１の半導体チップと第２の半
導体チップとの間をワイヤボンドで電気的に接続する先
行技術が開示されている。
【０００３】図１４は、特開平７−１０６６２９に従っ
て製造されるソリッドステートリレーを簡略化して示
す。ＳＳＲと略称されるソリッドステートリレーは、リ
ードフレーム１を封止樹脂２でトランスファモールド
し、制御回路３および負荷駆動用半導体チップ４を封止
樹脂２で形成するパッケージ内部に搭載する。負荷駆動
用半導体チップ４は、たとえばサイリスタや双方向３端
子サイリスタなどであり、制御回路３はそのトリガ回路
などを含む。負荷駆動用半導体チップ４は、リードフレ
ーム１を構成する複数の端子のうちの１つに接続される
ダイボンド用パッドに、はんだや導電性接着剤であるＡ
ｇペーストなどによってダイボンドされる。チップ表面
の接続用パッドからは、ワイヤ５を介して、リードフレ
ーム１の他の端子に電気的な接続が行われている。制御
回路３は、負荷駆動用半導体チップ４がダイボンドされ
ているダイボンド用パッドに外部接続端子を直接接合す
る接合部６を設けたり、リードフレーム１を構成する他
の端子に接続する接合部６を設けたりして、リードフレ
ーム１に搭載される。リードフレーム１には、制御回路
３の外部リードの接合部６が設けられ、また負荷駆動用
半導体チップ４からのワイヤ５が接合される浮きフレー
ム７も含まれることがある。浮きフレーム７は、封止樹
脂２の外部に引出される接続端子としては用いられず、
封止樹脂２の内部での配線のためにのみ用いられる。た
だし、リードフレーム１を用いるソリッドステートリレ
ーの製造工程上の都合で、浮きフレーム７の一部は、不
要端子８として、封止樹脂２で形成するパッケージの外
部に露出している。
て製造されるソリッドステートリレーを簡略化して示
す。ＳＳＲと略称されるソリッドステートリレーは、リ
ードフレーム１を封止樹脂２でトランスファモールド
し、制御回路３および負荷駆動用半導体チップ４を封止
樹脂２で形成するパッケージ内部に搭載する。負荷駆動
用半導体チップ４は、たとえばサイリスタや双方向３端
子サイリスタなどであり、制御回路３はそのトリガ回路
などを含む。負荷駆動用半導体チップ４は、リードフレ
ーム１を構成する複数の端子のうちの１つに接続される
ダイボンド用パッドに、はんだや導電性接着剤であるＡ
ｇペーストなどによってダイボンドされる。チップ表面
の接続用パッドからは、ワイヤ５を介して、リードフレ
ーム１の他の端子に電気的な接続が行われている。制御
回路３は、負荷駆動用半導体チップ４がダイボンドされ
ているダイボンド用パッドに外部接続端子を直接接合す
る接合部６を設けたり、リードフレーム１を構成する他
の端子に接続する接合部６を設けたりして、リードフレ
ーム１に搭載される。リードフレーム１には、制御回路
３の外部リードの接合部６が設けられ、また負荷駆動用
半導体チップ４からのワイヤ５が接合される浮きフレー
ム７も含まれることがある。浮きフレーム７は、封止樹
脂２の外部に引出される接続端子としては用いられず、
封止樹脂２の内部での配線のためにのみ用いられる。た
だし、リードフレーム１を用いるソリッドステートリレ
ーの製造工程上の都合で、浮きフレーム７の一部は、不
要端子８として、封止樹脂２で形成するパッケージの外
部に露出している。
【０００４】図１５は、図１４に示すソリッドステート
リレーで、浮きフレーム７から封止樹脂２の外部に露出
している不要端子８の部分を、封止樹脂９によって封止
している状態を示す。ソリッドステートリレーでは、制
御回路３がフォトカプラとして構成され、その入力側と
出力側とが電気的に絶縁されている。ソリッドステート
リレー全体としても、入力側の端子と出力側の端子とは
間隔を空けるように形成され、電気的絶縁が図られてい
る。不要端子８は、入力側と出力側の端子の間に存在す
るので、封止樹脂９で覆って、沿面距離を確保するよう
にしている。
リレーで、浮きフレーム７から封止樹脂２の外部に露出
している不要端子８の部分を、封止樹脂９によって封止
している状態を示す。ソリッドステートリレーでは、制
御回路３がフォトカプラとして構成され、その入力側と
出力側とが電気的に絶縁されている。ソリッドステート
リレー全体としても、入力側の端子と出力側の端子とは
間隔を空けるように形成され、電気的絶縁が図られてい
る。不要端子８は、入力側と出力側の端子の間に存在す
るので、封止樹脂９で覆って、沿面距離を確保するよう
にしている。
【０００５】図１６は、図１４で浮きフレーム７に不要
端子８が形成される理由として、図１４や図１５の封止
樹脂６をトランスファモールドする前のリードフレーム
１の形状を示す。リードフレーム１は、全体がタイバー
１ａで繋がった状態で形成されており、各部がばらばら
にならないように連結されている。図１４や図１５に示
すように、制御回路３や負荷駆動用半導体チップ４を搭
載し、ワイヤ５や接合部６によって電気的接合を行い、
封止樹脂２によるモールドを行った後で、タイバー１ａ
の部分を切断する。浮きフレーム７の不要端子８の部分
も、タイバー１ａを切断するまでは他の部分と接続され
ているので、不要端子８は必ず封止樹脂２の表面に露出
してしまう。不要端子８の露出部分が、封止樹脂２の表
面からは突出しないとしても、封止樹脂２の表面に導電
部分が露出するので、図１５に示すように、封止樹脂８
で電気的に封止して電気的絶縁を行う必要がある。
端子８が形成される理由として、図１４や図１５の封止
樹脂６をトランスファモールドする前のリードフレーム
１の形状を示す。リードフレーム１は、全体がタイバー
１ａで繋がった状態で形成されており、各部がばらばら
にならないように連結されている。図１４や図１５に示
すように、制御回路３や負荷駆動用半導体チップ４を搭
載し、ワイヤ５や接合部６によって電気的接合を行い、
封止樹脂２によるモールドを行った後で、タイバー１ａ
の部分を切断する。浮きフレーム７の不要端子８の部分
も、タイバー１ａを切断するまでは他の部分と接続され
ているので、不要端子８は必ず封止樹脂２の表面に露出
してしまう。不要端子８の露出部分が、封止樹脂２の表
面からは突出しないとしても、封止樹脂２の表面に導電
部分が露出するので、図１５に示すように、封止樹脂８
で電気的に封止して電気的絶縁を行う必要がある。
【０００６】
【発明が解決しようとする課題】ソリッドステートリレ
ーを、特開平７−１０６６２９の先行技術のように、リ
ードフレーム１上に制御回路３と負荷駆動用半導体チッ
プ４とを個別に搭載するだけでは、図１４および図１５
に示すように、外部に露出する不要端子８に繋がる浮き
フレーム７が必要となり、封止樹脂２によって形成する
パッケージの電気絶縁のための沿面距離を短くし、小型
化を図る上での障害となっている。さらに、不要端子８
の露出部を封止樹脂９で覆って電気的な絶縁を行うため
には、余分の作業を必要とし、生産性を低下させてしま
う。このような不要端子８の露出部の電気的な絶縁処理
を行わなければならない理由は、たとえばＩＥＣ９５０
規格で、強化絶縁の場合、沿面距離として６．４ｍｍ以
上を要求している（動作電圧３００Ｖｒｍｓ、汚染度
２、材料グループＩＩＩａの場合）からである。
ーを、特開平７−１０６６２９の先行技術のように、リ
ードフレーム１上に制御回路３と負荷駆動用半導体チッ
プ４とを個別に搭載するだけでは、図１４および図１５
に示すように、外部に露出する不要端子８に繋がる浮き
フレーム７が必要となり、封止樹脂２によって形成する
パッケージの電気絶縁のための沿面距離を短くし、小型
化を図る上での障害となっている。さらに、不要端子８
の露出部を封止樹脂９で覆って電気的な絶縁を行うため
には、余分の作業を必要とし、生産性を低下させてしま
う。このような不要端子８の露出部の電気的な絶縁処理
を行わなければならない理由は、たとえばＩＥＣ９５０
規格で、強化絶縁の場合、沿面距離として６．４ｍｍ以
上を要求している（動作電圧３００Ｖｒｍｓ、汚染度
２、材料グループＩＩＩａの場合）からである。
【０００７】特開平５−１３６６３の先行技術のよう
に、第１の半導体チップ上に第２の半導体チップをフェ
イスダウンの方式で搭載する構成では、第１の半導体チ
ップが電力を取扱う負荷駆動用素子で動作電圧などが高
いような場合に、第２の半導体チップの保護が困難とな
る。また、第１の半導体チップ上に第２の半導体チップ
を搭載するので、フォトカプラのような半導体チップの
みでは形成することが困難な部分を搭載することができ
ない。
に、第１の半導体チップ上に第２の半導体チップをフェ
イスダウンの方式で搭載する構成では、第１の半導体チ
ップが電力を取扱う負荷駆動用素子で動作電圧などが高
いような場合に、第２の半導体チップの保護が困難とな
る。また、第１の半導体チップ上に第２の半導体チップ
を搭載するので、フォトカプラのような半導体チップの
みでは形成することが困難な部分を搭載することができ
ない。
【０００８】本発明の目的は、電力を取扱う負荷駆動用
半導体素子のチップとその制御のための制御回路など
を、同一のリードフレーム上に搭載して、小型でかつ信
頼性が高い電力用半導体装置を提供することである。
半導体素子のチップとその制御のための制御回路など
を、同一のリードフレーム上に搭載して、小型でかつ信
頼性が高い電力用半導体装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は、リードフレー
ムに負荷駆動用半導体素子のチップと、その制御機能を
備える半導体集積回路とを搭載し、樹脂封止を行って形
成する電力用半導体装置において、該半導体集積回路
は、接続用導電部を備えるパッケージに、予め搭載され
ており、該半導体集積回路と該負荷駆動用半導体素子の
チップとは、該チップ上に形成される接続領域に、該パ
ッケージの接続用導電部を接合することによって、電気
的に接続されていることを特徴とする電力用半導体装置
である。
ムに負荷駆動用半導体素子のチップと、その制御機能を
備える半導体集積回路とを搭載し、樹脂封止を行って形
成する電力用半導体装置において、該半導体集積回路
は、接続用導電部を備えるパッケージに、予め搭載され
ており、該半導体集積回路と該負荷駆動用半導体素子の
チップとは、該チップ上に形成される接続領域に、該パ
ッケージの接続用導電部を接合することによって、電気
的に接続されていることを特徴とする電力用半導体装置
である。
【００１０】本発明に従えば、リードフレームに搭載さ
れる負荷駆動用半導体素子のチップに、パッケージに予
め搭載されている半導体集積回路の接続用導電部を接合
するので、負荷駆動用半導体素子のチップと半導体集積
回路との間に電気的接続を中継するための浮きフレーム
等は不要となる。浮きフレームから外部に導電部分が露
出することがないので、全体を小型のパッケージに搭載
して樹脂封止を行っても、端子間の電気的絶縁のための
沿面距離を充分に確保することができ、また露出する導
電部分への外部からのノイズの入力も防ぐことができる
ので、信頼性の高い電力用半導体装置を得ることができ
る。
れる負荷駆動用半導体素子のチップに、パッケージに予
め搭載されている半導体集積回路の接続用導電部を接合
するので、負荷駆動用半導体素子のチップと半導体集積
回路との間に電気的接続を中継するための浮きフレーム
等は不要となる。浮きフレームから外部に導電部分が露
出することがないので、全体を小型のパッケージに搭載
して樹脂封止を行っても、端子間の電気的絶縁のための
沿面距離を充分に確保することができ、また露出する導
電部分への外部からのノイズの入力も防ぐことができる
ので、信頼性の高い電力用半導体装置を得ることができ
る。
【００１１】また本発明で前記半導体集積回路のパッケ
ージに備えられる接続用導電部は、前記リードフレーム
にも接合されることを特徴とする。
ージに備えられる接続用導電部は、前記リードフレーム
にも接合されることを特徴とする。
【００１２】本発明に従えば、半導体集積回路は、負荷
駆動用半導体素子のチップとリードフレームとの両方に
パッケージに備えられる接続用導電部を接合するので、
電気的接続のための作業を少なくすることができる。
駆動用半導体素子のチップとリードフレームとの両方に
パッケージに備えられる接続用導電部を接合するので、
電気的接続のための作業を少なくすることができる。
【００１３】また本発明で前記リードフレームは、前記
半導体集積回路のパッケージに備えられる接続用導電部
との接合部分が、該接続用導電部に電気的に接合される
前記負荷駆動用半導体素子のチップ上の接続領域と同一
平面上になるように、該接合部分が凸状に折曲げられ
て、段差が形成されていることを特徴とする。
半導体集積回路のパッケージに備えられる接続用導電部
との接合部分が、該接続用導電部に電気的に接合される
前記負荷駆動用半導体素子のチップ上の接続領域と同一
平面上になるように、該接合部分が凸状に折曲げられ
て、段差が形成されていることを特徴とする。
【００１４】本発明に従えば、リードフレームで半導体
集積回路のパッケージに備えられる接続用導電部と接合
する部分は、その導電部に接合される負荷駆動用半導体
チップ上の接続領域と同一平面上となるように凸状に折
曲げられて段差が形成されるので、半導体集積回路のパ
ッケージに備えられる接続用導電部と負荷駆動用半導体
チップおよびリードフレームとの接合を容易かつ信頼性
が高いように行うことができる。
集積回路のパッケージに備えられる接続用導電部と接合
する部分は、その導電部に接合される負荷駆動用半導体
チップ上の接続領域と同一平面上となるように凸状に折
曲げられて段差が形成されるので、半導体集積回路のパ
ッケージに備えられる接続用導電部と負荷駆動用半導体
チップおよびリードフレームとの接合を容易かつ信頼性
が高いように行うことができる。
【００１５】また本発明で前記リードフレームは、前記
半導体集積回路のパッケージに備えられる接続用導電部
との接合部分が、該接続用導電部に電気的に接合される
前記負荷駆動用半導体素子のチップ上の接続領域と同一
平面上になるように、該チップ搭載部分が凹状に折曲げ
られて、段差として形成されていることを特徴とする。
半導体集積回路のパッケージに備えられる接続用導電部
との接合部分が、該接続用導電部に電気的に接合される
前記負荷駆動用半導体素子のチップ上の接続領域と同一
平面上になるように、該チップ搭載部分が凹状に折曲げ
られて、段差として形成されていることを特徴とする。
【００１６】本発明に従えば、リードフレームで負荷駆
動用半導体チップを搭載する部分が、そのチップ上に半
導体集積回路のパッケージに備えられる接続用導電部分
が接合される接合領域が接続用導電部分とリードフレー
ムとを接合する部分と同一平面上となるように、凹状に
折曲げられて段差として形成されるので、半導体集積回
路と負荷駆動用半導体チップおよびリードフレームとの
電気的接合を容易かつ確実に行うことができる。
動用半導体チップを搭載する部分が、そのチップ上に半
導体集積回路のパッケージに備えられる接続用導電部分
が接合される接合領域が接続用導電部分とリードフレー
ムとを接合する部分と同一平面上となるように、凹状に
折曲げられて段差として形成されるので、半導体集積回
路と負荷駆動用半導体チップおよびリードフレームとの
電気的接合を容易かつ確実に行うことができる。
【００１７】また本発明で前記リードフレームは、前記
半導体集積回路の搭載位置周辺に、該半導体集積回路の
パッケージを位置決めするパッケージ位置決め部を備え
ることを特徴とする。
半導体集積回路の搭載位置周辺に、該半導体集積回路の
パッケージを位置決めするパッケージ位置決め部を備え
ることを特徴とする。
【００１８】本発明に従えば、リードフレームには、半
導体集積回路の搭載位置周辺に、そのパッケージを位置
決めするパッケージ位置決め部を備えているので、半導
体集積回路を正確な位置に搭載することができる。
導体集積回路の搭載位置周辺に、そのパッケージを位置
決めするパッケージ位置決め部を備えているので、半導
体集積回路を正確な位置に搭載することができる。
【００１９】また本発明で前記パッケージ位置決め部
は、前記パッケージの外形を収容する落込みとして形成
されていることを特徴とする。
は、前記パッケージの外形を収容する落込みとして形成
されていることを特徴とする。
【００２０】本発明に従えば、パッケージ位置決め部
は、パッケージの外形を収容する落込みとして形成され
ているので、その落込み部分に半導体集積回路のパッケ
ージを収容させて、リードフレームへの半導体集積回路
パッケージの搭載を容易に行うことができる。
は、パッケージの外形を収容する落込みとして形成され
ているので、その落込み部分に半導体集積回路のパッケ
ージを収容させて、リードフレームへの半導体集積回路
パッケージの搭載を容易に行うことができる。
【００２１】また本発明で前記リードフレームは、前記
負荷駆動用半導体素子のチップの搭載位置に、該チップ
を位置決めするチップ位置決め部を備えることを特徴と
する。
負荷駆動用半導体素子のチップの搭載位置に、該チップ
を位置決めするチップ位置決め部を備えることを特徴と
する。
【００２２】本発明に従えば、リードフレームには、負
荷駆動用半導体素子チップの搭載位置にそのチップを位
置決めするチップ位置決め部を備えるので、負荷駆動用
半導体素子のチップをリードフレームに対して容易に位
置決めして搭載することができる。
荷駆動用半導体素子チップの搭載位置にそのチップを位
置決めするチップ位置決め部を備えるので、負荷駆動用
半導体素子のチップをリードフレームに対して容易に位
置決めして搭載することができる。
【００２３】また本発明で前記半導体集積回路のパッケ
ージに備えられる接続用導電部は、ばね性を有するよう
に折曲げられ、前記負荷駆動用半導体素子のチップ上の
接続領域に接合される先端部分が、曲面状に面とりされ
ていることを特徴とする。
ージに備えられる接続用導電部は、ばね性を有するよう
に折曲げられ、前記負荷駆動用半導体素子のチップ上の
接続領域に接合される先端部分が、曲面状に面とりされ
ていることを特徴とする。
【００２４】本発明に従えば、半導体集積回路のパッケ
ージに備えらる接続用導電部は、ばね性を有するように
折曲げられ、かつ負荷駆動用半導体素子のチップ上の接
続領域に接続される先端部分が曲面部分に面とりされて
いるので、負荷駆動用半導体素子のチップ上に接合する
際に、接続領域を傷付けることなく接合させることがで
きる。
ージに備えらる接続用導電部は、ばね性を有するように
折曲げられ、かつ負荷駆動用半導体素子のチップ上の接
続領域に接続される先端部分が曲面部分に面とりされて
いるので、負荷駆動用半導体素子のチップ上に接合する
際に、接続領域を傷付けることなく接合させることがで
きる。
【００２５】また本発明で前記負荷駆動用半導体素子
は、サイリスタ素子であり、前記半導体集積回路は、発
光素子と、該発光素子からの光を受光して駆動され、該
サイリスタ素子をトリガする受光回路とを含むことを特
徴とする。
は、サイリスタ素子であり、前記半導体集積回路は、発
光素子と、該発光素子からの光を受光して駆動され、該
サイリスタ素子をトリガする受光回路とを含むことを特
徴とする。
【００２６】本発明に従えば、負荷駆動用半導体素子を
サイリスタや双方向３端子サイリスタなどのサイリスタ
素子とし、半導体集積回路が発光素子と発光素子からの
光を受光して駆動されサイリスタ素子をトリガする受光
回路とを含むので、全体をソリッドステートリレーとし
て構成することができ、外部に不要な端子などが露出し
ないので、小型でかつ耐電圧が高いように製造すること
ができる。
サイリスタや双方向３端子サイリスタなどのサイリスタ
素子とし、半導体集積回路が発光素子と発光素子からの
光を受光して駆動されサイリスタ素子をトリガする受光
回路とを含むので、全体をソリッドステートリレーとし
て構成することができ、外部に不要な端子などが露出し
ないので、小型でかつ耐電圧が高いように製造すること
ができる。
【００２７】
【発明の実施の形態】図１は、本発明の実施の第１形態
としての電力用半導体装置であるソリッドステートリレ
ー１０の概略的な構成を示す。図１（ａ）は内部を透視
した正面図であり、図１（ｂ）は内部を透視した右側面
図である。本実施形態のソリッドステートリレー１０
は、リードフレーム１１上に形成され、外部の接続用端
子を除いて、封止樹脂１２によって形成されるパッケー
ジ内に収納される。封止樹脂１２内には、制御回路１３
と負荷駆動用半導体チップ１４とが搭載される。負荷駆
動用半導体チップ１４は、たとえばサイリスタや双方向
３端子サイリスタなどのサイリスタ素子である。制御回
路は、そのトリガ回路も含む。電力用バイポーラトラン
ジスタ、電力用ＭＯＳトランジスタ、ＩＧＢＴなどの電
力用半導体素子にも本発明を適用することができ、この
場合、制御回路１３はその駆動回路を含むことになる。
制御回路１３は、半導体集積回路として形成され、小型
のパッケージ内に収納される。本実施形態では、制御回
路１３は負荷駆動用半導体チップ１４の表面に直接搭載
され、負荷駆動用半導体チップ１４とリードフレーム１
１の外部端子との間の電気的接合は、ダイボンド部と、
ワイヤ１５とを介して行われる。制御回路１３とリード
フレーム１１の外部端子との接合は、負荷駆動用半導体
チップ１４の表面に、制御回路１３との接合部１６を形
成し、制御回路１３のパッケージに備えられる接続用導
電部であるリード１７を接合する。接合部１６は、ワイ
ヤ１５を介してリードフレーム１１の外部端子にも接続
される。
としての電力用半導体装置であるソリッドステートリレ
ー１０の概略的な構成を示す。図１（ａ）は内部を透視
した正面図であり、図１（ｂ）は内部を透視した右側面
図である。本実施形態のソリッドステートリレー１０
は、リードフレーム１１上に形成され、外部の接続用端
子を除いて、封止樹脂１２によって形成されるパッケー
ジ内に収納される。封止樹脂１２内には、制御回路１３
と負荷駆動用半導体チップ１４とが搭載される。負荷駆
動用半導体チップ１４は、たとえばサイリスタや双方向
３端子サイリスタなどのサイリスタ素子である。制御回
路は、そのトリガ回路も含む。電力用バイポーラトラン
ジスタ、電力用ＭＯＳトランジスタ、ＩＧＢＴなどの電
力用半導体素子にも本発明を適用することができ、この
場合、制御回路１３はその駆動回路を含むことになる。
制御回路１３は、半導体集積回路として形成され、小型
のパッケージ内に収納される。本実施形態では、制御回
路１３は負荷駆動用半導体チップ１４の表面に直接搭載
され、負荷駆動用半導体チップ１４とリードフレーム１
１の外部端子との間の電気的接合は、ダイボンド部と、
ワイヤ１５とを介して行われる。制御回路１３とリード
フレーム１１の外部端子との接合は、負荷駆動用半導体
チップ１４の表面に、制御回路１３との接合部１６を形
成し、制御回路１３のパッケージに備えられる接続用導
電部であるリード１７を接合する。接合部１６は、ワイ
ヤ１５を介してリードフレーム１１の外部端子にも接続
される。
【００２８】図２は、本発明の実施の第２形態の電力用
半導体装置としてのソリッドステートリレー２０の概略
的な構成を示す。図２（ａ）は、内部を透視した正面図
を示し、図２（ｂ）は内部を透視した右側面図を示す。
本実施形態で、図１の実施形態に対応する部分には同一
の参照符を付し、重複する説明を省略する。本実施形態
の制御回路２３と負荷駆動用半導体チップ２４との間の
電気的接合のための接合部２６は、はんだボールなどの
電極２７を介して行う。本実施形態は、特開平５−１３
６６３の先行技術とは異なり、制御回路２３は、独自の
パッケージに封止された状態で負荷駆動用半導体チップ
２４上に搭載される。したがって、制御回路２３に対す
る電気的絶縁は充分に行われ、負荷駆動用半導体チップ
２４で高い電圧を取扱っても、信頼性の高い動作を期待
することができる。また、制御回路２３を、フォトカプ
ラなどとして構成することも容易である。
半導体装置としてのソリッドステートリレー２０の概略
的な構成を示す。図２（ａ）は、内部を透視した正面図
を示し、図２（ｂ）は内部を透視した右側面図を示す。
本実施形態で、図１の実施形態に対応する部分には同一
の参照符を付し、重複する説明を省略する。本実施形態
の制御回路２３と負荷駆動用半導体チップ２４との間の
電気的接合のための接合部２６は、はんだボールなどの
電極２７を介して行う。本実施形態は、特開平５−１３
６６３の先行技術とは異なり、制御回路２３は、独自の
パッケージに封止された状態で負荷駆動用半導体チップ
２４上に搭載される。したがって、制御回路２３に対す
る電気的絶縁は充分に行われ、負荷駆動用半導体チップ
２４で高い電圧を取扱っても、信頼性の高い動作を期待
することができる。また、制御回路２３を、フォトカプ
ラなどとして構成することも容易である。
【００２９】図３は、本発明の実施の第３形態の電力用
半導体装置としてのソリッドステートリレー３０の概略
的な構成を、内部を透視した正面図として示す。本実施
形態で、図１または図２の実施形態に対応する部分には
同一の参照符を付し、重複する説明を省略する。本実施
形態では、リードフレーム３１に制御回路３３を直接接
続する。すなわち、制御回路３３は、負荷駆動用半導体
チップ３４とリードフレーム３１とに電気的に接合さ
れ、図１または図２の実施形態よりも、ワイヤ３５の本
数を少なくすることができる。すなわち、制御回路３３
のパッケージの外部に設けられる接続用導電部であるリ
ード３７が、リードフレーム３１と負荷駆動用半導体チ
ップ３４の表面とに直接接合される。負荷駆動用半導体
チップ３４上には制御回路３３を搭載しないので、負荷
駆動用半導体チップ３４が制御回路３３に比較して小さ
いような場合でも、本発明を適用することができる。
半導体装置としてのソリッドステートリレー３０の概略
的な構成を、内部を透視した正面図として示す。本実施
形態で、図１または図２の実施形態に対応する部分には
同一の参照符を付し、重複する説明を省略する。本実施
形態では、リードフレーム３１に制御回路３３を直接接
続する。すなわち、制御回路３３は、負荷駆動用半導体
チップ３４とリードフレーム３１とに電気的に接合さ
れ、図１または図２の実施形態よりも、ワイヤ３５の本
数を少なくすることができる。すなわち、制御回路３３
のパッケージの外部に設けられる接続用導電部であるリ
ード３７が、リードフレーム３１と負荷駆動用半導体チ
ップ３４の表面とに直接接合される。負荷駆動用半導体
チップ３４上には制御回路３３を搭載しないので、負荷
駆動用半導体チップ３４が制御回路３３に比較して小さ
いような場合でも、本発明を適用することができる。
【００３０】図４は、本発明の実施の第４形態の電力用
半導体装置としてのソリッドステートリレー４０の概略
的な構成を示す。図４（ａ）は内部透視した正面図、図
４（ｂ）は内部透視した右側面図をそれぞれ示す。本実
施形態で、図１、図２または図３の実施形態に対応する
部分には同一の参照符を付し、重複する説明を省略す
る。本実施形態では、リードフレーム４１上に制御回路
４３を直接搭載するのではなく、負荷駆動用半導体チッ
プ４４を搭載した上に制御回路４３を搭載する。この点
では、図１および図２の実施形態と同様である。本実施
形態では、制御回路４３のパッケージに備えられる接続
用導電部であるリード４７を負荷駆動用半導体チップ４
４上の接続用領域に直接接合するばかりでなく、外部に
延ばしてリードフレーム４１の接合部とも直接接合する
ようにしている。さらに、制御回路４３のリード４７
で、負荷駆動用半導体チップ４４上の電極とリードフレ
ーム４１の外部端子との間の接続も行うようにしてお
く。これによってリードフレーム４１上にダイボンドで
負荷駆動用半導体チップ４４を搭載し、その上に制御回
路４３を搭載してリード４７を負荷駆動用半導体チップ
４４およびリードフレーム４１に接合すれば、同時に電
気的接合も行うことができる。
半導体装置としてのソリッドステートリレー４０の概略
的な構成を示す。図４（ａ）は内部透視した正面図、図
４（ｂ）は内部透視した右側面図をそれぞれ示す。本実
施形態で、図１、図２または図３の実施形態に対応する
部分には同一の参照符を付し、重複する説明を省略す
る。本実施形態では、リードフレーム４１上に制御回路
４３を直接搭載するのではなく、負荷駆動用半導体チッ
プ４４を搭載した上に制御回路４３を搭載する。この点
では、図１および図２の実施形態と同様である。本実施
形態では、制御回路４３のパッケージに備えられる接続
用導電部であるリード４７を負荷駆動用半導体チップ４
４上の接続用領域に直接接合するばかりでなく、外部に
延ばしてリードフレーム４１の接合部とも直接接合する
ようにしている。さらに、制御回路４３のリード４７
で、負荷駆動用半導体チップ４４上の電極とリードフレ
ーム４１の外部端子との間の接続も行うようにしてお
く。これによってリードフレーム４１上にダイボンドで
負荷駆動用半導体チップ４４を搭載し、その上に制御回
路４３を搭載してリード４７を負荷駆動用半導体チップ
４４およびリードフレーム４１に接合すれば、同時に電
気的接合も行うことができる。
【００３１】図５は、本発明の実施の第５形態としての
電力用半導体装置であるソリッドステートリレー５０の
概略的な構成を、内部を透過した正面図として示す。本
実施形態で、リードフレーム５１上に搭載される制御回
路５３および負荷駆動用半導体チップ５４は、制御回路
５３の外部の接続用導電部であるリード５７を介して、
必要な電気的接続を行うことができる。制御回路５３内
には、発光素子である発光ダイオード５８と発光ダイオ
ード５８から発光される光出力を受光し、サイリスタや
双方向３端子サイリスタなどのサイリスタ素子である負
荷駆動用半導体チップ５４をトリガするフォトトリガ素
子５９とが、間隔を空けて配置される。すなわち、本実
施形態のソリッドステートリレー５０は、発光ダイオー
ド５８と、発光ダイオード５８から発光される信号を受
光して、サイリスタや双方向３端子サイリスタなどのサ
イリスタ素子である負荷駆動用半導体チップ５４をトリ
ガするフォトトリガ素子５９とを含む。発光ダイオード
５８とフォトトリガ素子５９との間は、電気的には完全
に分離されているので、１次側と２次側との間での確実
な電気的絶縁を行うことができる。
電力用半導体装置であるソリッドステートリレー５０の
概略的な構成を、内部を透過した正面図として示す。本
実施形態で、リードフレーム５１上に搭載される制御回
路５３および負荷駆動用半導体チップ５４は、制御回路
５３の外部の接続用導電部であるリード５７を介して、
必要な電気的接続を行うことができる。制御回路５３内
には、発光素子である発光ダイオード５８と発光ダイオ
ード５８から発光される光出力を受光し、サイリスタや
双方向３端子サイリスタなどのサイリスタ素子である負
荷駆動用半導体チップ５４をトリガするフォトトリガ素
子５９とが、間隔を空けて配置される。すなわち、本実
施形態のソリッドステートリレー５０は、発光ダイオー
ド５８と、発光ダイオード５８から発光される信号を受
光して、サイリスタや双方向３端子サイリスタなどのサ
イリスタ素子である負荷駆動用半導体チップ５４をトリ
ガするフォトトリガ素子５９とを含む。発光ダイオード
５８とフォトトリガ素子５９との間は、電気的には完全
に分離されているので、１次側と２次側との間での確実
な電気的絶縁を行うことができる。
【００３２】図６は、本発明の実施の第６形態としての
電力用半導体装置であるソリッドステートリレー６０の
概略的な構成を、内部を透視した正面図として示す。本
実施形態は、図５の実施形態に類似し、対応する部分に
は同一の参照符を付して重複する説明を省略する。本実
施形態では、図５の実施の制御回路５３に代えて、制御
回路６３を搭載する。制御回路６３内には、制御回路５
３と同様な発光ダイオード５８やフォトトリガ素子５９
が含まれるばかりではなく、コンデンサ６４も含まれ
る。コンデンサ６４は、サイリスタのゲート電極とカソ
ード電極との間や、双方向３端子サイリスタのＴ１電極
とゲート電極の間などに接続し、ノイズによる誤動作防
止などを図ることができる。
電力用半導体装置であるソリッドステートリレー６０の
概略的な構成を、内部を透視した正面図として示す。本
実施形態は、図５の実施形態に類似し、対応する部分に
は同一の参照符を付して重複する説明を省略する。本実
施形態では、図５の実施の制御回路５３に代えて、制御
回路６３を搭載する。制御回路６３内には、制御回路５
３と同様な発光ダイオード５８やフォトトリガ素子５９
が含まれるばかりではなく、コンデンサ６４も含まれ
る。コンデンサ６４は、サイリスタのゲート電極とカソ
ード電極との間や、双方向３端子サイリスタのＴ１電極
とゲート電極の間などに接続し、ノイズによる誤動作防
止などを図ることができる。
【００３３】図７は、本発明の実施の第７形態の電力用
半導体装置としてのソリッドステートリレー７０の概略
的な構成を示す。図７（ａ）は内部を透視した正面図を
示し、図７（ｂ）は部分的な底面図を示す。本実施形態
は、基本的には図６の実施形態と同等であり、対応する
部分には同一の参照符を付して重複する説明を省略す
る。本実施形態では、リードフレーム７１で、制御回路
６３のリード５７と接合する部分に凸状段差７２を形成
し、凸状段差７２の表面とが同一表面上となって、リー
ド５７との接合を同一条件で行うことができるようにし
ている。これによって、制御回路６３を搭載する際の接
合作業を、容易かつ確実に行って、作業性を向上させる
ことができる。
半導体装置としてのソリッドステートリレー７０の概略
的な構成を示す。図７（ａ）は内部を透視した正面図を
示し、図７（ｂ）は部分的な底面図を示す。本実施形態
は、基本的には図６の実施形態と同等であり、対応する
部分には同一の参照符を付して重複する説明を省略す
る。本実施形態では、リードフレーム７１で、制御回路
６３のリード５７と接合する部分に凸状段差７２を形成
し、凸状段差７２の表面とが同一表面上となって、リー
ド５７との接合を同一条件で行うことができるようにし
ている。これによって、制御回路６３を搭載する際の接
合作業を、容易かつ確実に行って、作業性を向上させる
ことができる。
【００３４】図８は、本発明の実施の第８形態の電力用
半導体装置としてのソリッドステートリレー８０の概略
的な構成を示す。図８（ａ）は、内部を透視した正面
図、図８（ｂ）は部分的な底面図を示す。本実施形態
で、図７の実施形態に対応する部分には同一の参照符を
付し、重複する説明を省略する。本実施形態では、負荷
駆動用半導体チップ５４をダイボンドするリードフレー
ム８１の部分を凹状段差８２として形成し、凹状段差８
２に負荷駆動用半導体チップ５４をダイボンドしたとき
に、負荷駆動用半導体チップ５４の表面の接合領域が、
リードフレーム８１で制御回路６３のリード５７と接合
する部分と同一平面となるようにしている。これによっ
て、図７の実施形態と同様に、負荷駆動用半導体チップ
５４およびリードフレーム８１に対し、制御回路６３の
リード５７を同一条件で接合し、作業性を向上させるこ
とができる。
半導体装置としてのソリッドステートリレー８０の概略
的な構成を示す。図８（ａ）は、内部を透視した正面
図、図８（ｂ）は部分的な底面図を示す。本実施形態
で、図７の実施形態に対応する部分には同一の参照符を
付し、重複する説明を省略する。本実施形態では、負荷
駆動用半導体チップ５４をダイボンドするリードフレー
ム８１の部分を凹状段差８２として形成し、凹状段差８
２に負荷駆動用半導体チップ５４をダイボンドしたとき
に、負荷駆動用半導体チップ５４の表面の接合領域が、
リードフレーム８１で制御回路６３のリード５７と接合
する部分と同一平面となるようにしている。これによっ
て、図７の実施形態と同様に、負荷駆動用半導体チップ
５４およびリードフレーム８１に対し、制御回路６３の
リード５７を同一条件で接合し、作業性を向上させるこ
とができる。
【００３５】図９は、本発明の実施の第９形態の電力用
半導体装置としてのソリッドステートリレー９０の部分
的な構成を示す。本実施の全体的な構成は、図８の実施
形態と基本的に同等であり、対応する部分には同一の参
照符を付す。本実施形態のリードフレーム９１で、制御
回路５３のリード５７と接合する部分には、位置決め用
の凹部９３が形成される。リード５７の先端を凹部９３
に嵌合させることによって、制御回路５３をリードフレ
ーム９１上に搭載する際の位置決めを容易にすることが
できるとともに、リード５７をリードフレーム９１に接
合するためのはんだ等の塗布量も適切に調整することが
できる。これによって作業性が向上し、かつ信頼性も向
上させることができる。
半導体装置としてのソリッドステートリレー９０の部分
的な構成を示す。本実施の全体的な構成は、図８の実施
形態と基本的に同等であり、対応する部分には同一の参
照符を付す。本実施形態のリードフレーム９１で、制御
回路５３のリード５７と接合する部分には、位置決め用
の凹部９３が形成される。リード５７の先端を凹部９３
に嵌合させることによって、制御回路５３をリードフレ
ーム９１上に搭載する際の位置決めを容易にすることが
できるとともに、リード５７をリードフレーム９１に接
合するためのはんだ等の塗布量も適切に調整することが
できる。これによって作業性が向上し、かつ信頼性も向
上させることができる。
【００３６】図１０は、本発明の実施の第１０形態の電
力用半導体装置としてのソリッドステートリレー１００
の概略的な構成を示す。本実施形態では、制御回路１０
３のリード１０７の形状に特徴があり、全体的な構成は
図８の実施形態と基本的に同等である。図１０（ａ）は
制御回路１０３の左側面図を示し、図１０（ｂ）は制御
回路１０３の底面図を示し、図１０（ｃ）は、制御回路
１０３を負荷駆動用半導体チップ５４上に接合する部分
についての底面図を示す。図１０（ａ）に示すように、
リード１０７は屈曲部１０８を有し、ばね性を持たせて
いる。また、少なくとも負荷駆動用半導体チップ５４の
表面の接続領域に接触して電気的接合を行うリード１０
７の先端部分には、（ｄ）に拡大して示すように、たと
えば厚みの１／３以上の範囲に曲面状の面とり１０９を
形成している。屈曲部１０８によるばね性と、面とり１
０９とによって、リード１０７を負荷駆動用半導体チッ
プ５４の表面に接触させるときの傷付き等を抑えること
ができ、信頼性を高めることができる。
力用半導体装置としてのソリッドステートリレー１００
の概略的な構成を示す。本実施形態では、制御回路１０
３のリード１０７の形状に特徴があり、全体的な構成は
図８の実施形態と基本的に同等である。図１０（ａ）は
制御回路１０３の左側面図を示し、図１０（ｂ）は制御
回路１０３の底面図を示し、図１０（ｃ）は、制御回路
１０３を負荷駆動用半導体チップ５４上に接合する部分
についての底面図を示す。図１０（ａ）に示すように、
リード１０７は屈曲部１０８を有し、ばね性を持たせて
いる。また、少なくとも負荷駆動用半導体チップ５４の
表面の接続領域に接触して電気的接合を行うリード１０
７の先端部分には、（ｄ）に拡大して示すように、たと
えば厚みの１／３以上の範囲に曲面状の面とり１０９を
形成している。屈曲部１０８によるばね性と、面とり１
０９とによって、リード１０７を負荷駆動用半導体チッ
プ５４の表面に接触させるときの傷付き等を抑えること
ができ、信頼性を高めることができる。
【００３７】図１１は、本発明の実施の第１１形態とし
てリードフレーム１１１で、負荷駆動用半導体チップ１
１４を搭載する位置の周辺に、スリット１１５を形成し
て位置決めを行う状態を示す。他の部分の構成は、図１
〜図１０の各実施形態のいずれであってもよい。本実施
形態では、負荷駆動用半導体チップ１１４の位置決めを
行うことができるので、負荷駆動用半導体チップ１１４
上にリードなどを接合する制御回路などの搭載も容易と
なり、電力用半導体装置全体としての組立て作業の生産
性を向上させることができる。
てリードフレーム１１１で、負荷駆動用半導体チップ１
１４を搭載する位置の周辺に、スリット１１５を形成し
て位置決めを行う状態を示す。他の部分の構成は、図１
〜図１０の各実施形態のいずれであってもよい。本実施
形態では、負荷駆動用半導体チップ１１４の位置決めを
行うことができるので、負荷駆動用半導体チップ１１４
上にリードなどを接合する制御回路などの搭載も容易と
なり、電力用半導体装置全体としての組立て作業の生産
性を向上させることができる。
【００３８】図１２は、本発明の実施の第１２形態の電
力用半導体装置の部分的な構成を示す。本実施形態のリ
ードフレーム１２１には、負荷駆動用半導体チップ１２
４を搭載する際の位置決めを行う凹所１２５が形成され
ており、凹所１２５内に負荷駆動用半導体チップ１２４
をダイボンドすることによって、電力用半導体装置とし
ての組立て作業の生産性を向上させることができる。本
実施形態も、図１１の実施形態と同様に、他の部分の構
成は図１から図１０の各実施形態のいずれであってもよ
い。
力用半導体装置の部分的な構成を示す。本実施形態のリ
ードフレーム１２１には、負荷駆動用半導体チップ１２
４を搭載する際の位置決めを行う凹所１２５が形成され
ており、凹所１２５内に負荷駆動用半導体チップ１２４
をダイボンドすることによって、電力用半導体装置とし
ての組立て作業の生産性を向上させることができる。本
実施形態も、図１１の実施形態と同様に、他の部分の構
成は図１から図１０の各実施形態のいずれであってもよ
い。
【００３９】図１３は、本発明の実施の第１３形態の電
力用半導体装置としてのソリッドステートリレー１３０
の概略的な構成を示す。図１３（ａ）は内部を透視した
正面図を示し、図１３（ｂ）は部分的な底面図を示す。
本実施形態の特徴は、リードフレーム１３１で制御回路
１３３を搭載する部分に、制御回路１３３のパッケージ
の外形に対して位置決めを行うパッケージ位置決め部１
３７を形成していることである。パッケージ位置決め部
１３７によって、制御回路１３３を容易に位置決めし
て、ソリッドステートリレー１３０を形成することがで
きる。ソリッドステートリレー１３０の他の部分の構成
は、図１〜図１２の各実施形態のいずれであってもよ
い。
力用半導体装置としてのソリッドステートリレー１３０
の概略的な構成を示す。図１３（ａ）は内部を透視した
正面図を示し、図１３（ｂ）は部分的な底面図を示す。
本実施形態の特徴は、リードフレーム１３１で制御回路
１３３を搭載する部分に、制御回路１３３のパッケージ
の外形に対して位置決めを行うパッケージ位置決め部１
３７を形成していることである。パッケージ位置決め部
１３７によって、制御回路１３３を容易に位置決めし
て、ソリッドステートリレー１３０を形成することがで
きる。ソリッドステートリレー１３０の他の部分の構成
は、図１〜図１２の各実施形態のいずれであってもよ
い。
【００４０】以上説明した各実施形態では、電力用半導
体装置としてソリッドステートリレーを構成しているけ
れども、オーディオのパワーアンプや、モータやソレノ
イドなどの各種アクチュエータの駆動回路などに本発明
を同様に適用することができる。また、パワーアンプな
どでは、制御回路で発光素子と受光素子との間でリニア
な信号伝達を行い、入出力間をアイソレートした状態
で、動作させることもできる。また、制御回路では、光
を利用して電気的なアイソレートを行っているけれど
も、より高密度な半導体集積回路、たとえばマイクロコ
ンピュータなどを搭載して、複雑な制御を行うこともで
きる。
体装置としてソリッドステートリレーを構成しているけ
れども、オーディオのパワーアンプや、モータやソレノ
イドなどの各種アクチュエータの駆動回路などに本発明
を同様に適用することができる。また、パワーアンプな
どでは、制御回路で発光素子と受光素子との間でリニア
な信号伝達を行い、入出力間をアイソレートした状態
で、動作させることもできる。また、制御回路では、光
を利用して電気的なアイソレートを行っているけれど
も、より高密度な半導体集積回路、たとえばマイクロコ
ンピュータなどを搭載して、複雑な制御を行うこともで
きる。
【００４１】
【発明の効果】以上のように本発明によれば、リードフ
レームに負荷駆動用半導体素子のチップとその制御機能
を備える半導体集積回路とを搭載して樹脂封止を行って
電力用半導体装置を形成する際に、制御回路は予め接続
用導電部を備えるパッケージに搭載され、その接続用導
電部を負荷駆動用半導体素子のチップ上の接続領域に直
接接合する。リードフレームには、負荷駆動用の半導体
素子のチップと半導体集積回路との電気的な中継を行う
ためのリードを設ける必要はない。不要な導電部分が樹
脂封止されたパッケージの外部に露出することがないの
で、小型のパッケージでも電気絶縁のための沿面距離を
確保することができる。
レームに負荷駆動用半導体素子のチップとその制御機能
を備える半導体集積回路とを搭載して樹脂封止を行って
電力用半導体装置を形成する際に、制御回路は予め接続
用導電部を備えるパッケージに搭載され、その接続用導
電部を負荷駆動用半導体素子のチップ上の接続領域に直
接接合する。リードフレームには、負荷駆動用の半導体
素子のチップと半導体集積回路との電気的な中継を行う
ためのリードを設ける必要はない。不要な導電部分が樹
脂封止されたパッケージの外部に露出することがないの
で、小型のパッケージでも電気絶縁のための沿面距離を
確保することができる。
【００４２】また本発明によれば、半導体集積回路のパ
ッケージに備えられる接続用導電部が負荷駆動用半導体
素子のチップとの間での電気的接合を行うばかりではな
く、リードフレームに対しても電気的接合を行うので、
負荷駆動用半導体素子のチップと半導体集積回路とをリ
ードフレームに搭載して電気的接続を行う際の組立て作
業を簡略化することができる。
ッケージに備えられる接続用導電部が負荷駆動用半導体
素子のチップとの間での電気的接合を行うばかりではな
く、リードフレームに対しても電気的接合を行うので、
負荷駆動用半導体素子のチップと半導体集積回路とをリ
ードフレームに搭載して電気的接続を行う際の組立て作
業を簡略化することができる。
【００４３】また本発明によれば、リードフレームで半
導体集積回路のパッケージの接続用導電部に接合される
部分を、凸状に折曲げて段差を形成するので、半導体集
積回路を負荷駆動用半導体素子のチップおよびリードフ
レームに電気的に接合する際の作業を迅速かつ信頼性高
く行うことができる。
導体集積回路のパッケージの接続用導電部に接合される
部分を、凸状に折曲げて段差を形成するので、半導体集
積回路を負荷駆動用半導体素子のチップおよびリードフ
レームに電気的に接合する際の作業を迅速かつ信頼性高
く行うことができる。
【００４４】また本発明によれば、負荷駆動用半導体素
子のチップをリードフレームに搭載する部分を凹状に折
曲げて段差として形成するので、半導体集積回路のパッ
ケージに備えられる接続用導電部を負荷駆動用半導体素
子のチップとリードフレームとに接合する際の作業を容
易かつ確実に行うことができる。
子のチップをリードフレームに搭載する部分を凹状に折
曲げて段差として形成するので、半導体集積回路のパッ
ケージに備えられる接続用導電部を負荷駆動用半導体素
子のチップとリードフレームとに接合する際の作業を容
易かつ確実に行うことができる。
【００４５】また本発明によれば、リードフレームに半
導体集積回路のパッケージを位置決めする位置決め部を
備えているので、リードフレームに半導体集積回路を搭
載する際の位置決めを容易かつ確実に行うことができ
る。
導体集積回路のパッケージを位置決めする位置決め部を
備えているので、リードフレームに半導体集積回路を搭
載する際の位置決めを容易かつ確実に行うことができ
る。
【００４６】また本発明によれば、リードフレームには
半導体集積回路のパッケージの外形を収容する落込みが
パッケージ位置決め部として形成されるので、半導体集
積回路のパッケージを落込みに落込むことによって、容
易に位置決めを行うことができる。
半導体集積回路のパッケージの外形を収容する落込みが
パッケージ位置決め部として形成されるので、半導体集
積回路のパッケージを落込みに落込むことによって、容
易に位置決めを行うことができる。
【００４７】また本発明によれば、リードフレームには
負荷駆動用半導体素子のチップを搭載する位置にチップ
位置決め部を備えているので、半導体チップをリードフ
レーム上に位置決めして搭載する作業を容易かつ確実に
行うことができる。
負荷駆動用半導体素子のチップを搭載する位置にチップ
位置決め部を備えているので、半導体チップをリードフ
レーム上に位置決めして搭載する作業を容易かつ確実に
行うことができる。
【００４８】また本発明によれば、半導体集積回路のパ
ッケージに備えられる接続用導電部はばね性を有し、か
つ先端部分は曲面状に面とりされているので、負荷駆動
用半導体素子のチップ上の接続領域を傷付けずに電気的
接合を行うことができる。
ッケージに備えられる接続用導電部はばね性を有し、か
つ先端部分は曲面状に面とりされているので、負荷駆動
用半導体素子のチップ上の接続領域を傷付けずに電気的
接合を行うことができる。
【００４９】また本発明によれば、フォトサイリスタを
用いるソリッドステートリレーなどを、小型のパッケー
ジで耐電圧が高い状態で製造することができる。
用いるソリッドステートリレーなどを、小型のパッケー
ジで耐電圧が高い状態で製造することができる。
【図１】本発明の実施の第１形態としてのソリッドステ
ートリレー１０の概略的な構成を、内部を透視して示す
正面図および右側面図である。
ートリレー１０の概略的な構成を、内部を透視して示す
正面図および右側面図である。
【図２】本発明の実施の第２形態のソリッドステートリ
レー２０の概略的な構成を、内部を透視して示す正面図
および右側面図である。
レー２０の概略的な構成を、内部を透視して示す正面図
および右側面図である。
【図３】本発明の実施の第３形態のソリッドステートリ
レー３０の概略的な構成を、内部を透視して示す正面図
である。
レー３０の概略的な構成を、内部を透視して示す正面図
である。
【図４】本発明の実施の第４形態のソリッドステートリ
レー４０の概略的な構成を、内部を透視して示す正面図
および右側面図である。
レー４０の概略的な構成を、内部を透視して示す正面図
および右側面図である。
【図５】本発明の実施の第５形態のソリッドステートリ
レー５０の概略的な構成を、内部を透視して示す正面図
である。
レー５０の概略的な構成を、内部を透視して示す正面図
である。
【図６】本発明の実施の第６形態のソリッドステートリ
レー６０の概略的な構成を、内部を透視して示す正面図
である。
レー６０の概略的な構成を、内部を透視して示す正面図
である。
【図７】本発明の実施の第７形態のソリッドステートリ
レー７０の概略的な構成を、内部を透視して示す正面図
および部分的な底面図である。
レー７０の概略的な構成を、内部を透視して示す正面図
および部分的な底面図である。
【図８】本発明の実施の第８形態のソリッドステートリ
レー８０の概略的な構成を、内部を透視して示す正面図
および部分的な底面図である。
レー８０の概略的な構成を、内部を透視して示す正面図
および部分的な底面図である。
【図９】本発明の実施の第９形態のソリッドステートリ
レー９０の部分的な構成を示す底面図である。
レー９０の部分的な構成を示す底面図である。
【図１０】本発明の実施の第１０形態のソリッドステー
トリレーに用いる制御回路１０３の左側面図、底面図お
よび負荷駆動用半導体チップ１０４へのリード１０７の
接合部分の底面図およびリード１０７の先端部分の形状
を拡大して示す図である。
トリレーに用いる制御回路１０３の左側面図、底面図お
よび負荷駆動用半導体チップ１０４へのリード１０７の
接合部分の底面図およびリード１０７の先端部分の形状
を拡大して示す図である。
【図１１】本発明の実施の第１１形態として、リードフ
レーム１１１に負荷駆動用半導体チップ１１４を位置決
めして搭載する状態を示す部分的な正面図である。
レーム１１１に負荷駆動用半導体チップ１１４を位置決
めして搭載する状態を示す部分的な正面図である。
【図１２】本発明の実施の第１２形態として、リードフ
レーム１２１に負荷駆動用半導体チップ１２４を位置決
めして搭載する部分の構成を示す部分的な底面図であ
る。
レーム１２１に負荷駆動用半導体チップ１２４を位置決
めして搭載する部分の構成を示す部分的な底面図であ
る。
【図１３】本発明の実施の第１３形態のソリッドステー
トリレー１３０の概略的な構成を、内部を透視して示す
正面図および部分的な底面図である。
トリレー１３０の概略的な構成を、内部を透視して示す
正面図および部分的な底面図である。
【図１４】先行技術の構成の一例を、内部を透視して示
す正面図である。
す正面図である。
【図１５】先行技術の構成の他の一例を、内部を透視し
て示す正面図である。
て示す正面図である。
【図１６】図１４および図１５の先行技術で、リードフ
レーム１で浮きフレーム７から不要端子８が封止樹脂２
の外部に突出する理由を説明するためのリードフレーム
１の形状を示す正面図である。
レーム１で浮きフレーム７から不要端子８が封止樹脂２
の外部に突出する理由を説明するためのリードフレーム
１の形状を示す正面図である。
１０，２０，３０，４０，５０，６０，７０，８０，９
０，１００，１３０ソリッドステートリレー １１，３１，４１，５１，７１，８１，９１，１１１，
１２１，１３１リードフレーム １２ 封止樹脂 １３，３３，４３，５３，６３，１０３，１３３ 制御
回路 １４，２４，３４，４４，５４，１１４，１２４ 負荷
駆動用半導体チップ １５，３５ ワイヤ １６，２６ 接合部 １７，３７，４７，５７，１０７ リード ２７ 電極 ５８ 発光ダイオード ５９ フォトトリガ素子 ６４ コンデンサ ７２ 凸状段差 ８２ 凹状段差 ９３ 凹部 １０８ 屈曲部 １０９ 面とり １１５ スリット １２５ 凹所 １３７ パッケージ位置決め部
０，１００，１３０ソリッドステートリレー １１，３１，４１，５１，７１，８１，９１，１１１，
１２１，１３１リードフレーム １２ 封止樹脂 １３，３３，４３，５３，６３，１０３，１３３ 制御
回路 １４，２４，３４，４４，５４，１１４，１２４ 負荷
駆動用半導体チップ １５，３５ ワイヤ １６，２６ 接合部 １７，３７，４７，５７，１０７ リード ２７ 電極 ５８ 発光ダイオード ５９ フォトトリガ素子 ６４ コンデンサ ７２ 凸状段差 ８２ 凹状段差 ９３ 凹部 １０８ 屈曲部 １０９ 面とり １１５ スリット １２５ 凹所 １３７ パッケージ位置決め部
Claims (9)
- 【請求項１】 リードフレームに負荷駆動用半導体素子
のチップと、その制御機能を備える半導体集積回路とを
搭載し、樹脂封止を行って形成する電力用半導体装置に
おいて、 該半導体集積回路は、接続用導電部を備えるパッケージ
に、予め搭載されており、 該半導体集積回路と該負荷駆動用半導体素子のチップと
は、該チップ上に形成される接続領域に、該パッケージ
の接続用導電部を接合することによって、電気的に接続
されていることを特徴とする電力用半導体装置。 - 【請求項２】 前記半導体集積回路のパッケージに備え
られる接続用導電部は、前記リードフレームにも接合さ
れることを特徴とする請求項１記載の電力用半導体装
置。 - 【請求項３】 前記リードフレームは、前記半導体集積
回路のパッケージに備えられる接続用導電部との接合部
分が、該接続用導電部に電気的に接合される前記負荷駆
動用半導体素子のチップ上の接続領域と同一平面上にな
るように、該接合部分が凸状に折曲げられて、段差が形
成されていることを特徴とする請求項２記載の電力用半
導体装置。 - 【請求項４】 前記リードフレームは、前記半導体集積
回路のパッケージに備えられる接続用導電部との接合部
分が、該接続用導電部に電気的に接合される前記負荷駆
動用半導体素子のチップ上の接続領域と同一平面上にな
るように、該チップ搭載部分が凹状に折曲げられて、段
差として形成されていることを特徴とする請求項２また
は３記載の電力用半導体装置。 - 【請求項５】 前記リードフレームは、前記半導体集積
回路の搭載位置周辺に、該半導体集積回路のパッケージ
を位置決めするパッケージ位置決め部を備えることを特
徴とする請求項１〜３のいずれかに記載の電力用半導体
装置。 - 【請求項６】 前記パッケージ位置決め部は、前記パッ
ケージの外形を収容する落込みとして形成されているこ
とを特徴とする請求項５記載の電力用半導体装置。 - 【請求項７】 前記リードフレームは、前記負荷駆動用
半導体素子のチップの搭載位置に、該チップを位置決め
するチップ位置決め部を備えることを特徴とする請求項
１〜６のいずれかに記載の電力用半導体装置。 - 【請求項８】 前記半導体集積回路のパッケージに備え
られる接続用導電部は、ばね性を有するように折曲げら
れ、前記負荷駆動用半導体素子のチップ上の接続領域に
接合される先端部分が、曲面状に面とりされていること
を特徴とする先端部分１〜７のいずれかに記載の電力用
半導体装置。 - 【請求項９】 前記負荷駆動用半導体素子は、サイリス
タ素子であり、 前記半導体集積回路は、発光素子と、該発光素子からの
光を受光して駆動され、該サイリスタ素子をトリガする
受光回路とを含むことを特徴とする請求項１〜８のいず
れかに記載の電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27638999A JP2001102518A (ja) | 1999-09-29 | 1999-09-29 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27638999A JP2001102518A (ja) | 1999-09-29 | 1999-09-29 | 電力用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102518A true JP2001102518A (ja) | 2001-04-13 |
Family
ID=17568741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27638999A Pending JP2001102518A (ja) | 1999-09-29 | 1999-09-29 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102518A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7915729B2 (en) * | 2008-05-06 | 2011-03-29 | Anden Co., Ltd. | Load driving semiconductor apparatus |
| JP2013508955A (ja) * | 2010-06-11 | 2013-03-07 | 深▲せん▼市創益科技発展有限公司 | 薄膜太陽電池を堆積するためのクランプユニットおよび信号給電方法 |
| JP2013531373A (ja) * | 2010-06-11 | 2013-08-01 | 深▲せん▼市創益科技発展有限公司 | 膜太陽電池堆積のための放電電極板アレイ |
| TWI575704B (zh) * | 2011-06-30 | 2017-03-21 | 瑞薩電子股份有限公司 | 半導體裝置 |
| JP2018152392A (ja) * | 2017-03-10 | 2018-09-27 | 三菱電機株式会社 | 半導体モジュールおよび電力変換装置 |
-
1999
- 1999-09-29 JP JP27638999A patent/JP2001102518A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7915729B2 (en) * | 2008-05-06 | 2011-03-29 | Anden Co., Ltd. | Load driving semiconductor apparatus |
| JP2013508955A (ja) * | 2010-06-11 | 2013-03-07 | 深▲せん▼市創益科技発展有限公司 | 薄膜太陽電池を堆積するためのクランプユニットおよび信号給電方法 |
| JP2013531373A (ja) * | 2010-06-11 | 2013-08-01 | 深▲せん▼市創益科技発展有限公司 | 膜太陽電池堆積のための放電電極板アレイ |
| TWI575704B (zh) * | 2011-06-30 | 2017-03-21 | 瑞薩電子股份有限公司 | 半導體裝置 |
| JP2018152392A (ja) * | 2017-03-10 | 2018-09-27 | 三菱電機株式会社 | 半導体モジュールおよび電力変換装置 |
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