JP7290960B2 - 半導体装置 - Google Patents

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Description

本発明は、主にスイッチング回路が構成された半導体素子が搭載され、かつパッケージ形式がＱＦＮである半導体装置に関する。
特許文献１には、スイッチング回路が構成された半導体素子が搭載された半導体装置の一例が開示されている。当該半導体装置のパッケージ形式は、半導体素子を覆う封止樹脂から複数のリードが突出していないことが特徴であるＱＦＮ（quad flat non-leaded package）である。対象となる配線基板に半導体装置を実装する際、ＱＦＮは、実装面積が縮小されるというメリットがある。
特許文献１に開示されている半導体装置においては、スイッチング回路が構成された半導体素子は、リードフレームに搭載されている。あわせて、当該半導体素子の上面に設けられた端子には、複数のワイヤに替えて板状のリードが接合されている。これにより、当該半導体装置は、比較的大きな電流を流すことに適した構成となっている。しかし、このような当該半導体装置の構成は、半導体素子と板状リードとの階層構造につき、装置の厚さが比較的大となる傾向になる。このため、比較的大きな電流を流すことに適した構成としつつ、装置の低背化を図ることが求められる。
特開２０１１－１８１９７０号公報
本発明は上述の事情に鑑み、比較的大きな電流を流すことに適した構成としつつ、装置の低背化を図ることが可能な半導体装置を提供することをその課題とする。
本発明によれば、厚さ方向を向く主面を有する基板と、前記主面に配置された複数の配線と、前記主面に対向する裏面、および前記裏面に設けられた複数の電極を有し、かつ前記複数の電極が前記複数の配線に接合された半導体素子と、前記厚さ方向に沿って視て前記半導体素子よりも外方に位置し、かつ前記厚さ方向において前記主面から離れる向きに突出するとともに、前記複数の配線に配置された複数の柱状配線と、を備え、前記半導体素子には、第１回路と、前記第１回路に導通する第２回路と、が構成され、前記複数の電極は、前記第１回路に導通する複数の第１電極と、前記第２回路に導通する複数の第２電極と、を含み、前記複数の柱状配線は、前記複数の第１電極に導通する複数の第１柱状部と、前記複数の第２電極に導通する複数の第２柱状部と、を含み、前記厚さ方向に沿って視て、前記複数の第１柱状部の各々の面積は、前記複数の第２柱状部の各々の面積よりも大であることを特徴とする半導体装置が提供される。
本発明の実施において好ましくは、前記第１回路は、複数のスイッチング回路を含む。
本発明の実施において好ましくは、前記複数のスイッチング回路からは、互いに大きさが異なる複数の電流が出力される。
本発明の実施において好ましくは、前記第２回路は、制御回路を含む。
本発明の実施において好ましくは、前記複数の第１柱状部は、前記半導体素子の前記厚さ方向に対して直交する第１方向の両側に位置し、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されている。
本発明の実施において好ましくは、前記複数の第１柱状部の各々において、前記第１方向の寸法は、前記第２方向の寸法よりも大である。
本発明の実施において好ましくは、前記複数の第１柱状部の各々は、前記厚さ方向に沿って視て矩形状である。
本発明の実施において好ましくは、前記複数の第２柱状部は、前記半導体素子、および前記複数の第１柱状部の前記第２方向の両側に位置し、かつ前記第１方向に沿って配列されている。
本発明の実施において好ましくは、前記複数の第２柱状部は、前記主面の四隅に位置する４つの隅部と、前記４つの隅部のうち前記第２方向の一方側、または他方側に位置する一対の当該隅部の間に位置する複数の中間部と、を含み、前記厚さ方向に沿って視て、前記４つの隅部の各々の面積は、前記複数の中間部の各々の面積よりも大である。
本発明の実施において好ましくは、前記複数の配線は、前記複数の第１電極が接合され、かつ前記複数の第１柱状部が配置された複数の第１配線と、前記複数の第２電極が接合され、かつ前記複数の第２柱状部が配置された複数の第２配線と、を含み、前記複数の第１電極のいずれかから前記複数の第１柱状部のいずれかに至る区間における前記複数の第１配線の各々の幅は、前記複数の第２電極のいずれかから前記複数の第２柱状部のいずれかに至る区間における前記複数の第２配線の各々の幅よりも大である。
本発明の実施において好ましくは、前記複数の第１配線の各々は、前記第１方向に延びている。
本発明の実施において好ましくは、前記複数の第１配線の少なくともいずれかは、前記厚さ方向に貫通するスリットを有し、前記スリットは、前記複数の第１配線のいずれかの前記第１方向の端に位置する内縁から前記第１方向に延びている。
本発明の実施において好ましくは、前記スリットを有する前記複数の第１配線のいずれかに接合された前記複数の第１電極は、前記スリットを挟んだ前記第２方向の両側に位置する。
本発明の実施において好ましくは、前記主面に接するとともに、前記複数の配線、および前記半導体素子と、前記複数の柱状配線のそれぞれ一部と、を覆う封止樹脂をさらに備え、前記複数の柱状配線の各々は、前記主面と同じ側を向く頂面を有し、前記複数の柱状配線の前記頂面は、前記封止樹脂から露出している。
本発明の実施において好ましくは、前記複数の柱状配線は、厚さ方向に沿って視て前記主面および前記封止樹脂の双方の周縁よりも内方に位置する。
本発明の実施において好ましくは、複数の端子をさらに備え、前記複数の端子は、前記複数の柱状配線の前記頂面に個別に配置されている。
本発明の実施において好ましくは、前記基板は、単結晶の真性半導体材料からなる。
本発明にかかる半導体装置によれば、比較的大きな電流を流すことに適した構成としつつ、装置の低背化を図ることが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体装置の底面図である。 図１に対して、封止樹脂、および複数の端子を透過した底面図である。 図２に対して、半導体素子を透過した底面図である。 図２のＩＶ－ＩＶ線に沿う断面図である。 図２のＶ－Ｖ線に沿う断面図である。 図４の部分拡大図である。 図５の部分拡大図である。 図２の部分拡大図（複数の電極を除く半導体素子を透過）である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 本発明の第２実施形態にかかる半導体装置の底面図である。 図２２に対して、封止樹脂、および複数の端子を透過した底面図である。 図２３に対して、半導体素子を透過した底面図である。
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
〔第１実施形態〕
図１～図８に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１０、複数の配線２０、複数の柱状配線３０、半導体素子４０、封止樹脂５０、および複数の端子６０を備える。これらの図が示す半導体装置Ａ１０は、ＤＣ／ＤＣコンバータなどの電力変換装置の一部を構成している。半導体装置Ａ１０は、対象となる電力変換装置の配線基板に表面実装される樹脂パッケージ形式によるものである。当該パッケージ形式は、ＱＦＮである。ここで、図２は、理解の便宜上、図１に対して封止樹脂５０、および複数の端子６０を透過している。図３は、理解の便宜上、図２に対して半導体素子４０を透過し、かつ透過した半導体素子４０を想像線（二点鎖線）で示している。また、図２において、Ｖ－Ｖ線を一点鎖線で示している。
半導体装置Ａ１０の説明においては、基板１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。第１方向ｘは、半導体装置Ａ１０の長手方向に対応する。第２方向ｙは、半導体装置Ａ１０の短手方向に対応する。
基板１０には、図２、図４および図５に示すように、複数の配線２０、および半導体素子４０が配置されている。基板１０は、単結晶の真性半導体材料からなる。半導体装置Ａ１０が示す例においては、当該真性半導体材料は、シリコン（Ｓｉ）である。図４および図５に示すように、基板１０は、絶縁膜１１、主面１０Ａ、および複数の第１端面１０Ｂを有する。
図４および図５に示すように、絶縁膜１１は、厚さ方向ｚにおいて基板１０の一方側の端部に位置する。半導体装置Ａ１０が示す例においては、絶縁膜１１は、酸化膜（ＳｉＯ2）と、当該酸化膜に積層された窒化膜（Ｓｉ3Ｎ4）とから構成される。
図４および図５に示すように、主面１０Ａは、厚さ方向ｚを向く絶縁膜１１の表面を指す。複数の第１端面１０Ｂは、主面１０Ａにつながっている。図２～図５に示すように、複数の第１端面１０Ｂの各々は、第１方向ｘおよび第２方向ｙのどちらかを向く。
複数の配線２０は、図２～図５に示すように、基板１０の主面１０Ａに配置されている。複数の配線２０は、半導体素子４０と、半導体装置Ａ１０が実装される配線基板との導電経路の一部を構成している。図６および図７に示すように、複数の配線２０の各々は、下地層２０Ａおよびめっき層２０Ｂから構成される。下地層２０Ａは、主面１０Ａに接している。下地層２０Ａは、主面１０Ａに接するバリア層と、当該バリア層に積層されたシード層とから構成される。バリア層は、たとえばチタン（Ｔｉ）からなる。シード層は、たとえば銅（Ｃｕ）からなる。めっき層２０Ｂは、下地層２０Ａに積層されている。複数の配線２０の各々において、めっき層２０Ｂが主たる導電経路となる。めっき層２０Ｂは、たとえば銅からなる。
図２および図３に示すように、複数の配線２０は、複数の第１配線２１、および複数の第２配線２２を含む。
図２および図３に示すように、複数の第１配線２１の各々は、第１方向ｘに延びる帯状である。複数の第１配線２１は、基板１０の主面１０Ａの第１方向ｘの両側において、第２方向ｙに沿って配列されている。半導体装置Ａ１０においては、複数の第１配線２１は、４つの入力配線２１Ａ、４つの出力配線２１Ｂ、および２つの接地配線２１Ｃから構成される。４つの入力配線２１Ａは、複数の第１配線２１のうち、四隅に位置するものである。４つの出力配線２１Ｂの各々は、第２方向ｙにおいて４つの入力配線２１Ａのいずれかの隣に位置する。２つ接地配線２１Ｃは、第２方向ｙにおいて４つの出力配線２１Ｂの間に位置する。
図５および図８に示すように、２つの接地配線２１Ｃの各々は、厚さ方向ｚに貫通するスリット２１１を有する。スリット２１１は、２つの接地配線２１Ｃのいずれかの第１方向ｘの端に位置する内縁２１１Ａから第１方向ｘに延びている。２つの接地配線２１Ｃの各々の内縁２１１Ａは、スリット２１１により開口している。
図２および図３に示すように、複数の第２配線２２は、基板１０の主面１０Ａの第２方向ｙの両側に位置する。複数の第１配線２１は、第２方向ｙにおいて複数の第２配線２２の間に位置する。複数の第２配線２２の各々は、帯状である。
複数の柱状配線３０は、図２～図５に示すように、複数の配線２０に個別に配置されている。複数の柱状配線３０は、厚さ方向ｚに沿って視て半導体素子４０よりも外方に位置する。これにより、半導体素子４０は、複数の柱状配線３０により取り囲まれている。複数の柱状配線３０は、厚さ方向ｚにおいて基板１０の主面１０Ａから離れる向きに突出している。図１および図２に示すように、複数の柱状配線３０は、厚さ方向ｚに沿って視て主面１０Ａおよび封止樹脂５０の双方の周縁よりも内方に位置する。複数の柱状配線３０は、たとえば銅からなる。複数の柱状配線３０の各々は、主面１０Ａと同じ側を向く頂面３０Ａを有する。
図２および図３示すように、複数の柱状配線３０は、複数の第１柱状部３１、および複数の第２柱状部３２を含む。厚さ方向ｚに沿って視て、複数の第１柱状部３１の各々の面積は、複数の第２柱状部３２の各々の面積よりも大である。すなわち、複数の第１柱状部３１の各々の頂面３０Ａの面積は、複数の第２柱状部３２の各々の頂面３０Ａの面積よりも大である。
図２～図４に示すように、複数の第１柱状部３１は、複数の第１配線２１に個別に配置されている。複数の第１柱状部３１は、基板１０の第１方向ｘの両側に位置する。あわせて、複数の第１柱状部３１は、第２方向ｙに沿って配列されている。複数の第１柱状部３１の各々において、第１方向ｘの寸法は、第２方向ｙの寸法よりも大である。複数の第１柱状部３１の各々は、厚さ方向ｚに沿って視て矩形状である。このため、複数の第１柱状部３１の各々の頂面３０Ａは、第１方向ｘを長辺とする長方形状である。
図２、図３および図５に示すように、複数の第２柱状部３２は、複数の第２配線２２に個別に配置されている。基板１０の主面１０Ａにおいて、複数の第２柱状部３２は、半導体素子４０、および複数の第１柱状部３１の両側に位置する。あわせて、複数の第２柱状部３２は、第１方向ｘに沿って配列されている。
図２および図３に示すように、複数の第２柱状部３２は、４つの隅部３２１、および複数の中間部３２２を含む。４つの隅部３２１は、基板１０の主面１０Ａの四隅に位置する。複数の中間部３２２は、４つの隅部３２１のうち第２方向ｙの一方側、または他方側に位置する一対の当該隅部３２１の間に位置する。厚さ方向ｚに沿って視て、４つの隅部３２１の各々の面積は、複数の中間部３２２の各々の面積よりも大である。すなわち、４つの隅部３２１の各々の頂面３０Ａの面積は、複数の中間部３２２の各々の頂面３０Ａの面積よりも大である。
半導体素子４０は、図２、図４および図５に示すように、複数の配線２０に搭載されている。半導体素子４０は、裏面４０Ａ、および複数の電極４１を有する。裏面４０Ａは、基板１０の主面１０Ａに対向している。複数の電極４１は、裏面４０Ａに設けられている。半導体素子４０は、フリップチップ実装型の素子である。
図３、図６および図７に示すように、複数の配線２０には、複数の電極４１の配置位置に対応した複数の接合層２９１が配置されている。複数の接合層２９１は、たとえば、複数の配線２０のめっき層２０Ｂに近い方からニッケル（Ｎｉ）層、錫（Ｓｎ）を含む合金層の順に積層された複数の金属層から構成される。当該合金層は、たとえば、錫－銀（Ａｇ）系合金、または錫－アンチモン（Ｓｂ）系合金からなる。複数の電極４１は、複数の接合層２９１を介して複数の配線２０に接合されている。
図３、図６および図７に示すように、複数の配線２０には、複数の接合層２９１を個別に取り囲む保護層２９２が設けられている。複数の保護層２９２は、枠状である。複数の保護層２９２は、たとえばポリイミドを含む材料からなる。複数の電極４１を複数の接合層２９１を介して複数の配線２０に接合する際、複数の保護層２９２は、溶融した複数の接合層２９１が広範に拡がることにより、複数の電極４１どうしが短絡することを防止する。あわせて、複数の保護層２９２は、複数の配線２０に対する複数の電極４１のセルフアライメントを発揮させる効果がある。
図２～図７（図３を除く）に示すように、複数の電極４１は、複数の第１電極４１１、および複数の第２電極４１２を含む。複数の第１電極４１１は、複数の第１配線２１に接合されている。これにより、複数の第１柱状部３１は、複数の第１配線２１、および複数の接合層２９１を介して複数の第１電極４１１に導通している。複数の第２電極４１２は、複数の第２配線２２に接合されている。これにより、複数の第２柱状部３２は、複数の第２配線２２、および複数の接合層２９１を介して複数の第２電極４１２に導通している。
図２に示すように、複数の第１電極４１１のいずれかから複数の第１柱状部３１のいずれかに至る区間における複数の第１配線２１の各々の幅は、複数の第２電極４１２のいずれかから複数の第２柱状部３２のいずれかに至る区間における複数の第２配線２２の各々の幅よりも大である。
図８に示すように、複数の第１配線２１のうち、スリット２１１を有する複数の接地配線２１Ｃの各々に接合された複数の第１電極４１１は、スリット２１１を挟んだ第２方向ｙの両側に位置する。
図２に示すように、半導体素子４０には、第１回路４０１および第２回路４０２が構成されている。第１回路４０１は、電力変換を行う複数のスイッチング回路を含む。複数のスイッチング回路からは、互いに大きさが異なる複数の電流が出力される。複数の第１電極４１１は、第１回路４０１に導通している。これにより、複数の第１配線２１、および複数の第１柱状部３１は、第１回路４０１に導通している。第２回路４０２は、第２回路４０２に導通している。第２回路４０２は、第１回路４０１に含まれる複数のスイッチング回路を制御するための制御回路を含む。複数の第２電極４１２は、第２回路４０２に導通している。これにより、複数の第２配線２２、および複数の第２柱状部３２は、第２回路４０２に導通している。複数の第２配線２２には、第２回路４０２に入力される電気信号と、第２回路４０２から出力される電気信号とが流れる。
図２に示すように、半導体装置Ａ１０においては、第１回路４０１に含まれるスイッチング回路は、第１スイッチング部４０１Ａ、第２スイッチング部４０１Ｂ、第３スイッチング部４０１Ｃおよび第４スイッチング部４０１Ｄから構成される。各スイッチング部は、上下アーム回路を構成する２つのスイッチング素子と、２つのスイッチング素子の各々を駆動させる２つのゲートドライバとを含む。当該スイッチング素子は、たとえばＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。
第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂは、複数の第１配線２１のうち第１方向ｘの一方側（図２の下側）に位置する２つの入力配線２１Ａ、２つの出力配線２１Ｂ、および接地配線２１Ｃに導通している。第１方向ｘの一方側に位置する２つの入力配線２１Ａには、第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂの各々に入力される２種類の電流が流れる。第１方向ｘの一方側に位置する２つの出力配線２１Ｂには、第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂの各々から出力された２種類の電流が流れる。第１方向ｘの一方側に位置する接地配線２１Ｃは、第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂの接地である。当該接地配線２１Ｃは、第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂのそれぞれの接地を共有している。
第３スイッチング部４０１Ｃおよび第４スイッチング部４０１Ｄは、複数の第１配線２１のうち第１方向ｘの他方側（図２の上側）に位置する２つの入力配線２１Ａ、２つの出力配線２１Ｂ、および接地配線２１Ｃに導通している。第１方向ｘの他方側に位置する２つの入力配線２１Ａには、第３スイッチング部４０１Ｃおよび第４スイッチング部４０１Ｄの各々に入力される２種類の電流が流れる。第１方向ｘの他方側に位置する２つの出力配線２１Ｂには、第３スイッチング部４０１Ｃおよび第４スイッチング部４０１Ｄの各々から出力された２種類の電流が流れる。第１方向ｘの他方側に位置する接地配線２１Ｃは、第３スイッチング部４０１Ｃおよび第４スイッチング部４０１Ｄの接地である。当該接地配線２１Ｃは、第３スイッチング部４０１Ｃおよび第４スイッチング部４０１Ｄのそれぞれの接地を共有している。以上より、半導体装置Ａ１０においては、第１スイッチング部４０１Ａ、第２スイッチング部４０１Ｂ、第３スイッチング部４０１Ｃおよび第４スイッチング部４０１Ｄから互いに大きさが異なる４種類の電流（４チャンネル）を出力することができる。
封止樹脂５０は、図４および図５に示すように、基板１０の主面１０Ａに接するとともに、複数の配線２０、および半導体素子４０と、複数の柱状配線３０のそれぞれ一部ずつとを覆っている。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む絶縁材料からなる。封止樹脂５０は、複数の配線２０、および半導体素子４０と、複数の柱状配線３０のそれぞれ一部ずつとを覆っている。
図１、図４および図５に示すように、封止樹脂５０は、実装面５０Ａ、および複数の第２端面５０Ｂを有する。実装面５０Ａは、基板１０の主面１０Ａと同じ側を向く。半導体装置Ａ１０を配線基板に実装した際、実装面５０Ａは、当該配線基板に対向する。実装面５０Ａから、複数の柱状配線３０の頂面３０Ａが露出している。複数の第２端面５０Ｂは、実装面５０Ａにつながっている。複数の第２端面５０Ｂの各々は、第１方向ｘおよび第２方向ｙのいずれかを向く。複数の第２端面５０Ｂの各々は、基板１０の複数の第１端面１０Ｂのいずれかと面一である。
複数の端子６０は、図１、図４および図５に示すように、複数の柱状配線３０の頂面３０Ａに個別に配置されている。複数の端子６０は、半導体装置Ａ１０の外部に対して露出している。複数の端子６０がハンダを介して配線基板に接合されることによって、半導体装置Ａ１０が当該配線基板に実装される。複数の端子６０の各々の大きさは、複数の柱状配線３０の頂面３０Ａの各々の面積に対応している。このため、複数の第１柱状部３１の頂面３０Ａに個別に配置された複数の端子６０の各々の大きさは、第２柱状部３２の頂面３０Ａに個別に配置された複数の端子６０の各々の大きさよりも大である。複数の端子６０の各々は、たとえば、頂面３０Ａから近い順にニッケル層、パラジウム（Ｐｄ）層、金（Ａｕ）層の順に積層された複数の金属層から構成される。
次に、図９～図２１に基づき、半導体装置Ａ１０の製造方法の一例について説明する。なお、図９～図２１の断面位置は、図４の断面位置と同一である。
最初に、図９に示すように、基材８１の厚さ方向ｚの一方側の表面に絶縁膜８１１を形成する。基材８１は、シリコンウエハである。絶縁膜８１１は、基材８１の当該表面に酸化膜を熱酸化法により成膜させた後、当該酸化膜の上に窒化膜をプラズマＣＶＤ（chemical vapor deposition）により成膜させることにより形成される。本工程で形成された絶縁膜８１１の厚さ方向ｚを向く表面を、基材８１の主面８１Ａと呼ぶ。
次いで、図１０に示すように、基材８１の主面８１Ａを覆う下地層８２Ａを形成する。下地層８２Ａは、主面８１Ａの全体にバリア層をスパッタリング法により成膜させた後、当該バリア層の上にシード層をスパッタリング法により成膜させることにより形成される。なお、当該バリア層は、厚さが１００ｎｍ～３００ｎｍのチタンからなる。当該シード層は、厚さが２００ｎｍ～６００ｎｍの銅からなる。
次いで、図１１に示すように、下地層８２Ａの上に複数のめっき層８２Ｂを形成する。複数のめっき層８２Ｂは、下地層８２Ａの上にリソグラフィパターニングを施した後、下地層８２Ａを導電経路とした電解めっきにより形成される。なお、複数のめっき層８２Ｂは、厚さが５μｍ～２５μｍの銅からなる。
次いで、図１２に示すように、複数のめっき層８２Ｂの上に、枠状の複数の保護層２９２を形成する。複数の保護層２９２は、複数のめっき層８２Ｂと、複数のめっき層８２Ｂに覆われていない下地層８２Ａとの双方の上に、スピンコータを用いて感光性ポリイミドを塗布した後、当該感光性ポリイミドに対してリソグラフィパターニングを施すことにより形成される。
次いで、図１３に示すように、複数のめっき層８２Ｂの上に、複数の接合層２９１を形成する。複数の接合層２９１は、複数の保護層２９２に取り囲まれるように形成する。複数の接合層２９１は、複数のめっき層８２Ｂと、複数のめっき層８２Ｂに覆われていない下地層８２Ａとの双方の上にリソグラフィパターニングを施した後、下地層８２Ａおよび複数のめっき層８２Ｂを導電経路とした電解めっきにより形成される。
次いで、図１４に示すように、複数のめっき層８２Ｂの上に、複数の柱状導電体８３を形成する。複数の柱状導電体８３は、銅からなる。複数の柱状導電体８３は、リソグラフィパターニングを施した後、下地層８２Ａおよび複数のめっき層８２Ｂを導電経路とした電解めっきにより形成される。
次いで、図１５に示すように、下地層８２Ａの一部を除去する。下地層８２Ａの除去対象は、複数のめっき層８２Ｂが積層されていない部分である。下地層８２Ａは、硫酸（Ｈ2ＳＯ4）および過酸化水素（Ｈ2Ｏ2）の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、残存した下地層８２Ａと、これに積層された複数のめっき層８２Ｂとが、半導体装置Ａ１０の複数の配線２０となる。
次いで、図１６に示すように、複数の配線２０の上に形成された複数の接合層２９１に、半導体素子４０を接合する。本工程では、フリップチップボンディングにより半導体素子４０を接合する。まず、コレット（図示略）を用いて、半導体素子４０の複数の電極４１を、複数の接合層２９１に個別に仮付けする。次いで、リフローにより複数の接合層２９１を溶融させる。最後に、複数の接合層２９１を冷却により固化させることにより、半導体素子４０の接合が完了する。
次いで、図１７に示すように、基材８１の主面８１Ａに接する封止樹脂８４を形成する。封止樹脂８４は、黒色のエポキシ樹脂を含む材料からなる。封止樹脂８４は、コンプレッション成型により形成される。本工程では、複数の配線２０、複数の柱状導電体８３、および半導体素子４０が封止樹脂８４に覆われる。
次いで、図１８に示すように、封止樹脂８４の厚さ方向ｚの片側を機械研削により部分除去する。本工程では、複数の柱状導電体８３も部分除去される。本工程を経ることにより、封止樹脂８４の厚さが縮小される。あわせて、複数の柱状導電体８３が半導体装置Ａ１０の複数の柱状配線３０となる。複数の柱状配線３０の各々には、封止樹脂８４から露出する頂面３０Ａが現れる。
次いで、図１９に示すように、主面８１Ａとは反対側を向く基材８１の表面を含む部分を、機械研削により除去する。本工程を経ることにより、基材８１の厚さが縮小される。
次いで、図２０に示すように、複数の柱状配線３０の頂面３０Ａに個別に接する複数の端子６０を形成する。複数の端子６０は、無電解めっきにより形成される。
最後に、図２１に示すように、基材８１および封止樹脂５０を切断線ＣＬに沿ってダイシングブレードなどを用いて切断することにより、複数の個片に分割する。当該個片には、１つの半導体素子４０が含まれるようにする。本工程を経て、個片となった基材８１が半導体装置Ａ１０の基板１０となり、かつ個片となった封止樹脂８４が半導体装置Ａ１０の封止樹脂５０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０の作用効果について説明する。
半導体装置Ａ１０は、基板１０の主面１０Ａに配置された複数の配線２０と、複数の第１電極４１１、および複数の第２電極４１２がそれぞれ複数の配線２０に接合された半導体素子４０と、複数の配線２０に配置された複数の柱状配線３０とを備える。複数の柱状配線３０は、厚さ方向ｚに沿って視て半導体素子４０よりも外方に位置し、かつ厚さ方向ｚにおいて主面１０Ａから離れる向きに突出している。複数の柱状配線３０は、複数の第１電極４１１に導通する複数の第１柱状部３１と、複数の第２電極４１２に導通する複数の第２柱状部３２とを含む。厚さ方向ｚに沿って視て、複数の第１柱状部３１の各々の面積は、複数の第２柱状部３２の各々の面積よりも大である。
これにより、複数の第１柱状部３１の各々の電気抵抗は、複数の第２柱状部３２の電気抵抗よりも小となるため、複数の第１柱状部３１の各々は、複数の第２柱状部３２の各々と比較して比較的大きな電流を流すことに適した構成となる。また、半導体素子４０は、複数の配線２０に対してフリップチップ実装がなされたものである。この場合において、半導体素子４０に干渉しない範囲内で複数の柱状配線３０の高さが縮小されることにより、半導体装置Ａ１０の厚さをより小とすることができる。したがって、半導体装置Ａ１０によれば、比較的大きな電流を流すことに適した構成としつつ、半導体装置Ａ１０の低背化を図ることが可能となる。なお、半導体素子４０に干渉しない範囲内で複数の柱状配線３０の高さが縮小されることは、図１８に示す工程において、封止樹脂８４の一部とともに、複数の柱状導電体８３の一部も機械研削により除去することにより実現される。
半導体素子４０には、複数の第１電極４１１に導通する第１回路４０１と、複数の第２電極４１２、および第１回路４０１に導通する第２回路４０２とが構成されている。これにより、第１回路４０１に比較的大きな電流を流すことができる。このため、第１回路４０１は、複数のスイッチング回路を含む構成とすることができる。
複数の第１柱状部３１は、半導体装置Ａ１０の第１方向ｘの両側に位置し、かつ第２方向ｙに沿って配列されている。複数の第１柱状部３１の各々において、第１方向ｘの寸法は、第２方向ｙの寸法よりも大である。さらに、複数の第２柱状部３２は、半導体装置Ａ１０の第２方向ｙの両側に位置し、かつ第１方向ｘに沿って配列されている。これにより、厚さ方向ｚに沿って視て、複数の第１柱状部３１の各々の面積を、複数の第２柱状部３２の各々の面積よりも大としつつ、半導体装置Ａ１０の第２方向ｙの寸法を抑えることができる。あわせて、半導体装置Ａ１０において、複数の第２柱状部３２の配置に必要なスペースを確保することができる。
複数の第２柱状部３２は、基板１０の主面１０Ａの四隅に位置する４つの隅部３２１と、４つの隅部３２１のうち半導体装置Ａ１０の一方側、または他方側に位置する一対の当該隅部３２１の間に位置する複数の中間部３２２とを含む。厚さ方向ｚに沿って視て、４つの隅部３２１の各々の面積は、複数の中間部３２２の各々の面積よりも大である。これにより、半導体装置Ａ１０の使用時に発生する熱の影響に伴う、４つの隅部３２１における熱応力集中を緩和することができる。したがって、半導体装置Ａ１０と、半導体装置Ａ１０が実装される配線基板との間に介在するハンダに亀裂が発生することを抑制できる。
複数の配線２０は、複数の第１電極４１１が接合され、かつ複数の第１柱状部３１が配置された複数の第１配線２１と、複数の第２電極４１２が接合され、かつ複数の第２柱状部３２が配置された複数の第２配線２２とを含む。複数の第１電極４１１のいずれかから複数の第１柱状部３１のいずれかに至る複数の第１配線２１の各々の幅は、複数の第２電極４１２のいずれかから複数の第２柱状部３２のいずれかに至る複数の第２配線２２の各々の幅よりも大である。これにより、複数の第１電極４１１から複数の第１柱状部３１に至る区間における複数の第１配線２１の各々の電気抵抗は、複数の第２電極４１２から複数の第２柱状部３２に至る区間における複数の第２配線２２の各々の電気抵抗よりも小となる。このことは、複数の第１柱状部３１の各々に、複数の第２柱状部３２の各々と比較して比較的大きな電流を流す上で好適なものとなる。
複数の第１配線２１の少なくともいずれかは、厚さ方向ｚに貫通するスリット２１１を有する。スリット２１１は、複数の第１配線２１のいずれかの第１方向ｘの端に位置する内縁２１１Ａから第１方向ｘに延びている。半導体装置Ａ１０においては、２つの接地配線２１Ｃの各々がスリット２１１を有する。半導体装置Ａ１０においては、２つの接地配線２１Ｃのうち一方の接地配線２１Ｃは、第１回路４０１の第１スイッチング部４０１Ａおよび第２回路４０２のそれぞれの接地を共有している。当該接地配線２１Ｃにおいて、第１スイッチング部４０１Ａに導通する複数の第１電極４１１と、第２スイッチング部４０１Ｂに導通する複数の第１電極４１１とは、スリット２１１を挟んだ第２方向ｙの両側に位置する。これにより、半導体装置Ａ１０の使用時において、第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂの双方から発生するノイズが、これら２つのスイッチング部に互いに干渉することを抑制できる。このことは、第１回路４０１の第３スイッチング部４０１Ｃおよび第４スイッチング部４０１Ｄのそれぞれの接地を共有する他方の接地配線２１Ｃにおいても、同様の効果が得られる。
半導体装置Ａ１０は、基板１０の主面１０Ａに接するとともに、複数の配線２０、および半導体素子４０と、複数の柱状配線３０のそれぞれ一部ずつとを覆う封止樹脂５０を備える。複数の柱状配線３０は、厚さ方向ｚに沿って視て主面１０Ａおよび封止樹脂５０の双方の周縁よりも内方に位置する。これにより、図２１に示す工程において、基材８１および封止樹脂８４を切断することにより個片にする際、複数の柱状配線３０に欠損が発生することを防止できる。
〔第２実施形態〕
図２２～図２４に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２３は、理解の便宜上、図２２に対して封止樹脂５０、および複数の端子６０を透過している。図２４は、理解の便宜上、図２３に対して半導体素子４０を透過し、かつ透過した半導体素子４０を想像線で示している。
半導体装置Ａ２０においては、複数の第１配線２１、複数の第１柱状部３１、半導体素子４０、および複数の端子６０の構成が、先述した半導体装置Ａ１０におけるこれらの構成よりも異なる。
図２３および図２４に示すように、半導体装置Ａ２０においては、複数の第１配線２１は、２つの入力配線２１Ａ、２つの出力配線２１Ｂ、および２つの接地配線２１Ｃから構成される。２つの入力配線２１Ａは、第２方向ｙの一方側（図２３および図２４の左側）に位置する。厚さ方向ｚに沿って視て、２つの入力配線２１Ａの各々の面積は、半導体装置Ａ１０の４つの入力配線２１Ａの各々の面積よりも大である。２つの出力配線２１Ｂは、第２方向ｙの他方側（図２３および図２４の右側）に位置する。厚さ方向ｚに沿って視て、２つの入力配線２１Ａの各々の面積は、半導体装置Ａ１０の４つの出力配線２１Ｂの各々の面積よりも大である。２つの接地配線２１Ｃは、第２方向ｙにおいて２つの入力配線２１Ａと、２つの出力配線２１Ｂとの間に位置する。なお、半導体装置Ａ２０においては、複数の第１配線２１の各々には、スリット２１１が形成されていない。
図２３および図２４に示すように、複数の第１柱状部３１は、複数の第１配線２１に個別に配置されている。このため、半導体装置Ａ２０においては、複数の第１柱状部３１の数は、半導体装置Ａ１０の複数の第１柱状部３１の数の半分である。
図２３に示すように、半導体装置Ａ２０においては、第１回路４０１に含まれる複数のスイッチング回路は、第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂから構成される。
第１スイッチング部４０１Ａは、複数の第１配線２１のうち第１方向ｘの一方側（図２３の下側）に位置する入力配線２１Ａ、出力配線２１Ｂおよび接地配線２１Ｃに導通している。第１方向ｘの一方側に位置する入力配線２１Ａには、第１スイッチング部４０１Ａに入力される電流が流れる。第１方向ｘの一方側に位置する出力配線２１Ｂには、第１スイッチング部４０１Ａから出力された電流が流れる。第１方向ｘの一方側に位置する接地配線２１Ｃは、第１スイッチング部４０１Ａの接地である。
第２スイッチング部４０１Ｂは、複数の第１配線２１のうち第１方向ｘの他方側（図２３の上側）に位置する入力配線２１Ａ、出力配線２１Ｂおよび接地配線２１Ｃに導通している。第１方向ｘの他方側に位置する入力配線２１Ａには、第２スイッチング部４０１Ｂに入力される電流が流れる。第１方向ｘの他方側に位置する出力配線２１Ｂには、第２スイッチング部４０１Ｂから出力された電流が流れる。第１方向ｘの他方側に位置する接地配線２１Ｃは、第２スイッチング部４０１Ｂの接地である。以上より、半導体装置Ａ２０においては、第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂから互いに大きさが異なる２種類の電流（２チャンネル）を出力することができる。
図２３に示すように、半導体装置Ａ２０においては、第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂの各々に導通する複数の第１電極４１１の数は、半導体装置Ａ１０におけるこれら各々に導通する複数の第１電極４１１の２倍となっている。
図２３および図２４に示すように、半導体装置Ａ２０においては、複数の第１柱状部３１の数は、半導体装置Ａ１０の複数の第１柱状部３１の数の半分である。したがって、図２２に示すように、半導体装置Ａ２０においては、複数の第１柱状部３１の頂面３０Ａに個別に配置された複数の端子６０の数は、半導体装置Ａ１０のこれらに個別に配置された複数の端子６０の半分である。
次に、半導体装置Ａ２０の作用効果について説明する。
半導体装置Ａ２０においては、半導体装置Ａ１０と同じく、基板１０の主面１０Ａに配置された複数の配線２０と、複数の第１電極４１１、および複数の第２電極４１２がそれぞれ複数の配線２０に接合された半導体素子４０と、複数の配線２０に配置された複数の柱状配線３０とを備える。複数の柱状配線３０は、厚さ方向ｚに沿って視て半導体素子４０よりも外方に位置し、かつ厚さ方向ｚにおいて主面１０Ａから離れる向きに突出している。複数の柱状配線３０は、複数の第１電極４１１に導通する複数の第１柱状部３１と、複数の第２電極４１２に導通する複数の第２柱状部３２とを含む。厚さ方向ｚに沿って視て、複数の第１柱状部３１の各々の面積は、複数の第２柱状部３２の各々の面積よりも大である。したがって、半導体装置Ａ２０によっても、比較的大きな電流を流すことに適した構成としつつ、半導体装置Ａ２０の低背化を図ることが可能となる。
半導体装置Ａ２０においては、第１回路４０１の第１スイッチング部４０１Ａおよび第２スイッチング部４０１Ｂから互いに大きさが異なる２種類の電流（２チャンネル）を出力することができる。一方、半導体装置Ａ１０においては、第１回路４０１の第１スイッチング部４０１Ａ、第２スイッチング部４０１Ｂ、第３スイッチング部４０１Ｃおよび第４スイッチング部４０１Ｄから互いに大きさが異なる４種類の電流（４チャンネル）を出力することができる。このように、複数のスイッチング回路を含む第１回路４０１において、当該複数のスイッチング回路の数を変更することにより、出力される電流の種類の数を自在に設定することができる。本発明は、当該複数のスイッチング回路の数にかかわらず適用可能である。
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ２０：半導体装置
１０：基板
１０Ａ：主面
１０Ｂ：第１端面
１１：絶縁膜
２０：配線
２０Ａ：下地層
２０Ｂ：めっき層
２１：第１配線
２１Ａ：入力配線
２１Ｂ：出力配線
２１Ｃ：接地配線
２１１：スリット
２２：第２配線
２９１：接合層
２９２：保護層
３０：柱状配線
３０Ａ：頂面
３１：第１柱状部
３２：第２柱状部
４０：半導体素子
４０Ａ：裏面
４０１：第１回路
４０１Ａ：第１スイッチング部
４０１Ｂ：第２スイッチング部
４０１Ｃ：第３スイッチング部
４０１Ｄ：第４スイッチング部
４０２：第２回路
４１：電極
４１１：第１電極
４１２：第２電極
５０：封止樹脂
５０Ａ：実装面
５０Ｂ：第２端面
６０：端子
８１：基材
８１Ａ：主面
８１１：絶縁膜
８２Ａ：下地層
８２Ｂ：めっき層
８３：柱状導電体
８４：封止樹脂
ＣＬ：切断線
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims (14)

  1. 厚さ方向を向く主面を有する基板と、
    前記主面に配置された複数の配線と、
    前記主面に対向する裏面と、前記裏面に設けられた複数の電極と、を有するとともに、前記複数の電極が前記複数の配線に接合された半導体素子と、
    前記厚さ方向に視て前記半導体素子よりも外方に位置し、かつ前記厚さ方向において前記主面から離れる向きに突出するとともに、前記複数の配線に配置された複数の柱状配線と、を備え、
    前記半導体素子には、複数のスイッチング回路を含む第１回路と、前記第１回路に導通する第２回路と、が構成されており、
    前記複数のスイッチング回路からは、互いに大きさが異なる複数の電力が出力されており、
    前記複数の電極は、前記第１回路に導通する複数の第１電極と、前記第２回路に導通する複数の第２電極と、を含み、
    前記複数の柱状配線は、前記複数の第１電極に導通する複数の第１柱状部と、前記複数の第２電極に導通する複数の第２柱状部と、を含み、
    前記厚さ方向に視て、前記複数の第１柱状部の各々の面積は、前記複数の第２柱状部の各々の面積よりも大であり、
    前記複数の第１柱状部は、前記半導体素子の前記厚さ方向に対して直交する第１方向の両側に位置するとともに、前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されている、半導体装置。
  2. 前記第２回路は、制御回路を含む、請求項１に記載の半導体装置。
  3. 前記複数の第１柱状部の各々において、前記第１方向の寸法は、前記第２方向の寸法よりも大である、請求項１または２に記載の半導体装置。
  4. 前記複数の第１柱状部の各々は、前記厚さ方向に視て矩形状である、請求項３に記載の半導体装置。
  5. 前記複数の第２柱状部は、前記半導体素子、および前記複数の第１柱状部の前記第２方向の両側に位置するとともに、前記第１方向に沿って配列されている、請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記複数の第２柱状部は、前記主面の四隅に位置する４つの隅部と、前記第１方向において前記４つの隅部の間に位置する複数の中間部と、を含み、
    前記厚さ方向に視て、前記４つの隅部の各々の面積は、前記複数の中間部の各々の面積よりも大である、請求項５に記載の半導体装置。
  7. 前記複数の配線は、前記複数の第１電極が接合され、かつ前記複数の第１柱状部が配置された複数の第１配線と、前記複数の第２電極が接合され、かつ前記複数の第２柱状部が配置された複数の第２配線と、を含み、
    前記複数の第１電極のいずれかから前記複数の第１柱状部のいずれかに至る区間における前記複数の第１配線の各々の幅は、前記複数の第２電極のいずれかから前記複数の第２柱状部のいずれかに至る区間における前記複数の第２配線の各々の幅よりも大である、請求項１ないし６のいずれかに記載の半導体装置。
  8. 前記複数の第１配線の各々は、前記第１方向に延びている、請求項７に記載の半導体装置。
  9. 前記複数の第１配線の少なくともいずれかは、前記厚さ方向に貫通するスリットを有し、
    前記スリットは、前記複数の第１配線のいずれかの前記第１方向の端に位置する内縁から前記第１方向に延びている、請求項８に記載の半導体装置。
  10. 前記スリットを有する前記複数の第１配線のいずれかに接合された前記複数の第１電極は、前記スリットを挟んだ前記第２方向の両側に位置する、請求項９に記載の半導体装置。
  11. 前記主面に接するとともに、前記複数の配線、および前記半導体素子と、前記複数の柱状配線のそれぞれ一部と、を覆う封止樹脂をさらに備え、
    前記複数の柱状配線の各々は、前記主面と同じ側を向く頂面を有し、
    前記複数の柱状配線の各々の前記頂面は、前記封止樹脂から露出している、請求項１ないし１０のいずれかに記載の半導体装置。
  12. 前記厚さ方向に視て、前記複数の柱状配線は、前記主面および前記封止樹脂の各々の周縁よりも内方に位置する、請求項１１に記載の半導体装置。
  13. 複数の端子をさらに備え、
    前記複数の端子は、前記複数の柱状配線の各々の前記頂面に個別に配置されている、請求項１１または１２に記載の半導体装置。
  14. 前記基板は、単結晶の真性半導体材料からなる、請求項１ないし１３のいずれかに記載の半導体装置。
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