JP5507216B2 - 半導体装置および電源装置 - Google Patents

Description

本発明は、半導体装置およびそれを用いた電源装置に関し、例えば高電圧を低電圧に変換するスイッチング電源装置に適用して有効な技術に関するものである。

例えば、特許文献１には、パワーＭＯＳＦＥＴと、それを駆動する駆動回路と、駆動回路にスイッチング制御信号を伝達する制御回路とが１つのパッケージ内に搭載された半導体装置が記載されている（図１、図２）。

また、特許文献２には、スイッチング周波数を調整することで出力電圧を制御するというコンパレータ方式に基づいたＤＣ−ＤＣコンバータが示されている。また、特許文献３には、軽負荷時にインダクタに流れる逆流を検出することが可能な同期整流型スイッチングレギュレータが示されている。

特開２００８−１７６２０号公報 特開２００８−１３６３０７号公報 特開２００６−２１１７６０号公報

例えば、パーソナルコンピュータ（以下、ＰＣ）等を代表とする各種電子機器ならびに電気機器では、商用電源となる交流電圧（例えば１００Ｖ等）から所望の直流電圧（例えば１２Ｖ、５Ｖ、３．３Ｖ等）を生成するＡＣ／ＤＣコンバータ（例えばＡＴＸ電源）が用いられている。また、ノート型のＰＣ等では、バッテリによって特定値の直流電圧が供給される。ＰＣ等に使用される各種半導体部品では、安定した電源電圧が必要とされ、場合によっては複数の電源電圧値が必要とされる。このため、このＡＣ／ＤＣコンバータやバッテリによって生成された電圧は、降圧型の非絶縁型ＤＣ／ＤＣコンバータ（バックコンバータ）によって所定の電圧（例えば１．０Ｖ等）および安定した電圧に変換された上で各種半導体部品に供給される。

このようなバックコンバータは、一般的にＰＯＬ（point of load）コンバータ等と呼ばれる。例えばＰＣの場合、バックコンバータは、マザーボードや各種拡張ボード（グラフィックボード等）といったＰＣＢ（Printed Circuit Board）上で各種回路ユニット（ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、メモリ等）の近傍に実装される。

近年、前述したような各種半導体部品では、高速化等に伴い大電流が必要とされてきている。その一方で、例えば、自身の作業負荷に応じて一部の内部回路ブロックが不必要となった場合に当該内部回路ブロックへの電源供給を一時的に遮断する等の省電力設計も行われている。特に、バッテリで動作する電子機器内の各種半導体部品では、このような省電力設計が極めて重要となる。したがって、バックコンバータにも、幅広い電流レンジへの対応や、電力変換効率の向上が求められる。

図１７は、本発明の前提として検討した電源装置において、その構成の一例を示すブロック図である。図１８は、図１７の電源装置の動作例を示す波形図である。この電源装置は、コンスタント・オンタイム（ＣＯＴ）制御方式を反映した構成例となっている。図１７に示す電源装置は、ハイサイドのトランジスタＱＨ、およびロウサイドのトランジスタＱＬと、これらのオン・オフを制御するＰＷＭ制御ユニットＰＷＭＣＴＬＵを備えている。ＰＷＭＣＴＬＵは、コンパレータ回路ＣＭＰ５０と、ワンショットパルス生成回路１ＰＬＳｂと、逆電流検出回路ＲＩＤＥＴｂと、制御論理回路ＬＧＣならびにドライバ回路ＤＲＶを含んでいる。ＱＨおよびＱＬの一端は、スイッチ信号ＳＷの出力ノードに共通接続され、このノードにインダクタＬの一端が接続される。インダクタＬの他端は、出力電源ノードＶＯとなり、負荷ＬＯＤの電源端子および容量Ｃｌｄに接続されると共に、ＰＷＭＣＴＬＵに帰還される。

このような電源装置は、軽負荷時（負荷ＬＯＤの消費電流（負荷電流）Ｉｏが小さい時）においては次のように動作する。すなわち、図１８に示すように、まず、コンパレータ回路ＣＭＰ５０が、出力電源ノードＶＯの電圧が所定の比較電圧ＶＣ（例えば１．０Ｖ）まで低下したことを検出し、これを受けて、ワンショットパルス生成回路１ＰＬＳｂが所定のパルス幅（コンスタントオン時間）Ｔ１を持つワンショットパルスを生成する。このＴ１では、トランジスタＱＨのゲート電圧が‘Ｈ’レベルとなりＱＨがオンに、トランジスタＱＬのゲート電圧が‘Ｌ’レベルとなりＱＬがオフになり、これに伴いインダクタＬの電流ＩＬが上昇する。一方、Ｔ１を経た後は、ＱＨがオフに、ＱＬがオンにそれぞれ駆動され、電流ＩＬは、徐々に減少しながらＱＬを介して流れ続ける。

ここで、電流ＩＬが０Ａまで減少すると、容量ＣｌｄからインダクタＬを介してＱＬに向かう方向に電流経路が形成される（すなわち逆流が生じる）。この逆流は、逆電流検出回路ＲＩＤＥＴｂによって検出され、これを受けてＱＬがオフに制御され、その結果、ＱＨ，ＱＬ共にオフとなる。このＱＨ，ＱＬ共にオフとなる期間（Ｔ３）では、容量Ｃｌｄによって負荷ＬＯＤが駆動され、出力電源ノードＶＯの電圧が徐々に低下する。そして、このＶＯの電圧が、コンパレータ回路ＣＭＰ５０の比較電圧ＶＣまで低下すると、再びＱＨがオンに制御され、同様の動作が繰り返される。

図１９は、図１７の電源装置において、そのスイッチング周波数の負荷電流依存性を示す図である。図２０は、図１７の電源装置において、その電力変換効率の負荷電流依存性を示す図である。図１９に示すように、図１７の電源装置は、重負荷時（図１９の例では負荷電流Ｉｏが５Ａ以上の場合）には電流連続モード（ＣＣＭ：Continuous Conduction Mode）で動作し、軽負荷時（図１９の例ではＩｏが５Ａ未満の場合）には電流不連続モード（ＤＣＭ：Discontinuous Conduction Mode）で動作する。ＣＣＭとは、インダクタＬに流れる電流ＩＬが常に０Ａよりも大きい状態を保つ動作モードであり、ＤＣＭとは、一部の期間においてＩＬが０Ａとなる期間が生じる動作モードである。ＣＣＭ，ＤＣＭに関わらず、インダクタＬに流れる電流ＩＬの立ち上がり傾き（＝（ＶＩＮーＶＯ）／Ｌ）、立ち下がり傾き（＝−ＶＯ／Ｌ）ならびにＩＬの立ち上がり時間（すなわちコンスタントオン時間Ｔ１）はそれぞれ一定値であり、また、ＩＬの平均値がＩｏとなる。したがって、例えばＩｏが所定の値よりも小さくなると、必然的にＩＬが０Ａとなる期間が生じ、自動的にＣＣＭからＤＣＭに変化することになる。

ＣＣＭにおいては、電流ＩＬに逆流は生じず、スイッチング周波数は、負荷電流Ｉｏの大きさに関わらずに一定値となる。すなわち、Ｉｏが定常状態の際には、前述したように、ＩＬの傾きおよびコンスタントオン時間Ｔ１が一定値であることに加えて、ＩＬの最大値および最小値もそれぞれ一定値となるため、スイッチング周波数Ｆｓｗは、一定値を保ち、Ｉｏの増加・減少に応じて、電流ＩＬの最大値および最小値が共に一定の量だけシフトすることになる。この際のＦｓｗは、ＱＨに供給される入力電源電圧ＶＩＮと、出力電源ノードＶＯの電圧と、コンスタントオン時間Ｔ１を用いて式（１）となる。

Ｆｓｗ＝ＶＯ／（ＶＩＮ・Ｔ１） （１）
一方、ＤＣＭにおいては、電流ＩＬに逆流が生じ得るため、図１８で述べたように、この逆流の検出に伴いＩＬを０Ａとする期間Ｔ３が生じる。このＤＣＭでは、ＣＣＭの場合と異なり、ＩＬの最小値が０Ａに固定されるため、スイッチング周波数Ｆｓｗは、負荷電流Ｉｏの大きさに依存して変化することになる。また、Ｆｓｗは、入力電源電圧ＶＩＮの変化に伴い、立ち上がり傾きが変化することから、ＶＩＮに対する依存性も持つ。この際のＦｓｗは、式（２）となる。

Ｆｓｗ＝２・Ｉｏ・Ｌ・ＶＯ／｛Ｔ１^２・ＶＩＮ・（ＶＩＮ−ＶＯ）｝ （２）
式（２）ならびに図１８の説明から判るように、ＤＣＭでのスイッチング周波数Ｆｓｗは、負荷電流Ｉｏが小さくなるほど低下する（Ｉｏ低下に伴い図１８における期間Ｔ３が延びる）。これにより、図２０に示すように、ＤＣＭでの電力変換効率は、仮にＤＣＭを用いずにＣＣＭでのスイッチング周波数をそのまま維持した場合（すなわち図１７において逆電流検出回路ＲＩＤＥＴｂが存在しない場合に対応）と比べて向上する。例えば、負荷電流Ｉｏが２Ａ程度において、ＣＣＭでのスイッチング周波数Ｆｓｗを維持した場合は、電力変換効率が約８５％なのに対して、ＤＣＭの場合は約９０％となっている。これは、Ｆｓｗが低くなることで、ＱＨ，ＱＬのドライブロス、ならびにスイッチングロスが小さくなるためである。

このように、図１７のような電源装置を用いることで、軽負荷時の電力変換効率を向上させることが可能となる。しかしながら、この電源装置では、式（２）から判るように、入力電源電圧ＶＩＮが変動すると、スイッチング周波数Ｆｓｗが大きく変動してしまう。この特性は、特に、ノートＰＣ等を代表とするバッテリ駆動の電子機器では、バッテリ電圧低下と共に効率が低下することになるため致命的となる。この特性を改善するため、例えば、入力電源電圧モニタ用の外部ピンを設ける方式が考えられる。ただし、この場合は、外部ピン数ならびに部品数（例えば入力電源電圧検出用の抵抗）の増大が生じ、電源装置の小型化やコスト低減の阻害要因となる。

さらに、別の課題として、前述した電力変換効率の向上と共に幅広い電流レンジへの対応も挙げられる。また、更に別の課題として、図１７のような構成例では、コンスタントオン時間Ｔ１において、例えば、スイッチ信号ＳＷのノードが接地電源電圧ＧＮＤにショートしていてもＱＨがオンし続けてしまい、ＱＨが破壊、あるいはダメージを受けるといった事態も懸念される。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、軽負荷時の電力変換効率を入力電源電圧によらずに向上可能な電源装置を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による電源装置は、電源電圧とインダクタの一端の間に接続された第１トランジスタと、接地電源電圧とインダクタの一端の間に接続された第２トランジスタと、電流検出回路と、エラーアンプ回路と、パルス生成回路と、逆電流検出回路と、スイッチング制御回路とを備えたものとなっている。電流検出回路は、インダクタに流れる電流を反映した電流検出信号を生成する。エラーアンプ回路は、第１設定電圧を基準としてインダクタの他端となる出力電源ノードの出力電圧を増幅し、その増幅結果となるエラーアンプ信号を出力する。パルス生成回路は、出力電源ノードの出力電圧が所定の電圧まで低下する毎にパルス信号を出力する。逆電流検出回路は、出力電源ノードからインダクタを介して第２トランジスタに流れる方向の電流を検出した際に逆電流検出信号を活性化する。スイッチング制御回路は、パルス生成回路からのパルス信号を受けた際に、第１トランジスタをオンに、第２トランジスタをオフに駆動し、電流検出信号の電圧レベルがエラーアンプ信号の電圧レベルに到達した際に、第１トランジスタをオフに、第２トランジスタをオンに駆動し、逆電流検出信号が活性化された際に、第２トランジスタをオフに駆動する。

このような構成を用いることで、軽負荷時においては、パルス生成回路からのパルス信号の発生周期が長くなるため、スイッチング損失が低減し、電力変換効率の向上が図れる。さらに、電流モード制御方式を用いているため、電源電圧が変動した場合でも、ほぼ同じ期間内にほぼ同じエネルギーをインダクタに持たせることが可能となり、電源電圧に応じたスイッチング周波数の変動を抑制できる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、軽負荷時の電力変換効率を入力電源電圧によらずに向上可能な電源装置が実現可能になる。

本発明の実施の形態１による電源装置において、その構成の一例を示す回路ブロック図である。 図１の電源装置において、モード設定信号が‘Ｌ’レベル時の動作例を示す波形図であり、（ａ）は３フェーズ動作時、（ｂ）は２フェーズ動作時、（ｃ）は１フェーズ動作時を示すものである。 図１の電源装置において、１フェーズ動作かつモード設定信号が‘Ｈ’レベル時の動作例を示す波形図である。 （ａ）は、図３における軽負荷時の動作方式を模式的に示した原理図であり、（ｂ）は、その比較対象として、図１８における軽負荷時の動作方式を模式的に示した原理図である。 図１の電源装置において、その軽負荷時の動作におけるスイッチング周波数の入力電源電圧依存性の一例を示す図である。 図１の電源装置において、その各動作モード時における電力変換効率の負荷電流依存性の一例を示す図である。 図１の電源装置において、そのアナログコンパニオンユニットに含まれる３値バッファ回路の詳細な構成例を示す回路図である。 図１の電源装置において、アナログコンパニオンユニットならびに各ＰＷＭ搭載型駆動ユニットに含まれるハイインピーダンス検出回路の構成例を示す回路ブロック図である。 図８に示したハイインピーダンス検出回路のより詳細な構成例を示す回路図である。 図９のハイインピーダンス検出回路の動作例を示す波形図である。 本発明の実施の形態２による電源装置において、その構成の一例を示す回路ブロック図である。 図１１の電源装置において、そのアナログコンパニオンユニット内のＳＭＯＤ＆ＯＶＰ出力回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す真理値表である。 本発明の実施の形態３による電源装置において、その詳細な構成例を示すブロック図である。 図１３に示すＰＷＭ搭載型駆動ユニットの外形例を示す平面図である。 （ａ）は、図１４におけるＹ１−Ｙ１’間の構造例を示す断面図であり、（ｂ）は、図１４におけるＸ１−Ｘ１’間の構造例を示す断面図である。 図１３において、ハイサイドのトランジスタが形成された半導体チップのデバイス構造例を示す断面図である。 本発明の前提として検討した電源装置において、その構成の一例を示すブロック図である。 図１７の電源装置の動作例を示す波形図である。 図１７の電源装置において、そのスイッチング周波数の負荷電流依存性を示す図である。 図１７の電源装置において、その電力変換効率の負荷電流依存性を示す図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（又はＭＯＳトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
<<電源装置全体の構成>>
図１は、本発明の実施の形態１による電源装置において、その構成の一例を示す回路ブロック図である。図１に示す電源装置は、共通制御ユニットＣＣＴＬＵと、複数（ここでは３個）のＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］〜ＰＳＩＰ［３］（半導体装置）と、複数（ここでは３個）のインダクタＬ［１］〜Ｌ［３］を含んで構成される。ＣＣＴＬＵは、マイクロコントローラユニットＭＣＵと、アナログコンパニオンユニットＡＣＵを備えている。Ｌ［１］〜Ｌ［３］の一端は、出力電源ノードＶＯに共通に接続され、Ｌ［１］〜Ｌ［３］の他端は、それぞれ、ＰＳＩＰ［１］〜ＰＳＩＰ［３］に接続される。ＶＯと接地電源電圧ＧＮＤの間には、負荷ＬＯＤと容量Ｃｌｄが並列に接続される。ＬＯＤは、前述した各種回路ユニット（例えばＣＰＵ、ＧＰＵ、メモリ等）に該当し、このＶＯを電源として所定の動作を行う。

ＰＳＩＰ［１］〜ＰＳＩＰ［３］は、例えば、それぞれ別の半導体パッケージによって実現される。ＭＣＵとＡＣＵは、それぞれ別の半導体パッケージで実現したり、一つの半導体パッケージで実現することも可能である。一つの半導体パッケージで実現する場合、ＭＣＵとＡＣＵは、それぞれ別の半導体チップで形成した後、所謂ＳｉＰ（System in Package）技術によって一つの半導体パッケージに搭載したり、あるいは一つの半導体チップで形成してパッケージ化することも可能である。これらの半導体パッケージは、マザーボードや各種拡張ボード（グラフィックボード等）といった配線基板（ＰＣＢ）上で、負荷ＬＯＤの近傍に実装される。

マイクロコントローラユニットＭＣＵは、複数（ここでは３個）の外部端子ＰＮｃ１〜ＰＮｃ３と、３個の外部端子ＰＮｖｆｉ，ＰＮｖｒｏ，ＰＮｓｍｏを含んでいる。ＰＮｓｍｏからは、モード設定信号ＳＭＯＤが出力される。ＰＮｃ１〜ＰＮｃ３からは、同一周波数で、それぞれ位相が異なるクロック信号ＣＬＫ［１］〜ＣＬＫ［３］が出力される。また、ＭＣＵは、ディジタル・アナログ変換回路ＤＡＣを備える。ＤＡＣは、外部端子ＰＮｖｆｉからの基準電圧ＶＲＥＦと、複数ビットのディジタルコード（ＶＩＤコードと称す）とが入力され、ＶＩＤコードに応じた出力電圧設定信号ＶＲを外部端子ＰＮｖｒｏから出力する。ＶＲは、出力電源ノードＶＯへの設定電圧を示すアナログ電圧信号である。特に限定はされないが、ＶＩＤコードによって、例えば、０．８Ｖ〜１．８Ｖ等といった電圧範囲の中から数十ｍＶステップ等でＶＲを選択することができる。

アナログコンパニオンユニットＡＣＵは、１２個の外部端子ＰＮｖｆｏ，ＰＮｃｉ，ＰＮｃｏ，ＰＮｅｏ１，ＰＮｆｐ，ＰＮｆｎ，ＰＮｆｏ，ＰＮｆｉ，ＰＮｖｒｉ，ＰＮｅｏ２，ＰＮｖｓ，ＰＮｓｍｉを含んでいる。また、ＡＣＵは、基準電圧生成回路ＶＲＥＦＧ、ハイインピーダンス検出回路ＨＺＤＥＴｍ、３値バッファ回路３ＢＵＦ、オア回路ＯＲ１、アンド回路ＡＤ１，ＡＤ２、ワンショットパルス生成回路１ＰＬＳ、コンパレータ回路ＣＭＰ２、エラーアンプ回路ＥＡ、アンプ回路ＡＭＰ２、抵抗Ｒ３ａ，Ｒ３ｂ，Ｒ４ａ，Ｒ４ｂを備えている。ＶＲＥＦＧは、基準電圧ＶＲＥＦを生成する。このＶＲＥＦは、外部端子ＰＮｖｆｏを介して前述したＡＣＵの外部端子ＰＮｖｆｉに入力される。

アンプ回路ＡＭＰ２および抵抗Ｒ３ａ，Ｒ３ｂ，Ｒ４ａ，Ｒ４ｂは、差動増幅回路を構成し、Ｒ３ａ，Ｒ３ｂの抵抗値を共にＲ３とし、Ｒ４ａ，Ｒ４ｂの抵抗値を共にＲ４とすると、当該差動増幅回路のゲインは、Ｒ４／Ｒ３で設定できる。特に限定はされないが、ここではＲ３＝Ｒ４＝１１ｋΩとし、差動増幅回路のゲインを１に設定する。この差動増幅回路は、（＋）側に負荷ＬＯＤの電源電圧（ＶＯの電圧）となる出力電圧検出信号ＶＳＥＮ＿Ｐが外部端子ＰＮｆｐを介して入力され、（−）側にＬＯＤの接地電源電圧ＧＮＤとなる出力電圧検出信号ＶＳＥＮ＿Ｎが外部端子ＰＮｆｎを介して入力される。

ＡＭＰ２の出力は、フィードバック信号ＦＢｏとして外部端子ＰＮｆｏから出力される。ＰＮｆｏは、外部に設けられた抵抗Ｒ１７を介して外部端子ＰＮｆｉに接続される。また、ＰＮｆｉは、外部に設けられた容量Ｃ１０および抵抗Ｒ１６を介して外部端子ＰＮｅｏ２に接続される。したがって、ＦＢｏは、Ｒ１７およびＣ１０からなるループ補償回路（ロウパスフィルタ）によって平滑化され、この平滑化された信号がフィードバック信号ＦＢｉとしてＰＮｆｉから入力される。

エラーアンプ回路ＥＡは、（−）側に前述したフィードバック信号ＦＢｉが入力され、（＋）側に前述したＭＣＵからの設定電圧ＶＲが外部端子ＰＮｖｒｉを介して入力される。ＥＡは、外部端子ＰＮｅｏ１，ＰＮｅｏ２を介してエラーアンプ信号ＥＯを出力する。このＥＯは、前述した抵抗Ｒ１６および容量Ｃ１０からなるループ補償回路（ロウパスフィルタ）によって平滑化される。また、ＰＮｅｏ１から出力されたＥＯは、エラーバスＥＢ上に伝送される。

コンパレータ回路ＣＭＰ２は、（＋）側にエラーアンプ信号ＥＯが入力され、（−）側に外部端子ＰＮｖｓを介して設定電圧ＶＳが入力される。ＶＳは、前述した外部端子ＰＮｖｆｏより出力された基準電圧ＶＲＥＦを外部に設けられた抵抗Ｒ１４，Ｒ１５で分圧することで生成される。詳細は後述するが、軽負荷時の動作においては、この設定電圧ＶＳに基づいてスイッチングのオンパルス幅やスイッチング周波数が定められる。アンド回路ＡＤ２は、２入力の一方にＣＭＰ２の出力が入力され、２入力の他方に前述したＭＣＵからのモード設定信号ＳＭＯＤが外部端子ＰＮｓｍｉを介して入力される。ワンショットパルス生成回路１ＰＬＳは、ＡＤ２の出力ノードにおける立ち上がりエッジを受けて、所定のパルス幅を備えた‘Ｈ’パルス信号を出力する。

ハイインピーダンス検出回路ＨＺＤＥＴｍは、詳細な構成例は後述するが、前述したＭＣＵからのクロック信号ＣＬＫ［１］が外部端子ＰＮｃｉを介して入力され、ＣＬＫ［１］がハイインピーダンス状態の場合には、ハイインピーダンス検出信号ＨＺを出力する。また、ＨＺＤＥＴｍは、ＣＬＫ［１］がハイインピーダンス状態で無い場合には、ＣＬＫ［１］を再駆動した信号となる内部クロック信号ＣＬＫｉを出力する。アンド回路ＡＤ１は、２入力の一方にＣＬＫｉが入力され、２入力の他方に前述したモード設定信号ＳＭＯＤの反転信号が外部端子ＰＮｓｍｉを介して入力される。

オア回路ＯＲ１は、２入力の一方にアンド回路ＡＤ１の出力が入力され、２入力の他方にワンショットパルス生成回路１ＰＬＳの出力が入力される。３値バッファ回路３ＢＵＦは、ＯＲ１の出力が入力され、ＨＺによる制御に応じて外部端子ＰＮｃｏよりクロック信号ＣＬＫ’［１］を出力する。３ＢＵＦは、ＨＺが活性状態の際にはＣＬＫ’［１］をハイインピーダンス状態とし、ＨＺが非活性状態の際には、ＣＬＫ’［１］をＯＲ１の出力とする。

ＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］は、８個の外部端子ＰＮ１［１］〜ＰＮ３［１］，ＰＮ８［１］〜ＰＮ１２［１］を含んでいる。ＰＮ１［１］には入力電源電圧ＶＩＮ（例えば１２Ｖ等）が供給され、ＰＮ３［１］には接地電源電圧ＧＮＤが供給される。ＰＮ８［１］には、ＡＣＵからのエラーアンプ信号ＥＯがエラーバスＥＢを介して入力され、ＰＮ９［１］には、ＭＣＵからのクロック信号ＣＬＫ’［１］が入力される。また、ＰＮ２［１］にはスイッチ信号ＳＷ［１］が出力されると共に前述したインダクタＬ［１］の他端が接続され、ＰＮ１０［１］にはＧＮＤが供給される。

ＰＳＩＰ［１］は、さらに、トランジスタ（パワートランジスタ）ＱＨ［１］，ＱＬ［１］と、ドライバ回路ＤＲＶｈ［１］，ＤＲＶｌ［１］と、制御論理回路ＬＧＣ［１］と、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［１］と、活性電流検出回路ＡＣＳ［１］と、逆電流検出回路ＲＩＤＥＴ［１］と、ハイインピーダンス検出回路ＨＺＤＥＴ１［１］を備えている。トランジスタＱＨ［１］，ＱＬ［１］は、ここではＮチャネル型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）を用いている。トランジスタＱＨ［１］は、ドレインが入力電源電圧ＶＩＮに、ゲートがＤＲＶｈ［１］に、ソースがスイッチ信号ＳＷ［１］の出力端子となる外部端子ＰＮ２［１］にそれぞれ接続される。トランジスタＱＬ［１］は、ドレインがＰＮ２［１］（ＳＷ［１］）に、ゲートがＤＲＶｌ［１］に、ソースが外部端子ＰＮ３［１］を介してＧＮＤにそれぞれ接続される。

ハイインピーダンス検出回路ＨＺＤＥＴ１［１］は、外部端子ＰＮ９［１］からのクロック信号ＣＬＫ’［１］を受け、ＣＬＫ’［１］の状態に応じてイネーブル信号ＥＮ［１］を生成すると共に、内部クロック信号ＣＬＫ＿Ｓ［１］を生成する。ＨＺＤＥＴ１［１］は、詳細な構成例は後述するが、ＣＬＫ’［１］がハイインピーダンス状態の場合には、ＥＮ［１］を出力し、ハイインピーダンス状態で無い場合には、ＣＬＫ’［１］を再駆動した信号となるＣＬＫ＿Ｓ［１］を出力する。活性電流検出回路ＡＣＳ［１］は、トランジスタＱＨ［１］に流れる電流Ｉｄｈを検出し、その１／Ｎ（例えばＮ＝１８５００等）の電流を生成する。この電流は、外部端子ＰＮ１１［１］に外部接続された抵抗Ｒｃｓによって電圧に変換され、この電圧が電流検出信号ＣＳ［１］となる。

ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［１］は、コンパレータ回路ＣＭＰ１［１］と、抵抗Ｒ１［１］，Ｒ２［１］と、オフセット電圧源（オフセット電圧）ＶＯＦ［１］と、バイアス電流源ＩＢ１と、セットリセット型フリップフロップ回路ＦＦｐ［１］を備えている。Ｒ１［１］とＲ２［１］は、外部端子ＰＮ８［１］とＰＮ１０［１］の間に直列接続され、ＰＮ８［１］から入力されたエラーアンプ信号ＥＯを分圧する。特に限定はされないが、ここではＲ１［１］とＲ２［１］を同一の抵抗値（例えば５０ｋΩ等）とし、これによってＥＯは１／２に分圧される。

バイアス電流源ＩＢ１（例えば４９０μＡ等）は、前述した電流検出信号ＣＳ［１］を安定化させるためのものであり、活性電流検出回路ＡＣＳ［１］と共に外部端子ＰＮ１１［１］に電流を出力する。コンパレータ回路ＣＭＰ１［１］は、（−）側に前述した抵抗Ｒ１［１］，Ｒ２［１］によって分圧されたエラーアンプ信号ＥＯが入力され、（＋）側に、オフセット電圧源ＶＯＦ［１］によるオフセット電圧（例えば０．１Ｖ等）が加算された電流検出信号ＣＳ［１］が入力される。フリップフロップ回路ＦＦｐ［１］は、リセット入力ノード（Ｒ）にＨＺＤＥＴ１［１］からの内部クロック信号ＣＬＫ＿Ｓ［１］が入力され、セット入力ノード（Ｓ）にＣＭＰ１［１］からの出力信号が入力され、反転出力ノード（／Ｑ）からＰＷＭ信号ＰＷＭ［１］を出力する。

逆電流検出回路ＲＩＤＥＴ［１］は、前述したＭＣＵからのモード設定信号ＳＭＯＤが外部端子ＰＮ１２［１］を介して入力され、このＳＭＯＤによる制御を受けて動作する。ＲＩＤＥＴ［１］は、ＳＭＯＤが活性状態の場合には、外部端子ＰＮ２［１］からＰＮ３［１］に向けた逆方向の電流を検出した際に逆電流検出信号ＲＩ［１］を活性化し、ＳＭＯＤが非活性状態の場合には、ＲＩ［１］を非活性状態に維持する。制御論理回路ＬＧＣ［１］は、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［１］からのＰＷＭ信号ＰＷＭ［１］に基づいてＤＲＶｈ［１］，ＤＲＶｌ［１］を介してＱＨ［１］，ＱＬ［１］をスイッチング制御する。また、ＬＧＣ［１］は、ＲＩ［１］の活性状態を受けた際には、ＤＲＶｌ［１］を介してＱＬ［１］をオフに駆動する。

ＰＷＭ搭載型駆動ユニットＰＳＩＰ［２］，ＰＳＩＰ［３］は、外部との間の入力信号および出力信号が若干異なることを除いて前述したＰＳＩＰ［１］と同様な内部回路構成となっている。したがって、以降は、［ｎ］（ｎ＝１，２，３）によって各ＰＳＩＰ［ｎ］の外部端子、内部回路ならびに内部信号を区別することとする。ＰＳＩＰ［２］は、外部端子ＰＮ９［２］を介してＭＣＵからのクロック信号ＣＬＫ［２］が入力され、エラーバスＥＢならびに外部端子ＰＮ８［２］を介してＡＣＵからのエラーアンプ信号ＥＯが入力される。また、ＰＳＩＰ［２］は、外部端子ＰＮ２［２］を介してスイッチ信号ＳＷ［２］を出力し、このＰＮ２［２］にインダクタＬ［２］が接続される。

同様に、ＰＳＩＰ［３］は、外部端子ＰＮ９［３］を介してＭＣＵからのクロック信号ＣＬＫ［３］が入力され、エラーバスＥＢならびに外部端子ＰＮ８［３］を介してＡＣＵからのエラーアンプ信号ＥＯが入力される。また、ＰＳＩＰ［３］は、外部端子ＰＮ２［３］を介してスイッチ信号ＳＷ［３］を出力し、このＰＮ２［３］にインダクタＬ［３］が接続される。なお、ＰＳＩＰ［２］，ＰＳＩＰ［３］において、ＰＳＩＰ［１］の外部端子ＰＮ１２［１］に対応する外部端子ＰＮ１２［２］，ＰＮ１２［３］は、モード設定信号ＳＭＯＤの非活性状態に対応する電圧レベル（ここでは接地電源電圧ＧＮＤ）に固定される。

<<電源装置全体の動作>>
図２は、図１の電源装置において、モード設定信号ＳＭＯＤが‘Ｌ’レベル時の動作例を示す波形図であり、（ａ）は３フェーズ動作時、（ｂ）は２フェーズ動作時、（ｃ）は１フェーズ動作時を示すものである。まず、図２（ａ）に示す３フェーズ動作は、負荷が大きい場合（例えば負荷電流Ｉｏ＞３３Ａ等）で用いられる。この場合、マイクロコントローラユニットＭＣＵは、モード設定信号ＳＭＯＤを非活性状態（‘Ｌ’レベル）とし、０°位相のＣＬＫ［１］と、１２０°位相のＣＬＫ［２］と、２４０°位相のＣＬＫ［３］を出力する。アナログコンパニオンユニットＡＣＵは、ＣＬＫ［１］を受け、ＳＭＯＤが‘Ｌ’レベルであるため、ＨＺＤＥＴｍ、ＡＤ１、ＯＲ１、および３ＢＵＦを介してＣＬＫ［１］と同様なＣＬＫ’［１］を出力する。ＰＳＩＰ［１］、ＰＳＩＰ［２］、ＰＳＩＰ［３］は、それぞれ、ＣＬＫ’［１］、ＣＬＫ［２］、ＣＬＫ［３］を受けて動作を行う。

ＰＳＩＰ［１］を例に動作を簡単に説明すると、まず、ＨＺＤＥＴ［１］がＣＬＫ’［１］を受けてそれと同様なＣＬＫ＿Ｓ［１］を出力し、ＣＬＫ＿Ｓ［１］の‘Ｈ’パルスを受けて、ＦＦｐ［１］がＰＷＭ［１］を‘Ｈ’レベルに遷移させる。このＰＷＭ［１］の‘Ｈ’レベルを受けて、ＱＨ［１］がオン、ＱＬ［１］がオフとなり、インダクタＬ［１］にエネルギーが蓄積される。ここで、ＱＨ［１］に流れる電流（Ｌ［１］に流れるインダクタ電流と等価）は、ＡＣＳ［１］を介して電流検出信号ＣＳ［１］として検出される。

一方、出力電源ノードＶＯの出力電圧は、ＡＣＵ内のＡＭＰ２を含む差動増幅回路によって増幅（ここではゲイン＝１）され、それと出力電圧設定信号ＶＲ（例えば１Ｖ等）との差分がＥＡによって増幅される。ＰＳＩＰ［１］内のＣＭＰ１［１］は、このＥＡからのエラーアンプ信号ＥＯ（詳細には、そのＫ（抵抗分圧比）倍）と電流検出信号ＣＳ［１］＋オフセット電圧ＶＯＦ［１］の値とを比較し、ＣＳ［１］＋ＶＯＦ［１］のピーク値がＥＯ×Ｋに到達した際に‘Ｈ’レベルを出力する。ＦＦｐ［１］は、ＣＭＰ１［１］からの‘Ｈ’レベル出力に応じてＰＷＭ［１］を‘Ｌ’レベルに遷移させ、これを受けて、ＱＨ［１］がオフ、ＱＬ［１］がオンとなる。すなわち、ピーク電流制御方式が実行される。以降は、Ｌ［１］→負荷ＬＯＤおよび容量Ｃｌｄ→ＱＬ［１］の経路で電流が還流され、その後、再びＣＬＫ’［１］の‘Ｈ’パルスを受けて同様な動作が繰り返される。また、ＰＳＩＰ［２］，ＰＳＩＰ［３］は、位相が異なることを除いてＰＳＩＰ［１］と同様な動作を行う。その結果、ＣＬＫ［１］〜ＣＬＫ［３］の周波数と同一のスイッチング周波数で３フェーズ動作が行われる。

次に、図２（ｂ）に示す２フェーズ動作は、負荷が中程度の場合（例えば１８Ａ＜Ｉｏ≦３３Ａ等）で用いられる。この場合、ＭＣＵは、ＳＭＯＤを非活性状態（‘Ｌ’レベル）とし、０°位相のＣＬＫ［１］と、１８０°位相のＣＬＫ［２］を出力する。さらに、ＭＣＵは、ＣＬＫ［３］をハイインピーダンス状態に設定する。ＡＣＵは、ＣＬＫ［１］を受けてＣＬＫ［１］と同様なＣＬＫ’［１］を出力する。ＰＳＩＰ［１］、ＰＳＩＰ［２］は、それぞれ、ＣＬＫ’［１］、ＣＬＫ［２］を受けて、図２（ａ）の場合と同様に、ＣＬＫ［１］，ＣＬＫ［２］の周波数と同一のスイッチング周波数で２フェーズ動作を行う。

一方、ＰＳＩＰ［３］内のハイインピーダンス検出回路ＨＺＤＥＴ１［３］は、ＣＬＫ［３］のハイインピーダンス状態を検出し、イネーブル信号ＥＮ［３］を非活性化する。ＰＳＩＰ［３］は、このＥＮ［３］の非活性化を受けて、ＱＨ［３］，ＱＬ［３］を共にオフに固定すると共に、各内部回路で必要とされるバイアス電流等を選択的に停止する。これによってＰＳＩＰ［３］は、省電力モードとなる。このように、１本のＣＬＫ［３］を用いてクロック信号の伝送機能とイネーブル信号の伝送機能とを併用させることで、それぞれを個別に伝送する場合（すなわち２本の信号を用いる場合）と比較して、ＭＣＵと各ＰＳＩＰ［ｎ］（ｎ＝１，２，３）間の配線本数の削減や、ＭＣＵや各ＰＳＩＰ［ｎ］における外部端子数の削減等が可能となる。

続いて、図２（ｃ）に示す１フェーズ動作は、負荷が小さい場合（例えばＩｏ≦１８Ａ等）で用いられる。この場合、ＭＣＵは、ＳＭＯＤを非活性状態（‘Ｌ’レベル）とし、０°位相のＣＬＫ［１］を出力する。さらに、ＭＣＵは、ＣＬＫ［２］，ＣＬＫ［３］を共にハイインピーダンス状態に設定する。ＡＣＵは、ＣＬＫ［１］を受けてＣＬＫ［１］と同様なＣＬＫ’［１］を出力し、ＰＳＩＰ［１］は、ＣＬＫ’［１］を受けてＣＬＫ［１］の周波数と同一のスイッチング周波数で１フェーズ動作を行う。一方、ＰＳＩＰ［２］およびＰＳＩＰ［３］は、それぞれ、ＣＬＫ［２］およびＣＬＫ［３］のハイインピーダンス状態を受けて、図２（ｂ）の場合と同様に、ＱＨ［２］，ＱＬ［２］およびＱＨ［３］，ＱＬ［３］をオフに固定すると共に省電力モードに移行する。

図３は、図１の電源装置において、１フェーズ動作かつモード設定信号ＳＭＯＤが‘Ｈ’レベル時の動作例を示す波形図である。図３に示す動作は、負荷が非常に小さい軽負荷時（例えばＩｏが数Ａ以下等）で用いられる。この場合、ＭＣＵは、ＳＭＯＤを活性状態（‘Ｈ’レベル）とし、０°位相のＣＬＫ［１］を出力する。さらに、ＭＣＵは、ＣＬＫ［２］，ＣＬＫ［３］を共にハイインピーダンス状態に設定する。ＡＣＵは、ＣＬＫ［１］を受け、ＳＭＯＤが‘Ｈ’レベルであるため、ＣＭＰ２、ＡＤ２、１ＰＬＳ、ＯＲ１、および３ＢＵＦを介してＣＬＫ’［１］を出力する。

すなわち、ＡＣＵにおいては、出力電源ノードＶＯの電圧低下に応じてエラーアンプ信号ＥＯの電圧が上昇する。このＥＯの電圧が設定電圧ＶＳに到達すると、ＣＭＰ２が‘Ｈ’パルスを出力し、これを受けて１ＰＬＳが所定のパルス幅を持つ‘Ｈ’パルスを出力する。この１ＰＬＳからの‘Ｈ’パルスがＣＬＫ’［１］となる。一方、ＰＳＩＰ［１］においては、このＣＬＫ’［１］に基づいてＣＬＫ＿Ｓ［１］が生成され、ＦＦｐ［１］を介してＰＷＭ［１］が‘Ｈ’レベルに遷移する。その結果、ＱＨ［１］がオンとなり、ＱＬ［１］はオフを維持する。

ＱＨ［１］がオンになると、図２（ａ）で説明したように、インダクタＬ［１］に流れる電流ＩＬ［１］、ならびにこれを反映した電流検出信号ＣＳ［１］が時間に伴い一次関数的に増大していく。そして、このＣＳ［１］にＶＯＦ［１］を加算した電圧が、抵抗Ｒ１［１］，Ｒ２［２］によって分圧されたエラーアンプ信号ＥＯの電圧（ＥＯ／２）に到達した際に、ＦＦｐ［１］は、ＰＷＭ［１］を‘Ｌ’レベルに遷移させる。このＰＷＭ［１］の‘Ｌ’レベルを受けて、ＱＨ［１］はオフとなり、ＱＬ［１］はオンとなる。なお、スイッチ信号ＳＷ［１］の電圧は、ＱＨ［１］がオンの期間Ｔ１’ではＶＩＮレベル（例えば１２Ｖ等）となり、ＱＨ［１］がオフ、ＱＨ［Ｌ］がオンとなる期間Ｔ２’ではＧＮＤレベルとなる。この期間Ｔ１’では、ＶＯの電圧は徐々に上昇し、これに応じてＥＯの電圧は徐々に低下することになる。

ＱＨ［１］がオフ、ＱＨ［Ｌ］がオンとなる期間Ｔ２’では、インダクタＬ［１］による起電力によってインダクタを流れる電流（還流電流）ＩＬ［１］が時間に伴い一次関数的に減少していく。また、この期間Ｔ２では、ＶＯの電圧は、上昇から横ばい状態へと近づいていく。ここで、このＩＬ［１］が０Ａに到達すると（すなわちＬ［１］に蓄えられたエネルギーが使い果たされると）、ＳＷ［１］の電圧がＶＯの電圧（例えば１Ｖ程度等）となるため、ＰＮ２［１］からＰＮ３［１］に向けた逆方向の電流が流れ始める。逆電流検出回路ＲＩＤＥＴ［１］は、この逆電流を検出した際に逆電流検出信号ＲＩ［１］を活性状態（‘Ｈ’レベル）にする。ＬＧＣ［１］は、このＲＩ［１］の‘Ｈ’レベルを受けてＱＬ［１］をオフに制御する。その結果、ＱＨ［１］，ＱＬ［１］共にオフとなる期間Ｔ３’が生じる。

このＱＨ［１］，ＱＬ［１］共にオフとなる期間Ｔ３’では、容量Ｃｌｄに蓄えられたエネルギーで負荷ＬＯＤが駆動され、その結果、ＶＯの電圧は徐々に低下していき、これに応じてＥＯの電圧は徐々に上昇する。この期間Ｔ３’では、ＳＷ［１］の電圧は、ＶＯの電圧（例えば１Ｖ程度等）となる。ここで、このＥＯの電圧が、設定電圧ＶＳに到達すると、再び、ＡＣＵ内のＣＭＰ２が‘Ｈ’パルスを出力することで前述した期間Ｔ１’に移行し、以降、期間Ｔ２’、期間Ｔ３’、期間Ｔ１’、…が同様に繰り返される。なお、インダクタＬ［１］に流れる電流ＩＬ［１］は、出力端子となる外部端子ＰＮ２［１］に流れる電流（すなわちスイッチ信号ＳＷ［１］の電流）に等しく、言い換えれば、ＰＳＩＰ［１］の出力電流とも言える。

図４（ａ）は、図３における軽負荷時（モード設定信号ＳＭＯＤが‘Ｈ’レベル時）の動作方式を模式的に示した原理図であり、図４（ｂ）は、その比較対象として、図１８における軽負荷時の動作方式を模式的に示した原理図である。図４（ａ）、（ｂ）中で、実線および破線は、それぞれＶＩＮが高い場合および低い場合のインダクタＬを流れる電流ＩＬを表している。

図４（ａ）に示すように、ＶＩＮが高い場合に、トランジスタＱＨがオン、トランジスタＱＬがオフの期間（ｔ１の期間）は、電流ＩＬの傾きａ１はｄＩＬ／ｄｔ＝（ＶＩＮ−ＶＯ）／Ｌとなる。また、ＱＨがオフ、ＱＬがオンの期間（ｔ２の期間）の電流ＩＬの傾きａ２はｄＩＬ／ｄｔ＝−ＶＯ／Ｌとなる。電流ＩＬのピーク値ＩＬｐｅａｋは、図１における設定電圧ＶＳによって定めることができることから、入力電源電圧ＶＩＮが低くなった場合の電流ＩＬは図４（ａ）中の破線のようになる。すなわち、図１のおける設定電圧ＶＳは、図３に示すように、スイッチング周波数を定めると共に、パワートランジスタＱＨをオンに駆動する時点のエラーアンプ信号ＥＯの電圧値を定めることから、間接的に、電流ＩＬのピーク値ＩＬｐｅａｋも定めることになる。入力電源電圧ＶＩＮが低くなった場合には、ＩＬのピーク値ＩＬｐｅａｋは変わらずに、ＩＬの傾きがａ１からａ１’のように変化し、これに伴いＱＨのオン時間がｔ１からｔ１’に変化する。

ここで、通常、「ＶＩＮ（例えば１２Ｖ等）≫ＶＯ（例えば１Ｖ等）」であるため、「ａ１（またはａ１’）≫ａ２（またはａ２’）の絶対値」である。言い換えればｔ１≪ｔ２（またはｔ１’≪ｔ２’）である。したがって、図４（ａ）から判るように、ＩＬのピーク値ＩＬｐｅａｋを一定に保てば、電流ＩＬが０Ａから上昇して再び０Ａに戻るまでの周期は、ＶＩＮが高い場合ではｔ１＋ｔ２、低い場合ではｔ１’＋ｔ２’となる。ここでｔ２＝ｔ２’であるので、電流ＩＬの周期の変化量はｔ１’−ｔ１である。ｔ１’−ｔ１の値は微小であるので周期の変化量も微小であるといえる。更に、電流ＩＬの１周期において、ＶＩＮが高い場合と低い場合とでインダクタが持つエネルギー（実線および破線が描く各三角形の面積に相当）もほぼ同一の大きさとなる。その結果、ＶＩＮの変動に依らずに、ほぼ同一の期間内にほぼ同一のエネルギーを保持することができ、スイッチング周期（図３のＴ１’＋Ｔ２’＋Ｔ３’）（およびスイッチング周波数）もＶＩＮの変動に依らずにほぼ一定とすることができる。すなわち、図１の電源装置は、図３に示すような軽負荷時の動作において、各スイッチング周期毎に、入力電源電圧ＶＩＮが変動した場合でもインダクタＬに供給する電荷をほぼ一定に保つような制御方式を備えるのである。

これに対し、図４（ｂ）においては、入力電源電圧ＶＩＮが低くなった場合、電流ＩＬは破線のように変化する。図１８の動作では、トランジスタＱＨのオン時間は固定（すなわちｔ１＝ｔ１’）であるため、ＩＬのピーク値がＶＩＮに応じてＩＬｐｅａｋからＩＬｐｅａｋ’のように減少することになる。そうすると、図４（ｂ）から判るように、電流ＩＬのピーク値から０Ａになるまでの期間がｔ２からｔ２’へ大幅に減少することになるため、電流ＩＬの周期がｔ１＋ｔ２からｔ１’＋ｔ２’に大幅に減少する。また、実線および破線が描くそれぞれの三角形の面積も大幅に減少することから、インダクタＬが持つエネルギーが大幅に減少することも判る。よって、ＶＩＮが低下すると、図４（ａ）の場合と比較して、スイッチング周波数が大幅に高くなることになる。

ところで、図１と図１７を比較して、図１の構成例のように、エラーアンプ信号ＥＯをコンパレータ回路ＣＭＰ２で監視することで軽負荷時のスイッチング周波数等を定める方式ではなく、例えば、図１７の構成例のように、出力電源ノードＶＯの電圧値を別途設けたコンパレータ回路で監視することで軽負荷時のスイッチング周波数等を定める方式も考えられる。しかしながら、この場合では、この別途設けたコンパレータ回路に基づいてＱＨがオンした際に、それとは別経路で定められるＥＯの電圧レベルが必ずしも適切であるとは限らない。すなわち、エラーアンプ回路ＥＡのオフセット特性や遅延特性等に応じて、ＱＨがオンした際のＥＯの電圧レベルが必要以上に高過ぎたり低過ぎたりする事態が生じ、ＱＨのオンパルス幅が適切に定められない恐れがある。このようなことから、図１の構成例のように、ＥＯをコンパレータ回路ＣＭＰ２で監視することで軽負荷時のスイッチング周波数等を定める方式を用いることが望ましい。

<<電源装置全体の効果>>
図５は、図１の電源装置において、その軽負荷時（モード設定信号ＳＭＯＤが‘Ｈ’レベル時）の動作におけるスイッチング周波数Ｆｓｗの入力電源電圧ＶＩＮ依存性の一例を示す図である。なお、図５では、比較例として図１７の構成例を用いた場合が併せて示されている。図１の電源装置（チャージ制御方式）を用いた場合には、図１７の構成例（コンスタントオン制御方式）に比べて、入力電源電圧ＶＩＮに対するスイッチング周波数Ｆｓｗの依存性が小さいことが分る。

図６は、図１の電源装置において、その各動作モード時における電力変換効率の負荷電流Ｉｏ依存性の一例を示す図である。図６に示すように、例えばＩｏ＞３３Ａ程度の場合には、図２（ａ）に示したような３フェーズ動作を用いることで、９１％程度の電力変換効率を実現可能となっている。また、例えば１８Ａ＜Ｉｏ≦３３Ａ程度の場合には、図２（ｂ）に示したような２フェーズ動作を用いることで、９１％程度の電力変換効率を実現可能となっている。さらに、例えば１１Ａ＜Ｉｏ≦１８Ａ程度の場合には、図２（ｃ）に示したような１フェーズ動作を用いることで、９１％程度の電力変換効率を実現可能となっている。

ただし、１フェーズ動作を用いた場合でも、電力変換効率は、Ｉｏ≦１１Ａ程度の領域ではスイッチング損失が主要因となって徐々に低下し、特に、Ｉｏ≦６Ａとなると急速に低下する。しかしながら、前述したようにモード設定信号ＳＭＯＤを‘Ｈ’レベルとし、図３に示したような動作を行うことで、スイッチング損失を低減でき、２Ａ＜Ｉｏ≦６Ａ程度の領域においても比較的良好な電力変換効率を維持できる。

以上のようなことから、図１の電源装置を用いることで、例えば、次のような効果が得られる。第１に、軽負荷時において、その負荷の大きさに応じてスイッチング周波数を低下させることができる。また、スイッチング周波数Ｆｓｗの入力電源電圧ＶＩＮ依存性を小さくすることが可能となる。その結果、特に、ノートＰＣ等を代表とするバッテリ駆動の電子機器において、バッテリ電圧が低下してもほぼ一定の電力変換効率が実現可能となる。

第２に、ピーク電流制御方式を応用して図３のような軽負荷時の動作を実現しているため、この軽負荷時の動作と図２のようなマルチフェーズ動作とを容易に切り替え可能となり、幅広い変動幅の負荷電流（すなわち広い電流レンジ）に対して、それぞれ最適な電力変換効率を実現可能になる。第３に、仮にＱＨがオンの状態でスイッチ信号ＳＷの外部端子ＰＮ２が接地電源電圧ＧＮＤにショートした場合、ＱＨの電流が活性電流検出回路ＡＣＳによって検出され、即座にＰＷＭ信号に反映されると共にＱＨがオフに制御されるため、ＱＨの破壊やダメージを防止できる。

<<３値バッファ回路詳細>>
図７は、図１の電源装置において、そのアナログコンパニオンユニットＡＣＵに含まれる３値バッファ回路３ＢＵＦの詳細な構成例を示す回路図である。図７に示す３ＢＵＦは、所謂クロックドインバータ回路となっており、ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２と、ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２と、インバータ回路ＩＶ２１，ＩＶ２２によって構成される。ＭＰ２１は、ソースが電源電圧ＶＣＣに接続され、ドレインがＭＰ２２のソースに接続される。ＭＮ２１は、ソースが接地電源電圧ＧＮＤに接続されドレインがＭＮ２２のソースに接続される。そして、ＭＰ２２とＭＮ２２のドレインが共通に接続され、このノードからクロック信号ＣＬＫ’［ｎ］が出力される。

ハイインピーダンス検出信号ＨＺが活性状態（‘Ｈ’レベル）の際には、ＭＰ２１がオフとなり、ＩＶ２２を介したＨＺの反転信号によってＭＮ２１もオフとなり、ＣＬＫ’［ｎ］はハイインピーダンス状態となる。一方、ＨＺが非活性状態（‘Ｌ’レベル）の際には、ＭＰ２１およびＭＮ２１がオンとなり、オア回路ＯＲ１からの信号がＩＶ２１による反転動作とＭＰ２２，ＭＮ２２による反転動作を介してＣＬＫ’［ｎ］に出力される。

<<ハイインピーダンス検出回路詳細>>
図８は、図１の電源装置において、アナログコンパニオンユニットＡＣＵならびに各ＰＷＭ搭載型駆動ユニットＰＳＩＰ［ｎ］に含まれるハイインピーダンス検出回路ＨＺＤＥＴの構成例を示す回路ブロック図である。図８に示すＨＺＤＥＴは、中間レベル検出回路ＭＪＧＥと、制御バッファ回路ＣＴＢＵＦ１を備えている。ＭＪＧＥは、入力信号ＩＮ１の電圧レベルがロウ（‘Ｌ’）レベル判定電圧ＶＴＨｌとハイ（‘Ｈ’）レベル判定電圧ＶＴＨｈの間にある場合には出力信号ＯＵＴ１を‘Ｌ’レベル（反転出力信号ＯＵＴＢ１を‘Ｈ’レベル）とし、それ以外の場合にはＯＵＴ１を‘Ｈ’レベル（ＯＵＴＢ１を‘Ｌ’レベル）とする。

中間レベル検出回路ＭＪＧＥは、例えば、２個のコンパレータ回路等を用いて実現することができる。ＣＴＢＵＦ１は、ＯＵＴ１が‘Ｈ’レベルの場合には出力信号ＯＵＴ２としてＩＮ１を出力し、ＯＵＴ１が‘Ｌ’レベルの場合にはＯＵＴ２を‘Ｌ’レベル（または‘Ｈ’レベル）に固定する。図１におけるＡＣＵ内のＨＺＤＥＴｍにおいては、図８のＩＮ１、ＯＵＴＢ１、ＯＵＴ２が、それぞれＣＬＫ［１］、ＨＺ、ＣＬＫｉとなり、図１におけるＰＳＩＰ［１］内のＨＺＤＥＴ１［１］においては、図８のＩＮ１、ＯＵＴ１、ＯＵＴ２が、それぞれＣＬＫ’［１］、ＥＮ［１］、ＣＬＫ＿Ｓ［１］となる。

図９は、図８に示したハイインピーダンス検出回路ＨＺＤＥＴのより詳細な構成例を示す回路図である。図９に示すハイインピーダンス検出回路ＨＺＤＥＴは、抵抗Ｒ３１，Ｒ３２と、しきい値設定型インバータ回路ＩＶ＿ＶＴｈ，ＩＶ＿ＶＴｌと、インバータ回路ＩＶ３１〜ＩＶ３３と、アンド回路ＡＤ３１と、オア回路ＯＲ３１と、ナンド回路ＮＤ３１と、タイマ回路ＴＭＲ３と、セットリセットラッチ回路ＬＴｅ２，ＬＴｃ２と、ＮＭＯＳトランジスタＭＮ３２を備えている。

抵抗Ｒ３１は、入力信号ＩＮ１の入力ノードと電源電圧ＶＤＤ（例えば５Ｖ）の間に設けられる。抵抗Ｒ３２は、一端がこのＩＮ１の入力ノードに接続され、他端がＮＭＯＳトランジスタＭＮ３２のドレインに接続される。ＭＮ３２は、ソースが接地電源電圧ＧＮＤに接続され、ゲートが出力信号ＯＵＴ１によって制御される。しきい値設定型インバータ回路ＩＶ＿ＶＴｈは、前述した図８における‘Ｈ’レベル判定電圧ＶＴＨｈのしきい値を備え、ＩＮ１を受けて反転動作を行う。しきい値設定型インバータ回路ＩＶ＿ＶＴｌは、前述した図８における‘Ｌ’レベル判定電圧ＶＴＨｌのしきい値を備え、ＩＮ１を受けて反転動作を行う。

アンド回路ＡＤ３１およびオア回路ＯＲ３１は、共に、２入力の一方にＩＶ＿ＶＴｈの出力がインバータ回路ＩＶ３１を介して入力され、２入力の他方に、ＩＶ＿ＶＴｌの出力がインバータ回路ＩＶ３２を介して入力される。ナンド回路ＮＤ３１は、２入力の一方にＩＶ＿ＶＴｈの出力がＩＶ３１とインバータ回路ＩＶ３３を介して入力され、２入力の他方に、ＩＶ＿ＶＴｌの出力がインバータ回路ＩＶ３２を介して入力される。

タイマ回路ＴＭＲ３は、ＰＭＯＳトランジスタＭＰ３１と、ＮＭＯＳトランジスタＭＮ３１と、抵抗Ｒ３３と、インバータ回路ＩＶ３４，ＩＶ３５と、容量Ｃ３０と、ワンショットパルス生成回路１ＰＬＳａによって構成される。ＭＰ３１は、ソースがＶＤＤに、ゲートがＮＤ３１の出力に、ドレインがＲ３３の一端にそれぞれ接続される。ＭＮ３１は、ソースがＧＮＤに、ゲートがＮＤ３１の出力に、ドレインがＲ３３の他端にそれぞれ接続される。Ｃ３０は、このＲ３３の他端とＧＮＤの間に接続される。また、このＲ３３の他端から得られた信号は、ＩＶ３４およびＩＶ３５を介して１ＰＬＳａに入力される。１ＰＬＳａは、ＩＶ３５の出力において立ち上がりエッジを検出した際に所定（例えば２０ｎｓ）のパルス幅を備えた‘Ｈ’パルスを１回出力する。

ここで、特に限定はされないが、例えば、抵抗Ｒ３３は７５ｋΩであり、容量Ｃ３０は２ｐＦである。この場合、ＮＤ３１の出力が‘Ｌ’レベルを維持している間、ＩＶ３４の入力ノードの電圧がＲ３３×Ｃ３０（ここでは１５０ｎｓ）の時定数によりＶＤＤに向けて徐々に上昇する。そして、この電圧がＩＶ３４のしきい値電圧に達した際に、ＩＶ３５の出力ノードに立ち上がりエッジが生じることになる。なお、ＮＤ３１の出力が‘Ｌ’レベルとなるのは、ＩＮ１の電圧レベルがＶＴＨｌより大きくＶＴＨｈより小さい中間レベルとなる場合であるため、ＴＭＲ３は、この中間レベルがある程度の期間で継続した場合にのみワンショットの‘Ｈ’パルスを出力することになる。

セットリセットラッチ回路ＬＴｃ２は、ＡＤ３１からの‘Ｈ’レベル出力を受けてセット動作を行い、ＯＲ３１からの‘Ｌ’レベル出力を受けてリセット動作を行う。ＬＴｃ２は、セット動作を行った場合は出力信号ＯＵＴ２に‘Ｈ’レベルを出力し、リセット動作を行った場合はＯＵＴ２に‘Ｌ’レベルを出力する。一方、セットリセットラッチ回路ＬＴｅ２は、ＴＭＲ３からの‘Ｈ’レベル出力を受けてセット動作を行い、ＯＲ３１からの‘Ｌ’レベル出力を受けてリセット動作を行う。ＬＴｅ２は、セット動作を行った場合はＯＵＴ１に‘Ｌ’レベル（ＯＵＴＢ１に‘Ｈ’レベル）を出力し、リセット動作を行った場合はＯＵＴ１に‘Ｈ’レベル（ＯＵＴＢ１に‘Ｌ’レベル）を出力する。

図１０は、図９のハイインピーダンス検出回路ＨＺＤＥＴの動作例を示す波形図である。まず、図９において、ＬＴｃ２のセット入力（Ｓ）が‘Ｈ’レベルとなる期間は、入力信号ＩＮ１の電圧レベルがＶＴＨｈを上回った期間であり、リセット入力（Ｒ）が‘Ｈ’レベル（／Ｒが‘Ｌ’レベル）となる期間は、ＩＮ１の電圧レベルがＶＴＨｌを下回った期間である。また、ＬＴｅ２のセット入力（Ｓ）が‘Ｈ’レベルとなる期間は、ＩＮ１の電圧レベルが中間レベルであり、かつそれが一定期間継続した後のワンショットパルス期間であり、リセット入力（Ｒ）が‘Ｈ’レベル（／Ｒが‘Ｌ’レベル）となる期間は、ＩＮ１の電圧レベルがＶＴＨｌを下回った期間である。

したがって、図１０のＳ１００１に示すように、入力信号ＩＮが‘Ｈ’レベルと‘Ｌ’レベル間で遷移する期間では、ＩＮ１の‘Ｈ’レベル遷移に伴いその電圧レベルがＶＴＨｌを上回った場合にＬＴｃ２およびＬＴｅ２のリセット入力が‘Ｌ’レベルに戻される。そして、更にＩＮ１の電圧レベルがＶＴＨｈを上回った場合にＬＴｃ２がセット動作を行う。その後、ＩＮ１の‘Ｌ’レベル遷移に伴いその電圧レベルがＶＴＨｈを下回った場合にＬＴｃ２のセット入力が‘Ｌ’レベルに戻され、更にＩＮ１の電圧レベルがＶＴＨｌを下回った場合に、ＬＴｃ２とＬＴｅ２がリセット動作を行う。これによって、出力信号ＯＵＴ２にＩＮ１と同様の信号が出力されると共に、出力信号ＯＵＴ１に‘Ｈ’レベルが出力される（‘Ｈ’レベルが維持される）。

次いで、図１０のＳ１００２に示すように、ＩＮ１がハイインピーダンス状態（中間レベルＶｍ）となる期間では、ＩＮ１のＶｍへの遷移に伴いその電圧レベルがＶＴＨｌを上回った場合にＬＴｃ２とＬＴｅ２のリセット入力が‘Ｌ’レベルに戻される。また、ＩＮ１の電圧レベルがＶＴＨｈを上回らない中間レベルにある限りＮＤ３１は‘Ｌ’レベルを出力するため、この中間レベルが前述したＣ３０×Ｒ３３に応じた所定の期間（Ｔｗ）継続すると、ＴＭＲ３からワンショットパルスが出力され、これを受けてＬＴｅ２はセット動作を行う。このセット動作が行われると、ＯＵＴ１が‘Ｌ’レベルに遷移し、これを受けて、ＭＮ３２がオフに駆動される。これによりＲ３１およびＲ３２を介した貫通電流が遮断される。

一方、ＭＮ３２がオフに駆動されると、ＩＮ１の入力ノードが‘Ｈ’レベルに向けて上昇することになる。この上昇に伴いＩＮ１の電圧がＶＴＨｈを上回るとＬＴｃ２はセット動作を行い、ＯＵＴ２が‘Ｈ’レベルに遷移する。以降、ＩＮ１が‘Ｌ’レベルに遷移しない限り、ＯＵＴ２は、‘Ｈ’レベルに固定される。その後、図１０のＳ１００３に示すように、ＩＮ１がハイインピーダンス状態から復帰し、再び‘Ｈ’レベルと‘Ｌ’レベル間で遷移する期間に移行したとする。そうすると、ＩＮ１の‘Ｌ’レベル遷移に伴いその電圧レベルがＶＴＨｈを下回った場合にＬＴｃ２のセット入力が‘Ｌ’レベルに戻され、更にＶＴＨｌを下回った場合に、ＬＴｃ２とＬＴｅ２がリセット動作を行う。これによって、ＯＵＴ２は‘Ｌ’レベルに遷移し、ＯＵＴ１は‘Ｈ’レベルに遷移する。ＯＵＴ１が‘Ｈ’レベルに遷移すると、再びＭＮ３２がオンとなる。その後は、図１０のＳ１００４において、Ｓ１００１と同様の動作が行われる。

このようなハイインピーダンス検出回路ＨＺＤＥＴを用いることで、入力信号の伝送と共に入力信号のハイインピーダンス状態を検出することが可能となる。また、入力信号がハイインピーダンス状態の間は、抵抗Ｒ３１，Ｒ３２を介した貫通電流を遮断でき、消費電流を低減することが可能となる。

以上、本実施の形態１による電源装置を用いることで、代表的には、軽負荷時の電力変換効率を入力電源電圧によらずに向上可能となる。また、幅広い変動幅の負荷電流に対して、それぞれ最適な電力変換効率を実現することが可能となる。

なお、図１の電源装置は、その半導体パッケージ構成を含めて適宜変更可能である。例えば、更に大きな負荷電流に対応する場合には、ＰＷＭ搭載型駆動ユニットＰＳＩＰ［４］を追加すればよい。また、逆に、小さい負荷電流にしか対応する必要がない場合には、共通制御ユニットＣＣＴＬＵとＰＳＩＰ［１］のみを設ける構成でもよい。この場合、例えば、ＣＣＴＬＵとＰＳＩＰ［１］を１個の半導体パッケージで実現するようなことも可能である。

（実施の形態２）
本実施の形態２では、図１に示した電源装置の変形例について説明する。図１１は、本発明の実施の形態２による電源装置において、その構成の一例を示す回路ブロック図である。図１２は、図１１の電源装置において、そのアナログコンパニオンユニットＡＣＵａ内のＳＭＯＤ＆ＯＶＰ出力回路ＳＭＯＶＧの詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す真理値表である。図１１に示す電源装置は、共通制御ユニットＣＣＴＬＵａと、複数（ここでは３個）のＰＷＭ搭載型駆動ユニットＰＳＩＰａ［１］〜ＰＳＩＰａ［３］と、複数（ここでは３個）のインダクタＬ［１］〜Ｌ［３］を含んで構成される。ＣＣＴＬＵａは、マイクロコントローラユニットＭＣＵと、アナログコンパニオンユニットＡＣＵａを備えている。

共通制御ユニットＣＣＴＬＵａは、図１の共通制御ユニットＣＣＴＬＵと比較して、そのアナログコンパニオンユニットＡＣＵａ内に一部の回路が追加された構成となっている。この追加された回路以外の構成に関しては、図１の共通制御ユニットＣＣＴＬＵと同様であるため詳細な説明は省略する。図１１に示すＡＣＵａは、図１のＡＣＵに対して、外部端子ＰＮｓｏｏと、ＳＭＯＤ＆ＯＶＰ出力回路ＳＭＯＶＧと、ＯＶＰラッチ回路ＯＶＰＬＴと、コンパレータ回路ＣＭＰ３と、オフセット電圧源ＶＯＦ２が追加されている。

コンパレータ回路ＣＭＰ３は、（＋）側に外部端子ＰＮｆｐを介して入力された出力電圧検出信号ＶＳＥＮ＿Ｐが入力され、（−）側に外部端子ＰＮｖｒｉを介して入力された設定電圧ＶＲにオフセット電圧源ＶＯＦ２による電圧（例えば０．２Ｖ等）を加算した電圧が入力される。すなわち、ＣＭＰ３は、出力電源ノードＶＯの電圧が設定電圧ＶＲよりも所定の電圧（ここでは０．２Ｖ）以上高くなった場合に‘Ｈ’レベルを出力する。ＯＶＰラッチ回路ＯＶＰＬＴは、このＣＭＰ３からの‘Ｈ’レベルをラッチし、ＯＶＰ信号（過電圧検出信号）ＯＶＰｍを出力する。

ＳＭＯＤ＆ＯＶＰ出力回路ＳＭＯＶＧは、ＭＣＵから外部端子ＰＮｓｍｏを介して入力されたモード設定信号ＳＭＯＤとＯＶＰＬＴからのＯＶＰｍを受けて、外部端子ＰＮｓｏｏよりＳＭＯＤ＆ＯＶＰ信号ＳＭＯＶを出力する。その構成は、例えば、図１２（ａ）に示すように、図７に示したクロックドインバータ回路に対して、その出力ノードをドレインとし、電源電圧ＶＣＣをソースとするＰＭＯＳトランジスタＭＰ２３が追加されたものとなっている。ＯＶＰｍは、インバータ回路ＩＶ２１を介して、ＰＭＯＳトランジスタＭＰ２２，ＭＰ２３およびＮＭＯＳトランジスタＭＮ２２のゲートに入力され、ＳＭＯＤは、ＰＭＯＳトランジスタＭＰ２１のゲートに入力されると共に、インバータ回路ＩＶ２２を介してＮＭＯＳトランジスタＭＮ２１のゲートに入力される。そして、ＭＰ２２およびＭＮ２２のドレインとなる出力ノードからＳＭＯＶが出力される。

このようなＳＭＯＤ＆ＯＶＰ出力回路ＳＭＯＶＧを用いると、図１２（ｂ）に示すように、ＯＶＰｍが‘Ｈ’レベルの場合（すなわち過電圧が検出された場合）には、ＳＭＯＶはＳＭＯＤの値によらずに‘Ｈ’レベルとなる。また、ＯＶＰｍが‘Ｌ’レベルかつＳＭＯＤが‘Ｌ’レベルの場合（すなわち図２のような通常動作を指示する場合）には、ＳＭＯＶは‘Ｌ’レベルとなり、ＯＶＰｍが‘Ｌ’レベルかつＳＭＯＤが‘Ｈ’レベルの場合（すなわち図３のような軽負荷時の動作を指示する場合）には、ＳＭＯＶはハイインピーダンス状態となる。

一方、各ＰＷＭ搭載型駆動ユニットＰＳＩＰａ［ｎ］（ｎ＝１，２，３）は、図１の各ＰＳＩＰ［ｎ］と比較して、ハイインピーダンス検出回路ＨＺＤＥＴ２［ｎ］が追加された構成となっている。この追加された回路以外の構成に関しては、図１のＰＳＩＰ［ｎ］と同様であるため詳細な説明は省略する。ＰＳＩＰａ［１］内のＨＺＤＥＴ２［１］は、外部端子ＰＮ１２［１］からの入力信号を受けて動作する。このＰＮ１２［１］には、図１の場合と異なり、前述したＡＣＵａ内のＳＭＯＶＧからのＳＭＯＶが入力される。また、ＰＳＩＰａ［２］，ＰＳＩＰａ［３］における外部端子ＰＮ１２［２］，ＰＮ１２［３］にも、図１の場合と異なりＳＭＯＶが図示しないバスを介して入力される。

ＨＺＤＥＴ２［１］は、ＳＭＯＶを受けて、それがハイインピーダンス状態の場合にはモード設定信号ＳＭＯＤ［１］を活性状態（‘Ｈ’レベル）とし、そうでない場合には、ＳＭＯＤ［１］を非活性状態（‘Ｌ’レベル）にすると共に、ＳＭＯＶのレベルに応じたＯＶＰ信号（過電圧検出信号）ＯＶＰ［１］を出力する。ＳＭＯＤ［１］が‘Ｈ’レベル（すなわちＳＭＯＶがハイインピーダンス状態）であった場合には、図１の場合と同様に、逆電流検出回路ＲＩＤＥＴ［１］が有効とされる。また、ＯＶＰ［１］は、制御論理回路ＬＧＣ［１］に入力される。ＬＧＣ［１］は、ＯＶＰ［１］が‘Ｈ’レベル（すなわちＳＭＯＶの‘Ｈ’レベル）の場合には、ＱＨ［１］をオフ、ＱＬ［１］をオンに制御することで、出力電源ノードＶＯの過電圧を取り除き、負荷ＬＯＤの破壊を防止する。また、ＬＧＣ［１］は、ＯＶＰ［１］が‘Ｌ’レベル（すなわちＳＭＯＶの‘Ｌ’レベル）の場合には、通常通りのＰＷＭ制御動作を行う。

ここで、図１１の構成例では、ＳＭＯＶが、ＰＳＩＰａ［２］，ＰＳＩＰａ［３］に対しても伝送される。ＰＳＩＰａ［２］，ＰＳＩＰａ［３］は、ＰＳＩＰａ［１］と同様に、ＳＭＯＶの‘Ｈ’レベルを受けた場合（すなわち過電圧が検出された場合）には、負荷ＬＯＤの破壊を防止する動作を行う。一方、ＳＭＯＶがハイインピーダンス状態の場合（すなわち、軽負荷時の動作が選択された場合）には、それ以前に、図３で述べたようにＰＳＩＰａ［２］，ＰＳＩＰａ［３］がＣＬＫ［２］，ＣＬＫ［３］のハイインピーダンス状態を受けて自身の動作を無効にする設定となっているため、特に不都合は生じない。

なお、ＰＳＩＰａ［２］，ＰＳＩＰａ［３］は、図１の場合と同様に外部端子ＰＮ１２［２］，ＰＮ１２［３］をＧＮＤに固定する構成とすることも可能である。この場合、過電圧が検出された際には、ＰＳＩＰａ［１］のみによって負荷ＬＯＤの破壊を防止する動作を行う。また、各ＰＳＩＰ［ｎ］内のＨＺＤＥＴ２［ｎ］は、図８および図９のような構成によって実現できる。この場合、図８および図９のＩＮ１、ＯＵＴＢ１、ＯＵＴ２が、それぞれ図１１のＳＭＯＶ、ＳＭＯＤ［ｎ］、ＯＶＰ［ｎ］となる。

以上、本実施の形態２による電源装置を用いることで、実施の形態１の場合と同様に、代表的には、軽負荷時の電力変換効率を入力電源電圧によらずに向上可能となる。また、幅広い変動幅の負荷電流に対して、それぞれ最適な電力変換効率を実現することが可能となる。さらに、ＡＣＵａの外部端子ＰＮｓｏｏとＰＳＩＰａ［ｎ］の外部端子ＰＮ１２［ｎ］間で３値情報を伝送することで、実施の形態１の構成例に対して、過電圧検出による保護機能を少ない配線本数で実現可能になる。

（実施の形態３）
<<ＰＷＭ搭載型駆動ユニットの詳細回路>>
本実施の形態３では、実施の形態２で述べた電源装置に含まれる、ＰＷＭ搭載型駆動ユニットＰＳＩＰａ［ｎ］（半導体装置）のより詳細な構成例について説明する。図１３は、本発明の実施の形態３による電源装置において、その詳細な構成例を示すブロック図である。図１３に示す半導体装置となるＰＷＭ搭載型駆動ユニットＰＳＩＰａは、大別すると、ハイサイドのトランジスタ（パワートランジスタ）ＱＨ，ＱＨ’と、ロウサイドのトランジスタ（パワートランジスタ）ＱＬ，ＱＬ’と、これら以外の回路群となり、各トランジスタを制御する各種制御回路から構成される。

ＱＨ，ＱＨ’，ＱＬ，ＱＬ’は、例えばｎチャネル型ＭＯＳＦＥＴである。ＱＨ，ＱＨ’は、ハイサイド用の半導体チップＨＳＣＰ内に形成され、ＱＬ，ＱＬ’は、ロウサイド用の半導体チップＬＳＣＰ内に形成され、それ以外の各種制御回路は、制御用の半導体チップＣＴＬＣＰ内に形成される。これらの各半導体チップは、後述するように、例えば１個の半導体パッケージに搭載される。ＱＨおよびＱＬ’のソース・ドレイン間にはそれぞれダイオードＤ１およびＤ２が形成され、ＱＬのソース・ドレイン間にはショットキーダイオードＳＢＤ１が形成される。このＳＢＤ１によって、特にＱＨをオフした後にＱＬ（ＱＬ’）をオンするまでのデットタイムの間、ＱＬ（ＱＬ’）側の電流経路に伴う電圧降下を低減することができる。

ＱＨは、ゲートがドライバ回路ＤＲＶｈによって駆動され、ドレインが、入力電源電圧ＶＩＮが供給される外部端子ＰＮ１に接続され、ソースが、スイッチ信号ＳＷの出力端子となる外部端子ＰＮ２に接続される。ＱＬは、ゲートがドライバ回路ＤＲＶｌ１によって駆動され、ドレインがＰＮ２（ＳＷ）に接続され、ソースが、接地電源電圧ＰＧＮＤが供給される外部端子ＰＮ３に接続される。このＰＮ３（ＰＧＮＤ）は、ＱＨ，ＱＬ専用の端子となっており、その他の各種制御回路等にスイッチングノイズを与えないように、各種制御回路等の接地電源電圧ＳＧＮＤとは分離して設けられる。

また、ＱＨ’は、ゲートがＤＲＶｈによって駆動され、ドレインがＰＮ１（ＶＩＮ）に接続され、ソースがトランジスタ（ＰＭＯＳトランジスタ）Ｑ１のソースに接続される。ＱＨ’は、ＨＳＣＰ内でＱＨとカレントミラー回路を構成するように形成され、例えば、ＱＨの１／１８５００のサイズを備えている。一方、ＱＬ’は、ソース・ドレイン間がＱＬと並列に接続され、ゲートがＤＲＶｌ２によって駆動される。ＱＬ’は、ＬＳＣＰ内で例えば、ＱＬの１／１０のサイズを備えている。

ＱＨのソース（ＳＷ）とＱＨ’のソースは、アンプ回路ＡＭＰ４０の２個の入力ノードにそれぞれ接続される。そして、ＡＭＰ４０の出力ノードによってトランジスタＱ１のゲートが駆動される。ＱＨ’は、ＱＨに流れる電流Ｉｄｈを検出するための素子である。ＱＨ’には、ＱＨ’とＱＨのソース電圧が等しい場合に、前述したカレントミラー構成によって、Ｉｄｈ／１８５００の電流が流れる。そこで、このＱＨ’とＱＨのソース電圧を等しくし、ＱＨの電流を高精度に検出するため、ＡＭＰ４０ならびにＱ１が設けられている。また、Ｑ１のソースにはバイアス電流源ＩＢ２が接続されている。このＩＢ２は、ＱＨの電流ＩＬが殆どゼロの場合にもＱＨとＱＨ’のソース電圧を等しく制御できるように設けられる。

トランジスタＱＨ’によって検出された電流は、トランジスタＱ１を介してブランキング回路ＢＫに入力される。ＢＫは、ＱＨおよびＱＬ（ＱＬ’）のスイッチング期間をマスク期間（例えば数十ｎｓ）とし、この期間を除いて、ＱＨ’による電流検出信号ＣＳを外部端子ＰＮ１１に供給する。ＰＮ１１（ＣＳ）には、電流・電圧変換用の外部抵抗Ｒｃｓが接続され、これによってＣＳが電圧に変換される。なお、ＰＮ１１（ＣＳ）には安定化を図るためのバイアス電流源ＩＢ１が接続されている。

ドライバ回路ＤＲＶｈは、制御論理回路ＬＧＣからの制御に基づいてＱＨ，ＱＨ’を駆動し、ドライバ回路ＤＲＶｌ１は、ＬＧＣからの制御に基づいてトランジスタＱＬを駆動し、ドライバ回路ＤＲＶｌ２は、ＬＧＣからの制御に基づいてトランジスタＱＬ’を駆動する。外部端子ＰＮ１からの入力電源電圧ＶＩＮ（例えば１２Ｖ等）は、入力電圧検出回路ＵＶＬＯＣならびにレギュレータ回路ＶＲＥＧ１，ＶＲＥＧ２に供給される。ＵＶＬＯＣは、入力電源電圧ＶＩＮが所定電圧（例えば８Ｖ等）以上であることを検出し、その場合に入力電圧検出信号ＵＶＬＯを介してＶＲＥＧ１，ＶＲＥＧ２の動作を有効とする。ＶＲＥＧ１，ＶＲＥＧ２は、ＶＩＮを受けて約５Ｖのような内部電源電圧を生成する。ＶＲＥＧ１は、生成した内部電源電圧ＶＤＤ１を各種制御回路に供給すると共に外部端子ＰＮ６に出力する。ＶＲＥＧ２は、生成した内部電源電圧ＶＤＤ２をドライバ回路ＤＲＶｈ，ＤＲＶｌ１，ＤＲＶｌ２などに供給すると共に外部端子ＰＮ５に出力する。ＰＮ６（ＶＤＤ１），ＰＮ５（ＶＤＤ２）には、電圧安定化用のコンデンサＣ４４，Ｃ４５がそれぞれ接続される。

ここで、ドライバ回路ＤＲＶｈ，ＤＲＶｌ１，ＤＲＶｌ２は、トランジスタＱＨ，ＱＨ’，ＱＬ，ＱＬ’を駆動するため、比較的大きな電流を必要とし、多くのノイズを発生する。一方、その他の各種制御回路は、内部にアンプ回路等のアナログ回路が多く含まれるため、電源ノイズを低減する必要がある。そこで、これらの電源を２個のレギュレータ回路ＶＲＥＧ１，ＶＲＥＧ２によって個別に生成している。また、レギュレータ電圧監視回路ＳＶは、ＶＲＥＧ１，ＶＲＥＧ２が生成した内部電源電圧を監視し、それが所定の範囲であった場合に内部電源イネーブル信号ＲＥＧＧＤを出力する。

外部端子ＰＮ４には、昇圧電圧ＢＯＯＴが生成され、これがドライバ回路ＤＲＶｈの電源電圧として供給される。ＰＮ４（ＢＯＯＴ）は、外部端子ＰＮ５（ＶＤＤ２）との間でショットキーダイオードＳＢＤ２を介して接続されると共に、外部端子ＰＮ２（ＳＷ）との間で昇圧用外部コンデンサＣｂおよび外部抵抗Ｒｂを介して接続される。トランジスタＱＨがオフの際、このＣｂには、内部電源電圧ＶＤＤ２がＳＢＤ２およびＰＮ４（ＢＯＯＴ）を介して印加される。その後、ＱＨがオンとなった際には、ＳＷに伝達された入力電源電圧ＶＩＮをこのＣｂによって昇圧してＤＲＶｈに供給する。これによって、ＤＲＶｈはＱＨのしきい値以上の電圧を発生することができる。

制御論理回路ＬＧＣは、内部電源イネーブル信号ＲＥＧＧＤ、入力電圧検出信号ＵＶＬＯ、ＰＷＭ信号（ＰＷＭ）、イネーブル信号ＥＮ、過電圧検出信号ＯＶＰ、過剰電流検出信号ＯＣＰ、モード設定信号ＳＭＯＤを受けて動作を行う。ＲＥＧＧＤはレギュレータ電圧監視回路ＳＶから生成され、ＵＶＬＯは入力電圧検出回路ＵＶＬＯＣから生成され、ＰＷＭ信号（ＰＷＭ）はＰＷＭ制御回路ＰＷＭ＿ＣＴＬから生成される。また、ＥＮはハイインピーダンス検出回路ＨＺＤＥＴ１から生成され、ＯＣＰは過剰電流検出回路ＯＣＰＣから生成され、ＯＶＰおよびＳＭＯＤは、ハイインピーダンス検出回路ＨＺＤＥＴ２から生成される。ＯＣＰＣは、コンパレータ回路ＣＭＰ４０の出力を受けて動作を行う。ＣＭＰ４０は、外部端子ＰＮ１１（ＣＳ）の電圧を比較電圧ＶＣ２と比較し、その比較結果をＯＣＰＣに出力する。ＯＣＰＣは、この比較結果によって、ＣＳの電圧が過剰な場合（すなわちトランジスタＱＨに過剰な電流が流れている場合）に、ＯＣＰを活性化する。

ＬＧＣは、ＲＥＧＧＤ、ＵＶＬＯ、ＥＮが共に活性化され、ＯＶＰおよびＯＣＰが共に非活性化されている場合にＰＷＭ信号（ＰＷＭ）を用いてドライバ回路ＤＲＶｈ，ＤＲＶｌ１，ＤＲＶｌ２を制御する。一方、ＲＥＧＧＤ、ＵＶＬＯ、ＥＮのいずれかが非活性化されている場合またはＯＣＰが活性化されている場合は、ＱＨ，ＱＬ，ＱＬ’を共にオフに制御し、ＯＶＰが活性化されている場合は、ＱＨをオフに、ＱＬおよび／またはＱＬ’をオンに制御する。ここで、ＲＥＧＧＤが活性状態の場合とは、内部電源電圧が十分に生成されていることを意味し、ＵＶＬＯが活性状態の場合とは、入力電源電圧ＶＩＮが十分な電圧であることを意味し、ＥＮが活性状態の場合とは、外部からデバイスを有効にする命令が入力されていることを意味する。また、ＯＣＰが非活性状態の場合とは、ＱＨに過剰な電流が流れていないことを意味し、ＯＶＰが非活性状態の場合とは、出力電源ノードＶＯに過剰な電圧が生成されていないことを意味する。

外部端子ＰＮ９には、クロック信号ＣＬＫが入力される。ＣＬＫは、前述したようにハイインピーダンス検出回路ＨＺＤＥＴ１に入力され、ＨＺＤＥＴ１が、イネーブル信号ＥＮと、内部クロック信号ＣＬＫ＿Ｓを生成する。また、外部端子ＰＮ１２（ＳＭＯＶ）には、ＳＭＯＤ＆ＯＶＰ信号ＳＭＯＶが入力される。ＳＭＯＶは、前述したようにハイインピーダンス検出回路ＨＺＤＥＴ２に入力され、ＨＺＤＥＴ２が、モード設定信号ＳＭＯＤと、ＯＶＰ信号（過電圧検出信号）ＯＶＰを生成する。

ＰＷＭ制御回路ＰＷＭ＿ＣＴＬは、抵抗Ｒ４１，Ｒ４２と、コンパレータ回路ＣＭＰ４１と、フリップフロップ回路ＦＦｐと、ソフトスタート制御回路ＳＳＣＴＬによって構成される。Ｒ４１，Ｒ４２は、入力端子ＰＮ８から入力されたエラーアンプ信号ＥＯを分圧し、その電圧をＣＭＰ４１の（−）入力ノードに印加する。ＣＭＰ４１の一方の（＋）入力ノードには、ＰＮ１１から得られた電流検出信号ＣＳにオフセット電圧（ここでは０．１Ｖ）を付加した信号が印加される。ＣＭＰ４１の他方の（＋）入力ノードには、ＳＳＣＴＬからの出力信号が印加される。ＣＭＰ４１は、（−）入力ノードの電圧を、２個の（＋）入力ノードの内のいずれか低い方の電圧を基準に判定する。

ソフトスタート制御回路ＳＳＣＴＬは、イネーブル信号ＥＮの立ち上がりエッジを検出する立ち上がりエッジ検出回路ＴＲＤＥＴを含み、この検出が行われた際に、徐々に上昇していく電圧を生成する。このＳＳＣＴＬは、マルチフェーズ動作の過程で、負荷ＬＯＤの消費電流の状態に応じて、ＥＮによって一部のフェーズが無効とされ、その後、再び有効とされた場合に用いられる。すなわち、ＥＮが有効とされた際には、外部端子ＰＮ８からのエラーアンプ信号ＥＯの電圧が高くなっているため、ＳＳＣＴＬを用いたソフトスタートによって復帰動作を行う。フリップフロップ回路ＦＦｐは、ＣＭＰ４１の出力に応じてセット動作を行い、ＣＬＫ＿Ｓに応じてリセット動作を行う。そして、ＦＦｐからの反転出力信号（／Ｑ）がＰＷＭ信号（ＰＷＭ）として制御論理回路ＬＧＣに出力される。

基準電流生成回路ＩＲＥＦＧは、内部電源電圧ＶＤＤ１で動作し、外部端子ＰＮ７に接続された基準電流設定用の抵抗Ｒｉｒに応じて複数の基準電流ＩＲＥＦを生成する。この基準電流ＩＲＥＦは、例えば、バイアス電流源ＩＢ１，ＩＢ２の基になると共に、コンパレータ回路ＣＭＰ４０，ＣＭＰ４１やアンプ回路ＡＭＰ４０の動作電流を含めて各種制御回路に供給される。ＩＲＥＦＧは、イネーブル信号ＥＮが非活性化された場合には、この複数の基準電流ＩＲＥＦにおける一部または全部の電流生成を停止し、これによって省電力モードに移行する。

また、逆電流検出回路ＲＩＤＥＴは、モード設定信号ＳＭＯＤが活性状態（すなわち、図３で述べたような軽負荷時の動作が指示された場合）の場合に動作が有効となる。この場合、ＲＩＤＥＴは、例えば、ＱＬ’（ＱＬ）のソース・ドレイン間の電圧を監視し、ＰＮ２（ＳＷ）側からＰＮ３（ＰＧＮＤ）側に向かう電流を検出した際には、逆流検出信号ＲＩＤを出力する。

また、制御論理回路ＬＧＣは、モード設定信号ＳＭＯＤが活性状態の場合（すなわち、図３で述べたような軽負荷時の動作が指示された場合）には、ＱＬを用いずに（オフに固定し）、ＱＬ’を用いる（スイッチング制御する）ことで軽負荷時の動作を行う。なお、この軽負荷時の動作期間において逆流検出信号ＲＩＤが入力された際には、ＬＧＣは、図３で述べたようにＱＬ’をオフに制御する。一方、ＬＧＣは、ＳＭＯＤが非活性状態の場合（すなわち、図２で述べたような通常動作が指示された場合）には、ＱＬとＱＬ’の両方を用いる（スイッチング制御する）ことで通常動作を行う。このようにＱＬとＱＬ’を用いることで、前述した特許文献３に記載されているように、トランジスタサイズの違いに伴いＱＬよりもＱＬ’のオン抵抗が大きいため、軽負荷時の動作における逆流の検出が容易となる。

<<ＰＷＭ搭載型駆動ユニットのパッケージ構成>>
図１４は、図１３に示すＰＷＭ搭載型駆動ユニット（ＰＳＩＰａ）の外形例を示す平面図である。図１５（ａ）は、図１４におけるＹ１−Ｙ１’間の構造例を示す断面図であり、図１５（ｂ）は、図１４におけるＸ１−Ｘ１’間の構造例を示す断面図である。

図１４に示すＰＷＭ搭載型駆動ユニット（ＰＳＩＰａ）は、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型の半導体パッケージ（封止体）ＰＡを有している。ＰＡの材料は、例えばエポキシ系の樹脂等である。ＰＡは、それぞれ半導体チップが搭載される３つのダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴと、リード配線ＬＤＢと、外部端子となる複数のリードＬＤを備えている。ＤＰ＿ＨＳとＤＰ＿ＣＴは、ＰＡ内の平面領域を半分にした一方の領域に配置され、ＤＰ＿ＬＳとＬＤＢは、他方の領域に配置される。ＤＰ＿ＨＳとＤＰ＿ＣＴは、共に略矩形の平面形状を持ち、互いに隣接して配置される。ＤＰ＿ＬＳは、略矩形の平面形状を持ち、ＬＤＢは、Ｌ字型の平面形状を持つ。ＬＤＢは、ＤＰ＿ＬＳにおける直交する２辺と、ＰＡにおける直交する２辺との間に配置される。

ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの上面には、それぞれ、メッキ層９ａ，９ｂ，９ｄが形成され、このメッキ層９ａ，９ｂ，９ｄを介して半導体チップＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰが搭載される。図１３で述べたように、半導体チップＨＳＣＰには、ハイサイドのトランジスタＱＨ，ＱＨ’が形成され、半導体チップＬＳＣＰには、ロウサイドのトランジスタＱＬ，ＱＬ’が形成され、半導体チップＣＴＬＣＰには、それ以外の各種制御回路が形成される。ここでは、ＬＳＣＰの面積が、ＨＳＣＰの面積よりも２倍程度大きく設計されている。例えば、１２Ｖの入力電源電圧ＶＩＮを１．０Ｖの出力電源電圧に変換するような場合には、ＱＨをオンする時間よりもＱＬ，ＱＬ’をオンする時間の方が１０倍程度長くなる。したがって、ＬＳＣＰの面積を大きくすることで、オン抵抗を下げ、電源装置の電力効率を高めることができる。

また、各ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴは、その下面がＰＡの裏面から露出している。このうち、ＤＰ＿ＬＳの露出面積が最も大きく、次にＤＰ＿ＨＳの露出面積が大きい。これによって、特に、ＱＬのオン抵抗を下げると共に、その放熱性を高めることが可能となる。ＤＰ＿ＬＳの上面には、メッキ層９ｃが形成される。さらに、リード配線ＬＤＢの上面には、メッキ層９ｅ１，９ｅ２が形成され、リードＬＤの上面にはメッキ層９ｆが形成される。各ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴ、リード配線ＬＤＢ、およびリードＬＤは、例えば、銅（Ｃｕ）等の金属を主材料として形成される。各メッキ層９ａ，９ｂ，９ｃ，９ｄ，９ｅ１，９ｅ２，９ｆは、例えば、銀（Ａｇ）メッキ層または金（Ａｕ）メッキ層等である。

半導体チップＨＳＣＰは、裏面にドレイン電極を備え、表面に複数のソース電極Ｓ１ｈ〜Ｓ４ｈとゲート電極Ｇｈを備えている。これによって、ドレイン電極は、ＤＰ＿ＨＳと電気的に接続される。複数のソース電極Ｓ１ｈ〜Ｓ４ｈは、それぞれ、ＨＳＣＰの内部配線によって接続されている。また、半導体チップＬＳＣＰは、裏面にドレイン電極を備え、表面に複数のソース電極Ｓ１ｌ〜Ｓ４ｌと複数のゲート電極Ｇｌ１，Ｇｌ２を備えている。このドレイン電極は、ＤＰ＿ＬＳと電気的に接続される。複数のソース電極Ｓ１ｌ〜Ｓ４ｌは、それぞれ、ＬＳＣＰの内部配線によって接続されている。また、半導体チップＣＴＬＣＰは、表面に電極ＰＤ１ｈ，ＰＤ２ｈ，ＰＤ１ｌ，ＰＤ２ｌ，ＰＤ３ｌを含む複数の電極を備えている。ＣＴＬＣＰの裏面は、ＤＰ＿ＣＴと電気的に接続されている。

ダイパッドＤＰ＿ＨＳの周辺には、入力電源電圧ＶＩＮ用となる複数（ここでは７本）のリード（外部端子）ＬＤと、スイッチ信号ＳＷ用となるリードＬＤが配置される。この内、入力電源電圧ＶＩＮ用となる複数のリードＬＤは、ＤＰ＿ＨＳと一体化して形成される。したがって、ＨＳＣＰのドレイン電極は、ＤＰ＿ＨＳを介してＶＩＮ用のリードＬＤと電気的に接続される。ダイパッドＤＰ＿ＬＳの周辺には、ＳＷ用となる複数（ここでは８本）のリードＬＤが配置される。このＳＷ用となる複数のリードＬＤは、ＤＰ＿ＬＳと一体化して形成される。したがって、ＬＳＣＰのドレイン電極は、ＤＰ＿ＬＳを介してＳＷ用のリードＬＤと電気的に接続される。リード配線ＬＤＢの周辺には、接地電源電圧ＰＧＮＤ用となる複数（ここでは１３本）のリードＬＤが配置される。このＰＧＮＤ用となる複数のリードＬＤは、ＬＤＢと一体化して形成される。

ダイパッドＤＰ＿ＣＴの周辺には、接地電源電圧ＳＧＮＤ用となる複数（ここでは２本）のリードＬＤが配置される。このＳＧＮＤ用となる複数のリードＬＤは、ＤＰ＿ＣＴと一体化して形成される。したがって、ＣＴＬＣＰの裏面は、ＤＰ＿ＣＴを介してＳＧＮＤ用のリードＬＤと電気的に接続される。更に、ＤＰ＿ＣＴの周辺には、クロック信号ＣＬＫ用、電流検出信号ＣＳ用、内部電源電圧ＶＤＤ２用、ＳＭＯＤ＆ＯＶＰ信号用ＳＭＯＶ用、エラーアンプ信号ＥＯ用、基準電流ＩＲＥＦ用、内部電源電圧ＶＤＤ１用、昇圧電圧ＢＯＯＴ用のリードＬＤがそれぞれ配置される。これらのリードＬＤは、それぞれ、メッキ層９ｆおよびボンディングワイヤＢＷを介して前述したＣＴＬＣＰの表面に備わった電極に接続される。

図１４に示すパッケージＰＡは、更に、２個の金属板（導体板）ＭＢ１，ＭＢ２を有している。ＭＢ１，ＭＮ２は、例えば銅（Ｃｕ）を代表に、導電性および熱伝導性の高い金属で形成される。ＭＢ１は、半導体チップＨＳＣＰ上に備わったソース電極Ｓ１ｈ，Ｓ２ｈと、ダイパッドＤＰ＿ＬＳ上に形成されたメッキ層９ｃとを接続する。これによって、ＨＳＣＰのソースが、スイッチ信号ＳＷ用のリードＬＤに接続される。ＭＢ２は、半導体チップＬＳＣＰ上に備わったソース電極Ｓ１ｌ〜Ｓ３ｌと、リード配線ＬＤＢ上の２箇所に形成されたメッキ層９ｅ１，９ｅ２とをそれぞれ接続する。これによって、ＬＳＣＰのソースが、接地電源電圧ＰＧＮＤ用のリードＬＤに接続される。

半導体チップＨＳＣＰ上に備わったソース電極Ｓ４ｈは、ボンディングワイヤＢＷを介して前述したＤＰ＿ＨＳ周辺に配置されたＳＷ用のリードＬＤにメッキ層９ｆを介して接続される。ＨＳＣＰ上に備わったゲート電極Ｇｈおよびソース電極Ｓ３ｈは、それぞれＢＷを介して、半導体チップＣＴＬＣＰ上に備わった電極ＰＤ１ｈおよびＰＤ２ｈに接続される。ＬＳＣＰ上に備わったゲート電極Ｇｌ１、ゲート電極Ｇｌ２およびソース電極Ｓ４ｌは、それぞれＢＷを介して、ＣＴＬＣＰ上に備わった電極ＰＤ１ｌ、ＰＤ２ｌおよびＰＤ３ｌと接続される。ＰＤ１ｈおよびＰＤ２ｈは、図１３におけるドライバ回路ＤＲＶｈの出力ノードおよび基準電圧ノードに該当する。ＰＤ１ｌおよびＰＤ２ｌは、図１３におけるドライバ回路ＤＲＶｌ１の出力ノードおよびドライバ回路ＤＲＶｌ２の出力ノードに該当し、ＰＤ３ｌは、ＤＲＶｌ１，ＤＲＶｌ２の基準電圧ノードに該当する。

また、図１５（ａ），（ｂ）に示すように、パッケージＰＡの裏面で露出するリードＬＤの下面およびダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの下面上には、メッキ層１０が形成される。このメッキ層１０は、半田めっき層であり、パッケージＰＡ形成後に形成されたメッキ層である。メッキ層１０は、ＰＳＩＰａを配線基板（ＰＣＢ）上に実装する際に、このＰＣＢとの半田接続を容易にするために設けられている。半導体チップＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰは、接着層１１ａを介してメッキ層９ａ，９ｂ，９ｄにそれぞれ接続され、ＨＳＣＰ，ＬＳＣＰは、接着層１１ｂを介して、金属板ＭＢ１，ＭＢ２にそれぞれ接続される。ＭＢ１は、接着層１１ｃを介してメッキ層９ｃに接続され、ＭＢ２は、接着層１１ｃを介してメッキ層９ｅ２（９ｅ１）に接続される。接着層１１ａ〜１１ｃは、半田により形成される。また、ＣＴＬＣＰからのボンディングワイヤＢＷは、メッキ層９ｆに接続される。

このように複数の半導体チップを１つの半導体パッケージに集約（パッケージング）することで、電源装置の小型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。また、各ダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの下面をパッケージＰＡの裏面から電極として露出させることで、電極の低抵抗化や放熱性の向上が図れる。さらに、２個の金属板（導体板）ＭＢ１，ＭＢ２を用いた接続を行うことで、ボンディングワイヤＢＷを用いる場合と比較して当該接続部分における低抵抗化や放熱性の向上が図れる。これらによって、損失を低減し、電力変換効率の向上が可能となる。

<<ＰＷＭ搭載型駆動ユニットのデバイス構造>>
図１６は、図１３において、ハイサイドのトランジスタが形成された半導体チップＨＳＣＰのデバイス構造例を示す断面図である。ここでは、ハイサイドのトランジスタ（パワートランジスタ）ＱＨ，ＱＨ’を例とするが、ロウサイドのトランジスタＱＬ，ＱＬ’も同様の構造となる。トランジスタＱＨ，ＱＨ’は、ｎ＋型の単結晶シリコンなどからなる基板本体２１ａとｎ−型のシリコン単結晶からなるエピタキシャル層２１ｂとを有した半導体基板２１の主面に形成される。このエピタキシャル層２１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２２が形成されている。

このフィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、ＱＨ，ＱＨ’を構成する複数の単位トランジスタセルが形成されている。ＱＨは、これら複数の単位トランジスタセルが並列に接続されることで形成される。一方、ＱＨ’は、例えば、この並列に接続される単位トランジスタセルの個数をＱＨの１／１８５００等とすることで形成される。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳトランジスタで形成されている。

基板本体２１ａおよびエピタキシャル層２１ｂは、前述した単位トランジスタセルのドレイン領域としての機能を有している。半導体基板２１の裏面には、ドレイン電極用の裏面電極ＢＥが形成されている。この裏面電極ＢＥは、例えば半導体基板２１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。図１５（ａ），（ｂ）に示したＰＳＩＰａにおいては、この裏面電極ＢＥは、接着層１１ａを介してダイパッドＤＰ＿ＨＳ（メッキ層９ａ）に接合されて電気的に接続される。

また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、前述した単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、単位トランジスタセルのソース領域としての機能を有している。また、半導体基板２１には、その主面から半導体基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。

溝２５内には、ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物が添加された多結晶シリコン膜からなる。ゲート電極２７は、前述した単位トランジスタセルのゲート電極としての機能を有している。また、フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図１６の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。

一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜（例えばアルミニウム膜）を形成し、この金属膜をパターニングすることにより形成することができる。

ゲート配線３０Ｇおよびソース配線３０Ｓはポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップＨＳＣＰの最上層の膜（絶縁膜）である。保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されており、この開口部３３から露出するゲート配線３０Ｇ部分が前述したゲート電極Ｇｈであり、開口部３３から露出するソース配線３０Ｓ部分が前述したソース電極Ｓ１ｈ〜Ｓ４ｈである。このようにソース電極Ｓ１ｈ〜Ｓ４ｈは、最上層では保護膜３２によって分離されているが、ソース配線３０Ｓを通じて互いに電気的に接続されている。

電極Ｇｈ，Ｓ１ｈ〜Ｓ４ｈの表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、メッキ法などで金属層３４が形成されている。金属層３４は、ゲート配線３０Ｇやソース配線３０Ｓ上に形成された金属層３４ａと、その上に形成された金属層３４ｂとの積層膜によって形成されている。下層の金属層３４ａは、例えばニッケル（Ｎｉ）からなり、主として下地のゲート配線３０Ｇやソース配線３０Ｓのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層３４ｂは、例えば金（Ａｕ）からなり、主として下地の金属層３４ａのニッケルの酸化を抑制または防止する機能を有している。

このようなハイサイドのトランジスタＱＨ，ＱＨ’における単位トランジスタセルの動作電流は、ドレイン用のエピタキシャル層２１ｂとソース用のｎ＋型の半導体領域２４との間をゲート電極２７の側面（すなわち、溝２５の側面）に沿って基板２１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＨＳＣＰの厚さ方向に沿って形成される。このように、半導体チップ４ＨＳＣＰは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）が形成された半導体チップである。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板２１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。

以上、本実施の形態３の電源装置を用いることで、代表的には、実施の形態２の場合と同様に、軽負荷時の電力変換効率を入力電源電圧によらずに向上可能となる。さらに、前述したような半導体パッケージの各種低抵抗化によって、電力変換効率の更なる向上が可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、これまでに述べた各実施の形態では、ピーク電流制御方式を用いてマルチフェーズ動作ならびに軽負荷時の動作を実現したが、ピーク電流制御方式に限らず、電流モード制御方式を用いた電源装置であれば、同様に適用可能である。すなわち、電流モード制御方式には、前述したようなピーク電流制御方式の他に、平均電流制御方式等が知られている。ピーク電流制御方式では、図１等に示したように、パワートランジスタＱＨの入力電源電圧ＶＩＮ側から電流をモニタするのが一般的であるが、平均電流制御方式では、インダクタＬの出力電源ノードＶＯ側から抵抗等を介して電流をモニタしたり、あるいはインダクタＬのＱＨ側から平均化回路等を介して電流をモニタするのが一般的である。電流モード制御方式を用いる限り、図４で述べたように、チャージ量をほぼ一定に保つような制御が可能となるため、同様の効果が得られることになる。ただし、電源装置の小型化（すなわち外部部品や外部配線等の削減）や、マルチフェーズ動作時における動作の安定性等を加味した場合には、ピーク電流制御方式を用いることが望ましい。

１０ メッキ層
１１ 接着層
１ＰＬＳ ワンショットパルス生成回路
２１ 半導体基板
２２ フィールド絶縁膜
２３，２４，３１ 半導体領域
２５ 溝
２６ ゲート絶縁膜
２７ ゲート電極
２８ 絶縁膜
２９ コンタクトホール
３０Ｇ ゲート配線
３０Ｓ ソース配線
３２ 保護膜
３３ 開口部
３４ 金属層
３ＢＵＦ ３値バッファ回路
９ メッキ層
ＡＣＳ 活性電流検出回路
ＡＣＵ アナログコンパニオンユニット
ＡＤ アンド回路
ＡＭＰ アンプ回路
ＢＫ ブランキング回路
ＢＷ ボンディングワイヤ
Ｃ 容量
ＣＴＢＵＦ 制御バッファ回路
ＣＣＴＬＵ 共通制御ユニット
ＣＬＫ クロック信号
ＣＭＰ コンパレータ回路
ＤＡＣ ディジタル・アナログ変換回路
ＤＰ ダイパッド
ＤＲＶ ドライバ回路
ＥＡ エラーアンプ回路
ＥＢ エラーバス
ＥＯ エラーアンプ信号
ＦＦ フリップフロップ回路
ＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰ 半導体チップ
ＨＺＤＥＴ ハイインピーダンス検出回路
ＩＢ バイアス電流源
ＩＲＥＦＧ 基準電流生成回路
ＩＳ 絶縁層
ＩＶ インバータ回路
Ｌ インダクタ
ＬＣＢ リード配線
ＬＤ リード
ＬＧＣ 制御論理回路
ＬＯＤ 負荷
ＬＴ ラッチ回路
ＬＹ 配線層
ＭＢ 金属板
ＭＣＵ マイクロコントローラユニット
ＭＪＧＥ 中間レベル検出回路
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＮＤ ナンド回路
ＯＣＰＣ 過剰電流検出回路
ＯＲ オア回路
ＯＶＰＬＴ ＯＶＰラッチ回路
ＰＡ 半導体パッケージ
ＰＤ 電極
ＰＮ 外部端子
ＰＳＩＰ ＰＷＭ搭載型駆動ユニット
ＰＷＭ ＰＷＭ信号
ＰＷＭ＿ＣＴＬ ＰＷＭ制御回路
Ｑ トランジスタ
ＱＨ，ＱＨ’，ＱＬ，ＱＬ’ パワートランジスタ
Ｒ 抵抗
ＲＩＤＥＴ 逆電流検出回路
ＳＭＯＶＧ ＳＭＯＤ＆ＯＶＰ出力回路
ＳＳＣＴＬ ソフトスタート制御回路
ＳＶ レギュレータ電圧監視回路
ＳＷ スイッチ信号
ＴＭＲ タイマ回路
ＴＲＤＥＴ 立ち上がり検出回路
ＵＶＬＯＣ 入力電圧検出回路
ＶＩＮ 入力電源電圧
ＶＯ 出力電源ノード
ＶＯＦ オフセット電圧源
ＶＲＥＦＧ 基準電圧生成回路
ＶＲＥＧ レギュレータ回路

Claims (13)

1. ＤＣ／ＤＣコンバータのハイサイドトランジスタおよびロウサイドトランジスタをそれぞれ構成し、外部負荷に電力を供給する第１トランジスタおよび第２トランジスタと、
   前記第１トランジスタに流れる電流を反映した電流検出信号を生成する電流検出回路と、
   前記外部負荷の電源電圧を検出し、第１設定電圧を基準に前記外部負荷の電源電圧を増幅した結果となるエラーアンプ信号を出力するエラーアンプ回路と、
   前記外部負荷の電源電圧が所定の電圧まで低下する毎にパルス信号を出力するパルス生成回路と、
   前記外部負荷の電源電圧から前記第２トランジスタに向けて流れる方向の電流を検出した際に逆電流検出信号を活性化する逆電流検出回路と、
   スイッチング制御回路とを備え、
   前記スイッチング制御回路は、前記パルス信号を受けた際に、前記第１トランジスタをオンに、前記第２トランジスタをオフに駆動し、前記電流検出信号の電圧レベルが前記エラーアンプ信号の電圧レベルに到達した際に、前記第１トランジスタをオフに、前記第２トランジスタをオンに駆動し、前記逆電流検出信号が活性化された際に、前記第２トランジスタをオフに駆動し、
   前記パルス生成回路による前記パルス信号の発生周期は、前記外部負荷の電源電圧に応じて各周期毎に可変であることを特徴とする電源装置。
2. 請求項１記載の電源装置において、
   前記電流検出回路は、前記第１トランジスタよりも小さいトランジスタサイズを持ち、前記第１トランジスタとカレントミラー接続された第３トランジスタを用いて前記電流検出信号を生成することを特徴とする電源装置。
3. 請求項２記載の電源装置において、
   前記パルス生成回路は、前記エラーアンプ信号の電圧レベルを監視し、この電圧レベルが第２設定電圧に到達した際に所定のパルス幅を持つ前記パルス信号を出力することを特徴とする電源装置。
4. 請求項２記載の電源装置において、さらに、
   固定周波数のクロック信号を生成するクロック生成回路と、
   モード設定信号と、
   前記パルス信号と前記クロック信号が入力され、前記モード設定信号が活性状態の際に前記パルス信号を出力し、前記モード設定信号が非活性状態の際に前記クロック信号を出力する選択回路とを備え、
   前記逆電流検出回路は、前記モード設定信号が非活性状態の際には、前記逆電流検出信号を非活性状態に維持し、
   前記スイッチング制御回路は、前記選択回路からの前記パルス信号または前記クロック信号を受けた際に、前記第１トランジスタをオンに、前記第２トランジスタをオフに駆動し、前記電流検出信号の電圧レベルが前記エラーアンプ信号の電圧レベルに到達した際に、前記第１トランジスタをオフに、前記第２トランジスタをオンに駆動し、前記逆電流検出信号が活性化された際に、前記第２トランジスタをオフに駆動することを特徴とする電源装置。
5. 第１駆動ユニットおよび第２駆動ユニットと、
   共通制御ユニットとを備え、
   前記第１駆動ユニットは、
   第１ＤＣ／ＤＣコンバータのハイサイドトランジスタおよびロウサイドトランジスタをそれぞれ構成し、外部負荷に電力を供給する第１ハイサイドトランジスタおよび第１ロウサイドトランジスタと、
   前記第１ハイサイドトランジスタに流れる電流を反映した第１電流検出信号を生成する第１電流検出回路と、
   前記外部負荷の電源電圧から前記第１ロウサイドトランジスタに流れる方向の電流を検出した際に第１逆電流検出信号を活性化する第１逆電流検出回路と、
   前記第１ハイサイドトランジスタおよび第１ロウサイドトランジスタのオン・オフを制御する第１スイッチング制御回路とを有し、
   前記第２駆動ユニットは、
   第２ＤＣ／ＤＣコンバータのハイサイドトランジスタおよびロウサイドトランジスタをそれぞれ構成し、前記外部負荷に電力を供給する第２ハイサイドトランジスタおよび第２ロウサイドトランジスタと、
   前記第２ハイサイドトランジスタに流れる電流を反映した第２電流検出信号を生成する第２電流検出回路と、
   前記第２ハイサイドトランジスタおよび第２ロウサイドトランジスタのオン・オフを制御する第２スイッチング制御回路とを有し、
   前記共通制御ユニットは、
   前記外部負荷の電源電圧を検出し、第１設定電圧を基準に前記外部負荷の電源電圧を増幅した結果となるエラーアンプ信号を出力するエラーアンプ回路と、
   前記外部負荷の電源電圧が所定の電圧まで低下する毎にパルス信号を出力するパルス生成回路と、
   同一周波数でそれぞれ位相が異なる第１および第２クロック信号を生成するクロック生成回路と、
   モード設定信号と、
   前記パルス信号と前記第１クロック信号が入力され、前記モード設定信号が活性状態の際に前記パルス信号を出力し、前記モード設定信号が非活性状態の際に前記第１クロック信号を出力する選択回路とを備え、
   前記第１逆電流検出回路は、前記モード設定信号が非活性状態の際には、前記第１逆電流検出信号を非活性状態に維持し、
   前記第１スイッチング制御回路は、前記選択回路からの前記パルス信号または前記第１クロック信号を受けた際に、前記第１ハイサイドトランジスタをオンに、前記第１ロウサイドトランジスタをオフに駆動し、前記第１電流検出信号の電圧レベルが前記エラーアンプ信号の電圧レベルに到達した際に、前記第１ハイサイドトランジスタをオフに、前記第１ロウサイドトランジスタをオンに駆動し、前記第１逆電流検出信号が活性化された際に、前記第１ロウサイドトランジスタをオフに駆動し、
   前記第２スイッチング制御回路は、前記モード設定信号が非活性状態の場合において前記第２クロック信号を受けた際に、前記第２ハイサイドトランジスタをオンに、前記第２ロウサイドトランジスタをオフに駆動し、前記第２電流検出信号の電圧レベルが前記エラーアンプ信号の電圧レベルに到達した際に、前記第２ハイサイドトランジスタをオフに、前記第２ロウサイドトランジスタをオンに駆動し、
   前記パルス生成回路による前記パルス信号の発生周期は、前記外部負荷の電源電圧に応じて各周期毎に可変であることを特徴とする電源装置。
6. 請求項５記載の電源装置において、
   前記第１電流検出回路は、前記第１ハイサイドトランジスタよりも小さいトランジスタサイズを持ち、前記第１ハイサイドトランジスタとカレントミラー接続された第３トランジスタを用いて前記第１電流検出信号を生成し、
   前記第２電流検出回路は、前記第２ロウサイドトランジスタよりも小さいトランジスタサイズを持ち、前記第２ロウサイドトランジスタとカレントミラー接続された第４トランジスタを用いて前記第２電流検出信号を生成することを特徴とする電源装置。
7. 請求項６記載の電源装置において、
   前記パルス生成回路は、前記エラーアンプ信号の電圧レベルを監視し、この電圧レベルが第２設定電圧に到達した際に所定のパルス幅を持つ前記パルス信号を出力することを特徴とする電源装置。
8. 請求項６記載の電源装置において、
   前記第１駆動ユニット、前記第２駆動ユニット、前記共通制御ユニットは、それぞれ別の半導体パッケージに搭載されていることを特徴とする電源装置。
9. 請求項８記載の電源装置において、
   前記共通制御ユニットは、さらに、
   前記外部負荷の電源電圧が第３設定電圧よりも高くなった場合に過電圧検出信号を活性化する過電圧検出回路と、
   前記過電圧検出信号と前記モード設定信号が入力され、第１制御信号として、第１論理レベル、第２論理レベル、およびハイインピーダンスレベルからなる３値情報のいずれかを出力する信号変換回路とを備え、
   前記第１駆動ユニットは、さらに、前記第１制御信号が入力され、前記第１制御信号における前記３値情報のいずれかを判別する判別回路を備え、
   前記第１制御信号における前記３値情報は、それぞれ、前記過電圧検出信号が活性状態の場合と、前記過電圧検出信号が非活性状態かつ前記モード設定信号が活性状態の場合と、前記過電圧検出信号が非活性状態かつ前記モード設定信号が非活性状態の場合に割り当てられることを特徴とする電源装置。
10. 請求項８記載の電源装置において、
    前記第２駆動ユニットは、さらに、前記第２クロック信号がハイインピーダンス状態の場合を検出して前記第２ハイサイドトランジスタおよび第２ロウサイドトランジスタを共にオフに固定する第１回路を備え、
    前記共通制御ユニットは、前記モード設定信号が活性状態の場合に、前記第２クロック信号をハイインピーダンス状態に設定することを特徴とする電源装置。
11. 電源電圧が供給され、オンに制御された際に、外部において一端が出力電源ノードに接続されたインダクタにエネルギーを供給する第１トランジスタと、
    接地電源電圧が供給され、オンに制御された際に前記インダクタからの還流電流の電流経路を形成する第２トランジスタと、
    前記インダクタに流れる電流を反映した電流検出信号を生成する電流検出回路と、
    前記出力電源ノードから前記インダクタを介して前記第２トランジスタに流れる方向の電流を検出した際に逆電流検出信号を活性化する逆電流検出回路と、
    前記出力電源ノードの出力電圧が所定の電圧まで低下する毎にパルス信号が入力される第１入力ノードと、
    前記出力電源ノードの出力電圧を所定の電圧を基準に増幅した信号となるエラーアンプ信号が入力される第２入力ノードと、
    スイッチング制御回路とを備え、
    前記スイッチング制御回路は、前記第１入力ノードより前記パルス信号を受けた際に、前記第１トランジスタをオンに、前記第２トランジスタをオフに駆動し、前記電流検出信号の電圧レベルが前記第２入力ノードから入力された前記エラーアンプ信号の電圧レベルに到達した際に、前記第１トランジスタをオフに、前記第２トランジスタをオンに駆動し、前記逆電流検出信号が活性化された際に、前記第２トランジスタをオフに駆動し、
    前記第１入力ノードに入力される前記パルス信号の発生周期は、外部負荷の電源電圧に応じて各周期毎に可変であることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記電流検出回路は、前記第１トランジスタよりも小さいトランジスタサイズを持ち、前記第１トランジスタとカレントミラー接続された第３トランジスタを用いて前記電流検出信号を生成することを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、
    前記第１および第２トランジスタと、前記電流検出回路と、前記逆電流検出回路と、前記スイッチング制御回路は、共に１個の半導体パッケージに搭載され、
    前記第１および第２入力ノードは、共に外部端子であることを特徴とする半導体装置。

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