TWI443691B - 電感裝置 - Google Patents

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TWI443691B
TWI443691B TW097129780A TW97129780A TWI443691B TW I443691 B TWI443691 B TW I443691B TW 097129780 A TW097129780 A TW 097129780A TW 97129780 A TW97129780 A TW 97129780A TW I443691 B TWI443691 B TW I443691B
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Fujii Tomoharu
Sunohara Masahiro
Nakamura Manabu
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Shinko Electric Ind Co
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Description

電感裝置
本揭露係有關於一種電感裝置及一種製造該電感裝置之方法，以及更特別地，是有關於一種在一半導體基板上所形成之電感裝置及一種製造該電感裝置之方法。
在可攜式資訊通信設備及無線LAN(區域網路)中所使用之某些高頻模組及電壓轉換模組中，在一半導體基板上形成一電感裝置(見圖1)，以減少模組之尺寸。
圖1係顯示一相關技藝電感裝置之剖面圖。
參考圖1，一相關技藝電感裝置200具有絕緣膜202及205、一電感本體203及佈線圖案206及207。該絕緣膜202係提供於一半導體基板201之上表面上。該絕緣膜202用以使該半導體基板201與該電感本體203絕緣。
圖2係顯示圖1所述之電感本體的平面圖。
參考圖1及2，該電感本體203採取一螺旋形狀及係提供於該絕緣膜202上。該電感本體203具有連接部203A及203B。該連接部203A連接至該佈線圖案206。該連接部203B連接至該佈線圖案207。
該絕緣膜205係提供於該絕緣膜202上以覆蓋該電感本體203。該絕緣膜205具有一用以暴露該連接部203A之上表面的開口部211及一用以暴露該連接部203B之上表面的開口部 212。
該佈線圖案206係提供於該開口部211及該絕緣膜205上。該佈線圖案206電性連接至該電感本體203。該佈線圖案206電性連接至一未顯示之電子零件(例如，一半導體晶片)。
該佈線圖案207係提供於該開口部212及該絕緣膜205上。該佈線圖案207電性連接至該電感本體203。該佈線圖案207電性連接至一未顯示之電子零件(例如，一電容器)。
在具有上述結構之電感裝置200中，減少該電感本體203之外周邊長度J、減少該電感本體203之寬度K及增加該電感本體203之捲繞數，以縮小該電感裝置200之尺寸。
圖3至8係顯示用以製造一相關技藝電感裝置之程序的視圖。在圖3至8中，相同於該相關技藝電感裝置200之零件具有相同元件符號。
首先，在圖3所示之步驟中，藉由一CVD法在一半導體基板201上形成一絕緣膜202(例如，氧化膜)及然後，藉由一氣相沉積法或一濺鍍法在該絕緣膜202上形成一導電膜215。
隨後，在圖4所示之步驟中，在該導體膜215之對應於該電感本體203所要形成之區域的部分上形成一光阻膜216。接著，在圖5所示之步驟中，藉由使用該光阻膜216做為一罩幕之非等向性蝕刻使圖4所示之導電膜215經歷圖案化，以形成該電感本體203。
之後，在圖6所示之步驟中，移除圖5所示之光阻膜216。 接下來，在圖7所示之步驟中，在圖6所示之結構上形成一具有開口部211及212之絕緣膜205。
隨後，在圖8所示之步驟中，藉由相同於圖3至6所示之步驟的技術來形成佈線圖案206及207。結果，製造一電感裝置200(例如，見專利文件1)。
[專利文件1]日本專利申請案公告第2005-79286
然而，在該相關技藝電感裝置200中，已研究要減少該電感本體203之外周邊長度J、減少該電感本體203之寬度K及增加該電感本體203之捲繞數，藉以縮小該電感裝置200之尺寸。然而，在此情況中，會有下面問題：增加該電感本體203之電阻損失，以致於使該電感裝置200之特性變差。
因此，為了抑制該電感本體203之電阻損失的增加，提出增加構成該電感本體203之導電膜215的厚度。然而，在該相關技藝電感裝置200中，藉由使用該濺鍍法或該氣相沉積法來形成該電感本體203。基於此理由，很難增加該導電膜215之厚度。因此，在該相關技藝電感裝置200中，會有下面問題：當縮小該電感裝置200之尺寸時，不可能抑制該電感本體203之電阻損失的增加。
本發明之示範性具體例提供一種電感裝置及一種製造該電感裝置之方法，其中可縮小尺寸及可抑制電阻損失之增加。
本發明之一態樣係有關於一種電感裝置，該電感裝置形成於 一半導體基板上，包括：一電感本體，貫穿該半導體基板、採取一螺旋形狀及具有一導電率；以及一絕緣膜，提供於該電感本體之側面與該半導體基板間。
依據本發明，藉由提供貫穿該半導體基板、採取該螺旋形狀及該導電率之電感本體，可縮小該電感裝置之尺寸及增加該電感本體之厚度(可使該電感本體之厚度幾乎等於該半導體基板之厚度)。因此，可抑制該電感裝置之電阻損失的增加。
本發明之另一態樣係有關於一種電感裝置，該電感裝置係形成於一半導體基板上，包括：複數個第一導電構件，貫穿該半導體基板及以同中心方式配置；複數個第二導電構件，貫穿該半導體基板及以同中心方式配置；一絕緣膜，提供於該等第一導電構件之側面與該等第二導電構件之側面間及該等第一及第二導電構件之側面與該半導體基板間；以及一導電構件連接佈線圖案，電性連接該第一導電構件至與該第一導電構件相鄰之該第二導電構件，其中使該第一導電構件及該第二導電構件經由該絕緣膜交替地配置。
依據本發明，使該第一導電構件及該第二導電構件經由該絕緣膜交替地配置，以及該導電構件連接佈線圖案電性連接該第一導電構件至與該第一導電構件相鄰之該第二導電構件。結果，該半導體基板沒有存在於該第一導電構件與該第二導電構件間。因此，可縮小該電感裝置之尺寸。
此外，可增加該等第一及第二導電構件之厚度(在此情況 中，該等第一及第二導電構件之厚度係設定成等於該半導體基板之厚度)。因此，可抑制該電感裝置之電阻損失的增加。
本發明之另外一態樣係有關於一種電感裝置之製造方法，該電感裝置包括一具有一導電率之電感本體，包括：一溝槽部形成步驟，形成一採取一螺旋形狀之溝槽部，以貫穿一半導體基板；一絕緣膜形成步驟，形成一絕緣膜於該半導體基板之對應於該溝槽部之側面的部分上；以及一電感本體形成步驟，形成該電感本體於內部提供有該絕緣膜之該溝槽部中。
依據本發明，藉由形成採用該螺旋形狀之該溝槽部以貫穿該半導體基板，然後形成該絕緣膜於該半導體基板之對應於該溝槽部之該側面的部分上及之後形成該電感本體於內部提供有該絕緣膜之該溝槽部中，可縮小該電感裝置之尺寸及增加該電感本體之厚度。因此，可抑制該電感裝置之電阻損失的增加。
本發明之另外一態樣係有關於一種在一半導體基板上所形成之電感裝置的製造方法，包括：一第一貫穿溝槽形成步驟，同中心地形成複數個第一貫穿溝槽於該半導體基板上；一第一絕緣膜形成步驟，形成一第一絕緣膜於該半導體基板之對應於該等第一貫穿溝槽之側面的部分上；一第一導電構件形成步驟，在該第一絕緣膜形成步驟後，分別形成一第一導電構件於該等第一貫穿溝槽中；一第二貫穿溝槽形成步驟，移除該半導體基板之位於該等第一絕緣膜間之部分，藉以在該等第一絕緣膜間形成複數個第二貫穿溝槽；一第二絕緣膜形成步驟，形成 一第二絕緣膜於該半導體基板之對應於沒有形成該第一絕緣膜之該等第二貫穿溝槽的側面之部分上；一第二導電構件形成步驟，在形成該等第一及第二絕緣膜後，分別形成一第二導電構件於該等第二貫穿溝槽中；以及一導電構件連接佈線圖案形成步驟，形成一用以電性連接該第一導電構件至與該第一導電構件相鄰之該第二導電構件的導電構件連接佈線圖案。
依據本發明，在內部提供有該第一絕緣膜之該等第一貫穿溝槽中形成該第一導電構件，隨後移除該半導體基板之位於該等第一絕緣膜間之部分，以在該等第一絕緣膜間形成複數個第二貫穿溝槽，然後在該半導體基板之對應於該等第二貫穿溝槽之側面的部分上形成該第二絕膜膜，其中在該等第二貫穿溝槽中沒有形成該第一絕緣膜，以及之後，在該等第二貫穿溝槽中分別形成該第二導電構件。因此，在該第一導電構件與該第二導電構件間沒有提供該半導體基板。結果，可縮小該電感裝置之尺寸。
此外，可增加該等第一及第二導電構件之厚度。因此，可抑制該電感裝置之電阻損失的增加。
依據本發明，可縮小一電感裝置之尺寸及抑制該電感裝置之電阻損失的增加。
從下面詳細敘述、所附圖式及申請專利範圍可以明顯易知其它特徵及優點，
接下來，將參考圖式以描述依據本發明之具體例。
(第一具體例)
圖9係顯示一包括依據本發明之第一具體例的一電感裝置之高頻模組的剖面圖。
參考圖9，一高頻模組10包括一半導體基板11、絕緣膜12、17及18、貫穿介層14及15、一電感裝置20、介層22、23、28及29、佈線25-27、焊墊31及32、一晶片電容器34、一高頻半導體晶片35、一CPU半導體晶片36及一外部連接端38。
該半導體基板11係形成為一薄板且具有貫穿孔45及46以及一採取一螺旋形狀之溝槽部47。該溝槽部47係形成用以貫穿該半導體基板11。該溝槽部47用以配置一下面所要描述之電感本體61。該溝槽部47之寬度W1可設定為例如60μm。該半導體基板11可使用例如一矽基板。在使用該矽基板做為該半導體基板11之情況中，該半導體基板11之厚度可設定為例如200μm至500μm。
該絕緣膜12係提供於該等貫穿介層14及15之側面與該半導體基板11之間(換句話說，該半導體基板11之對應於該等貫穿孔45及46之側面的部分)及該電感本體61之側面與該半導體基板11之間(換句話說，該半導體基板11之對應於該溝槽部47的側面之部分)。該絕緣膜12用以使該半導體基板11與該等貫穿介層14及15及該電感本體61絕緣。該絕緣膜12可使用例如氧化膜。在使用該氧化膜做為該絕緣膜12之情況 中，該絕緣膜12之厚度可設定為例如0.5μm至2.0μm。
該貫穿介層14係提供於內部形成有該絕緣膜12之該貫穿孔45中。該貫穿介層14之上端連接至該介層22及該貫穿介層14之下端連接至該介層28。該貫穿介層14電性連接被連接至該介層22之該佈線25及被連接至該介層28之該焊墊31。該貫穿介層14之材料可使用例如銅。
該貫穿介層15係提供於內部形成有該絕緣膜12之該貫穿孔46中。該貫穿介層15之上端連接至該介層23及該貫穿介層15之下端連接至該介層29。該貫穿介層15電性連接被連接至該介層23之該佈線27及被連接至該介層29之該焊墊32。該貫穿介層15之材料可使用例如銅。
該絕緣膜17係提供用以覆蓋該半導體基板11之上表面11A。該絕緣膜17具有開口部51-54。該開口部51係形成用以貫穿該絕緣膜17之位於該貫穿介層14之上部的部分。該開口部52係形成用以貫穿該絕緣膜17之位於該貫穿介層15之上部的部分。在該電感裝置20之結構的說明中將描述形成該等開口部53及54之位置。該絕緣膜17可使用例如氧化膜。在使用該氧化膜做為該絕緣膜17之情況中，該絕緣膜17之厚度可設定為例如0.5μm至2.0μm。
該絕緣膜18係提供用以覆蓋該半導體基板11之下表面11B。該絕緣膜18具有開口部56及57。該開口部56係形成用以貫穿該絕緣膜18之位於該貫穿介層14之下部的部分。該 開口部57係形成用以貫穿該絕緣膜18之位於該貫穿介層15之下部的部分。該絕緣膜18可使用例如氧化膜。在使用該氧化膜做為該絕緣膜18之情況中，該絕緣膜18之厚度可設定為例如0.5μm至2.0μm。
該電感裝置20具有該等絕緣膜12、17及18、採取該螺旋形狀之該溝槽部47、該電感本體61、佈線圖案63及64以及磁體66及67。
圖10係顯示圖9所述之電感本體的平面圖。
參考圖9及10，該電感本體61係提供於內部形成有該絕緣膜12且採取一螺旋形狀之該溝槽部47(貫穿該半導體基板11之溝槽)中。該電感本體61具有一導電率及係由一填充該溝槽部47之導電膜所構成。該電感本體61之上表面係幾乎在該半導體基板11之上表面11A的高度上，以及該電感本體61之下表面係幾乎在該半導體基板11之下表面11B的高度上。換句話說，該電感本體61係以該電感本體61之厚度(構成該電感本體61之該導電膜的厚度)幾乎等於該半導體基板11之厚度的方式所構成。
因此，藉由提供貫穿該半導體基板11、採取該螺旋形狀及具有該導電率之該電感本體61，可縮小該電感裝置20之尺寸，以及再者，可增加該電感本體61之厚度(該導電膜之厚度)(更特別地，可設定該電感本體61之厚度幾乎等於該半導體基板11之厚度)。因此，可抑制該電感裝置20之電阻損失 的增加。
該電感本體61具有連接部71及72。從該絕緣膜17之開口部53暴露該連接部71之上表面。該開口部53係形成用以貫穿該絕緣膜17之位於該連接部71上之部分。該連接部71連接至該佈線圖案63在該開口部53中所提供之部分。
從該絕緣膜17之開口部54暴露該連接部72之上表面。該開口部54係形成用以貫穿該絕緣膜17之位於該連接部72上之部分。該連接部72連接至該佈線圖案64在該開口部54中所提供之部分。具有該等開口部53及54之該絕緣膜17係配置用以覆蓋該電感本體61之不包括該等連接部71及72的上表面之部分及該半導體基板11之上表面11A的對應於形成該電感本體61之區域的部分。
該佈線圖案63具有一介層74及一與該介層74整體構成之佈線75。該介層74係提供於該開口部53中。該介層74連接至該連接部71。該佈線75係提供於該介層74及該絕緣膜17上。該高頻半導體晶片35係安裝在該佈線75上。該佈線圖案63電性連接該高頻半導體晶片35至該電感本體61。該佈線圖案63之材料可使用例如銅。
該佈線圖案64具有一介層76及一與該介層76整體構成之佈線77。該介層76係提供於該開口部54中。該介層76連接至該連接部72。該佈線77係提供於該介層76及該絕緣膜17上。該晶片電容器34係安裝在該佈線77上。該佈線圖案64 電性連接該晶片電容器34至該電感本體61。該佈線圖案64之材料可使用例如銅。
該磁體66係提供於該絕緣膜17及該等佈線75及77在該電感本體61上方所配置之部分上。該磁體66之材料可使用例如亞鐵酸鹽。在使用亞鐵酸鹽做為該磁體66之材料的情況中，該磁體66之厚度可設定為例如0.5μm至20μm。
該磁體67係提供於該絕緣膜18之一表面18A在該電感本體61下方所配置之部分上。該磁體67之材料可使用例如亞鐵酸鹽。在使用亞鐵酸鹽做為該磁體67之材料的情況中，該磁體67之厚度可設定為例如0.5μm至20μm。
因此，藉由在該電感本體61之垂直方向上提供等磁體66及67，可增加該電感本體61之電感值。因而，可提高該電感裝置20之特性。
參考圖9，該介層22係提供於該開口部51中。該介層22之上端連接至該佈線25及該介層22之下端連接至該貫穿介層14之上端。該介層22係與該佈線25整體構成。
該介層23係提供於該開口部52中。該介層23之上端連接至該佈線27及該介層23之下端連接至該貫穿介層15之上端。該介層23係與該佈線27整體構成。
該佈線25係提供於該絕緣膜17及該介層22上。該佈線25經由該介層22電性連接至該貫穿介層14。該晶片電容器34係安裝在該佈線25上。該佈線25經由該晶片電容器34及該 佈線圖案64電性連接至該電感本體61。
該佈線26係提供於該絕緣膜17上。該高頻半導體晶片35及該CPU半導體晶片36係安裝在該佈線26上。該佈線26經由該高頻半導體晶片35電性連接至該佈線圖案63。此外，該佈線26經由該CPU半導體晶片36電性連接至該佈線27。
該佈線27係提供於該絕緣膜17及該介層23上。該佈線27經由該介層23電性連接至該貫穿介層15。該CPU半導體晶片36係安裝在該佈線27上。該佈線27經由該CPU半導體晶片36電性連接至該佈線26。
該介層28係提供於該開口部56中。該介層28係與該焊墊31整體構成。該介層28之上端連接至該貫穿介層14之下端。該介層28經由該貫穿介層14電性連接至該介層22。該介層29係提供於該開口部57中。該介層29係與該焊墊32整體構成。該介層29之上端連接至該貫穿介層15之下端。該介層29經由該貫穿介層15電性連接至該介層23。
該焊墊31係提供於該介層28之下端及該絕緣膜18之表面18A上。該焊墊31經由該介層28電性連接至該貫穿介層14。該外部連接端38係提供於該焊墊31之下表面上。
該焊墊32係提供於該介層29之下端及該絕緣膜18之表面18A上。該焊墊32經由該介層29電性連接至該貫穿介層15。該外部連接端38係提供於該焊墊32之下表面上。該等介層22、23、28及29、該等佈線25-27以及該等焊墊31及32之 材料可使用例如銅。
該晶片電容器34係安裝在該等佈線25及77上。該晶片電容器34係一用以調整阻抗及做為一旁通電容器之電子零件。該高頻半導體晶片35係安裝在該等佈線26及75上。該高頻半導體晶片35係一用以調變/解調信號之電子零件。該CPU半導體晶片36係安裝在該等佈線26及27上。該CPU半導體晶片36係一用以控制及處理信號之電子零件。
該外部連接端38係提供於該等焊墊31及32之下表面上。該外部連接端38可使用例如一焊球。
依據該具體例之電感裝置，藉由提供貫穿該半導體基板11、採取該螺旋形狀及具有該導電率之該電感本體61，可縮小該電感裝置20之尺寸，以及再者，可增加該電感本體61之厚度(該導電膜之厚度)(更特別地，可設定該電感本體61之厚度幾乎等於該半導體基板11之厚度)。因此，可抑制該電感裝置20之電阻損失的增加。
此外，藉由在該高頻模組10中提供依據該具體例之電感裝置20，可縮小在該半導體基板11之平面方向上的尺寸。因此，可縮小該高頻模組10之尺寸。
雖然在該具體例中已以將該電感裝置20應用至該高頻模組10之情況做為一實施例來描述，但是可以例如在下面所要描述之圖11所示之一電壓轉換模組80(例如，該特定電壓轉換模組80可使用一DC-DC轉換器或一調整器)中提供依據該具體 例之電感裝置20。
圖11係顯示一包括依據本發明之第一具體例的電感裝置之電壓轉換模組的剖面圖。在圖11中，相同於上述高頻模組10(見圖9)中之零件具有相同元件符號。
參考圖11，除了從該等零件排除在上述高頻模組10中所提供之佈線26、高頻半導體晶片35及CPU半導體晶片36、一佈線81、一半導體晶片84及一晶片電阻器85以及在該等佈線25及81上安裝一晶片電容器34之外，該電壓轉換模組80具有相同於該高頻模組10之結構。
該佈線81係提供於該絕緣膜17之位於該等佈線25及77間之部分上。該晶片電容器34及該晶片電阻器85係安裝在該佈線81上。
該半導體晶片84係安裝在該等佈線27及75上。該半導體晶片84經由該佈線圖案63電性連接至該電感本體61。該半導體晶片84可使用一具有例如切換功能之半導體晶片。
該晶片電阻器85係安裝在該等佈線25及81上。該晶片電阻器85經由該佈線81電性連接至該晶片電容器34。該晶片電阻器85用以偵測對該半導體晶片84所施加之電壓。
藉由在具有上述結構之電壓轉換模組80中提供依據該具體例之電感裝置20，可縮小在該半導體基板11之平面方向上之尺寸。因此，可縮小該電壓轉換模組80之尺寸。
圖12至21係顯示用以製造依據本發明之第一具體例的電感 裝置之製程的視圖。在圖12至21中，相同於依據該第一具體例之電感裝置20中的零件具有相同元件符號。
首先，在圖12所示之步驟中，在一改變成為薄板之半導體基板11上形成一具有一開口部91A之光阻膜91。此時，該開口部91係形成用以暴露該半導體基板11之上表面11A的對應於一電感本體61之提供區域的部分。如在平面上觀看，該開口部91A採取一螺旋形狀。該半導體基板11可使用例如一矽基板。在使用該矽基板做為該半導體基板11之情況中，該半導體基板11之厚度可設定為例如200μm至500μm。
隨後，在圖13所示之步驟中，實施使用該光阻膜91做為一罩幕之非等向性蝕刻(例如，乾式蝕刻)，以貫穿該半導體基板11，藉以形成一採取一螺旋形狀之溝槽部47(一溝槽部形成步驟)。該溝槽部47之寬度W1可設定為例如60μm。然後，在圖14所示之步驟中，移除圖13所示之電阻膜91。
接著，在圖15所示之步驟中，形成一絕緣膜12，以至少覆蓋該半導體基板11之表面的對應於該溝槽部47之側面的部分(一絕緣膜形成步驟)。該絕緣膜12可使用例如氧化膜(例如，0.5μm至2.0μm之厚度)。在該具體例中，下面將以在該半導體基板11之兩個表面11A及11B上形成該絕緣膜12之情況做為一實施例來描述。
之後，在圖16所示之步驟中，在圖15所示之結構的下表面上形成一饋電層93(一饋電層形成步驟)。該饋電層93可使用 例如一金屬薄片(例如，一銅箔)或一金屬板(例如，一銅板)。更特別地，例如，將一金屬薄片(例如，一銅箔)或一金屬板(例如，一銅板)接合至圖15所示之結構的下表面，以形成該饋電層93。
隨後，在圖17所示之步驟中，藉由一電解電鍍法將一電力饋送至該饋電層93，以形成一導電膜95，以便填充該溝槽部47(一導電膜形成步驟)。該導電膜95做為該電感本體61之基本材料。該導電膜95可使用例如一鍍銅膜。
接下來，在圖18所示之步驟中，移除從該半導體基板11之上表面11A及下表面11B所突出之過度絕緣膜12及導電膜95及該饋電層93。更特別地，研磨該絕緣膜12及該導電膜95，直到暴露該半導體基板11之上表面11A為止，以及再者，研磨該絕緣膜12、該饋電層93及該導電膜95，直到暴露該半導體基板11之下表面11B為止。因此，移除該過度絕緣膜12及導電膜95以及該饋電層93(一導電膜移除步驟及一饋電層移除步驟)。結果，形成一貫穿該半導體基板11之電感本體61(圖16-18所示之步驟對應於一電感本體形成步驟)。該電感本體61之寬度可設定為例如60μm。
因此，藉由形成該絕緣膜12及提供該電感本體61於採取該螺旋形狀之該溝槽部47中，可縮小該電感裝置20之尺寸及增加該電感本體61之厚度(構成該電感本體61之該導電膜95的厚度)。因而，可抑制該電感裝置20之電阻損失的增加。
然後，在圖19所示之步驟中，在圖18所示之結構的上表面上形成一具有開口部53及54之絕緣膜17及在圖18所示之結構的下表面上形成一絕緣膜18。此時，該開口部53係形成用以暴露一在該電感本體61上所提供之連接部71的上表面。該開口部54係形成用以暴露一在該電感本體61上所提供之連接部72的上表面。該等絕緣膜17及18可使用例如氧化膜。在使用該氧化膜做為該絕緣膜17之情況中，可例如藉由經一熱氧化法或一CVD法提供氧化膜及然後對該如此所提供之氧化膜的一部分實施非等向性蝕刻，以形成該絕緣膜17。可例如經該熱氧化法或該CVD法形成該絕緣膜18。在使用該氧化膜做為該等絕緣膜17及18之情況中，可設定該等絕緣膜17及18之厚度至例如0.5μm至2.0μm。
之後，在圖20所示之步驟中，在圖19所示之結構上形成佈線圖案63及64。更特別地，可例如以一半加成法形成該等佈線圖案63及64。該等佈線圖案63及64可使用例如一鍍銅膜。
隨後，在圖21所示之步驟中，形成一磁體66，以覆蓋該絕緣膜17在該電感本體61上方所配置之部分以及佈線75及77，以及形成一磁體67，以覆蓋該絕緣膜18在該電感本體61下方所配置之部分。結果，製造依據該第一具體例之電感裝置20。
因此，藉由在該電感本體61上方及下方形成該等磁體66及67，可增加該電感本體61之電感值。因此，可提高該電感裝 置20之特性。
藉由例如經濺鍍法在圖20所示之結構的上及下表面上提供該亞鐵酸鹽膜及然後經蝕刻來移除該亞鐵酸鹽膜之不需要部分來形成該等磁體66及67。該等磁體66及67可以藉由一印刷法所形成。
依據製造該具體例之電感裝置的方法，藉由形成採取該螺旋形狀之該溝槽部47，以貫穿該半導體基板11、然後形成該絕緣膜12於該半導體基板11之對應於該溝槽部47之側面的部分上及之後形成該電感本體61於內部提供有該絕緣膜12之該溝槽部47中，可縮小該電感裝置20之尺寸及增加該電感本體61之厚度(構成該電感本體61之導電膜95的厚度)。因此，可抑制該電感裝置20之電阻損失的增加。
(第二具體例)
圖22係顯示一包括依據本發明之第二具體例的一電感裝置之高頻模組100的剖面圖。在圖22中，相同於該第一具體例所述之高頻模組10(見圖9)中的零件具有相同元件符號。
參考圖22，除了提供一電感裝置110，以取代在該第一具體例所述之高頻模組10中所提供之電感裝置20之外，該高頻模組100具有相同於該高頻模組10之結構。
該電感裝置110具有絕緣膜12、17及18、第一貫穿溝槽114-116、第二貫穿溝槽118及119、一電感本體120、絕緣膜17及18、佈線圖案63及64及磁體66及67。
圖23係用以說明該等第一及第二貫穿溝槽之形成位置及形狀的視圖。
參考圖22及23，該等第一貫穿溝槽114-116係形成用以貫穿該半導體基板11及彼此具有不同尺寸，以及係以同中心方式來配置。該等第一貫穿溝槽114-116係部分間斷的及在平面觀看係採取一框形形狀。
該第一貫穿溝槽114係配置在該第一貫穿溝槽115之外側。該第一貫穿溝槽114設有一下面所要描述之第一導電構件121(該電感本體120之零件中之一)。
該第一貫穿溝槽115係配置在該第一貫穿溝槽114之內側。該第一貫穿溝槽115設有一下面所要描述之第一導電構件122(該電感本體120之零件中之一)。
該第一貫穿溝槽116係配置在該第一貫穿溝槽115之內側。該第一貫穿溝槽116設有一下面所要描述之第一導電構件123(該電感本體120之零件中之一)。該第一貫穿溝槽114與該第一貫穿溝槽115間之間隔係設定成幾乎等於該第一貫穿溝槽115與該第一貫穿溝槽116間之間隔。該等第一貫穿溝槽114-116之寬度可設定為例如60μm。該絕緣膜12係提供於該等第一貫穿溝槽114-116之側面與該半導體基板11間。
該等第二貫穿溝槽118及119係形成用以貫穿該半導體基板11及彼此具有不同尺寸，以及係以同中心方式配置。該等第二貫穿溝槽118及119係部分間斷的及在平面觀看係採取一框 形形狀。
該第二貫穿溝槽118係配置在該第一貫穿溝槽114與該第一貫穿溝槽115間。該第二貫穿溝槽118係採取包圍該第一貫穿溝槽115這樣的形狀。該絕緣膜12係提供於該第二貫穿溝槽118之側面與該等第一貫穿溝槽114及115之側面間及該第二貫穿溝槽118之側面與該半導體基板11間。該第二貫穿溝槽118係由該絕緣膜12所構成。該第二貫穿溝槽118設有一下面所要描述之第二導電構件124(該電感本體120之零件中之一)。
該第二貫穿溝槽119係配置在該第一貫穿溝槽115與該第一貫穿溝槽116間。該第二貫穿溝槽119係採取包圍該第一貫穿溝槽116這樣的形狀。該絕緣膜12係提供於該第二貫穿溝槽119之側面與該等第一貫穿溝槽115及116之側面間及該第二貫穿溝槽119之側面與該半導體基板11間。該第二貫穿溝槽119係由該絕緣膜12所構成。該第二貫穿溝槽119設有一下面所要描述之第二導電構件125(該電感本體120之零件中之一)。該等第二貫穿溝槽118及119之寬度可設定為例如60μm。
圖24係顯示依據本發明之第二具體例的電感裝置之平面圖。在圖24中，相同於圖22所示之結構中的零件具有相同元件符號。
參考圖22及24，該電感本體120具有該等第一導電構件121-123、該等第二導電構件124及125以及導電構件連接佈 線圖案131-134。
圖25係顯示圖22所述之電感本體的平面圖。在圖25中，為了便於敘述，未顯示該等導電構件連接佈線圖案131-134。此外，在圖25中，相同於圖22所示之結構中的零件具有相同元件符號。
接下來，參考圖22、24及25，將連續描述該等第一導電構件121-123及該等第二導電構件124及125。
該第一導電構件121係配置在內部形成有該絕緣膜12之該第一貫穿溝槽114中。結果，該第一導電構件121之側面覆蓋有該絕緣膜12。該第一導電構件121之上端面係幾乎在該半導體基板11之上表面11A的高度上及該第一導電構件121之下端面係幾乎在該半導體基板11之下表面11B的高度上。
該第一導電構件121具有一第一連接部121A及一第二連接部121B。該第一連接部121A連接至一在該佈線圖案63上所提供之介層74。該第一連接部121A經由該佈線圖案63電性連接至一高頻半導體晶片35。該第二連接部121B連接至該導電構件連接佈線圖案131。該第二連接部121B經由該導電構件連接佈線圖案131電性連接至該第二導電構件124。
該第一導電構件122係配置在內部形成有該絕緣膜12之該第一貫穿溝槽115中。結果，該第一導電構件122之側面覆蓋有該絕緣膜12。該第一導電構件122之上端面係幾乎在該半導體基板11之上表面11A的高度上及該第一導電構件122之 下端面係幾乎在該半導體基板11之下表面11B的高度上。
該第一導電構件122具有一第一連接部122A及一第二連接部122B。該第一連接部122A連接至該導電構件連接佈線圖案132。該第一連接部122A經由該導電構件連接佈線圖案132電性連接至該第二導電構件124。該第二連接部122B連接至該導電構件連接佈線圖案133。該第二連接部122B經由該導電構件連接佈線圖案133電性連接至該第二導電構件125。
該第一導電構件123係配置在內部形成有該絕緣膜12之該第一貫穿溝槽116中。結果，該第一導電構件123之側面覆蓋有該絕緣膜12。該第一導電構件123之上端面係幾乎在該半導體基板11之上表面11A的高度上及該第一導電構件123之下端面係幾乎在該半導體基板11之下表面11B的高度上。
該第一導電構件123具有一第一連接部123A及一第二連接部123B。該第一連接部123A連接至該導電構件連接佈線圖案134。該第一連接部123A經由該導電構件連接佈線圖案134電性連接至該第二導電構件125。該第二連接部123B連接至一在該佈線圖案64上所提供之介層76。該第二連接部123B經由該佈線圖案64電性連接至一晶片電容器34。
該第二導電構件124係配置在由該絕緣膜12所包圍之該第二貫穿溝槽118中。該第二導電構件124之側面覆蓋有該絕緣膜12。該第二導電構件124係經由該絕緣膜12相鄰於該等第一導電構件121及122。該第二導電構件124之上端面係幾乎 在該半導體基板11之上表面11A的高度上及該第二導電構件124之下端面係幾乎在該半導體基板11之下表面11B的高度上。
該第二導電構件124具有一第一連接部124A及一第二連接部124B。該第一連接部124A連接至該導電構件連接佈線圖案131。該第一連接部124A經由該導電構件連接佈線圖案131電性連接至在該第一導電構件121中所提供之第二連接部121B。該第二連接部124B連接至該導電構件連接佈線圖案132。該第二連接部124B經由該導電構件連接佈線圖案132電性連接至在該第一導電構件122中所提供之第一連接部122A。
該第二導電構件125係配置在由該絕緣膜12所包圍之該第二貫穿溝槽119中。該第二導電構件125之側面覆蓋有該絕緣膜12。該第二導電構件125係經由該絕緣膜12相鄰於該等第一導電構件122及123。該第二導電構件125之上端面係幾乎在該半導體基板11之上表面11A的高度上及該第二導電構件125之下端面係幾乎在該半導體基板11之下表面11B的高度上。
該第二導電構件125具有一第一連接部125A及一第二連接部125B。該第一連接部125A連接至該導電構件連接佈線圖案133。該第一連接部125A經由該導電構件連接佈線圖案133電性連接至在該第一導電構件122中所提供之第二連接部122B。該第二連接部125B連接至該導電構件連接佈線圖案 134。該第二連接部125B經由該導電構件連接佈線圖案134電性連接至在該第一導電構件123中所提供之第一連接部123A。
如以上所述，該等第一導電構件121-123及該等第二導電構件124及125係經由該絕緣膜12交替地配置。
因此，該等第一導電構件121-123及該等第二導電構件124及125係以該等第一導電構件121及122及該第二導電構件124經由該絕緣膜12彼此相鄰以及該等第一導電構件122及123及該第二導電構件125經由該絕緣膜12彼此相鄰之方式交替地配置。結果，該半導體基板11沒有被提供於該等第一及第二導電構件121-125間，以致於縮小該電感本體120之尺寸(更特別地，該電感本體120在該半導體基板11之上表面11A(或下表面11B)之方向上的尺寸)。因此，可縮小該電感裝置110之尺寸。
此外，可增加該等第一及第二導電構件121-125之厚度(在此情況中，設定該等第一及第二導電構件121-125之厚度等於該半導體基板11之厚度)。因此，可抑制該電感裝置110之電阻損失的增加。
再者，藉由在該高頻模組100中提供具有上述所構成之電感本體120的電感裝置110，可縮小在該半導體基板11之平面方向(該上表面11A或該下表面11B之方向)上的尺寸。因此，可縮小該高頻模組100之尺寸。
參考圖24，該導電構件連接佈線圖案131具有介層141及 142以及一佈線143。該介層141係提供用以貫穿該絕緣膜17在該第一連接部124A上所配置之部分。該介層141連接至該第一連接部124A。該介層142係提供用以貫穿該絕緣膜17在該第二連接部121B上所配置之部分。該介層142連接至該第二連接部121B。該佈線143係提供於該等介層141及142以及該絕緣膜17上。該佈線143連接至該等介層141及142之上端。該佈線143係與該等介層141及142整體構成。該導電構件連接佈線圖案131電性連接該第一導電構件121至相鄰於該第一導電構件121所配置之該第二導電構件124。
該導電構件連接佈線圖案132具有介層144及145以及一佈線146。該介層144係提供用以貫穿該絕緣膜17在該第一連接部122A上所配置之部分。該介層144連接至該第一連接部122A。該介層145係提供用以貫穿該絕緣膜17在該第二連接部124B上所配置之部分。該介層145連接至該第二連接部124B。該佈線146係提供於該等介層144及145以及該絕緣膜17上。該佈線146連接至該等介層144及145之上端。該佈線146係與該等介層144及145整體構成。該導電構件連接佈線圖案132電性連接該第一導電構件122至相鄰於該第一導電構件122所配置之該第二導電構件124。
該導電構件連接佈線圖案133具有介層147及148以及一佈線149。該介層147係提供用以貫穿該絕緣膜17在該第一連接部125A上所配置之部分。該介層147連接至該第一連接部 125A。該介層148係提供用以貫穿該絕緣膜17在該第二連接部122B上所配置之部分。該介層148連接至該第二連接部122B。該佈線149係提供於該等介層147及148以及該絕緣膜17上。該佈線149連接至該等介層147及148之上端。該佈線149係與該等介層147及148整體構成。該導電構件連接佈線圖案133電性連接該第一導電構件122至相鄰於該第一導電構件122所配置之該第二導電構件124。
該導電構件連接佈線圖案134具有介層151及152以及一佈線153。該介層151係提供用以貫穿該絕緣膜17在該第一連接部123A上所配置之部分。該介層151連接至該第一連接部123A。該介層152係提供用以貫穿該絕緣膜17在該第二連接部125B上所配置之部分。該介層152連接至該第二連接部125B。該佈線153係提供於該等介層151及152以及該絕緣膜17上。該佈線153連接至該等介層151及152之上端。該佈線153係與該等介層151及152整體構成。該導電構件連接佈線圖案134電性連接該第一導電構件123至相鄰於該第一導電構件123所配置之該第二導電構件125。
該電感本體120(該結構包括該等第一導電構件121-123、該等第二導電構件124及125以及該等導電構件連接佈線圖案131-134)採取一在平面上所看到之螺旋形狀。
因此，提供該等導電構件連接佈線圖案131-134，以便電性連接該等第一導電構件121-123至相鄰於該等第一導電構件 之該等第二導電構件124及125，以及再者，使該等第一導電構件121-123、該等第二導電構件124及125以及該等導電構件連接佈線圖案131-134所構成之電感本體120採取在平面上所看到之螺旋形狀。結果，可促使電流在該電感本體110中成螺旋形地流動。
參考圖22及24，該絕緣膜17係提供用以覆蓋該電感本體120之上表面及該半導體基板11之上表面11A。該絕緣膜17具有複數個未顯示之開口部(用以配置該等介層141、142、144、145、147、148、152及153之開口部)以及開口部53及54。該開口部53係形成用以暴露該第一連接部121A之上表面。該開口部54係形成用以暴露該第二連接部123B之上表面。該絕緣膜18係提供用以覆蓋該電感本體120之下表面及該半導體基板11之下表面11B。
該佈線圖案63係提供於該絕緣膜17及該開口部53上。該佈線圖案63連接至該第一導電構件121上所提供之第一連接部121A。該佈線圖案63電性連接該電感本體120至該高頻半導體晶片35。
該佈線圖案64係提供於該絕緣膜17及該開口部54上。該佈線圖案64連接至該第一導電構件123上所提供之第二連接部123B。該佈線圖案64電性連接該電感本體120至該晶片電容器34。
該磁體66係提供於該絕緣膜17以及佈線75及77在該電感 本體120上方所配置之部分上。該磁體67係提供於該絕緣膜18之一表面18A在該電感本體120下方所配置之部分上。該等磁體66及67之材料可使用例如亞鐵酸鹽。在使用該亞鐵酸鹽做為該等磁體66及67之材料的情況中，該等磁體66及67之厚度可設定為例如0.5μm至20μm。
因此，藉由在該電感本體120之垂直方向上提供等磁體66及67，可增加該電感本體120之電感值。因而，可提高該電感裝置110之特性。
依據該具體例之電感裝置，該等第一導電構件121-123及該等第二導電構件124及125係以該等第一導電構件121及122及該第二導電構件124經由該絕緣膜12彼此相鄰以及該等第一導電構件122及123及該第二導電構件125經由該絕緣膜12彼此相鄰之方式交替地配置。結果，該半導體基板11沒有被提供於該等第一及第二導電構件121-125間，以致於縮小該電感本體120之尺寸。因此，可縮小該電感裝置110之尺寸。
此外，可增加該等第一及第二導電構件121-125之厚度(在此情況中，設定該等第一及第二導電構件121-125之厚度等於該半導體基板11之厚度)。因此，可抑制該電感裝置110之電阻損失的增加。
再者，藉由在該高頻模組100中提供依據該具體例之電感裝置110，可縮小在該半導體基板11之平面方向(該上表面11A或該下表面11B之方向)上的尺寸。因此，可縮小該高頻模組 100之尺寸。
雖然在該具體例中已將該電感裝置110應用至該高頻模組100之情況做為一實施例來描述，但是亦可提供該電感裝置110，以取代該第一具體例所述之電壓轉換模組80(見圖11)中所提供之電感裝置20。在此情況中，相較於提供該電感裝置20之情況，可更大地縮小該電壓轉換模組80之尺寸。
圖26至37係顯示用以製造依據本發明之第二具體例的電感裝置之製程的視圖。圖38係顯示圖27所述之結構的平面圖，圖39係顯示圖31所述之結構的平面圖，以及圖40係顯示圖32所述之結構的平面圖。在圖26至40中，相同於依據該第二具體例之電感裝置110中的零件具有相同元件符號。此外，在圖39中，為了便於敘述，未顯示一光阻膜159。
首先，在圖26所示之步驟中，在一形成為薄板之半導體基板11上形成一具有同中心配置之開口部156A-156C的光阻膜156。該半導體基板11可使用例如一矽基板。在使用該矽基板做為該半導體基板11之情況中，該半導體基板11之厚度可設定為例如200μm至500μm。該開口部156A係形成用以暴露該半導體基板11之上表面11A的對應於提供一第一貫穿溝槽114之區域的部分，以及該開口部156B係形成用以暴露該半導體基板11之上表面11A的對應於提供一第一貫穿溝槽115之區域的部分。此外，該開口部156C係形成用以暴露該半導體基板11之上表面11A的對應於提供一第一貫穿溝槽116之區域 的部分
隨後，在圖27所示之步驟中，實施使用圖26所示之光阻膜156做為一罩幕之非等向性蝕刻(例如，乾式蝕刻)，以貫穿該半導體基板11之從該等開口部156A-156C所暴露之部分，以便同中心地形成第一貫穿溝槽114-116(見圖37之平面圖，其中圖37顯示形成有該等第一貫穿溝槽114-116之半導體基板11)(一第一貫穿溝槽形成步驟)。該等第一貫穿溝槽114-116之寬度可設定為例如60μm。在此情況中，假設該等第一貫穿溝槽114-116之間距可設定為例如61.5μm。
接下來，在圖28所示之步驟中，實施相同於在該第一具體例中所述之圖15-18所示之步驟的處理，以形成一用以覆蓋該半導體基板11之一表面的對應於該等第一貫穿溝槽114-116之側面的部分之絕緣膜12(一第一絕緣膜形成步驟)及然後在內部提供有該絕緣膜12之該等第一貫穿溝槽114-116中形成第一導電構件121-123(一第一導電構件形成步驟)。
因此，藉由在貫穿該半導體基板11之該等第一貫穿溝槽114-116中形成該等第一導電構件121-123，可增加該等第一導電構件121-123之厚度。結果，可抑制該電感裝置110之電阻損失的增加。
該絕緣膜12可使用例如氧化膜(例如，0.5μm至2.0μm之厚度)。在該絕緣膜12使用該氧化膜之情況中，可例如以一熱氧化法或一CVD法形成該絕緣膜12。該等第一導電構件121-123 之材料可使用例如銅。在該等第一導電構件121-123之材料例如使用銅之情況中，將一饋電層93黏貼該半導體基板11之下表面11B(一饋電層形成步驟)，然後以一電解電鍍法在該饋電層93上沉積及成長一鍍銅膜，以該鍍銅膜填充該等第一貫穿溝槽114-116(一第一鍍膜形成步驟)，以及接著移除該鍍銅膜及該絕緣膜12從該半導體基板11之上表面11A及下表面11B所突出之部分及該饋電層93(一第一鍍膜移除步驟及一饋電層移除步驟)。結果，形成該等第一導電構件121-123。該等第一導電構件121-123之寬度可設定為例如60μm。
隨後，在圖29所示之步驟中，將一固定黏著片158黏貼至圖28所示之結構的下表面。該固定黏著片158之厚度可設定為例如30μm。
然後，在圖30所示之步驟中，在圖29所示之結構上形成一具有一開口部159A之光阻膜159。該開口部159A係形成用以暴露該半導體基板11之上表面11A的位於該等第一導電構件121及123與該第一導電構件122間之部分。
之後，在圖31所示之步驟中，對該半導體基板11在該開口部159A所暴露之部分(該半導體基板11在該等絕緣膜12(該等第一絕緣膜)間所配置之部分)實施使用該光阻膜159做為一罩幕之非等向性蝕刻，以形成第二貫穿溝槽118及119(見圖38所示之平面圖，其中圖38顯示上面形成有該等第二貫穿溝槽118及119之半導體基板11)(一第二貫穿溝槽形成步 驟)。該等第二貫穿溝槽118及119之寬度可設定為例如60μm。
接下來，在圖32所示之步驟中，移除圖31所示之光阻膜159及在該半導體基板11之一表面的對應於內部沒有形成該絕緣膜12(該第一絕緣膜)之該等第二貫穿溝槽118及119的側面(見圖39)之部分上形成該絕緣膜12(一第二絕緣膜)(一第二絕緣膜形成步驟)。該絕緣膜12(該第二絕緣膜)可使用例如氧化膜。在使用該氧化膜做為該絕緣膜12(該第二絕緣膜)之情況中，可例如以一熱氧化法或一CVD法形成該絕緣膜12(該第二絕緣膜)。
接著，在圖33所示之步驟中，形成一饋電層161，以覆蓋圖32所示之結構的上表面(一饋電層形成步驟)。該饋電層161可使用例如一金屬薄片(例如，一銅箔)或一金屬板(例如，一銅板)。更特別地，藉由例如黏貼該金屬薄片(例如，該銅箔)或該金屬板(例如，該銅板)至圖32所示之結構的下表面來形成該饋電層161。
然後，在圖34所示之步驟中，剝除在圖33所示之結構上所提供之固定黏著片158。之後，在圖35所示之步驟中，實施相同於在該第一具體例中所述之圖17及18所示之步驟的處理，以在該等第二溝槽118及119中形成第二導電構件124及125(一第二導電構件形成步驟)。該等第二導電構件124及125可使用例如一鍍銅膜(一第二鍍膜)。此外，該等第二導電構件124及125之寬度可設定為例如60μm。
因此，使該半導體基板11在該等絕緣膜12(該等第一絕緣膜)間所配置之部分經歷該蝕刻，以形成該等第二貫穿溝槽118及119及在該等第二貫穿溝槽118及119中形成該等第二導電構件124及125，以便該半導體基板11沒有被提供於該等第一導電構件121-123與該等第二導電構件124及125間。因此，可縮小該電感裝置110之尺寸。
此外，藉由在貫穿該半導體基板11之第二貫穿溝槽118及119中形成該等第二導電構件124及125，可增加該等第二導電構件124及125之厚度。因此，可抑制該電感裝置110之電阻損失的增加。
之後，在圖36所示之步驟中，以相同於該第一具體例中所述之圖19所示之步驟的技術在圖35所示之結構的上表面上形成一具有開口部53及54之絕緣膜17及在圖35所示之結構的下表面上形成一絕緣膜18。該開口部53係形成用以暴露一在該第一導電構件121中所提供之第一連接部121A及該開口部54係形成用以暴露一在該第一導電構件123中所提供之第二連接部123B。
接下來，在圖37所示之步驟中，以相同於該第一具體例中所述之圖20所示之技術(例如，一半加成法)同時在圖37所示之結構的上表面上形成佈線圖案63及64以及導電構件連接佈線圖案131-134(未顯示)(一導電構件連接佈線圖案形成步驟)。結果，形成一電感本體120。
然後，以相同於該第一具體例所述之圖21所示之步驟中的技術(例如，一濺鍍法)在該電感本體120之上表面側上形成一磁體66及在該電感本體120之下表面側上形成一磁體67(一磁體形成步驟)。結果，製造該電感裝置110。在該等磁體66及67使用一亞鐵酸鹽膜之情況中，該等磁體66及67之厚度可設定為例如0.5μm至20μm。
因此，藉由在該電感本體120上方及下方形成該等磁體66及67，可增加該電感本體120之電感值。因此，可提高該電感裝置110之特性。
依據製造該具體例之電感裝置的方法，在內部提供有該絕緣膜12(該第一絕緣膜)之該等第一貫穿溝槽114-116中形成該等導電構件121-123，然後移除該半導體基板11之位於該等第一導電構件121及123與該第一導電構件122間之部分，以形成該等第二貫穿溝槽118及119，以及之後在該半導體基板11之對應於沒有提供有該絕緣膜12(該第一絕緣膜)之該等第二貫穿溝槽118及119的側面之部分上形成該絕緣膜12(該第二絕緣膜)，以及隨後在該等第二貫穿溝槽118及119中形成該等第二導電構件124及125，以便該半導體基板11沒有被提供於該等第一導電構件121-123與該等第二導電構件124及125間。結果，可縮小該電感裝置110之尺寸。
此外，可增加該等第一及第二導電構件121-125之厚度。因此，可抑制該電感裝置110之電阻損失的增加。
雖然上面已詳細描述依據本發明之較佳具體例，但是本發明並非侷限於該等特定具體例，而是在不脫離申請專利範圍所述之本發明的範圍內可實施各種變更及修改。
例如，該第一具體例中所述之電感本體61可採取一圓形螺旋形狀。此外，該第二具體例中所述之電感本體120可採取例如一圓形螺旋形狀。再者，可以結合該第一具體例與該第二具體例之結構。例如，可以由貫穿該半導體基板及同中心地配置之複數個第一導電構件、貫穿該半導體基板及同中心地配置之複數個第二導電構件及一電性連接該第一導電構件至相鄰於該第一導電構件之該第二導電構件的導電構件連接佈線圖案來構成該第一具體例中所述之電感本體61，其中一由該等第一導電構件、該等第二導電構件及該導電構件連接佈線圖案所形成之結構採取一在平面上所看到之螺旋形狀。
本發明可應用至一種電感裝置及一種製造該電感裝置之方法，其中可縮小尺寸及可抑制電阻損失之增加。
10‧‧‧高頻模組
11‧‧‧半導體基板
11A‧‧‧上表面
11B‧‧‧下表面
12‧‧‧絕緣膜
14‧‧‧貫穿介層
15‧‧‧貫穿介層
17‧‧‧絕緣膜
18‧‧‧絕緣膜
18A‧‧‧表面
20‧‧‧電感裝置
22‧‧‧介層
23‧‧‧介層
25‧‧‧佈線
26‧‧‧佈線
27‧‧‧佈線
28‧‧‧介層
29‧‧‧介層
31‧‧‧焊墊
32‧‧‧焊墊
34‧‧‧晶片電容器
35‧‧‧高頻半導體晶片
36‧‧‧CPU半導體晶片
38‧‧‧外部連接端
45‧‧‧貫穿孔
46‧‧‧貫穿孔
47‧‧‧溝槽部
51‧‧‧開口部
52‧‧‧開口部
53‧‧‧開口部
54‧‧‧開口部
56‧‧‧開口部
57‧‧‧開口部
61‧‧‧電感本體
63‧‧‧佈線圖案
64‧‧‧佈線圖案
66‧‧‧磁體
67‧‧‧磁體
71‧‧‧連接部
72‧‧‧連接部
74‧‧‧介層
75‧‧‧佈線
76‧‧‧介層
77‧‧‧佈線
80‧‧‧電壓轉換模組
81‧‧‧佈線
84‧‧‧半導體晶片
85‧‧‧晶片電阻器
91‧‧‧光阻膜
91A‧‧‧開口部
93‧‧‧饋電層
95‧‧‧導電膜
100‧‧‧高頻模組
110‧‧‧電感裝置
114‧‧‧第一貫穿溝槽
115‧‧‧第一貫穿溝槽
116‧‧‧第一貫穿溝槽
118‧‧‧第二貫穿溝槽
119‧‧‧第二貫穿溝槽
120‧‧‧電感本體
121‧‧‧第一導電構件
121A‧‧‧第一連接部
121B‧‧‧第二連接部
122‧‧‧第一導電構件
122A‧‧‧第一連接部
122B‧‧‧第二連接部
123‧‧‧第一導電構件
123A‧‧‧第一連接部
123B‧‧‧第二連接部
124‧‧‧第二導電構件
124A‧‧‧第一連接部
124B‧‧‧第二連接部
125‧‧‧第二導電構件
125A‧‧‧第一連接部
125B‧‧‧第二連接部
131‧‧‧導電構件連接佈線圖案
132‧‧‧導電構件連接佈線圖案
133‧‧‧導電構件連接佈線圖案
134‧‧‧導電構件連接佈線圖案
141‧‧‧介層
142‧‧‧介層
143‧‧‧佈線
144‧‧‧介層
145‧‧‧介層
146‧‧‧佈線
147‧‧‧介層
148‧‧‧介層
149‧‧‧佈線
151‧‧‧介層
152‧‧‧介層
153‧‧‧佈線
156‧‧‧光阻膜
156A‧‧‧開口部
156B‧‧‧開口部
156C‧‧‧開口部
158‧‧‧固定黏著片
159‧‧‧光阻膜
159A‧‧‧開口部
161‧‧‧饋電層
200‧‧‧電感裝置
201‧‧‧半導體基板
202‧‧‧絕緣膜
203‧‧‧電感本體
203A‧‧‧連接部
203B‧‧‧連接部
205‧‧‧絕緣膜
206‧‧‧佈線圖案
207‧‧‧佈線圖案
211‧‧‧開口部
212‧‧‧開口部
215‧‧‧導電膜
216‧‧‧光阻膜
J‧‧‧外周邊長度
K‧‧‧寬度
W1‧‧‧寬度
圖1係顯示一相關技藝電感裝置之剖面圖；圖2係顯示圖1所述之一電感本體的平面圖；圖3係顯示製造該相關技藝電感裝置之步驟的一視圖(第一)；圖4係顯示製造該相關技藝電感裝置之步驟的一視圖(第二)； 圖5係顯示製造該相關技藝電感裝置之步驟的一視圖(第三)；圖6係顯示製造該相關技藝電感裝置之步驟的一視圖(第四)；圖7係顯示製造該相關技藝電感裝置之步驟的一視圖(第五)；圖8係顯示製造該相關技藝電感裝置之步驟的一視圖(第六)；圖9係顯示一包括依據本發明之第一具體例的一電感裝置之高頻模組的剖面圖；圖10係顯示圖9所述之電感本體的平面圖；圖11係顯示一包括依據本發明之第一具體例的電感裝置之電壓轉換模組的剖面圖；圖12係顯示製造依據本發明之第一具體例的電感裝置之步驟的一視圖(第一)；圖13係顯示製造依據本發明之第一具體例的電感裝置之步驟的一視圖(第二)；圖14係顯示製造依據本發明之第一具體例的電感裝置之步驟的一視圖(第三)；圖15係顯示製造依據本發明之第一具體例的電感裝置之步驟的一視圖(第四)；圖16係顯示製造依據本發明之第一具體例的電感裝置之步 驟的一視圖(第五)；圖17係顯示製造依據本發明之第一具體例的電感裝置之步驟的一視圖(第六)；圖18係顯示製造依據本發明之第一具體例的電感裝置之步驟的一視圖(第七)；圖19係顯示製造依據本發明之第一具體例的電感裝置之步驟的一視圖(第八)；圖20係顯示製造依據本發明之第一具體例的電感裝置之步驟的一視圖(第九)；圖21係顯示製造依據本發明之第一具體例的電感裝置之步驟的一視圖(第十)；圖22係顯示一包括依據本發明之第二具體例的一電感裝置之高頻模組的剖面圖；圖23係用以說明第一及第二貫穿溝槽之形成位置及形狀的視圖；圖24係顯示依據本發明之第二具體例的電感裝置之平面圖；圖25係顯示圖22所述之一電感本體的平面圖；圖26係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第一)；圖27係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第二)； 圖28係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第三)；圖29係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第四)；圖30係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第五)；圖31係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第六)；圖32係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第七)；圖33係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第八)；圖34係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第九)；圖35係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第十)；圖36係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第十一)；圖37係顯示製造依據本發明之第二具體例的電感裝置之步驟的一視圖(第十二)；圖38係顯示圖27所述之結構的平面圖；圖39係顯示圖31所述之結構的平面圖；以及 圖40係顯示圖32所述之結構的平面圖。
10‧‧‧高頻模組
11‧‧‧半導體基板
11A‧‧‧上表面
11B‧‧‧下表面
12‧‧‧絕緣膜
14‧‧‧貫穿介層
15‧‧‧貫穿介層
17‧‧‧絕緣膜
18‧‧‧絕緣膜
18A‧‧‧表面
20‧‧‧電感裝置
22‧‧‧介層
23‧‧‧介層
25‧‧‧佈線
26‧‧‧佈線
27‧‧‧佈線
28‧‧‧介層
29‧‧‧介層
31‧‧‧焊墊
32‧‧‧焊墊
34‧‧‧晶片電容器
35‧‧‧高頻半導體晶片
36‧‧‧CPU半導體晶片
38‧‧‧外部連接端
45‧‧‧貫穿孔
46‧‧‧貫穿孔
47‧‧‧溝槽部
51‧‧‧開口部
52‧‧‧開口部
53‧‧‧開口部
54‧‧‧開口部
56‧‧‧開口部
57‧‧‧開口部
61‧‧‧電感本體
63‧‧‧佈線圖案
64‧‧‧佈線圖案
66‧‧‧磁體
67‧‧‧磁體
71‧‧‧連接部
72‧‧‧連接部
74‧‧‧介層
75‧‧‧佈線
76‧‧‧介層
77‧‧‧佈線

Claims (3)

  1. 一種電感裝置，形成於一半導體基板上，包括：複數個第一導電構件，形成在第一溝槽，貫穿該半導體基板及以同中心方式配置；複數個第二導電構件，形成在第二溝槽，貫穿該半導體基板及以同中心方式配置；一絕緣膜，提供於該等第一導電構件之側面與該等第二導電構件之側面間及該等第一及第二導電構件之側面與該半導體基板間；以及一絕緣膜，提供於該半導體基板之一上表面及該等第一及第二導電構件之一上表面；一絕緣膜，提供於該半導體基板之一下表面及該等第一及第二導電構件之一下表面；一導電構件連接佈線圖案，電性連接該第一導電構件至與該第一導電構件相鄰之該第二導電構件，其中使該第一導電構件及該第二導電構件經由該絕緣膜交替地配置。
  2. 如申請專利範圍第1項之電感裝置，其中，一由該等第一導電構件、該等第二導電構件及該導電構件連接佈線圖案所構成之結構採取一在平面上所看到之螺旋形狀。
  3. 如申請專利範圍第2項之電感裝置，進一步包括：磁體，分別提供於該結構之垂直方向上。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7994873B2 (en) * 2008-09-10 2011-08-09 Advanced Semiconductor Engineering, Inc. Balun device
US8008987B2 (en) * 2008-09-10 2011-08-30 Advanced Semiconductor Engineering, Inc. Balun circuit manufactured by integrate passive device process
US8049589B2 (en) * 2008-09-10 2011-11-01 Advanced Semiconductor Engineering, Inc. Balun circuit manufactured by integrate passive device process
US9190201B2 (en) * 2009-03-04 2015-11-17 Qualcomm Incorporated Magnetic film enhanced inductor
JP5705857B2 (ja) * 2009-09-16 2015-04-22 マラディン テクノロジーズ リミテッドＭａｒａｄｉｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｌｔｄ． 微小コイル装置およびその製作方法
KR101179386B1 (ko) * 2010-04-08 2012-09-03 성균관대학교산학협력단 패키지 기판의 제조방법
US8664745B2 (en) * 2010-07-20 2014-03-04 Triune Ip Llc Integrated inductor
US9287344B2 (en) * 2010-08-23 2016-03-15 The Hong Kong University Of Science And Technology Monolithic magnetic induction device
US8470612B2 (en) 2010-10-07 2013-06-25 Infineon Technologies Ag Integrated circuits with magnetic core inductors and methods of fabrications thereof
CN103377795B (zh) * 2012-04-24 2016-01-27 乾坤科技股份有限公司 电磁器件及其制作方法
US8963671B2 (en) * 2012-08-31 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor transformer device and method for manufacturing the same
JP6115147B2 (ja) 2013-01-22 2017-04-19 富士通株式会社 配線基板及びその設計方法
US9767957B2 (en) * 2013-08-12 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a tunable three dimensional inductor
CN105244367A (zh) * 2014-06-24 2016-01-13 日月光半导体制造股份有限公司 衬底结构及其制造方法
KR101686989B1 (ko) 2014-08-07 2016-12-19 주식회사 모다이노칩 파워 인덕터
KR101681200B1 (ko) 2014-08-07 2016-12-01 주식회사 모다이노칩 파워 인덕터
US9607748B2 (en) * 2014-09-03 2017-03-28 Teledyne Scientific & Imaging, Llc Micro-fabricated integrated coil and magnetic circuit and method of manufacturing thereof
KR101662207B1 (ko) * 2014-09-11 2016-10-06 주식회사 모다이노칩 파워 인덕터
JP6557468B2 (ja) * 2014-12-25 2019-08-07 ローム株式会社 チップ部品
US20170236790A1 (en) * 2016-02-12 2017-08-17 Semtech Corporation Semiconductor Device on Leadframe with Integrated Passive Component
JP6838328B2 (ja) * 2016-09-15 2021-03-03 大日本印刷株式会社 インダクタおよびインダクタの製造方法
US11094447B2 (en) 2017-03-30 2021-08-17 Rohm Co., Ltd. Chip inductor and method for manufacturing the same
JP2018174306A (ja) * 2017-03-30 2018-11-08 ローム株式会社 チップインダクタおよびその製造方法
WO2019004264A1 (ja) * 2017-06-30 2019-01-03 株式会社村田製作所 電子部品モジュール及びその製造方法
US10861840B2 (en) * 2017-08-30 2020-12-08 Advanced Semiconductor Engineering, Inc. Integrated passive component and method for manufacturing the same
TWI685858B (zh) * 2017-12-04 2020-02-21 希華晶體科技股份有限公司 薄型化扼流器的量產方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729732A (ja) * 1993-07-09 1995-01-31 Fuji Electric Co Ltd 薄膜磁気素子
JPH0897375A (ja) * 1994-07-26 1996-04-12 Toshiba Corp マイクロ波集積回路装置及びその製造方法
JPH0963847A (ja) * 1995-08-25 1997-03-07 Nec Corp インダクタ素子及びその製造方法
JPH11251143A (ja) * 1998-03-02 1999-09-17 Toshiba Corp 平面インダクタおよびその製造方法および平面コイルパターンの形成方法
FR2830683A1 (fr) * 2001-10-10 2003-04-11 St Microelectronics Sa Realisation d'inductance et de via dans un circuit monolithique
JP2005079286A (ja) 2003-08-29 2005-03-24 Canon Inc インダクタ及びその製造方法
JP2006173525A (ja) * 2004-12-20 2006-06-29 Sanyo Electric Co Ltd 半導体装置
TWI336922B (en) * 2007-01-12 2011-02-01 Via Tech Inc Spiral inductor with multi-trace structure

Also Published As

Publication number Publication date
JP2009043777A (ja) 2009-02-26
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US7791446B2 (en) 2010-09-07
US20090039999A1 (en) 2009-02-12
KR101436037B1 (ko) 2014-09-01

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