JP6115147B2 - 配線基板及びその設計方法 - Google Patents

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Description

本発明は、配線基板及びその設計方法に関する。
近年、ＣＰＵやＡＳＩＣ等の半導体チップの回路集積化とともに、接続バンプピッチの縮小化も進んでいる。半導体チップを搭載する配線基板もバンプピッチの縮小化に対応する必要があり、従来のセラミック基板や有機基板からなるパッケージ基板に半導体チップを直接搭載するのではなく、微細パターニングに有利なシリコンインターポーザを半導体チップとパッケージ基板との間に用いるケースが出てきている。
シリコンインターポーザは、半導体チップ搭載面（表面）とパッケージ基板接続面（裏面）の両面に配線層を有しており、表裏配線の接続にはシリコン貫通ビアが用いられている。なお、シリコン貫通ビアと裏面配線層とを形成せず、シリコンインターポーザの表面からワイヤーボンディングによってパッケージ基板と半導体チップとを電気的に接続することもある。
シリコンインターポーザ内を伝送する信号配線には、メモリバス信号のように複数信号の伝搬時間を均一に要求される場合がある。従来はシリコンインターポーザ内の等長グループで最長配線の長さにグループ全部の配線長を揃えるミアンダ処理を行い、この要求に応えていた。
特開２００３−１５２２９０号公報 特開２００４−０３１５３１号公報 特開２００８−１７１９５０号公報
しかしながら、シリコンインターポーザの配線の微細化が進み配線密度が高密度化していくと、ミアンダ処理を行う領域がシリコンインターポーザ上に十分に確保できなくなってくる。このため、高密度配線においても複数の配線の信号伝搬時間を均一にしうる新たな配線構造やその設計方法が求められていた。
本発明の目的は、配線の高密度化を実現しつつ等長処理が求められる配線間の信号伝搬時間を均一化できる配線基板及びその設計方法を提供することにある。
実施形態の一観点によれば、基板上に形成された第１の配線と、前記第１の配線の接続部に形成され、１本の配線パターンよりなる第１のランドと、前記基板上に形成され、前記第１の配線よりも配線長の長い第２の配線と、前記第２の配線の接続部に形成され、１本の配線パターンよりなる第２のランドと、前記第１のランド上に絶縁膜を介して形成された第１のパッド電極と、前記第２のランド上に前記絶縁膜を介して形成された第２のパッド電極と、前記絶縁膜内に埋め込まれ、前記第１のランドと前記第１のパッド電極とを電気的に接続する第１の層間接続ビアと、前記絶縁膜内に埋め込まれ、前記第２のランドと前記第２のパッド電極とを電気的に接続する第２の層間接続ビアとを有し、前記第１の配線の前記接続部と前記第１の層間接続ビアとの間の前記配線パターンの配線長が、前記第２の配線の前記接続部と前記第２の層間接続ビアとの間の前記配線パターンの配線長よりも長く、前記第２のランドと前記第２のパッド電極とを接続する前記第２の層間接続ビアの数が、前記第１のランドと前記第１のパッド電極とを接続する前記第１の層間接続ビアの数よりも多い配線基板が提供される。
また、実施形態の他の観点によれば、基板上に形成された複数の配線と、前記複数の配線の接続部にそれぞれ形成され、１本の配線パターンよりなる複数のランドと、前記複数のランド上に絶縁膜を介してそれぞれ形成さ れた複数のパッド電極と、前記絶縁膜内に埋め込まれ、前記複数のランドと前記複数のパッド電極とをそれぞれ電気的に接続する複数の層間接続ビアとを有し、前記複数の配線のうち配線長の長い前記配線ほど、前記配線の前記接続部と前記層間接続ビアとの間の前記配線パターンの配線長が短くなり、前記ランドに接続される前記層間接続ビアの数が多くなるように、前記層間接続ビアが配置されている配線基板が提供される。
また、実施形態の更に他の観点によれば、基板上に形成された複数の配線と、前記複数の配線の接続部にそれぞれ形成された１本の配線パターンよりなる複数のランドと、前記複数のランド上に絶縁膜を介してそれぞれ形成された複数のパッド電極と、前記絶縁膜内に埋め込まれ、前記複数のランドと前記複数のパッド電極とをそれぞれ接続する複数の層間接続ビアとを有する配線基板の設計方法であって、前記複数のパッド電極の位置を決定する工程と、前記パッド電極間を接続するための複数の配線を、前記接続端子部間で最短となるようにそれぞれ配置する工程と、配置した前記複数の配線のうち、等長処理が必要な前記配線のグループを抽出する工程と、前記グループに属する前記配線のそれぞれについて、配線長を算出する工程と、算出した前記配線の前記配線長に基づいて、前記配線長の長い前記配線ほど、前記配線の前記接続部と前記層間接続ビアとの間の前記配線パターンの配線長が短くなり、前記ランドに接続される前記層間接続ビアの数が多くなるように、層間接続ビアを配置する工程とを有する配線基板の設計方法が提供される。
開示の配線基板及びその設計方法によれば、配線長の異なる配線間で信号伝搬時間を均一化することができる。これにより、ミアンダ処理を省略或いは簡略化することができ、配線の高密度化を容易にすることができる。
図１は、第１実施形態による配線基板の構造を示す概略断面図（その１）である。 図２は、第１実施形態による配線基板の構造を示す概略断面図（その２）である。 図３は、第１実施形態による配線基板の構造を示す平面図である。 図４は、第１実施形態による配線基板の構造を示す概略断面図（その３）である。 図５は、第１実施形態による配線基板における配線の接続端子部の構造を示す平面図（その１）である。 図６は、第１実施形態による配線基板における配線の接続端子部の構造を示す平面図（その２）である。 図７は、第１実施形態による配線基板における配線の接続端子部の構造を示す平面図（その３）である。 図８は、参考例による配線基板における配線の接続端子部の構造を示す平面図及び断面図である。 図９は、第１実施形態の変形例による配線基板における配線の接続端子部の構造を示す平面図（その１）である。 図１０は、第１実施形態の変形例による配線基板における配線の接続端子部の構造を示す平面図（その２）である。 図１１は、第１実施形態の変形例による配線基板における配線の接続端子部の構造を示す平面図（その３）である。 図１２は、第１実施形態による配線基板の設計方法を示すフローチャートである。 図１３は、第１実施形態による配線基板の製造方法を示す工程断面図（その１）である。 図１４は、第１実施形態による配線基板の製造方法を示す工程断面図（その２）である。 図１５は、第２実施形態による配線基板における配線の接続端子部の構造を示す平面図（その１）である。 図１６は、第２実施形態による配線基板における配線の接続端子部の構造を示す平面図（その２）である。 図１７は、第２実施形態による配線基板における配線の接続端子部の構造を示す平面図（その３）である。 図１８は、第２実施形態の変形例による配線基板における配線の接続端子部の構造を示す平面図（その１）である。 図１９は、第２実施形態の変形例による配線基板における配線の接続端子部の構造を示す平面図（その２）である。 図２０は、第２実施形態の変形例による配線基板における配線の接続端子部の構造を示す平面図（その３）である。 図２１は、変形実施形態による配線基板の構造を示す概略断面図（その１）である。 図２２は、変形実施形態による配線基板の構造を示す概略断面図（その２）である。 図２３は、変形実施形態による配線基板における配線の接続端子部の構造を示す平面図（その１）である。 図２４は、変形実施形態による配線基板における配線の接続端子部の構造を示す平面図（その２）である。
［第１実施形態］
第１実施形態による配線基板及びその製造方法について図１乃至図１４を用いて説明する。
図１、図２及び図４は、本実施形態による配線基板の構造を示す概略断面図である。図３は、本実施形態による配線基板の構造を示す平面図である。図５乃至図７は、本実施形態による配線基板における配線の接続端子部の構造を示す平面図である。図８は、比較例による配線基板における配線の接続端子部の構造を示す平面図及び断面図である。図９乃至図１１は、本実施形態の変形例による配線基板における配線の接続端子部の構造を示す平面図である。図１２は、本実施形態による配線基板の設計方法を示すフローチャートである。図１３及び図１４は、本実施形態による配線基板の製造方法を示す工程断面図である。
はじめに、本実施形態による配線基板の構造について図１乃至図１１を用いて説明する。
本実施形態による配線基板１０は、図１に示すように、基板２０と、基板２０上に形成された多層配線層４４とを有している。多層配線層４４上には、半導体チップ５０が搭載される。
図２は、図１の点線部分の拡大図である。図３は、図１の点線部分の配線基板１０の上面図である。
多層配線層４４の表面には、例えば図２に示すように、パッド電極４０（４０Ａ，４０Ｂ，４０Ｃ）及び外部接続端子４２（４２Ａ，４２Ｂ，４２Ｃ）が形成されている。パッド電極４０と外部接続端子４２とは、多層配線層４４の内部に形成された配線３０（３０Ａ，３０Ｂ，３０Ｃ）を介して電気的に接続されている。図２及び図３に示すように、パッド電極４０Ａと外部接続端子４２Ａとは、配線３０Ａを介して電気的に接続されている。また、パッド電極４０Ｂと外部接続端子４２Ｂとは、配線３０Ｂを介して電気的に接続されている。また、パッド電極４０Ｃと外部接続端子４２Ｃとは、配線４０Ｃを介して電気的に接続されている。
ここで、配線３０Ａ，３０Ｂ，３０Ｃは、例えばメモリバス信号のように、複数の信号の伝搬時間を均一化することが求められる配線のグループであるものとする。また、配線３０Ａ，３０Ｂ，３０Ｃの配線長は、例えば図３に示すように、配線３０Ｃ、配線３０Ｂ、配線３０Ａの順に長くなっているものとする。
図４は、配線３０とパッド電極４０との接続部分をより詳しく記載した断面図である。図５乃至図７は、パッド電極４０Ａ〜４０Ｃ部分における配線３０Ａ〜３０Ｃ及び層間接続ビア３８の配置を示す平面図である。
パッド電極４０Ａ〜４０Ｃは、例えば図４乃至図７に示すように、同じ形状で同じサイズの平面形状を有している。パッド電極４０Ａ〜４０Ｃの平面形状は、特に限定されるものではなく、図５乃至図７に示すような正八角形形状のほか、円形や正方形等の多角形であってもよい。
配線３０Ａ〜３０Ｃは、例えば図４乃至図７に示すように、パッド電極４０Ａ〜４０Ｃ下の領域に、配線３０Ａ〜３０Ｃの本体部分から連続する配線パターンにより形成されたランド４６Ａ〜４６Ｃをそれぞれ有している。ランド４６Ａ〜４６Ｃは、配線３０Ａ，３０Ｂ，３０Ｃとパッド電極４０Ａ，４０Ｂ，４０Ｃとを接続するための領域であり、同じ形状で同じサイズの配線パターンからなっている。ランド４６Ａ〜４６Ｃを形成する配線パターンは、特に限定されるものではないが、等長処理が可能な配線長の範囲を広げる観点からは、分岐のない１本の配線により形成されたものであることが望ましい。かかる観点から、本実施形態による配線基板では、ランド４６Ａ〜４６Ｃを、分岐のない１本の配線により形成された矩形の渦巻き状の配線パターンにより形成している。
なお、本願明細書では説明の便宜上、パッド電極４０Ａ〜４０Ｃ下の領域の配線３０Ａ〜３０Ｃをランド４６Ａ〜４６Ｃと呼ぶものとする。ランド４６Ａ〜４６Ｃを配線３０Ａ〜３０Ｃと区別する必要がある場合には、ランド４６Ａ〜４６Ｃを含まない配線３０Ａ〜３０Ｃの部分（配線の本体部分）を、配線３０Ａ〜３０Ｃと呼ぶこともある。この場合、ランド４６Ａ〜４６Ｃを形成する配線パターンの外部接続端子４２Ａ〜４２Ｃ側の端部（パッド電極４０Ａ〜４０Ｃ下の領域から外へ出る部分）を、ランド４６Ａ〜４６Ｃの端部３３Ａ〜３３Ｃと呼ぶものとする。また、配線３０Ａ〜３０Ｃのランド４６Ａ〜４６Ｃ側の端部を、接続部と呼ぶものとする。
配線３０Ａ〜３０Ｃとパッド電極４０Ａ〜４０Ｃとは、図４乃至図７に示すように、層間接続ビア３８を介して電気的に接続されている。パッド電極４０Ａ〜４０Ｃと配線３０Ａ〜３０Ｃとを接続する層間接続ビア３８の配置は、配線３０Ａ〜３０Ｃの配線長に応じて変えられている。すなわち、パッド電極４０に接続される配線３０の配線長が長いほど、ランド４６の端部３３から最も近い層間接続ビア３８までの配線距離が短くなるように、層間接続ビア３８が配置されている。また、パッド電極４０に接続される配線３０の配線長が長いほど、配線３０Ａ〜３０Ｃとパッド電極４０Ａ〜４０Ｃとを接続する層間接続ビア３８の数が多くなっている。
具体的には、ランド４６の端部３３から最も近い層間接続ビア３８までの配線距離は、ランド４６Ａ、ランド４６Ｂ、ランド４６Ｃの順に長くなっている。また、配線３０Ａ〜３０Ｃとパッド電極４０Ａ〜４０Ｃとを接続する層間接続ビア３８の数は、配線３０Ｃ−パッド電極４０Ｃ間、配線３０Ｂ−パッド電極４０Ｂ間、配線３０Ａ−パッド電極４０Ａ間の順に多くなっている。
例えば、パッド電極４０Ａ〜４０Ｃが縦横５０μｍ程度の八角形形状の場合、配線幅１μｍの配線パターンを２μｍピッチで渦巻き状に配置すると、一辺の長さが３０μｍである矩形状の外形を有するランド４６Ａ〜４６Ｃを形成することができる。このランド４６Ａ〜４６Ｃ上に２μｍ間隔で縦横０．５μｍの四角形形状の層間接続ビア３８を配置すると、ランド４６Ａ〜４６Ｃ上には、最大で１００個の層間接続ビア３８を配置することができる。
この場合、配線３０Ａとパッド電極４０Ａとは、例えば図５に示すように、最大数である１００個の層間接続ビア３８によって電気的に接続する。
また、配線３０Ｂとパッド電極４０Ｂとは、例えば図６に示すように、ランド４６Ｂの配線パターンの渦巻きの中心側の端部から順に配列した３６個の層間接続ビア３８によって電気的に接続する。ランド４６Ｂの端部３３Ｂから最も近い層間接続ビア３８Ｂまでの配線距離は、ランド４６Ａの端部３３Ａから最も近い層間接続ビア３８Ａまでの配線距離よりも長くなる。換言すれば、ランド４６Ｂの端部３３Ｂから最も近い層間接続ビア３８Ｂまでの配線距離と、ランド４６Ａの端部３３Ａから最も近い層間接続ビア３８Ａまでの配線距離との差分だけ、配線３０Ａと配線３０Ｂとの間の実質的な配線長を縮めることができる。
また、配線３０Ｃとパッド電極４０Ｃとは、例えば図７に示すように、ランド４６Ｃの配線パターンの渦巻きの中心側の端部から順に配列した４個の層間接続ビア３８によって電気的に接続する。ランド４６Ｃの端部３３Ｃから最も近い層間接続ビア３８Ｃまでの配線距離は、ランド４６Ｂの端部３３Ｂから最も近い層間接続ビア３８Ｂまでの配線距離よりも長くなる。換言すれば、ランド４６Ｃの端部３３Ｃから最も近い層間接続ビア３８Ｃまでの配線距離と、ランド４６Ｂの端部３３Ｂから最も近い層間接続ビア３８Ｂまでの配線距離との差分だけ、配線３０Ｂと配線３０Ｃとの間の実質的な配線長を縮めることができる。
なお、ランド４６Ａ〜４６Ｃを配線３０Ａ〜３０Ｃから連続する配線パターンによって形成していることには、多層配線層４４の製造時にダマシンプロセスを用いる場合を考慮した面もある。これは、基板２０上に形成される多層配線層４４、特に、半導体チップが搭載される表面側の多層配線層４４には微細な配線パターンが要求されており、１μｍ以下の配線形成が容易なダマシンプロセスを適用することが望ましいからである。
ダマシンプロセスでは、内層配線のＣＭＰ工程において配線材の高さが周囲の絶縁材の高さよりも低くなる現象、いわゆるディッシングと呼ばれる現象を回避するために、大面積のパターンを形成することが通常禁止されている。一方、最表面配線（パッド電極４０や外部接続端子４２等）はＣＭＰ工程が不要でサイズ上の制約はないため、連続した大面積のパターンで形成することができる。この結果、内層配線と最表面配線との間には、大きな面積ギャップが存在している。
そこで、このギャップを解消するために、内層配線と最表面配線との間の接続は、複数のビアを配列したマルチビア構造となっている。また、内層配線でマルチビアと接続する領域（ランド）は、微細配線の集合体（例えば格子状パターン）のような形状となっている。図８は、ランド４６を格子状パターンで形成し、内層配線と最表面配線との間の接続をマルチビア構造とした典型的な配線構造を示す平面図及び断面図である。
なお、上記例では、パッド電極４０に接続される配線３０の配線長が長いほど、配線３０Ａ〜３０Ｃとパッド電極４０Ａ〜４０Ｃとを接続する層間接続ビア３８の数を多くしているが、配線長の異なる配線間で必ずしも層間接続ビア３８の数を変える必要はない。
層間接続ビア３８の数を増加することには、ランド４６の端部３３から最も近い層間接続ビア３８までの配線距離を短くすることと同様、伝搬遅延時間を短くする効果がある。しかしながら、ランド４６の端部３３から最も近い層間接続ビア３８までの配線距離を調整することだけで伝搬遅延時間のばらつきを所望の範囲まで低減できる場合も考えられ、このような場合には、層間配線ビア３８の数を変更しなくてもよい。
例えば図９乃至図１１に示すように、ランド４６の端部３３から最も近い層間接続ビア３８までの配線距離だけを変更し、配線３０Ａ〜３０Ｃとパッド電極４０Ａ〜４０Ｃとを接続する層間接続ビア３８の数は一定としてもよい。図９乃至図１１の例は、４つの層間接続ビア３８により配線３０Ａ〜３０Ｃとパッド電極４０Ａ〜４０Ｃとを接続したものである。
本実施形態による配線基板の効果を確認するために、配線長が０．２ｍｍ、０．１５ｍｍ、０．１ｍｍの配線の端部に、図５、図６、図７に示す配線構造をそれぞれ形成し、信号の伝搬時間差の測定を行った。また、比較のため、配線長が０．２ｍｍ、０．１５ｍｍ、０．１ｍｍの配線の端部に、図８に示す配線構造を形成した試料についても、信号の伝搬時間差の測定を行った。この結果、本実施形態による配線基板では、配線長が０．２ｍｍの配線と０．１ｍｍの配線との間の伝搬遅延時間差を、比較例による配線基板の場合と比較して、７０％程度低減できることが確認できた。
信号遅延時間は、配線長のみならず、配線の線幅、厚さ、構成材料、製造方法等によっても変化する。遅延時間のばらつきを補償するための層間接続ビア３８の配置は、配線の線幅、厚さ、構成材料、製造方法等をも考慮したうえで適宜設定することが望ましい。
次に、本実施形態による配線基板の設計方法について図１２を用いて説明する。
まず、配線基板内の信号配線を、接続端子間で最短になるようにレイアウトする（ステップＳ１１）。
次いで、信号配線の中で等長処理が必要な信号配線のグループを設定する（ステップＳ１２）。
次いで、グループ内の各信号配線の長さを、設計図面から抽出する（ステップＳ１３）。
次いで、抽出した信号配線の配線長に応じて、層間接続ビア３８の配置場所を決定する（ステップＳ１４）。なお、層間接続ビア３８の配置場所を規定するパラメータとしては、ランド４６の端部３３から最も近い層間接続ビア３８までの配線距離と、層間接続ビア３８の配置数とが挙げられる。
例えば、ランド４６の端部３３から最も近い層間接続ビア３８までの配線距離及び層間接続ビア３８の数と信号遅延時間との関係を予めデータベース化しておく。そして、各信号配線の配線長とそれらの差に応じて、信号遅延時間のばらつきが所望の範囲になるように、ランド４６の端部３３から最も近い層間接続ビア３８までの配線距離及び層間接続ビア３８の数を適宜決定する。
本実施形態による配線基板の設計方法において、等長処理を行うためにレイアウトを変更するレイヤは、層間接続ビア３８のレイヤだけであり、配線３０のレイヤを変更することは要しない。したがって、等長処理に伴う設計工数を大幅に簡略化することができる。
このようにして等長処理が必要なグループ内に含まれる各配線の接続端子部の構造を設計することにより、グループ内の信号配線の信号遅延時間のばらつきを抑制することができる。
次に、本実施形態による配線基板の製造方法について図１３及び図１４を用いて説明する。なお、図１３及び図１４は、図５のＡ−Ａ′線断面に沿った工程断面図である。
まず、配線基板１０の下地となる基板２０を用意する。配線基板がシリコンインターポーザの場合、基板２０としては、例えば８インチ又は１２インチのシリコンウェーハが用いられる。また、基板２０には、貫通ビアや下層の配線層が形成されていてもよい。
次いで、基板２０上に、例えばＣＶＤ法により、例えば膜厚１μｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜２４を形成する。
次いで、フォトリソグラフィ及びエッチングにより、絶縁膜２４の配線形成領域に、配線溝２６を形成する（図１３（ａ））。
次いで、配線溝２６が形成された絶縁膜２４上に、例えば電解めっき法により、例えば膜厚１μｍのＣｕ（銅）膜２８を形成する（図１３（ｂ））。Ｃｕ膜２８の下地には、必要に応じて、Ｔｉ膜等よりなる密着層等を形成してもよい。
次いで、例えばＣＭＰ法により、絶縁膜２４上のＣｕ膜２８を除去する。
こうして、いわゆるダマシン法により、配線溝２６内に埋め込まれた配線３０を形成する（図１３（ｃ））。
配線３０の接続端子部には、線幅１μｍの配線を２μｍピッチで配置した２つのライン・アンド・スペースパターンを直交するように配置して、格子状のランド４６を形成する。ランド４６を形成するラインパターンの本数は、等長処理が必要な信号配線にあっては、上述の設計手順に従い信号配線の配線長に応じて適宜設定する。例えば、ランド４６Ａでは１０本とし、ランド４６Ｂでは４本とし、ランド４６Ｃでは１本とする。
なお、絶縁膜２２より下層に配線層（図示せず）が形成されている場合には、いわゆるデュアルダマシン法により、当該下層の配線層に接続された配線３０を形成するようにしてもよい。
次いで、配線３０が埋め込まれた絶縁膜２４上に、例えばＣＶＤ法により、例えば膜厚１μｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜３２を形成する。
次いで、フォトリソグラフィ及びエッチングにより、絶縁膜３２に、配線３０に達する複数のビアホール３４を形成する（図１３（ｄ））。
次いで、ビアホール３４が形成された絶縁膜３２上に、例えばスパッタ法により、Ｗ（タングステン）膜３６を形成する（図１４（ａ））。Ｗ膜３６の下地には、必要に応じて、ＴｉＮ（窒化チタン）膜等よりなるバリア膜等を形成してもよい。
次いで、例えばＣＭＰ法により、絶縁膜３２上のＷ膜３６を除去し、ビアホール３４内に埋め込まれた層間接続ビア３８を形成する（図１４（ｂ））。例えば、ランド４６の格子状パターンの格子点上に、例えば０．５μｍ角の層間接続ビア３８を２μｍピッチで配列する。
次いで、全面に、例えばスパッタ法により、例えば膜厚１．５μｍのＡｌ（アルミニウム）膜を形成する。Ａｌ膜の下地には、必要に応じて、ＴｉＮ膜等よりなるバリア膜等を形成してもよい。
次いで、フォトリソグラフィ及びエッチングにより、Ａｌ膜をパターニングし、パッド電極４０を形成する（図１４（ｃ））。
こうして、本実施形態による配線基板１０を完成する。
このように、本実施形態によれば、配線の本体部分から連続する配線パターンによってランドを形成し、配線の配線長に応じて配線とランドとを接続する層間接続ビアの配置場所を規定するので、配線長の異なる配線間で信号伝搬時間を均一化することができる。これにより、ミアンダ処理を省略或いは簡略化することができ、配線の高密度化を容易にすることができる。
［第２実施形態］
第２実施形態による配線基板及びその製造方法について図１５乃至図２０を用いて説明する。図１乃至図１４に示す第１実施形態による配線基板及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図１５乃至図１７は、本実施形態による配線基板における配線の接続端子部の構造を示す平面図である。図１８乃至図２０は、本実施形態の変形例による配線基板における配線の接続端子部の構造を示す平面図である。
本実施形態による配線基板は、図１５乃至図１７に示すように、ランド４６Ａ，４６Ｂ，４６Ｃを形成する配線パターンが異なるほかは、第１実施形態による配線基板と同様である。すなわち、第１実施形態による配線基板では、ランド４６Ａ，４６Ｂ，４６Ｃを、分岐のない１本の配線により形成された矩形の渦巻き状の配線パターンにより形成している。これに対し、本実施形態による配線基板では、ランド４６Ａ，４６Ｂ，４６Ｃを、分岐のない１本の配線により形成された蛇行状の配線パターンにより形成している。
本実施形態による配線基板の場合のような蛇行状の配線パターンは、第１実施形態による配線基板の場合のような渦巻き状の配線パターンの場合と比較して、インダクタンス成分が少なくなることが想定される。このため、本実施形態による配線基板では、ランド４６内における信号遅延や信号波形の変化を抑制する効果が期待できる。他方、第１実施形態による配線基板の場合では、渦巻き状の配線パターンが有するインダクタンス成分による信号遅延を積極的に利用して等長処理に応用することも可能である。
図１８乃至図２０は、第１実施形態で示した図９乃至図１１と同様、ランド４６の端部３３から最も近い層間接続ビア３８までの配線距離だけを変更し、配線３０Ａ〜３０Ｃとパッド電極４０Ａ〜４０Ｃとを接続する層間接続ビア３８の数は一定とした例である。図１８乃至図２０の例は、４つの層間接続ビア３８により配線３０Ａ〜３０Ｃとパッド電極４０Ａ〜４０Ｃとを接続したものである。
本実施形態による配線基板の設計方法及び製造方法は、第１実施形態による配線基板の設計方法及び製造方法と同様である。
このように、本実施形態によれば、配線の本体部分から連続する配線パターンによってランドを形成し、配線の配線長に応じて配線とランドとを接続する層間接続ビアの配置場所を規定するので、配線長の異なる配線間で信号伝搬時間を均一化することができる。これにより、ミアンダ処理を省略或いは簡略化することができ、配線の高密度化を容易にすることができる。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、配線基板としてシリコンインターポーザを例にして説明したが、信号配線の等長処理が求められる種々の配線基板に適用することができる。
また、上記実施形態では、パッド電極と外部接続端子との間を接続する配線の接続端子部に適用する場合を示したが、配線の接続形態は、これに限定されるものではない。
例えば、図２１に示すように、複数の半導体チップ５０が搭載される配線基板１０において、半導体チップ５０に接続されるパッド電極同士を接続する配線の接続端子部に、上記実施形態に記載の配線構造を適用するようにしてもよい。
図２１に示す配線基板１０は、半導体チップ５０Ａが接続されるパッド電極４０Ａ，４０Ｂ，４０Ｃと、半導体チップ５０Ｂが搭載されるパッド電極４０Ｄ，４０Ｅ，４０Ｆを有している。パッド電極４０Ｃとパッド電極４０Ｄとは、配線３０Ｃを介して電気的に接続されているものとする。また、パッド電極４０Ｂとパッド電極４０Ｅとは、配線３０Ｃよりも配線長の長い配線３０Ｂを介して電気的に接続されているものとする。また、パッド電極４０Ａとパッド電極４０Ｆとは、配線３０Ｂよりも配線長の長い配線３０Ａを介して電気的に接続されているものとする。
このような場合、配線３０Ａとパッド電極４０Ａとの接続端子、配線３０Ａとパッド電極４０Ｆとの接続端子部には、例えば図５に示す構造を、それぞれ適用することができる。また、配線３０Ｂとパッド電極４０Ｂとの接続端子部、配線３０Ｂとパッド電極４０Ｅとの接続端子部には、例えば図６に示す構造を、それぞれ適用することができる。また、配線３０Ｃとパッド電極４０Ｃとの接続端子部、配線３０Ｃとパッド電極４０Ｄとの接続端子部には、例えば図７に示す構造を、それぞれ適用することができる。
また、配線３０Ａ，３０Ｂ，３０Ｃの両端の接続端子部は、必ずしも同じ構造にする必要はなない。例えば、配線３０Ｂの接続端子部を例に挙げると、配線３０Ｂとパッド電極４０Ｂとの接続端子部には図５に示す構造を適用し、配線３０Ｂとパッド電極４０Ｅとの接続端子部には図６に示す構造を適用してもよい。配線３０Ｂの両方の接続端子部を図６に示す構造にする場合と、配線３０Ｂの片方の接続端子部を図６に示す構造にする場合とで、配線遅延時間を変えることもできる。
或いは、図２２に示すように、半導体チップ５０に接続されるパッド電極４０が表面側に形成され、外部出力端子が裏面側に形成された配線基板１０において、配線の接続端子部に、上記実施形態の構造を適用するようにしてもよい。
図２２に示す配線基板は、基板２０の表面側に形成された多層配線層４４Ａと、基板２０の裏面側に形成された多層配線層４４Ｂとを有している。基板２０内には、貫通ビア４８が埋め込まれており、基板２０の表面側の配線層と基板２０の裏面側の配線層とが貫通ビア４８を介して接続されている。表面側のパッド電極４０Ｃと裏面側の外部接続端子４０Ｃとは、配線３０Ｃ及び貫通ビア４８Ｃを介して電気的に接続されているものとする。また、表面側のパッド電極４０Ｂと裏面側の外部接続端子４０Ｂとは、配線３０Ｃよりも配線長の長い配線３０Ｂ及び貫通ビア４８Ｂを介して電気的に接続されているものとする。また、表面側のパッド電極４０Ａと裏面側の外部接続端子４０Ａとは、配線３０Ｂよりも配線長の長い配線３０Ａ及び貫通ビア４８Ａを介して電気的に接続されているものとする。
このような場合、配線３０Ａとパッド電極４０Ａとの接続端子に、例えば図５に示す構造を適用することができる。また、配線３０Ｂとパッド電極４０Ｂとの接続端子部に、例えば図６に示す構造を適用することができる。また、配線３０Ｃとパッド電極４０Ｃとの接続端子部に、例えば図７に示す構造を適用することができる。貫通ビア４８Ａと外部接続端子４０Ａとの接続部、貫通ビア４８Ｂと外部接続端子４０Ｂとの接続部、貫通ビア４８Ｃと外部接続端子４０Ｃとの接続部にも、上記実施形態の構造を適用するようにしてもよい。
また、ランド４６を形成する配線パターンは、上記実施形態に記載した渦巻き状や蛇行状に限定されるものではなく、適宜変更や修正が可能である。例えば、図２３及び図２４に示すように、ランド４６からの引き出し配線部が、パッド電極４０の中央部分に位置するようにしてもよい。
また、ランドの配線パターンを複数の配線層に形成し、層厚方向の配線パターンを適宜接続することにより、ランド内の配線長を長くするようにしてもよい。
また、上記実施形態では、配線とパッド電極とを接続する層間ビアの配置のみによって等長処理を行う例を示したが、信号配線へのミアンダ処理を更に実施するようにしてもよい。例えば、等長処理が必要とされるグループに属する複数の信号配線のうち、他の信号配線と比較して配線長が極端に短い一部の信号配線については、ミアンダ処理を併用するようにしてもよい。なお、ミアンダ処理とは、信号配線を蛇行させることによって配線長を長くして、他の信号配線との配線長差を低減する処理である。
また、上記実施形態に記載した配線基板の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） 基板上に形成された第１の配線と、
前記第１の配線の接続部に形成され、１本の配線パターンよりなる第１のランドと、
前記基板上に形成され、前記第１の配線よりも配線長の長い第２の配線と、
前記第２の配線の接続部に形成され、１本の配線パターンよりなる第２のランドと、
前記第１のランド上に絶縁膜を介して形成された第１のパッド電極と、
前記第２のランド上に前記絶縁膜を介して形成された第２のパッド電極と、
前記絶縁膜内に埋め込まれ、前記第１のランドと前記第１のパッド電極とを電気的に接続する第１の層間接続ビアと、
前記絶縁膜内に埋め込まれ、前記第２のランドと前記第２のパッド電極とを電気的に接続する第２の層間接続ビアとを有し、
前記第１の配線の前記接続部と前記第１の層間接続ビアとの間の前記配線パターンの配線長が、前記第２の配線の前記接続部と前記第２の層間接続ビアとの間の前記配線パターンの配線長よりも長い
ことを特徴とする配線基板。
（付記２） 付記１記載の配線基板において、
前記第１の配線から前記第１のパッド電極へ伝送する信号の伝搬時間と、前記第２の配線から前記第２のパッド電極へ伝送する信号の伝搬時間とが近似するように、前記第１の配線の接続部と前記第１の層間接続ビアとの間の前記配線パターンの前記配線長と、前記第２の配線の接続部と前記第２の層間接続ビアとの間の前記配線パターンの前記配線長とが規定されている
ことを特徴とする配線基板。
（付記３） 付記１又は２記載の配線基板において、
前記第２のランドと前記第２のパッド電極とを接続する前記第２の層間接続ビアの数が、前記第１のランドと前記第１のパッド電極とを接続する前記第１の層間接続ビアの数よりも多い
ことを特徴とする配線基板
（付記４） 付記１乃至３のいずれか１項に記載の配線基板において、
前記第１のランド及び前記第２のランドを形成する前記配線パターンは、渦巻き形状である
ことを特徴とする配線基板。
（付記５） 付記１乃至３のいずれか１項に記載の配線基板において、
前記第１のランド及び前記第２のランドを形成する前記配線パターンは、蛇行形状である
ことを特徴とする配線基板。
（付記６） 付記１乃至５のいずれか１項に記載の配線基板において、
前記第１のランドと前記第２のランドは、同一の形状である
ことを特徴とする配線基板。
（付記７） 付記１乃至６のいずれか１項に記載の配線基板において、
前記第１の配線の両端部に、前記第１の層間接続ビア及び前記第１のパッド電極がそれぞれ接続されており、
前記第２の配線の両端部に、前記第２の層間接続ビア及び前記第２のパッド電極がそれぞれ接続されている
ことを特徴とする配線基板。
（付記８） 付記１乃至６のいずれか１項に記載の配線基板において、
前記第１の配線及び前記第２の配線は、前記基板を貫通する貫通ビアをそれぞれ有する
ことを特徴とする配線基板。
（付記９） 基板上に形成された複数の配線と、
前記複数の配線の接続部にそれぞれ形成され、１本の配線パターンよりなる複数のランドと、
前記複数のランド上に絶縁膜を介してそれぞれ形成された複数のパッド電極と、
前記絶縁膜内に埋め込まれ、前記複数のランドと前記複数のパッド電極とをそれぞれ電気的に接続する複数の層間接続ビアとを有し、
前記複数の配線のうち配線長の長い前記配線ほど、前記配線の前記接続部と前記層間接続ビアとの間の前記配線パターンの配線長が短くなるように、前記層間接続ビアが配置されている
ことを特徴とする配線基板。
（付記１０） 基板上に形成された複数の配線と、前記複数の配線の接続部にそれぞれ形成された１本の配線パターンよりなる複数のランドと、前記複数のランド上に絶縁膜を介してそれぞれ形成された複数のパッド電極と、前記絶縁膜内に埋め込まれ、前記複数のランドと前記複数のパッド電極とをそれぞれ接続する複数の層間接続ビアとを有する配線基板の設計方法であって、
前記複数のパッド電極の位置を決定する工程と、
前記パッド電極間を接続するための複数の配線を、前記接続端子部間で最短となるようにそれぞれ配置する工程と、
配置した前記複数の配線のうち、等長処理が必要な前記配線のグループを抽出する工程と、
前記グループに属する前記配線のそれぞれについて、配線長を算出する工程と、
算出した前記配線の前記配線長に基づいて、前記配線長の長い前記配線ほど、前記配線の前記接続部と前記層間接続ビアとの間の前記配線パターンの配線長が短くなるように、層間接続ビアを配置する工程と
を有することを特徴とする配線基板の設計方法。
（付記１１） 付記１０記載の配線基板の設計方法において、
前記層間接続ビアを配置する工程では、前記配線長の長い前記配線ほど、前記ランドに接続される前記層間接続ビアの数が多くなるように、前記層間接続ビアを配置する
ことを特徴とする配線基板の設計方法。
（付記１２） 付記１０又は１１記載の配線基板において、
前記配線から前記ランド及び前記層間接続ビアを介して前記パッド電極へ伝送する信号の遅延時間が、配線長の異なる前記配線間で近似するように、前記層間接続ビアを配置する
ことを特徴とする配線基板の設計方法。
１０…配線基板
２０…基板
２２，２４，３２…絶縁膜
２６…配線溝
２８…Ｃｕ膜
３０，３０Ａ，３０Ｂ，３０Ｃ…配線層
３３…ランドの端部
３４…ビアホール
３６…Ｗ膜
３８…層間接続ビア
４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ，４０Ｅ，４０Ｆ…パッド電極
４２，４２Ａ，４２Ｂ，４２Ｃ…外部接続端子
４４，４４Ａ，４４Ｂ…多層配線層
４６，４６Ａ，４６Ｂ，４６Ｃ…ランド
４８…貫通ビア
５０，５０Ａ，５０Ｂ…半導体チップ

Claims (7)

  1. 基板上に形成された第１の配線と、
    前記第１の配線の接続部に形成され、１本の配線パターンよりなる第１のランドと、
    前記基板上に形成され、前記第１の配線よりも配線長の長い第２の配線と、
    前記第２の配線の接続部に形成され、１本の配線パターンよりなる第２のランドと、
    前記第１のランド上に絶縁膜を介して形成された第１のパッド電極と、
    前記第２のランド上に前記絶縁膜を介して形成された第２のパッド電極と、
    前記絶縁膜内に埋め込まれ、前記第１のランドと前記第１のパッド電極とを電気的に接続する第１の層間接続ビアと、
    前記絶縁膜内に埋め込まれ、前記第２のランドと前記第２のパッド電極とを電気的に接続する第２の層間接続ビアとを有し、
    前記第１の配線の前記接続部と前記第１の層間接続ビアとの間の前記配線パターンの配線長が、前記第２の配線の前記接続部と前記第２の層間接続ビアとの間の前記配線パターンの配線長よりも長く、
    前記第２のランドと前記第２のパッド電極とを接続する前記第２の層間接続ビアの数が、前記第１のランドと前記第１のパッド電極とを接続する前記第１の層間接続ビアの数よりも多い
    ことを特徴とする配線基板。
  2. 請求項１記載の配線基板において、
    前記第１の配線から前記第１のパッド電極へ伝送する信号の伝搬時間と、前記第２の配線から前記第２のパッド電極へ伝送する信号の伝搬時間とが近似するように、前記第１の配線の接続部と前記第１の層間接続ビアとの間の前記配線パターンの前記配線長と、前記第２の配線の接続部と前記第２の層間接続ビアとの間の前記配線パターンの前記配線長とが規定されている
    ことを特徴とする配線基板。
  3. 請求項１又は２記載の配線基板において、
    前記第１のランド及び前記第２のランドを形成する前記配線パターンは、渦巻き形状である
    ことを特徴とする配線基板。
  4. 請求項１又は２記載の配線基板において、
    前記第１のランド及び前記第２のランドを形成する前記配線パターンは、蛇行形状である
    ことを特徴とする配線基板。
  5. 基板上に形成された複数の配線と、
    前記複数の配線の接続部にそれぞれ形成され、１本の配線パターンよりなる複数のランドと、
    前記複数のランド上に絶縁膜を介してそれぞれ形成さ れた複数のパッド電極と、
    前記絶縁膜内に埋め込まれ、前記複数のランドと前記複数のパッド電極とをそれぞれ電気的に接続する複数の層間接続ビアとを有し、
    前記複数の配線のうち配線長の長い前記配線ほど、前記配線の前記接続部と前記層間接続ビアとの間の前記配線パターンの配線長が短くなり、前記ランドに接続される前記層間接続ビアの数が多くなるように、前記層間接続ビアが配置されている
    ことを特徴とする配線基板。
  6. 基板上に形成された複数の配線と、前記複数の配線の接続部にそれぞれ形成された１本の配線パターンよりなる複数のランドと、前記複数のランド上に絶縁膜を介してそれぞれ形成された複数のパッド電極と、前記絶縁膜内に埋め込まれ、前記複数のランドと前記複数のパッド電極とをそれぞれ接続する複数の層間接続ビアとを有する配線基板の設計方法であって、
    前記複数のパッド電極の位置を決定する工程と、
    前記パッド電極間を接続するための複数の配線を、前記接続端子部間で最短となるようにそれぞれ配置する工程と、
    配置した前記複数の配線のうち、等長処理が必要な前記配線のグループを抽出する工程と、
    前記グループに属する前記配線のそれぞれについて、配線長を算出する工程と、
    算出した前記配線の前記配線長に基づいて、前記配線長の長い前記配線ほど、前記配線の前記接続部と前記層間接続ビアとの間の前記配線パターンの配線長が短くなり、前記ランドに接続される前記層間接続ビアの数が多くなるように、層間接続ビアを配置する工程と
    を有することを特徴とする配線基板の設計方法。
  7. 請求項６記載の配線基板において、
    前記配線から前記ランド及び前記層間接続ビアを介して前記パッド電極へ伝送する信号の遅延時間が、配線長の異なる前記配線間で近似するように、前記層間接続ビアを配置する
    ことを特徴とする配線基板の設計方法。
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