JP6866792B2 - 半導体装置およびその製造方法 - Google Patents
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Description
そして、請求項1では、リサーフ層は、チャネル層よりも高不純物濃度とされている。請求項3では、リサーフ層は、チャネル層よりも深くまで形成されている。
第1実施形態について説明する。まず、本実施形態の半導体装置の構成について説明する。本実施形態の半導体装置は、図1に示されるように、セル領域1と当該セル領域を囲む外周領域2とを有している。そして、セル領域1は、メイン領域1aと接続領域1bとを有している。なお、図1は、後述するゲート電極18、ゲートライナー19、およびリサーフ層14の位置関係を示す平面レイアウト図であり、断面図ではないが、理解をし易くするためにゲート電極18およびゲートライナー19にハッチングを施してある。また、本実施形態のセル領域1は、後述するゲート電極18が配置され、電流を流す素子としての機能を主に発揮する部分である。接続領域1bは、セル領域1のうちの後述するゲートライナー19が配置される領域のことであり、メイン領域1aは、セル領域1のうちの接続領域1bと異なる領域のことである。
第2実施形態について説明する。本実施形態は、第1実施形態に対して、トレンチゲート構造を変更したものであり、その他に関しては上記第1実施形態と同様であるため、ここでは説明を省略する。
第3実施形態について説明する。本実施形態は、第2実施形態に対して、シールドライナー27の構成を変更したものであり、その他に関しては上記第2実施形態と同様であるため、ここでは説明を省略する。
第4実施形態について説明する。本実施形態は、第3実施形態に対して、シールドライナー27の構成を変更したものであり、その他に関しては上記第3実施形態と同様であるため、ここでは説明を省略する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
12 ドリフト層
13 チャネル層
14 リサーフ層
15 ソース層(第1不純物領域)
16 トレンチ
17 ゲート絶縁膜
18 ゲート電極
19 ゲートライナー
Claims (7)
- トレンチゲート構造を有する半導体装置であって、
第1導電型のドリフト層(12)と、
前記ドリフト層上に形成された第2導電型のチャネル層(13)と、
前記チャネル層の表層部に形成された第1導電型の第1不純物領域(15)と、
前記ドリフト層を挟んで前記チャネル層と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第1導電型または第2導電型の第2不純物領域(11)と、を有する半導体基板(10)と、
前記第1不純物領域および前記チャネル層を貫通して前記ドリフト層に達し、所定方向を長手方向とするトレンチ(16)内にゲート絶縁膜(17)を介して所定のゲート電圧が印加されるゲート電極(18)が配置された前記トレンチゲート構造と、
前記半導体基板上に形成され、前記ゲート電極と電気的に接続されるゲートライナー(19)と、を備え、
前記ゲートライナーは、前記半導体基板の面方向に対する法線方向から視たとき、前記トレンチの長手方向と交差する方向に延設され、かつ前記トレンチと交差する状態で形成されており、
前記チャネル層は、前記ゲートライナーの下方に位置する領域と異なる領域に形成され、
前記ドリフト層上であって、前記ゲートライナーの下方に位置する領域には、前記チャネル層と繋がる第2導電型のリサーフ層(14)が形成されており、
前記トレンチ内には、前記ゲート絶縁膜を介し、前記トレンチの底部側に所定の電位に維持されるシールド電極(26)が配置され、前記トレンチの開口部側に前記ゲート電極が配置されており、
前記ゲート電極が配置される領域をセル領域(1)とし、前記セル領域を囲む領域を外周領域(2)とすると、
前記トレンチは、前記長手方向の端部が前記外周領域まで延設され、
前記シールド電極は、前記トレンチの前記外周領域に位置する部分にて前記トレンチの開口部まで引き出され、
前記半導体基板上には、前記トレンチの開口部にて前記シールド電極と電気的に接続されるシールドライナー(27)が形成されており、
前記ドリフト層上であって、前記シールドライナーの下方に位置する領域には、第2導電型の外周リサーフ層(28)が形成され、
前記外周領域には、前記外周リサーフ層を含むガードリング(30)が構成されており、
前記リサーフ層は、前記チャネル層よりも高不純物濃度とされている半導体装置。 - 前記リサーフ層は、前記チャネル層よりも深くまで形成されている請求項1に記載の半導体装置。
- トレンチゲート構造を有する半導体装置であって、
第1導電型のドリフト層(12)と、
前記ドリフト層上に形成された第2導電型のチャネル層(13)と、
前記チャネル層の表層部に形成された第1導電型の第1不純物領域(15)と、
前記ドリフト層を挟んで前記チャネル層と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第1導電型または第2導電型の第2不純物領域(11)と、を有する半導体基板(10)と、
前記第1不純物領域および前記チャネル層を貫通して前記ドリフト層に達し、所定方向を長手方向とするトレンチ(16)内にゲート絶縁膜(17)を介して所定のゲート電圧が印加されるゲート電極(18)が配置された前記トレンチゲート構造と、
前記半導体基板上に形成され、前記ゲート電極と電気的に接続されるゲートライナー(19)と、を備え、
前記ゲートライナーは、前記半導体基板の面方向に対する法線方向から視たとき、前記トレンチの長手方向と交差する方向に延設され、かつ前記トレンチと交差する状態で形成されており、
前記チャネル層は、前記ゲートライナーの下方に位置する領域と異なる領域に形成され、
前記ドリフト層上であって、前記ゲートライナーの下方に位置する領域には、前記チャネル層と繋がる第2導電型のリサーフ層(14)が形成されており、
前記トレンチ内には、前記ゲート絶縁膜を介し、前記トレンチの底部側に所定の電位に維持されるシールド電極(26)が配置され、前記トレンチの開口部側に前記ゲート電極が配置されており、
前記ゲート電極が配置される領域をセル領域(1)とし、前記セル領域を囲む領域を外周領域(2)とすると、
前記トレンチは、前記長手方向の端部が前記外周領域まで延設され、
前記シールド電極は、前記トレンチの前記外周領域に位置する部分にて前記トレンチの開口部まで引き出され、
前記半導体基板上には、前記トレンチの開口部にて前記シールド電極と電気的に接続されるシールドライナー(27)が形成されており、
前記ドリフト層上であって、前記シールドライナーの下方に位置する領域には、第2導電型の外周リサーフ層(28)が形成され、
前記外周領域には、前記外周リサーフ層を含むガードリング(30)が構成されており、
前記リサーフ層は、前記チャネル層よりも深くまで形成されている半導体装置。 - 前記ゲートライナーは、前記半導体基板の面方向に対する法線方向から視たとき、前記リサーフ層内に位置している請求項1ないし3のいずれか1つに記載の半導体装置。
- トレンチゲート構造を有する半導体装置の製造方法であって、
第1導電型のドリフト層(12)を有する半導体基板(10)を用意することと、
前記半導体基板に、所定方向を長手方向とするトレンチ(16)を形成することと、
前記トレンチ内にゲート絶縁膜(17)を介して所定のゲート電圧が印加されるゲート
電極(18)を形成することで前記トレンチゲート構造を形成することと、
前記半導体基板上に前記ゲート電極と電気的に接続されるゲートライナー(19)を形成することと、
前記ゲートライナーを形成した後、不純物をイオン注入して熱処理することにより、前記ドリフト層上に第2導電型のチャネル層(13)を形成することと共に、前記チャネル層の表層部に第1導電型の第1不純物領域(15)を形成することと、を行い、
前記ゲートライナーを形成することでは、前記半導体基板の面方向に対する法線方向から視たとき、前記トレンチの長手方向と交差する方向に延設され、かつ前記トレンチと交差するように前記ゲートライナーを形成し、
前記トレンチを形成することの前に、前記ゲートライナーの下方となる領域に、第2導電型のリサーフ層(14)を形成することを行い、
前記チャネル層を形成することでは、前記リサーフ層と繋がる前記チャネル層を形成することを行う半導体装置の製造方法。 - 前記半導体基板を用意することでは、前記ゲート電極が配置されるセル領域(1)と、
前記セル領域を囲む外周領域(2)と、を有する前記半導体基板を用意し、
前記トレンチを形成することでは、前記セル領域から前記外周領域まで延設された前記トレンチを形成し、
前記トレンチゲート構造を形成することでは、前記トレンチの底部側に所定の電位に維持されるシールド電極(26)を形成することと、前記トレンチの開口部側に前記ゲート電極を形成することと、を行い、
前記シールド電極を形成することでは、前記トレンチの前記外周領域に位置する部分にて前記トレンチの開口部まで引き出された前記シールド電極を形成し、
前記外周領域にて前記シールド電極と電気的に接続されるシールドライナー(27)を形成することと、
前記トレンチを形成することの前に、前記シールドライナーの下方となる領域を含み、
前記セル領域を囲むガードリング(30)の少なくとも一部を構成する第2導電型の外周リサーフ層(28)を形成することと、を行う請求項5に記載の半導体装置の製造方法。 - 前記シールドライナーを形成することでは、端部を有する前記シールドライナーを形成し、
前記チャネル層および前記第1不純物領域を形成することでは、前記イオン注入および前記熱処理を行うことにより、前記外周リサーフ層と連結され、前記外周リサーフ層と共に前記ガードリングを構成する第2導電型の第3不純物領域(29)を形成する請求項6に記載の半導体装置の製造方法。
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