JP7243094B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面において有利である。
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間、トレンチと平行にストライプ状にｐ+型領域を設け、さらに、トレンチ底に、トレンチと平行にストライプ状にｐ+型領域を設ける技術が提案されている（例えば、下記特許文献１参照）。
図２４は、従来の炭化珪素半導体装置の構造を示す断面図である。図２４に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）のおもて面（ｐ型ベース層１６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）２上にｎ-型ドリフト層１、電流拡散領域であるｎ型領域１５およびｐ型ベース層１６となる各炭化珪素層を順にエピタキシャル成長させてなる。
ｎ型領域１５には、トレンチゲート３１の底面全体を覆うように第１ｐ+型領域３が選択的に設けられている。第１ｐ+型領域３は、ｎ-型ドリフト層１に達しない深さで設けられている。また、ｎ型領域１５には、隣り合うトレンチゲート３１間（メサ部）にも、第１ｐ+型領域３が選択的に設けられている。トレンチゲート３１間の第１ｐ+型領域３は、ｐ型ベース層１６に接するように設けられている。符号１７～２２は、それぞれｎ+型ソース領域、ｐ+型領域、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソース電極である。符号３３は金属膜、３３ａはオーミック電極である。
縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディダイオードとしてｐ型ベース層とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。しかしながら、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、順方向劣化やターンオン損失の増加が生じる。
この問題について、回路上にショットキーバリアダイオード （ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）をＭＯＳＦＥＴと並列に接続し、還流時にはＳＢＤに電流が流れ、寄生ｐｎダイオードに電流が流れないようにすることができる。しかしながら、ＳＢＤのチップがＭＯＳＦＥＴと同数程度必要になるためコスト増になる。
このため、ＳＢＤはｎ型ドリフト層とソース電極とを接続する必要があるため、基板表面にｐ型のチャネル部を貫通するコンタクトトレンチを形成し、トレンチ内壁にＳＢＤを内包させ、還流時の電流をＰｉＮダイオードではなく内蔵ＳＢＤに流す技術が提案されている（例えば、下記特許文献２参照）。
図２５は、従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す断面図である。図２５に示すように、ｎ+型炭化珪素基板２のおもて面に、トレンチ型のＭＯＳゲート構造と、トレンチＳＢＤ３２と、を備える。具体的には、ｎ+型炭化珪素基板２上にｎ-型ドリフト層１となるｎ-型層をエピタキシャル成長させて、ｎ+型炭化珪素基板２のおもて面（ｎ-型ドリフト層１側の面）側に、ｐ型ベース層１６、ｎ+型ソース領域１７、トレンチゲート３１、ゲート絶縁膜１９およびゲート電極２０からなるＭＯＳゲート構造が設けられている。
また、トレンチＳＢＤ３２は、ソース電極２２と接続するショットキーメタルでトレンチの内壁が覆われ、内壁に露出するｎ型領域１５と当該ショットキーメタルとのショットキーを形成したトレンチである。このように、図２５では、ソース・ドレイン間に寄生ｐｎダイオードと並列に寄生ショットキーダイオード（内蔵ＳＢＤ）を設けている。
ソース電極２２に正電圧が印加され、ｎ+型炭化珪素基板２の裏面に設けられたドレイン電極（不図示）に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ｐ型ベース層１６とｎ-型ドリフト層１との間のｐｎ接合が順バイアスされる。図２５において、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするように設計することで、寄生ｐｎダイオードのバイポーラ動作を抑止し、バイポーラ動作による経年劣化を防止することができる。
また、ショットキー接触させたショットキー電極が形成されたコンタクト用トレンチを有する炭化珪素半導体装置において、耐圧を向上するためコンタクト用トレンチの底面にｐ型層を設ける技術がある（例えば、下記特許文献３参照）。
特開２０１５－７２９９９号公報 特開平８－２０４１７９号公報 特開２０１４－０１７４６９号公報
上記従来のＳＢＤ内蔵のトレンチ型ＭＯＳＦＥＴの炭化珪素半導体装置によれば、ＳＢＤをｎ+型ソース領域１７を貫通するように配置することで、セルピッチを短縮化できる。しかしながら、図２４に示される従来のトレンチ型ＭＯＳＦＥＴは不純物濃度が濃いｐ+層１８とオーミックメタルでコンタクトするのに対し、不純物濃度の薄いｐ型ベース層１６とショットキーメタルでコンタクトするためにｐ型ベース層１６とソース電極２２間のコンタクト抵抗が高くなる。これにより、ｐ型ベース層１６や第１ｐ+型領域３の電位が安定せず、スイッチング時の閾値やアバランシェ耐量の低下を招く。
この発明は、上述した従来技術による問題点を解消するため、チャネルｐ層とソース電極間のコンタクト抵抗を低減できる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、前記第１半導体層の内部に選択的に設けられた、第２導電型の第１半導体領域と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた、第２導電型の第２半導体領域と、前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、前記第２導電型の第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域と、前記第１導電型の第３半導体領域および前記第２導電型の第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接する第１トレンチおよび第２トレンチと、前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、前記第２トレンチの内部に設けられ、ソース電極に接続されたショットキー電極と、を備え、前記第２トレンチの側部に、前記第２導電型の第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域を設け、前記第１トレンチの側部と他方の側部は、前記第１トレンチの形成方向に沿って前記第１導電型の第３半導体領域が連続的に設けられ、前記第２トレンチを中心に一方の側部と他方の側部は、前記第２トレンチの形成方向に沿って前記第２導電型の第３半導体領域と前記第１導電型の第３半導体領域とが交互または間欠的に設けられることを特徴とする。
また、前記第２導電型の第３半導体領域は、前記ソース電極と前記第２導電型の第２半導体層の間に設けたことを特徴とする。
また、前記第２導電型の第３半導体領域は、前記第１導電型の第３半導体領域に接して設けたことを特徴とする。
また、前記第２導電型の第３半導体領域を、前記第２導電型の第２半導体層に設けたことを特徴とする。
また、前記第２導電型の第３半導体領域を、前記第２導電型の第２半導体層および前記第１導電型の第３半導体領域に設けたことを特徴とする。
また、前記第２導電型の第３半導体領域は、前記第２トレンチを中心に一方の側部と他方の側部に、前記第２トレンチの形成方向に沿って連続、交互または間欠的に、かつ、前記第１半導体領域と前記第２導電型の第２半導体層を繋げる位置に設けたことを特徴とする。
上述した発明によれば、ソース電極と第２導電型の第２半導体層の間に濃い不純物濃度の第２導電型の第３半導体領域を設けることにより、第２導電型の第２半導体層とソース電極間に濃い第２導電型の第３半導体領域とオーミック接続する。これにより、ソース電極とチャネルｐ層間の抵抗を低くでき、第２導電型の第３半導体領域の電位を安定化できるようになる。そして、ソース電極とチャネルｐ層間のコンタクト抵抗を下げることで、スイッチング時の閾値の変動やアバランシェ耐量の低下を防ぐことができる。
本発明にかかる半導体装置によれば、チャネルｐ層とソース電極間のコンタクト抵抗を低減できるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す上面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す上面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その８）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その９）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１０）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１４）。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。
図１Ａは、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１Ｂは、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。図１Ａは、図１ＢのＡ－Ａ’線断面図である。これらの図には、活性領域内の２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース層１６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
炭化珪素基体は、炭化珪素からなるｎ+型支持基板（第１導電型の半導体基板）２上にｎ-型ドリフト層（第１導電型の第１半導体層）１およびｐ型ベース層（第２導電型の第２半導体層）１６となる各炭化珪素層を順に形成してなる。活性領域において、ＭＯＳゲートは、ｐ型ベース層１６と、ｎ+型ソース領域（第１導電型の第３半導体領域）１７、ｐ+型領域１８、トレンチゲート３１、ゲート絶縁膜１９およびゲート電極２０で構成される。具体的には、ｎ-型ドリフト層１のソース側（ソース電極２２側）の表面層には、第１ｐ+型領域３に接するようにｎ型領域１５が設けられている。ｎ型領域１５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域（第１導電型の第４半導体領域）１５は、例えば、基体おもて面（炭化珪素基体のおもて面）に平行な方向に一様に設けられている。また、ｎ+型炭化珪素基板２の裏面には、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜３４がオーミック電極として設けられる。
ｎ型領域１５の内部には、第１ｐ+型領域（第２導電型の第１半導体領域）３、第２ｐ+型領域（第２導電型の第２半導体領域）４がそれぞれ選択的に設けられている。活性領域では、第１ｐ+型領域３は、後述するトレンチゲート（第１トレンチ）３１、トレンチＳＢＤ（第２トレンチ）３２の底面に接するように設けられている。第１ｐ+型領域３は、ｐ型ベース層１６とｎ型領域１５との界面よりもドレイン側に深い位置から、ｎ型領域１５とｎ-型ドリフト層１との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、トレンチゲート３１、トレンチＳＢＤ３２の底面付近に、第１ｐ+型領域３とｎ型領域１５との間のｐｎ接合を形成することができる。第１ｐ+型領域３は、ｐ型ベース層１６よりも不純物濃度が高い。
また、トレンチゲート３１、トレンチＳＢＤ３２の幅方向に第１ｐ+型領域３の間が空いており、この間には、ｎ-型ドリフト層１より不純物濃度が高いｎ型領域１５が設けられている。
また、第２ｐ+型領域４は、第１ｐ+型領域３の上側に位置し、ｐ型ベース層１６と接続させた領域である。これにより、第１ｐ+型領域３とｎ型領域１５の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極２２に退避させることでゲート絶縁膜１９への負担を軽減し信頼性をあげることができる。
ここで、図１Ａは、第２ｐ+型領域４が設けられていない部分の断面図であり、第２ｐ+型領域４は、ｎ-型ドリフト層２と離して、第１ｐ+型領域３と接するように選択的に設けられている。第１ｐ+型領域３と第２ｐ+型領域４の界面は、トレンチゲート３１、トレンチＳＢＤ３２の底面より、上側に設けられている。なお、上側とは、ソース電極２２側である。第１ｐ+型領域３は、トレンチゲート３１およびトレンチＳＢＤ３２が延在する図１Ａの奥行方向Ｙと平行に設けられる。第２ｐ+型領域４は、後述するように、トレンチゲート３１およびトレンチＳＢＤ３２が延在する奥行方向Ｙと面直交する幅方向Ｘに沿って設けられる。
また、ｐ型ベース層１６には、互いに接するようにｎ+型ソース領域１７および第３ｐ+型領域（第２導電型の第３半導体領域）１８がそれぞれ選択的に設けられている。第３ｐ+型領域１８の深さは、例えばｎ+型ソース領域１７と同じ深さでもよいし、ｎ+型ソース領域１７よりも深くてもよい。
トレンチゲート３１は、基体おもて面からｎ+型ソース領域１７と、ｐ型ベース層１６を貫通してｎ型領域１５に達する。炭化珪素基体のおもて面のトレンチゲート３１部分の、すなわち、ｎ+型ソース領域１７および第３ｐ+型領域１８上には、Ｎｉ等の金属膜３３ａがオーミック電極として設けられる。トレンチゲート３１の内部には、トレンチゲート３１の側壁に沿ってゲート絶縁膜１９が設けられ、ゲート絶縁膜１９の内側にゲート電極２０が設けられている。ゲート電極２０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極２０は、ゲートパッド領域でゲート電極パッドに電気的に接続されている。層間絶縁膜２１は、トレンチゲート３１に埋め込まれたゲート電極２０を覆うように基体おもて面全面に設けられている。
トレンチＳＢＤ３２は、基体おもて面からｎ+型ソース領域１７および第３ｐ+型領域１８と、ｐ型ベース層１６を貫通してｎ型領域１５に達する。トレンチＳＢＤ３２の内部には、トレンチＳＢＤ３２の側壁に沿って、ソース電極２２と接続するショットキーメタル（金属膜３５）で覆われ、内壁に露出するｎ型領域１５と当該ショットキーメタル（金属膜３５）とのショットキー接合を形成する。
ソース電極２２は、層間絶縁膜２１に開口されたコンタクトホールを介してｎ+型ソース領域１７およびｐ+型領域１８に接するとともに、層間絶縁膜２１によってゲート電極２０と電気的に絶縁されている。ソース電極２２と層間絶縁膜２１との間に、例えばソース電極２２からゲート電極２０側への金属原子の拡散を防止するバリアメタルを設けてもよい。ソース電極２２上には、ソース電極パッド（不図示）が設けられている。炭化珪素基体の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（不図示）が設けられている。
第３ｐ+型領域１８は、ソース電極２２とｐ型ベース層１６との間に設けられる。図１Ｂに示す例では、第３ｐ+型領域１８は、トレンチＳＢＤ３２が設けられる方向（奥行方向Ｙ）に沿って、トレンチＳＢＤ３２の幅方向の一方と他方にそれぞれ、所定長さを有して交互に配置されている。
このように、ソース電極２２とｐ型ベース層１６の間に濃い不純物濃度の第３ｐ+型領域１８を設けることにより、ｐ型ベース層１６とソース電極２２間に濃い第３ｐ+型領域１８とオーミック電極３３ａを介して接続する。これにより、ソース電極２２とチャネルｐ層間の抵抗を低くでき、ｐ型ベース層１６の電位を安定化できるようになる。そして、ソース電極２２とチャネルｐ層間のコンタクト抵抗を下げることで、スイッチング時の閾値の変動やアバランシェ耐量の低下を防ぐことができる。
（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について説明する。図２～図１５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ+型ドレイン領域となるｎ+型炭化珪素基板２を用意する。次に、ｎ+型炭化珪素基板２のおもて面に、上述したｎ-型ドリフト層１をエピタキシャル成長させる。例えば、１２００Ｖ耐圧クラスの場合、ｎ-型ドリフト層１を形成するためのエピタキシャル成長の条件を、ｎ-型ドリフト層１の不純物濃度が５×１０15／ｃｍ3～１×１０16／ｃｍ3とし、形成する厚さ（深さ）が８～１２μｍ程度となるように設定してもよい。
次に、図３Ａの断面図（図３ＢのＡ－Ａ’線断面図）に示すように、ｎ-型ドリフト層１の上に、フォトリソグラフィとエッチングで酸化膜マスクを形成し、ｐ型不純物として、例えば、アルミニウム（Ａｌ）を５００℃でイオン注入し、第１ｐ+型領域（ＰＢ１）３を形成する。例えば、第１ｐ+型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０18／ｃｍ3～５×１０18／ｃｍ3となるようにし、深さが０．３μｍ～０．８μｍ程度となるように設定する。
また、フォトリソグラフィとエッチングで酸化膜マスクを形成し、ｎ不純物として、例えば、窒素（Ｎ）を常温でイオン注入し、下側ｎ型領域１５ａを形成する。この下側ｎ型領域１５ａは、ｎ型領域１５の一部であり、後述する上側ｎ型領域１５ｂとともにｎ型領域１５を形成する。例えば、下側ｎ型領域１５ａの不純物濃度が５×１０16／ｃｍ3～３×１０17／ｃｍ3程度とし、厚さが０．３μｍ～０．８μｍ程度となるように設定する。第１ｐ+型領域（ＰＢ１）３と下側ｎ型領域１５ａとの形成順序を入れ替えてもよい。
また、ｎ-型ドリフト層１の上に、下側ｎ型領域１５ａをエピタキシャル成長させて形成し、次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域１５ａの表面層に、第１ｐ+型領域３を選択的に形成してもよい。
図３Ｂは、図３Ａの上面図である。例えば、第１ｐ+型領域（ＰＢ１）３は、幅方向Ｘに１．５μｍ程度に形成し、下側ｎ型領域１５ａは、幅方向Ｘに１．０μｍ程度に形成する。第１ｐ+型領域（ＰＢ１）３は、下側ｎ型領域１５ａの間で奥行方向Ｙに沿って延びて形成される。
次に、図４Ａの断面図（図４ＢのＡ－Ａ’線断面図）に示すように、下側ｎ型領域１５ａの上に、フォトリソグラフィとエッチングで酸化膜マスクを形成し、ｐ型不純物として、例えば、アルミニウム（Ａｌ）を５００度でイオン注入し、第２ｐ+型領域（ＰＢ２）４を形成する。例えば、第２ｐ+型領域４を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０18／ｃｍ3～５×１０18／ｃｍ3となるようにし、深さが０．３μｍ～０．８μｍ程度となるように設定する。
また、フォトリソグラフィとエッチングで酸化膜マスクを形成し、ｎ不純物として、例えば、窒素（Ｎ）を常温でイオン注入し、下側ｎ型領域１５ａを形成する。この下側ｎ型領域１５ａは、ｎ型領域１５の一部である。例えば、下側ｎ型領域１５ａの不純物濃度が５×１０16／ｃｍ3～３×１０17／ｃｍ3程度とし、深さが０．３μｍ～０．８μｍ程度となるように設定する。第２ｐ+型領域（ＰＢ２）４と上側ｎ型領域１５ｂとの形成順序を入れ替えてもよい。
また、下側ｎ型領域１５ａの上に、上側ｎ型領域１５ｂをエピタキシャル成長させて形成し、次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域１５ａの表面層に、第２ｐ+型領域４を選択的に形成してもよい。
図４Ｂは、図４Ａの上面図である。例えば、第２ｐ+型領域（ＰＢ２）４は、奥行方向Ｙに１．０μｍ程度に形成し、上側ｎ型領域１５ｂは、奥行方向Ｙに１０μｍ～１００μｍ程度に形成する。第２ｐ+型領域（ＰＢ２）４は、上側ｎ型領域１５ｂの間で幅方向Ｘに沿って延びて形成される。これにより、第１ｐ+型領域（ＰＢ１）３は、所定ピッチで第２ｐ+型領域（ＰＢ２）４に接続される。
次に、図５に示すように、上側ｎ型領域１５ｂおよび第２ｐ+型領域４の上に、ｐ型ベース層１６をエピタキシャル成長させる。例えば、ｐ型ベース層１６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層１６の不純物濃度が８×１０16／ｃｍ3～４×１０17／ｃｍ3程度となるように設定してもよい。
次に、フォトリソグラフィおよびエッチングで酸化膜マスクを形成し、リン（Ｐ）等のｎ型不純物を５００℃でイオン注入し、ｐ型ベース層１６の表面層にｎ+型ソース領域１７を選択的に形成する。例えば、ｎ+型ソース領域１７を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０19／ｃｍ3～１×１０21／ｃｍ3程度となるようにし、深さが０．１μｍ～０．８μｍ程度となるように設定する。
次に、フォトリソグラフィおよびエッチングで酸化膜マスクを形成し、アルミニウム（Ａｌ）等のｐ型不純物のイオン注入により、ｐ型ベース層１６の表面層に、ｎ+型ソース領域１７に接するようにｐ+型領域１８を選択的に形成する。例えば、ｐ+型領域１８を形成するためのイオン注入時のドーズ量を、不純物濃度が１×１０19／ｃｍ3～１×１０21／ｃｍ3程度となるようにし、深さが０．３μｍ～１．０μｍ程度となるように設定する。ｎ+型ソース領域１７とｐ+型領域１８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。
次に、図６に示すように、フォトリソグラフィおよびエッチングで酸化膜マスクを形成し、ドライエッチングにより、ｐ型ベース層１６を貫通して、ｎ型領域１５に達するトレンチゲート３１を形成する。トレンチゲート３１の両側部にはｎ+型ソース領域１７とｐ+型領域１８が位置する。
トレンチゲート３１の底部は、第１ｐ+型領域３に達してもよいし、ｐ型ベース層１６と第１ｐ+型領域３に挟まれたｎ型領域１５内に位置していてもよい。続いて、トレンチゲート３１を形成するために用いたマスクを除去する。また、トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチゲート３１のダメージを除去するための等方性エッチングや、トレンチゲート３１の底部およびトレンチゲート３１の開口部の角を丸めるための水素アニールを施してもよい(図７参照)。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行うことで、トレンチ表面を円滑化できる。
次に、フォトリソグラフィおよびエッチングにより、ｐ型ベース層１６を貫通して、ｎ型領域１５に達するトレンチＳＢＤ３２を形成する。図６に示すように、トレンチゲート３１の両側部にはｎ+型ソース領域１７とｐ+型領域１８が位置する。
この際、上面から見て、図１Ｂのように、トレンチＳＢＤ３２が形成された方向（奥行方向Ｙ）に対し、トレンチＳＢＤ３２の両側部には、所定長さ毎にｐ+型領域１８が交互に位置している。これにより、仮にトレンチＳＢＤ３２の中心位置が両側部のｐ+型領域１８間の中心位置からずれてもこれら両側部のｐ+型領域１８間の位置に形成できるため、トレンチＳＢＤ３２のコンタクトをとることができる。
トレンチＳＢＤ３２の底部は、第１ｐ+型領域３に達してもよいし、ｐ型ベース層１６と第１ｐ+型領域３に挟まれたｎ型領域１５内に位置していてもよい。続いて、トレンチＳＢＤ３２を形成するために用いたマスクを除去する。
次に、図７に示すように、トレンチＳＢＤ３２を二酸化珪素（ＳｉＯ2）等の酸化膜２５で埋める。例えば、フォトリソグラフィとエッチングでトレンチＳＢＤ３２部分に酸化膜２５をパターニングし、犠牲酸化とＣＶＤ（化学気相蒸着法）により、フィールド酸化膜を形成する。この際、トレンチＳＢＤ３２側壁界面は犠牲酸化膜が付着する状態となる。酸化膜堆積時のカバレッジが悪い場合、酸化膜２５の中に“ス（空間）”３２ａができる。
次に、図８に示すように、トレンチゲート３１内部にゲート電極２０を形成する。この際、炭化珪素基体のおもて面およびトレンチゲート３１の内壁に沿ってゲート絶縁膜１９を形成する。次に、トレンチゲート３１に埋め込むように例えばポリシリコンを堆積後、パターニングおよびエッチングすることで、トレンチゲート３１の内部にポリシリコンを残し、トレンチゲート３１にゲート電極２０を形成する。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
また、ゲート酸化膜をＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）で形成し、窒素酸化物（ＮＯ）ガスの雰囲気でＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌｉｎｇ）により加熱処理する。
次に、ゲート電極２０を覆うように、炭化珪素基体のおもて面全面に層間絶縁膜２１を形成する。層間絶縁膜２１は、例えば、酸化シリコン（ＳｉＯ2）を堆積後にパターングして形成する。また、層間絶縁膜２１は、ＮＳＧ（Ｎｏｎｅ－ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成してもよい。なお、トレンチＳＢＤ３２内の“ス”３２ａにポリシリコンが侵入して堆積してしまった場合には、層間絶縁膜２１の形成後に追加でポリシリコンをエッチングにより除去する。
次に、図９に示すように、炭化珪素基体のおもて面全面に金属膜３３、例えばチタン（Ｔｉ）やニッケル（Ｎｉ）を堆積し、４００度～６００度程度の温度の窒素（Ｎ2）雰囲気で熱処理（アニール）する。そして、金属膜３３をウェットエッチングで除去することで、炭化珪素基体のおもて面にＮｉとＳｉの合金であるＮｉＳｉ層として金属膜３３ａのみ残る。
また、ｎ+型炭化珪素基板２の裏面には、ドレイン電極のコンタクト部にニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、シリコン（Ｓｉ）膜、などをスパッタ蒸着し金属膜３４を形成する。この金属膜３４は、Ｎｉ膜、Ｔｉ膜、Ｓｉ膜を複数組み合わせたＮｉ／Ｔｉ、Ｎｉ／Ｓｉ、Ｔｉ／Ｓｉで積層してもよい。この後、８００度～１０００度程度の温度で熱処理する。これにより、表面のＮｉの金属膜３３ａと、裏面のＮｉ／Ｓｉの金属膜３４はオーミック電極になる。
次に、図１０に示すように、パターニングおよびエッチングにより、トレンチＳＢＤ３２部分の酸化膜２５を除去した後、炭化珪素基体のおもて面全面に、金属膜３５、例えばチタン（Ｔｉ）や、タングステン（Ｗ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）を形成する。このとき、トレンチＳＢＤ３２内部に金属膜３５を堆積させる。この後、例えば４００℃～８００℃程度の温度の窒素（Ｎ2）雰囲気で熱処理（アニール）することで、トレンチＳＢＤ３２の側壁に金属膜３５と半導体領域（ｎ型領域１５）とのショットキー接合を形成する。
トレンチＳＢＤ３２の側壁の金属膜３５が半導体領域（ｎ型領域１５）と接合していればよい。このため、図１１に示すように、活性部以外の金属膜３５をパターニングにより除去してもよく、この例では、金属膜３５は、トレンチＳＢＤ３２内部と上部に残し、トレンチゲート３１部分は除去している。また、図１２に示すように、金属膜３５は、トレンチＳＢＤ３２の側壁にのみ形成してもよく、この場合でも、トレンチＳＢＤ３２の側壁の金属膜３５と半導体領域（ｎ型領域１５）とのショットキー接合を形成できる。この後、層間絶縁膜２１およびゲート絶縁膜１９をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域１７およびｐ+型領域１８を露出させる。
次に、図１３に示すように、炭化珪素基体のおもて面全面に、アルミニウム（Ａｌ）等によりソース電極２２を形成する。次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲート電極パッドとしてもよい。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。その後、ポリイミドを堆積してパターニングする。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１Ａ，図１Ｂに示すＭＯＳＦＥＴが完成する。
また、上述した製造工程中において、図１４に示すように、トレンチＳＢＤ３２内部に“ス”３２ａが生じた場合には（図１２の状態と同等）、ソース電極２２の金属（Ａｌ等）でこの“ス”３２ａの部分を埋めればよい。また、図１５に示すように、埋めたソース電極２２の金属（Ａｌ等）部分に “ス”３２ａが生じても特性に影響は生じない。
図１６～図２３は、それぞれ実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。これらの図を用いて実施の形態の他の構成例をそれぞれ説明する。下記の説明では、図１Ａ，図１Ｂで説明した構造と異なる点を主に説明する。
図１６（ａ）は上面図、図１６（ｂ）は図１６（ａ）のＡ－Ａ’線断面図である。図１６（ａ）に示すＭＯＳＦＥＴは、上面図で見て図１Ｂ同様の構造を有するが、図１６（ｂ）に示すように、金属膜３５はトレンチＳＢＤ３２の内部に埋め込まれ、トレンチＳＢＤ３２の開口部の高さ位置程度としている。この場合、おもて面側で金属膜３３ａを広く形成でき、オーミックコンタクトの面積を増やすことができる。
また、図１７（ａ）は上面図、図１７（ｂ）は図１７（ａ）のＡ－Ａ’線断面図である。図１７（ａ）に示すＭＯＳＦＥＴは、上面図で見て図１Ｂ同様の構造を有するが、図１７（ｂ）に示すように、金属膜３５はトレンチＳＢＤ３２の内部に埋め込まれ、トレンチＳＢＤ３２の中途位置（例えばｐ型ベース層１６の高さ位置）程度としている。この場合においても、おもて面側で金属膜３３ａを広く形成でき、オーミックコンタクトの面積を増やすことができる。
また、図１８Ａ（ａ）は上面図、図１８Ａ（ｂ）は図１８Ａ（ａ）のＡ－Ａ’線断面図である。図１８Ａ（ａ），（ｂ）に示すＭＯＳＦＥＴは、トレンチＳＢＤ３２が設けられた方向（奥行方向Ｙ）に沿った両側部に連続してｐ+型領域１８を形成したものである。また、図１８Ａ（ｂ）に示すように、金属膜３５はトレンチＳＢＤ３２のおもて面上まで形成されている。ｐ+型領域１８は、上述したように、フォトリソグラフィおよびエッチングで酸化膜マスクを形成し、アルミニウム（Ａｌ）等のｐ型不純物のイオン注入により、ｐ型ベース層１６の表面層に、ｎ+型ソース領域１７に接するようにｐ+型領域１８を選択的に形成する。これに限らず、トレンチＳＢＤ３２のトレンチ形成後に、トレンチ部分から斜めにイオン注入することで、ｐ+型領域１８を形成してもよい。
また、図１８Ｂに示す断面構造のように、図１８Ａ（ａ）の上面図同様の構造とし、ｐ+型領域１８をｐ型ベース層１６の深さ位置まで形成してもよい。この場合においても、ｐ+型領域１８は、おもて面側からのイオン注入で形成するほか、トレンチＳＢＤ３２のトレンチ形成後に、トレンチ部分から斜めにイオン注入することで、ｐ型ベース層１６の深さ位置まで形成することができる。
また、図１９の上面図に示すように、ｐ+型領域１８は、トレンチＳＢＤ３２が設けられた方向（奥行方向Ｙ）に沿って間欠的に、トレンチＳＢＤ３２の両側部に形成してもよい。また、図２０の上面図に示すように、ｐ+型領域１８は、トレンチＳＢＤ３２が設けられた方向（奥行方向Ｙ）に沿って千鳥状、すなわち、トレンチＳＢＤ３２の一方の側部と他方の側部に交互に形成してもよい。これら図１９、図２０に対応する断面構造、特に、ｐ型ベース層１６の断面構造やトレンチＳＢＤ３２の構造は、上述した各種構造を任意に組み合わせることができる。
また、図２１の断面図に示すように、ｐ+型領域１８は、トレンチＳＢＤ３２の両側部のｐ型ベース層１６部分に設けてもよい。この場合、ｐ+型領域１８は、ｐ型ベース層１６の形成後に、おもて面側からのイオン注入で形成するほか、トレンチＳＢＤ３２のトレンチ形成後に、トレンチ部分から斜めにイオン注入して形成することができる。
また、図２２の断面図に示すように、ｐ+型領域１８は、トレンチＳＢＤ３２の底部付近において、ｎ型領域１５部分に設けてもよい。このｐ+型領域１８は、上面図で見て例えば、トレンチＳＢＤ３２が設けられた方向（Ｙ軸方向）に沿って、トレンチＳＢＤ３２の一側部に連続的に設けられる。このｐ+型領域１８は、ｎ型領域１５（上側ｎ型領域１５ｂ）形成後に、おもて面側からのイオン注入で形成できる。これにより、ｐ+型領域３とソース電極２２をｐ+型領域１８で繋ぐことができ、上記同様にコンタクト抵抗を下げることができる。
また、図２３の断面図に示すように、ｐ+型領域１８はトレンチＳＢＤ３２の深さ方向に複数設けてもよい。図２３の例では、おもて面側のｎ+型ソース領域１７部分にｐ+型領域１８を形成し（図１Ａ等参照）、さらに、トレンチＳＢＤ３２の底部付近にｎ型領域１５部分にもｐ+型領域１８を形成する（図２２等参照）。例えば、おもて面側のｎ+型ソース領域１７部分に形成したｐ+型領域１８は、トレンチＳＢＤ３２が設けられた方向（Ｙ軸方向）に沿って、トレンチＳＢＤ３２の両側部に交互に設け（図１Ｂ等参照）、トレンチＳＢＤ３２の底部付近のｎ型領域１５部分に形成したｐ+型領域１８は、トレンチＳＢＤ３２が設けられた方向（Ｙ軸方向）に沿って、トレンチＳＢＤ３２の一側部に連続的に設けられる。このような構造によれば、ｐ+型領域３とソース電極２２に対するｐ+型領域１８の領域を増やすことができ、コンタクト抵抗をより下げることができる。
以上説明したように、実施の形態によれば、ソース電極２２とｐ型ベース層１６の間に濃い不純物濃度の第３ｐ+型領域１８を設けることにより、チャネルｐ層（ｐ型ベース層１６）とソース電極２２間に濃い第３ｐ+型領域１８とオーミック電極３３ａを介して接続する。これにより、ソース電極２２とチャネルｐ層間の抵抗を低くする（コンタクト抵抗を下げる）ことができ、チャネルｐ層（ｐ型ベース層１６）の電位を安定化できるようになる。そして、ソース電極２２とチャネルｐ層間のコンタクト抵抗を下げることで、スイッチング時の閾値の変動やアバランシェ耐量の低下を防ぐことができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の半導体装置に適している。
１ ｎ-型ドリフト層
２ ｎ+型炭化珪素基板
３ 第１ｐ+型領域
４ 第２ｐ+型領域
１５ ｎ型領域
１５ａ 下側ｎ型領域
１５ｂ 上側ｎ型領域
１６ ｐ型ベース層
１７ ｎ+型ソース領域
１８ ｐ+型領域
１９ ゲート絶縁膜
２０ ゲート電極
２１ 層間絶縁膜
２２ ソース電極
２５ 酸化膜
３１ トレンチゲート
３２ トレンチＳＢＤ
３３ 金属膜
３３ａ オーミック電極
３５ 金属膜

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の内部に選択的に設けられた、第２導電型の第１半導体領域と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた、第２導電型の第２半導体領域と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２導電型の第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域と、
    前記第１導電型の第３半導体領域および前記第２導電型の第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接する第１トレンチおよび第２トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２トレンチの内部に設けられ、ソース電極に接続されたショットキー電極と、
    を備え、
    前記第２トレンチの側部に、前記第２導電型の第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域を設け、
    前記第１トレンチの側部と他方の側部は、前記第１トレンチの形成方向に沿って前記第１導電型の第３半導体領域が連続的に設けられ、
    前記第２トレンチを中心に一方の側部と他方の側部は、前記第２トレンチの形成方向に沿って前記第２導電型の第３半導体領域と前記第１導電型の第３半導体領域とが交互または間欠的に設けられることを特徴とする半導体装置。
  2. 前記第２導電型の第３半導体領域は、
    前記ソース電極と前記第２導電型の第２半導体層の間に設けたことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２導電型の第３半導体領域は、
    前記第１導電型の第３半導体領域に接して設けたことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２導電型の第３半導体領域を、
    前記第２導電型の第２半導体層に設けたことを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第２導電型の第３半導体領域を、
    前記第２導電型の第２半導体層および前記第１導電型の第３半導体領域に設けたことを特徴とする請求項１または２に記載の半導体装置。
  6. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の内部に選択的に設けられた、第２導電型の第１半導体領域と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた、第２導電型の第２半導体領域と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２導電型の第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体領域と、
    前記第１導電型の第３半導体領域および前記第２導電型の第２半導体層を貫通して前記第１半導体層に達し、底面が前記第１半導体領域と接する第１トレンチおよび第２トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２トレンチの内部に設けられ、ソース電極に接続されたショットキー電極と、
    を備え、
    前記第２トレンチの側部に、前記第２導電型の第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域を設け、
    前記第２導電型の第３半導体領域は、
    前記第２トレンチを中心に一方の側部と他方の側部に、前記第２トレンチの形成方向に沿って連続、交互または間欠的に、かつ、前記第１半導体領域と前記第２導電型の第２半導体層を繋げる位置に設けたことを特徴とする半導体装置。
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