TWI407449B - 同步記憶體裝置及其控制方法 - Google Patents

Description

同步記憶體裝置及其控制方法

本發明係有關於用於執行叢發寫入操作之同步記憶體裝置及其控制方法，且尤係有關於因應同步訊號而擷取請求從叢發寫入操作離開的控制訊號之同步記憶體裝置及其控制方法。

傳統上，當在執行叢發寫入操作之同步記憶體裝置內與叢發寫入操作相關之進入操作和持續操作是與同步訊號同步執行時，會因應與同步訊號不同步之非同步控制訊號而執行來自叢發寫入操作之離開操作。

舉例而言，在如由三星電子公司所製造的KFM2G16Q2M之快閃記憶體中，從叢發寫入操作離開是藉由使晶片致能訊號(/CE)從相對於同步訊號之低位準轉換到高位準而被確認，也就是轉換到非同步狀態。

條列於下的專利文件1至3是相關的專利文獻。

專利文件1：日本專利申請公告No.2003－7060；專利文件2：日本專利申請公告No.2004－355801；和專利文件3：日本專利申請公告Hei.07－254278。

可是，在上述所描述的相關技藝中，從叢發寫入操作離開的操作是與同步訊號非同步執行的，因此其存在有一個風險，亦即不管寫入操作的最後一個週期是否已經完成 均會執行與叢發寫入操作相關的離開操作。

為了避免在叢發寫入操作最後一個週期的寫入操作與離開操作重疊，請求從叢發寫入操作離開之控制訊號的輸入必須被禁能一段固定的時間間隔，直到在最後一個週期之寫入操作已經完成。在由三星電子公司所製造的KFM2G16Q2M中，此固定的時間間隔是對應於tCEH。這是用於晶片致能訊號(/CE)的保持時間(hold time)。因此，必須提供保持時間(亦即非同步時間)的標準。

尤甚者，假如在較高頻率之同步訊號的週期較保持時間長，則從叢發寫入操作離開的期間必須提供等待時間或等待週期直到進入下一個操作週期。這會導致問題，亦即控制會變得非常複雜，且資料寫入的管理負擔(overhead)可能會變得龐大。

本發明已經將上述問題加以考量，且其主要目的是提供用於執行叢發寫入操作之同步記憶體裝置及其控制方法，此同步記憶體裝置能夠藉由與同步訊號同步擷取離開叢發寫入操作之指令而執行從叢發寫入操作離開之離開操作，而不會以任何方式影響在先前和後續週期中的內部操作。除此之外，本發明亦提供一控制電路，其包含具有一些邏輯電路之簡單架構，且不容易故障，因此能夠適用於高頻以便可達到上述目的。

依據本發明之同步記憶體裝置包含有：用於鎖存叢發寫入操作狀態之鎖存電路(latch circuit)：以及用於與同步 訊號同步擷取第一控制訊號之第一緩衝電路。此第一控制訊號用於請求從叢發寫入操作離開，且是由第一緩衝電路擷取以便重置鎖存電路。

依據本發明之同步記憶體裝置的控制方法包含有下列步驟：鎖存叢發寫入操作狀態；與同步訊號同步擷取第一控制訊號；以及因應擷取第一控制訊號之步驟而重置叢發寫入操作狀態。

因此可因應與同步訊號同步擷取之第一控制訊號而執行從叢發寫入操作離開。因此，能夠可靠地執行叢發寫入操作之離開週期，因而可避免在叢發寫入操作最後一個週期之寫入操作與從叢發寫入操作離開之離開操作重疊。

同時，在依據本發明之同步記憶體裝置中，用於鎖存叢發寫入操作狀態之鎖存電路的輸出是連接至第二緩衝電路，其用於與同步訊號同步擷取第二控制訊號。已經曾經設定過之叢發寫入模式訊號BWM僅能由重置訊號BWR重置。此第二控制訊號係用於請求進入叢發寫入操作，且是由第二緩衝電路擷取用於設定鎖存電路。因此，第二緩衝電路會使此輸入無效，於是不管第二控制訊號的邏輯位準為何均能將第二緩衝電路之輸出端保持在其先前狀態。所以可保持鎖存電路的設定狀態。因此，可獲得不會出現故障之簡單邏輯控制電路，其在進入叢發寫入操作之後不會發佈有關鎖存電路的設定訊號，所以可使得鎖存電路僅會因應第一控制訊號而被重置。除此之外，可減少邏輯控制電路的數目，故可適用於高頻。

並且，依據本發明之同步記憶體裝置亦包含有：第一和第二正反器(flip flop)電路，其分別與同步訊號同步擷取晶片致能訊號和寫入致能訊號；設定解碼器，其分別解碼在第一和第二正反器電路中擷取之晶片致能訊號和寫入致能訊號；以及鎖存電路，其在設定端接收來自設定解碼器的輸出訊號且在重置端接收由第一正反器電路所擷取的晶片致能訊號。

並且，依據本發明之同步記憶體裝置包含有：第一邏輯電路和第二邏輯電路，其在晶片致能訊號和寫入致能訊號間執行邏輯操作，以便可分別發佈設定訊號和重置訊號；第一正反器電路，其與同步訊號同步擷取第二邏輯電路的輸出；以及第二正反器電路，其與同步訊號同步擷取第一邏輯電路的輸出，其中第一邏輯電路的輸出訊號是輸入至第二正反器電路之設定端，而由第一正反器電路所擷取之第二邏輯電路的輸出訊號是輸入至第二正反器電路的重置端。

依據本發明之同步記憶體裝置的控制方法包含有下列步驟：與同步訊號同步擷取晶片致能訊號；與同步訊號同步擷取寫入致能訊號；在所擷取的晶片致能訊號和寫入致能訊號之間執行邏輯操作；因應邏輯操作之結果鎖存叢發寫入操作的狀態；以及一旦接收到所擷取之晶片致能訊號已反向(inverted)的通知則重置叢發寫入操作的狀態。

因此叢發寫入操作的狀態是因應與同步訊號同步擷取之晶片致能訊號和寫入致能訊號之間的邏輯操作而設定， 以及因應與同步訊號同步擷取之晶片致能訊號而重置。與叢發寫入操作相關之進入狀態的設定以及重置(例如，離開狀態)是與同步訊號同步操作，因此可確保就算在叢發寫入操作的最後一個週期均能可靠地執行寫入操作。這可以避免在叢發寫入操作的最後一個週期，此叢發寫入操作之寫入操作和離開操作重疊。

依據本發明之同步記憶體裝置的控制方法包含有下列步驟：與同步訊號同步擷取在晶片致能訊號和寫入致能訊號間之第一邏輯操作的結果；因應擷取第一邏輯操作之結果的步驟設定叢發寫入操作；與同步訊號同步擷取在晶片致能訊號和寫入致能訊號間之第二邏輯操作的結果；以及因應重置第二邏輯操作之結果的步驟重置叢發寫入操作的狀態。

依據本發明之同步記憶體裝置及其控制方法，離開叢發寫入操作的指令是與同步訊號同步擷取，所以當在最後一個週期的寫入操作仍在進行時不會發佈離開叢發寫入操作的指令。此可避免寫入操作與離開操作重疊。因此，如禁止輸入離開叢發寫入操作直到最後一個週期已完成之指令的控制變得不需要，因而可適用於在高頻的同步訊號。同時，在進入叢發寫入操作之後不會發佈有關鎖存電路的設定訊號，所以鎖存電路僅會因應第一控制訊號而被重置。換句話說，已經曾經設定過之叢發寫入模式僅會因應重置訊號而重置。因此而獲得的控制電路會很簡單，具有 很少的邏輯電路，且不會出現故障，因此可適用於高頻。

叢發寫入操作為持續寫入操作，其藉由進入指令(enter command)而起始和藉由離開指令(exit command)而結束，其中將進入寫入操作時所輸入的位址用作為預設的位址，且將位元資料依序寫入對應於此位址的記憶體單元，此位址會與時脈訊號同步在每一個時脈週期依序增加。持續寫入操作的功能是由與時脈訊號同步之同步記憶體裝置實現的。此功能可以由任何形式之記憶體裝置實現，其包含有揮發性記憶體和非揮發性記憶體。因為在以動態隨機存取記憶體(DRAM)為代表的揮發性記憶體中，對記憶單元的寫入操作可以在一個時脈週期的時間內完成，所以位元資料是直接寫入到對應於位址之記憶體單元，此位址會在每一個時脈週期依序增加。相反地，因為在以快閃記憶體為代表的非揮發性記憶體中，對記憶體單元的寫入操作需要時間，所以此裝置提供有資料緩衝器。在此例子中，寫入操作包含有在每一個時脈週期將要輸入資料儲存到資料緩衝器的階段，和在完成叢發寫入操作之後寫入記憶體單元之階段。

本發明通常應用在能夠執行叢發寫入操作之同步記憶體裝置中，與包含有揮發性記憶體和非揮發性記憶體之記憶體裝置之形式和記憶體單元之形式無關。接下來，將說明用於實現進入叢發寫入操作和離開叢發寫入操作之操作的電路組構(configuration)及其相關操作。

第1圖係顯示依據第一實施例之電路圖。在此，所顯示的範例為其叢發寫入操作是由晶片致能訊號CE #和寫入致能訊號WE #請求。將被輸入到同步記憶體裝置(未顯示)之晶片致能訊號CE #和寫入致能訊號WE #是分別輸入到反向器(inverter)閘1和3。反向器閘1和3的輸出端則分別連接至D型正反器5和7的輸入端(D)。D型正反器5和7的同步端(synchronizing terminal)(CK)係分別提供有時脈訊號CLK。D型正反器5和7的輸出端(Q)則連接至AND閘9的輸入端。AND閘9的輸出端是連接至鎖存電路11的設定端(S)。D型正反器7的反向輸出端(BQ)是連接至鎖存電路11的重置端(R)。鎖存電路11的反向輸出端(BQ)是透過反向器閘13連接至D型正反器5的重置端(BR)。設定訊號(BWS)則從AND閘9輸出，且從D型正反器7的反向輸出端(BQ)輸出重置訊號BWR。顯示叢發寫入操作狀態之叢發寫入模式訊號BWM是從鎖存電路11的輸出端(Q)輸出。

第2圖係顯示請求依據實施例1之叢發寫入操作之各別操作之輸入訊號的狀態表。這是透過第1圖之電路組構而實現。假如晶片致能訊號CE #和寫入致能訊號WE #均在低位準(L)時，會在時脈訊號CLK的上升邊緣執行請求進入叢發寫入操作的操作。假如晶片致能訊號CE #是在低位準(L)時，會在時脈訊號CLK的上升邊緣執行請求繼續叢發寫入操作的操作。在此狀況下，寫入致能訊號WE #的邏輯位準可以是未特別指定的(X)。當晶片致能訊號CE #是在高位準(H)時，會在時脈訊號CLK的上升邊緣執行請求離開叢發寫入操作的操作。在此狀況下，寫入致能訊號WE #的邏輯位準可以是未特別指定的(X)。

任何與叢發寫入操作相關之進入操作、持續操作和離開操作均是藉由在時脈訊號CLK上升邊緣時所擷取之晶片致能訊號CE #和寫入致能訊號WE #的邏輯位準而執行的。與叢發寫入操作相關之每一個操作的請求均是與時脈訊號CLK同步進行的。

接下來將參考第2圖和第3圖說明第1圖中所顯示電路組構的操作。在第3圖中，時脈週期(1)至(4)表示第一叢發寫入操作持續的期間，而時脈週期(5)和(6)表示第二叢發寫入操作持續的期間。第一叢發寫入操作包含有叢發操作進行中之週期(時脈週期(1)至(3))及接下來離開叢發寫入操作之週期(時脈週期(4))。第二叢發寫入操作包含有進入叢發寫入操作之週期(時脈週期(5))及接下來叢發寫入操作進行中之週期(時脈週期(6))。第3圖係顯示從第一叢發寫入操作立即轉移到第二叢發寫入操作之範例的操作波形圖。

在第1圖中，D型正反器5和7與時脈訊號CLK同步擷取晶片致能訊號CE #之反向訊號和寫入致能訊號WE #之反向訊號。所擷取的訊號由AND閘9進行AND邏輯操作。假如晶片致能訊號CE #和寫入致能訊號WE #二者均在低位準，則對前述訊號之反向訊號執行AND邏輯操作之AND閘9會輸出高位準設定訊號BWS。鎖存電路11是 由高位準設定訊號BWS設定，因而將叢發寫入模式訊號BWM設定為高位準。藉由此驗證，可接受進入叢發寫入操作的操作。這是由第2圖中的叢發寫入操作進入指令所顯示。在此同時亦輸入預設位址Am。這是由第3圖中所顯示的時脈週期(5)表示。

一旦進入叢發寫入操作且設定叢發寫入模式訊號BWM後，則從鎖存電路11之反向輸出端(BQ)輸出低位準訊號。此訊號是由反向器閘13反向成高位準訊號，且輸入到D型正反器5的重置端。因此不管寫入致能訊號WE #的邏輯位準為何，均可以重置D型正反器5，且將其輸出端(Q)保持在低位準。藉由此方法，可將設定訊號BWS保持在低位準。因此，在進入叢發寫入操作之後將不會發佈關於鎖存電路11之設定訊號。換句話說，曾經設定過之叢發寫入模式訊號BWM僅可藉由重置訊號BWR重置。

寫入操作在下一個週期(6)之後會持續進行，使得低位準晶片致能訊號CE #是與轉換到高位準時脈訊號CLK之邊緣同步擷取。對應於要寫入記憶體單元之位址是作為一位址，此位址由未顯示的控制器從預設位址Am每一個時脈週期增加。

叢發寫入操作在時脈週期(1)至(3)也是以相同方式持續進行。低位準晶片致能訊號CE #是與轉換到高位準時脈訊號CLK之邊緣同步擷取，因此使得寫入操作可持續進行。時脈週期(6)和(1)至(3)包含有如第2圖所示持續叢發寫入操作的指令。

晶片致能訊號CE #在時脈週期(4)之前是設定為高位準。高位準晶片致能訊號CE #是由反向閘3反向，以便可由D型正反器7與轉換到高位準之時脈訊號CLK同步擷取。所擷取之晶片致能訊號CE #是由反向輸出端(BQ)輸出作為高位準重置訊號BWR。鎖存電路11是由高位準重置訊號BWR重置，因而可將叢發寫入模式訊號BWM重置成低位準。藉由此驗證，可接受離開叢發寫入操作的操作。這是由第2圖中所顯示的從叢發寫入操作離開之指令表示。

因應於進入叢發寫入操作之指令的設定訊號BWS和因應於離開叢發寫入操作之指令的重置訊號BWR是關於鎖存電路11而產生的，在此鎖存電路11依據與轉換到高位準時脈訊號CLK同步擷取之晶片致能訊號CE #和寫入致能訊號WE #鎖存叢發寫入操作之狀態且輸出叢發寫入模式訊號BWM。任何與叢發寫入操作相關之進入指令、持續指令(continue command)、和離開指令是輸入作為時脈訊號同步化指令。此可以免除如指令間相互關係之個別調整和如輸入時序之時序調整等特定控制的需求，因此使得指令輸入之整體控制變得較容易。

第4圖係顯示依據第二實施例之電路圖。第一實施例描述的範例為進入叢發寫入操作之指令是因應晶片致能訊號CE #和寫入致能訊號WE #之間的AND操作而設定，且離開叢發寫入操作的指令是因應晶片致能訊號CE #而設定。相反地，第二實施例描述的範例為進入指令和離開 指令二者均是因應複數個控制訊號之組合而設定。

進入指令和離開指令二者均是因應複數個控制訊號而設定。各控制訊號均是傳送到D型正反器群21和23。D型正反器群21和23所具有的結構包含有用於各控制訊號之D型正反器，且與第一實施例相同，其與轉換到高位準時脈訊號CLK同步擷取各控制訊號。因應進入指令而由D型正反器群21擷取之控制訊號是輸入到設定解碼器25用於解碼。因應離開指令而由D型正反器群23擷取之控制訊號是輸入到重置解碼器27用於解碼。設定訊號BWS和重置訊號BWR則分別從設定解碼器25和重置解碼器27輸出以便設定/重置鎖存電路11。

並且，就算與叢發寫入操作相關之進入指令和離開指令均是因應複數個控制訊號之組合而輸入，假如與在第一實施例中所描述範例相同，每一個控制訊號均是與時脈訊號CLK同步擷取並解碼所擷取之控制訊號，則能夠因應任何進入指令、持續指令、和離開指令而獲得時脈訊號CLK同步化操作。

第5圖係顯示依據第三實施例之電路圖。第二實施例描述的範例是是因應複數個控制訊號之組合而設定離開指令。相反地，第三實施例描述的範例是是因應複數個控制訊號之任何一個而設定離開指令。在此範例中，採用能夠適用於高頻且與第一實施例所使用的相似之電路組構。接下來，將說明與第一實施例說明之差異。

用於設定離開指令之控制訊號是分別傳送給D型正反 器5和7。D型正反器5和7之反向輸出端(BQ)是輸入到OR電路31，且將OR電路31之輸出輸入到鎖存電路11之重置端(R)。重置訊號BWR會因應在時脈訊號CLK之上升邊緣時晶片致能訊號CE #或寫入致能訊號WE #任何一個的高位準而產生。鎖存電路11是因應高位準重置訊號BWR而重置，因而可將叢發寫入模式訊號BWM重置成低位準。藉由此驗證，可接受離開叢發寫入操作的操作。這是由第6圖中與叢發寫入操作相關之離開指令1或2表示。

與第一實施例和第二實施例相似，在第三實施例中，因應時脈訊號CLK，鎖存在D型正反器5和7和D型正反器群21和23中之各控制訊號將在配置於較後級之邏輯電路9、31、25和27中進行邏輯操作。所產生的輸出訊號是輸入到鎖存電路11，因此使得可藉由時脈訊號CLK設定/保持此配置，以便可以適用於高頻操作。

第7圖係顯示第四實施例。第一實施例和第三實施例說明的範例為用於鎖存叢發寫入操作狀態的鎖存控制是由一種架構實現的，該架構包含有配置於較後級之時脈控制D型正反器5和鎖存電路11。相對於此，第四實施例說明的範例為此架構包含有單邏輯功能電路。再者，所揭露的配置是簡單的且能夠適用於高頻操作，其中此配置會因應時脈控制保留各控制訊號直到設定/重置叢發寫入模式訊號BWM。接下來，將說明其與第一實施例和第三實施例之差異。

在此要說明的範例為叢發寫入操作是藉由晶片致能訊 號CE #和寫入致能訊號WE #而請求的，且再者，從叢發寫入操作離開則是藉由包含有晶片致能訊號CE #和寫入致能訊號WE #之兩個控制訊號的任何一個而請求的。將被輸入到同步記憶體裝置(未顯示)的晶片致能訊號CE #和寫入致能訊號WE #係分別輸入到邏輯電路41和42。邏輯電路42的輸出端是連接至D型正反器46之輸入端(D)。邏輯電路41之輸出端則是輸入到對應於D型正反器46的延遲量的延遲電路43，且延遲電路43的輸出BWS是連接至配置有設定端之D型正反器45之輸入端(D)。D型正反器46之同步化端(CK)係提供有時脈訊號CLK。配置有設定端之D型正反器45之同步化端(CK)係透過對應於D型正反器46之延遲量的延遲電路44而提供有時脈訊號CLK。D型正反器46之輸出端(Q)是連接至配置有設定端之D型正反器45之重置端(R)。輸入重置訊號BWR。配置有設定端之D型正反器45之輸出端(Q)是連接至配置有設定端之D型正反器45之設定端(SET)。

接下來，將說明與第7圖相關之操作。配置有設定端之D型正反器45與時脈訊號CLK同步擷取在晶片致能訊號CE #和寫入致能訊號WE #間進行邏輯操作所產生的訊號BWS。所擷取的訊號BWS是同時輸出到配置有設定端之D型正反器45之輸出端(BWM)，且輸入到設定端(SET)。假如晶片致能訊號CE #和寫入致能訊號WE #兩者均在低位準，則將叢發寫入模式訊號BWM設定成高位準，使得不管在來自設定端(SET)之輸入端(D)的訊息為何 均可將叢發寫入模式訊號BWM保持在高位準。D型正反器46與時脈訊號CLK同步擷取在晶片致能訊號CE #和寫入致能訊號WE #間進行邏輯操作所產生的訊號。將被輸出的重置訊號BWR係輸入至配置有設定端之D型正反器45之重置端。假如晶片致能訊號CE #或寫入致能訊號WE #的任一個是在高位準，則將叢發寫入模式訊號BWM重置成低位準。

在此，對複數個外部控制訊號進行決策以便產生設定訊號的邏輯電路41是配置在時脈控制且配置有設定端之D型正反器45的前一級。因此，用於叢發寫入模式訊號BWM的設定訊息是以較第一實施例至第三實施例更快的速度輸出。除此之外，用於設定訊號之狀態的保持功能可以較快的速度設定。這是因為，在第一實施例中訊號BMW則是從鎖存電路11之BQ端迴授到配置在鎖存電路11之前的時脈控制D型正反器45之BR端，而在第四實施例中因應時脈訊號CLK，鎖存的訊號BMW則是迴授到功能電路45本身。除此之外，對複數個外部控制訊號進行決策以便產生重置訊號的邏輯電路42是配置在時脈控制之D型正反器46之前。因此，用於叢發寫入模式訊號BWM的重置訊息是以較第一實施例至第三實施例更快的速度輸出。

在第一實施例和第三實施例中之時脈訊號CLK是對應於同步訊號。晶片致能訊號CE #是對應於第一控制訊號，且晶片致能訊號CE #和寫入致能訊號WE #則是對應於第二控制訊號。再者，D型正反器5是對應於第二緩衝 電路和第一緩衝電路，且D型正反器7是對應於第一緩衝電路。D型正反器5是對應於D型正反器5第二正反器電路，且D型正反器7是對應於第一正反器電路。AND閘9和OR閘31是對應於邏輯電路。

在第二實施例中，構成進入指令之控制訊號是對應於第一控制訊號，且構成離開指令之控制訊號是對應於第二控制訊號。並且，D型正反器群21是對應於第二緩衝電路，且D型正反器群23是對應於第一緩衝電路。再者，設定解碼器25是對應於第二解碼器，且重置解碼器27是對應於第一解碼器。

在第四實施例中，時脈訊號CLK是對應於同步訊號。晶片致能訊號CE #或寫入致能訊號WE #是對應於第一控制訊號，且晶片致能訊號CE #和寫入致能訊號WE #是對應於第二控制訊號。並且，配置有設定端之D型正反器45是對應於鎖存電路，亦即第二緩衝電路，且D型正反器46是對應於第一緩衝電路。並且，配置有設定端之D型正反器45是對應於第二正反器電路，且D型正反器46是對應於第一正反器電路。再者，NOR閘41和OR閘42是對應於邏輯電路。

如上文中詳細說明的，依據本發明第一實施例，晶片致能訊號CE #和寫入致能訊號WE #二者均是與轉換到高位準之時脈訊號CLK同步被鎖存。依據所鎖存之晶片致能訊號CE #和寫入致能訊號WE #的邏輯位準，假如此二訊號均是在低位準，會產生已經發佈進入叢發寫入操作之指 令的確認通知，假如晶片致能訊號CE #是在低位準，則會產生已經發佈持續叢發寫入操作之指令的確認通知，且假如晶片致能訊號CE #是在高位準，則會產生已經發佈離開叢發寫入操作之指令的確認通知。任何與叢發寫入操作相關之進入指令、持續指令、和離開指令均是與時脈訊號CLK同步處理的。

用於輸入進入指令、持續指令、和離開指令的各時序是分別固定於對應於時脈週期之時序，所以這些指令不會彼此同步發佈，因此可以避免其執行時序重疊。因為可避免當其中一個操作正仍進行中的同時發佈用於另一個操作的請求，所以不再需要如調整輸入彼此相關之指令用之時序等控制，因而可使得整體控制變得較容易。

尤甚者，就算是在高頻率同步訊號的範例中，亦不再需要在輸入指令間調整時序。因此，可在各時脈週期輸入各指令，因而可免除如在各指令之輸入間提供等待時間或等待週期之調整等需求。

本發明第二實施例說明的範例為有關叢發寫入操作之進入指令和離開指令是因應複數個控制訊號的組合而發佈。這些控制訊號也是與轉換到高位準的時脈訊號同步擷取。所擷取的訊號則在解碼器25和27中解碼，因而可告知收到各指令。進一步的操作和效果是與第一實施例中的相同。

在本發明第三實施例中，被時脈鎖存(clock－latched)在D型正反器5和7中之各控制訊號會受到由配置在後級 的邏輯電路9和31所執行之邏輯操作，且其操作結果是輸入至設定/重置電路。這使得可藉由外部時脈CKL來設定/保持此組構，因而可適用於高頻操作。其餘的操作和效果與在第一實施例中的相同。

在本發明第四實施例中，合成複數個外部控制訊號以便產生設定訊號之邏輯電路是配置在時脈控制之D型正反器或配置有設定端之D型正反器前，因而使得可致能叢發寫入模式訊號BWM之高速設定/重置。再者，時脈控制D型正反器的功能及其狀態保持功能是由配置有設定端之D型正反器實現，其因此可用於作為單功能電路，所以可以高速發佈維持其設定狀態的指令。其餘的操作和效果是與第一實施例中的相同。

本發明並不僅限於上述實施例，且在不偏離本發明的精神與範疇下，均可對其應用各種改善和置換。

舉例而言，當上述實施例說明的範例為進入指令和離開指令是與時脈訊號同步擷取時，依據本發明，持續指令也是包含在時脈訊號中。顯然，用於此範例之電路組構使用的是在第一和第二實施例中所顯示的D型正反器。

雖然所說明的D型正反器具有用於與時脈訊號同步擷取控制訊號的電路組構，但是本發明並不是僅限於此。任何電路組構只要能夠與時脈訊號同步擷取這些訊號均可使用。

同時，雖然在說明中的同步化時序為時脈訊號轉換到高位準的時序，顯然亦可以使用轉換到低位準之時序。

1,3,13‧‧‧反向器閘

5,7,46‧‧‧D型正反器

9‧‧‧AND閘

11‧‧‧鎖存電路

21,23‧‧‧D型正反器群

25‧‧‧設定解碼器

27‧‧‧重置解碼器

31,42‧‧‧OR閘

41‧‧‧NOR閘

43,44‧‧‧延遲電路

45‧‧‧配置有設定端之D型正反器

Am‧‧‧預設位址

BWM‧‧‧叢發寫入模式訊號

BWR‧‧‧重置訊號

BWS‧‧‧設定訊號

CE#‧‧‧晶片致能訊號

CLK‧‧‧時脈訊號

WE#‧‧‧寫入致能訊號

第1圖係顯示依據本發明第一實施例之電路圖。

第2圖係顯示依據第一實施例請求各操作之輸入訊號的狀態表。

第3圖係顯示依據第一實施例之操作的操作波形圖。

第4圖係顯示依據本發明第二實施例之電路圖。

第5圖係顯示依據本發明第三實施例之電路圖。

第6圖係顯示依據第三實施例請求各操作之輸入訊號的狀態表。

第7圖係顯示依據本發明第四實施例之電路圖。

1,3,13‧‧‧反向器閘

5,7‧‧‧D型正反器

9‧‧‧AND閘

11‧‧‧鎖存電路

BWR‧‧‧重置訊號

BWS‧‧‧設定訊號

CE#‧‧‧晶片致能訊號

CLK‧‧‧時脈訊號

WE#‧‧‧寫入致能訊號

Claims (13)

1. 一種同步記憶體裝置，其係包括：鎖存電路，其係鎖存叢發寫入操作之狀態；第一緩衝電路，其係與同步訊號同步擷取第一控制訊號，該第一控制訊號係請求自該叢發寫入操作離開；以及第二緩衝電路，其係與同步訊號同步擷取請求進入該叢發寫入操作之第二控制訊號，其中，該鎖存電路係因應於該第一緩衝電路所擷取之該第一控制訊號而重置，並且因應於該第二緩衝電路所擷取之該第二控制訊號而設定。
2. 如申請專利範圍第1項之同步記憶體裝置，其中，顯示該鎖存電路已設定之控制訊號係控制該第二緩衝電路，藉以禁止該第二緩衝電路擷取該第二控制訊號。
3. 如申請專利範圍第1或2項之同步記憶體裝置，其係包括：重置解碼器，其係解碼由該第一緩衝電路所擷取之該第一控制訊號；其中，該重置解碼器係輸出與該鎖存電路相關之重置訊號。
4. 如申請專利範圍第1項之同步記憶體裝置，其係包括：設定解碼器，其係解碼由該第二緩衝電路所擷取之該第二控制訊號；其中，該設定解碼器係輸出與該鎖存電路相關之設 定訊號。
5. 如申請專利範圍第1項之同步記憶體裝置，其中，該鎖存電路與同步訊號同步擷取請求進入該叢發寫入操作之第二控制訊號。
6. 如申請專利範圍第1項之同步記憶體裝置，其係包括：第一邏輯電路，其係對複數個該第一控制訊號執行邏輯操作；以及第二邏輯電路，其係對複數個該第二控制訊號執行邏輯操作，其中，該第一邏輯電路之輸出係連接至該第一緩衝電路之輸入，且該第二邏輯電路係輸出與該鎖存電路相關之設定訊號。
7. 一種同步記憶體裝置，其係包括：第一正反器電路，其係與同步訊號同步擷取晶片致能訊號；第二正反器電路，其係與同步訊號同步擷取寫入致能訊號；設定解碼器，其係解碼由該第一正反器電路所擷取之該晶片致能訊號，和由該第二正反器電路所擷取之該寫入致能訊號；鎖存電路，係於其設定端接收來自該設定解碼器之輸出訊號，且於其重置端接收由該第一正反器電路所擷取之該晶片致能訊號；以及重置解碼器，其係解碼由該第一正反器電路所擷取 之該晶片致能訊號，和由該第二正反器電路所擷取之該寫入致能訊號，其中，該鎖存電路係於其重置端接收來自該重置解碼器之輸出訊號，以取代由該第一正反器電路所擷取之該晶片致能訊號。
8. 如申請專利範圍7項之同步記憶體裝置，其中，顯示該鎖存電路已設定之控制訊號係控制該第二正反器電路，藉以禁止該第二正反器電路擷取該寫入致能訊號。
9. 一種同步記憶體裝置，其係包括：第一邏輯電路和第二邏輯電路，其係在晶片致能訊號和寫入致能訊號間執行邏輯操作，藉以分別輸出設定訊號和重置訊號；第一正反器電路，其係與同步訊號同步擷取該第二邏輯電路之輸出；以及第二正反器電路，其係與同步訊號同步擷取該第一邏輯電路之輸出，其中，該第一邏輯電路的該輸出訊號係輸入至該第二正反器電路之設定端，而由該第一正反器電路所擷取之該第二邏輯電路的該輸出訊號係輸入至該第二正反器電路之重置端，其中，顯示該第二正反器電路已設定之控制訊號係控制該第二正反器電路，藉以禁止來自該第一邏輯電路之該輸出訊號輸入至該第二正反器電路。
10. 一種於同步記憶體裝置中之控制方法，其係包括下列步 驟：鎖存叢發寫入操作之狀態；與同步訊號同步擷取請求自該叢發寫入操作離開之第一控制訊號；因應於擷取該第一控制訊號之步驟而重置該叢發寫入操作之狀態；與同步訊號同步擷取請求進入該叢發寫入操作之第二控制訊號；以及因應於擷取該第二控制訊號之步驟而設定該叢發寫入操作之狀態。
11. 一種於同步記憶體裝置中之控制方法，其係包括下列步驟：與同步訊號同步擷取晶片致能訊號；與同步訊號同步擷取寫入致能訊號；因應於擷取該晶片致能訊號之步驟和擷取該寫入致能訊號之步驟，在該晶片致能訊號和該寫入致能訊號間執行邏輯操作；因應於執行該邏輯操作之步驟鎖存叢發寫入操作之狀態；於接收到相較於擷取該晶片致能訊號之步驟該晶片致能訊號已反向的通知時，重置該叢發寫入操作之狀態；以及解碼該晶片致能訊號及該寫入致能訊號，其中，接收輸出訊號，以取代該晶片致能訊號。
12. 一種於同步記憶體裝置中之控制方法，其係包括下列步驟：與同步訊號同步擷取在晶片致能訊號和寫入致能訊號間之第一邏輯操作的結果；因應於擷取該第一邏輯操作之該結果的步驟設定叢發寫入操作；與同步訊號同步擷取在該晶片致能訊號和該寫入致能訊號間之第二邏輯操作的結果；以及因應於擷取該第二邏輯操作之該結果的步驟重置該叢發寫入操作之狀態，其中，顯示該叢發寫入操作已設定之控制訊號係控制該第二邏輯操作，藉以禁止該第一邏輯操作之該結果的該擷取。
13. 如申請專利範圍第12項之於同步記憶體裝置中之控制方法，其係包括禁止因應於設定該叢發寫入操作之步驟而擷取該第一邏輯操作之該結果的步驟。