KR100546272B1 - 데이터 스트로우브 신호를 사용한 데이터 입력 회로 - Google Patents

데이터 스트로우브 신호를 사용한 데이터 입력 회로 Download PDF

Info

Publication number
KR100546272B1
KR100546272B1 KR1019980009967A KR19980009967A KR100546272B1 KR 100546272 B1 KR100546272 B1 KR 100546272B1 KR 1019980009967 A KR1019980009967 A KR 1019980009967A KR 19980009967 A KR19980009967 A KR 19980009967A KR 100546272 B1 KR100546272 B1 KR 100546272B1
Authority
KR
South Korea
Prior art keywords
data
buffer
input
output
stages
Prior art date
Application number
KR1019980009967A
Other languages
English (en)
Other versions
KR19990075644A (ko
Inventor
이상보
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019980009967A priority Critical patent/KR100546272B1/ko
Publication of KR19990075644A publication Critical patent/KR19990075644A/ko
Application granted granted Critical
Publication of KR100546272B1 publication Critical patent/KR100546272B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Dram (AREA)

Abstract

데이터 스트로우브 신호와 함께 입력되는 데이터를 클럭에 동기시키는 동기식 반도체 메모리 장치의 데이터 입력 회로에 관해 기재하고 있다. 본 발명에 따른 데이터 입력 회로는, 데이터 입력 시점과 동일한 시점에서 입력되어 데이터를 샘플링하는 클럭으로서의 역할을 하는 데이터 스트로우브 신호와 버퍼단 제어신호들에 응답하여, 입력되는 데이터를 교대로 출력하는 복수개의 버퍼단들과, 동기단 제어신호들에 응답하여, 상기 버퍼단들의 출력 데이터를 내부클럭에 동기시켜 출력하며, 공통의 데이터 입력선과 그 출력들이 연결되는 복수개의 동기단들을 구비한다. 따라서, 클럭에서 데이터 출력 까지의 소요 시간 및 데이터가 메모리에서 컨트롤러까지 비행하는데 소요되는 시간의 영향을 배제하여 동기식 반도체 메모리 장치의 동작 속도가 개선된다.

Description

데이터 스트로우브 신호를 사용한 데이터 입력 회로
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 특히 데이터 스트로우브 신호를 사용하는 반도체 메모리 장치의 데이터 입력 회로에 관한 것이다.
컴퓨터 시스템은 주어진 작업들에 대한 명령들을 실행하기 위한 중앙 처리 장치(이하, CPU)와, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 주 메모리를 일반적으로 가지고 있다. 그러므로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도를 향상시키는 것과 CPU가 대기 시간없이 동작하여 주 메모리로의 억세스 시간이 가능한 한 짧게 만드는 것이 요구된다. 이와 같은 요구에 의하여 시스템 클럭의 제어를 받아 동작하여 주 메모리로의 억세스 시간이 매우 짧은 동기식 디램(이하, SDRAM)이 출현하게 되었다.
통상적으로 SDRAM은 시스템 클럭의 천이에 의해 발생되는 펄스 신호에 응답하여 동작이 제어된다. 클럭에 동기되어 동작하는 이러한 동기식 반도체 메모리 장치에서 클럭 사이클 타임(CLOCK CYCLE TIME, 이하, tCC)은 여러 가지 요소들에 의하여 제한된다.
즉, tCC는, 메모리와 데이터 컨트롤러에 입력되는 클럭의 소요 시간의 차이(이하, tSW), 클럭에서 데이터 출력 까지의 소요 시간(DATA ACCESS TIME, 이하 tAC), 데이터가 메모리에서 컨트롤러까지 비행하는데 소요되는 시간(이하, tFL), 컨트롤러에서의 데이터 셋-업 타임(이하, tSS) 등의 합에 의하여 결정된다.
도 1은 종래 기술에서 tCC를 제한하는 각종 소요 시간을 도시한 타이밍도이다. 여기에서, CLK_SYS는 시스템 클럭의 파형을, CLK_CNTR는 컨트롤러에 입력되는 클럭의 파형을, CLK_DRAM은 DRAM에 입력되는 클럭의 파형을, DATA_DRAM은 DRAM에서 출력되는 데이터를, DATA_CNTR는 컨트롤러에서 수파하는 데이터를 각각 나타낸다.
이를 참조하면, 시스템상에서 tCC는 tSW, tAC, tFL 및 tSS의 합 이상이 되어야 한다는 한계를 지니게 된다. 그러므로 종래의 데이터 입출력 회로로는 300MHz 이상의 주파수를 지니는 SDRAM을 실현하는 것이 불가능하였다.
이러한 문제를 해결하는 방안의 하나로써, 클럭 형태를 갖는 데이터 스트로우브(이하, DS) 신호를 사용하는 방법이 제안되어 있다. 이는, 메모리와 컨트롤러 간의 데이터 전송시 데이터 라인과 동일한 시스템 부하를 갖는 데이터 스트로우브 라인을 통해, DS 신호를 데이터와 함께 전송하고, 컨트롤러에서는 이 DS 신호를 이용하여 데이터를 받아들임으로써, tFL, tAC 와 같은 시스템 클럭을 제한하는 요소들을 상쇄한다. 따라서, DS 신호를 사용하지 않는 경우보다, 높은 동작 주파수를 갖는 시스템 클럭을 사용하는 것이 가능해진다.
이와 같이, DS 신호를 사용하는 시스템에서는 DS 신호에 동기시켜 데이터를 받아들이기 때문에, 입력된 데이터를 다시 시스템 클럭과 동기시키는 것이 필수적으로 요구된다. 또한, 메모리 장치에 사용되는 클럭의 상승에지 및 하강에지에서 데이터를 입출력하는 더블 데이터 레이트(Double Data Rate, 이하, DDR) 기술이 보편화되는 추세에 있으므로, DS 신호를 사용하고, DDR 또는 그 이상의 데이터 레이트를 가지며, 데이터가 연속적으로 입력될 수 있는 입력 버퍼에 대한 요구도 증가되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 데이터 스트로우브 신호와 함께 입력되는 데이터를 클럭에 동기시키는 동기식 반도체 메모리 장치의 데이터 입력 회로를 제공하는 것이다.
상기 과제를 달성하기 위하여 본 발명에 따른 데이터 입력 회로는, 데이터 입력 시점과 동일한 시점에서 입력되어 데이터를 샘플링하는 클럭으로서의 역할을 하는 데이터 스트로우브 신호와 버퍼단 제어신호들에 응답하여, 입력되는 데이터를 교대로 출력하는 복수개의 버퍼단들과, 동기단 제어신호들에 응답하여, 상기 버퍼단들의 출력 데이터를 내부클럭에 동기시켜 출력하며, 공통의 데이터 입력선과 그 출력들이 연결되는 복수개의 동기단들을 구비한다.
상기 데이터 입력회로는 또한, 기입 동작이 허용된 구간 내에서, CMOS 레벨로 전환된 데이터 스트로우브 신호를 입력하여 상기 버퍼단의 개수만큼 서로 다른 위상을 가지는 버퍼단 제어신호들을 발생하는 버퍼단 제어회로와, 기입 동작이 허용된 구간 내에서, 상기 버퍼단 제어신호들을 입력하고 이를 내부클럭에 동기시킨 동기단 제어신호들을 발생하는 동기단 제어회로를 구비한다.
상기 버퍼단 제어회로를 통해 출력되는 상기 버퍼단 제어신호들은 CMOS 레벨로 전환된 상기 데이터 스트로우브 신호가 하이 레벨로 천이될때마다 그 논리 상태가 변화된다.
상기 버퍼단들은 클럭 한 주기 동안 입력되는 데이터 수 만큼의 개수가 병렬로 연결된 것이 바람직하며, 상기 버퍼단들 각각은, 버퍼단 제어신호와 데이터 스트로우브 신호를 논리곱하는 논리곱 수단과, 상기 논리곱 수단의 출력에 의해 제어되어, 입력되는 데이터를 전송하는 복수개의 전송 수단들 및 상기 전송 수단들의 출력을 일정시간 저장하는 복수개의 래치 수단들을 구비한다.
상기 동기단들 각각은, 동기단 제어신호와 내부클럭을 입력하는 낸드 게이트와, 상기 낸드 게이트의 출력에 의해 제어되어, 상기 버퍼단의 출력 데이터를 전송하는 적어도 하나의 전송 수단, 및 상기 전송 수단의 출력을 일정시간 저장하는 적어도 하나의 래치 수단을 구비한다.
이와 같이 본 발명에 따르면, 데이터 스트로우브 신호와 함께 입력되고, DDR 또는 그 이상의 데이터 레이트를 가지며 데이터가 입력되는 경우에도 효과적으로 동작한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 데이터 입력 회로의 블록도로서, 데이터가 더블 데이터 레이트(Double Data Rate, 이하 DDR)로 입력되는 경우를 예로 들어 설명한다.
본 발명의 일 실시예에 따른 입력 버퍼 회로는, 도 2에 도시된 바와 같이, TTL 레벨로 입력되는 DS 신호를 받아들여 CMOS 레벨로 변환하는 DS 전환부(10)와, 상기 DS 전환부(10)로부터 출력되는 신호를 일정시간 지연시켜 출력하는 지연회로(15)와, TTL 레벨로 입력되는 데이터 DIN을 받아들여 CMOS 레벨의 신호로 변환하는 DIN 전환부(20)와, 상기 DS 전환부(10)의 출력신호를 입력하여 버퍼단 제어신호들(PDSEN1, PDSEN2)을 발생하는 버퍼단 제어회로(30)와, 상기 버퍼단 제어신호들(PDSEN1, PDSEN2)을 입력하여 내부 클럭(PCLK)에 동기된 동기단 제어신호들(PCLKEN1, PCLKEN2)을 발생하는 동기단 제어회로(40)를 구비한다.
본 발명에 따른 입력 버퍼 회로는 또한, 버퍼단 제어신호들(PDSEN1, PDSEN2)과 지연회로 출력신호(PDSD)에 응답하여, 각각이 상기 DIN 전환부(20)로부터 출력되는 데이터(PDINT)를 교대로 출력하는 복수개의 버퍼단들, 예컨대 제1 및 제2 버퍼단들(50 및 60)과, 상기 동기단 제어신호들(PCLKEN1, PPCLKEN2)에 응답하여, 제1 및 제2 버퍼단들(50 및 60)로부터 출력되는 데이터를 내부 클럭(PCLK)에 동기시켜 출력하는 복수개의 동기단들, 예컨대 제1 및 제2 동기단들(50 및 60)을 구비한다.
상기 DS 전환부(10)는 데이터를 샘플링하는 클럭으로서의 역할을 하는 DS 신호를 CMOS 레벨의 신호(PDS)로서 출력하고, 상기 DIN 전환부(20)는 입력 데이터(DI)를 CMOS 레벨의 신호(PDINT)로서 출력한다.
상기 버퍼단 제어회로(30)는, DS 전환부(10)로부터 출력되는 PDS 신호를 입력하여 제1 및 제2 버퍼단(50 및 60) 중에서 어느 쪽 버퍼단에 PDSD 신호가 입력될지를 결정하는 신호들인 버퍼단 제어신호들(PDSEN1 및 PDSEN2)을 발생한다. 이 버퍼단 제어신호들(PDSEN1 및 PDSEN2)에 의해 상기 제1 및 제2 버퍼단(50 및 60)들이 교대로 동작하게 된다.
상기 동기단 제어회로(40)는 또한, 상기 버퍼단 제어회로(30)로부터 출력되는 버퍼단 제어신호들(PDSEN1 및 PDSEN2)과 내부 클럭(PCLK)에 응답하여, 동기단 제어 신호들(PCLKEN1 및 PCLKEN2)을 발생한다.
상기 제1 버퍼단 및 제2 버퍼단(50 및 60) 각각은, 외부로부터 입력된 DS 신호가 CMOS 레벨로 전환되고 일정시간 지연된 신호(PDSD)와 상기 버퍼단 제어회로로부터 출력되는 버퍼단 제어 신호들(PDSEN1 및 PDSEN2)에 응답하여, CMOS 레벨로 전환된 데이터(PDINT)를 교대로 출력한다. 이때, 버퍼단들(50, 60) 각각으로 입력되는 데이터(PDINT)들은 짝수번째와 홀수번째 데이터로 분리되어 출력노드들(NF1_E, NF1_O, NF2_E, NF2_O)로 제공된다.
본 발명에 따르면, 클럭 한 주기동안 입력되는 데이터의 수에 해당되는 개수의 버퍼단들이 병렬로 연결된 것이 바람직하다. 예를 들어, 본 실시예에서와 같이 데이터가 클럭의 상승에지 및 하강에지에서 입력되는 경우, 2 개의 버퍼단들 즉, 제1 및 제2 버퍼단(50, 60)으로 구성된 것이 바람직하다.
상기 동기단들(70, 80)은, 동기단 제어신호들(PCLKEN1, PCLKEN2)에 응답하여, 상기 버퍼단들의출력 데이터를 내부 클럭(PCLK)에 동기시켜 공통의 데이터 입력선들(DI_E, DI_O)로 제공한다. 상기 동기단들은 상기 버퍼단들의 개수와 동일한 개수로 구성되는 것이 바람직하며, 각각의 출력들은 공통의 데이터 입력선과 연결된다.
도 3a와 도3b는 상기 도 2에 도시된 데이터 입력회로에 사용되는 신호들의 타이밍도로서, 도 3a는 클럭과 DS 신호의 소요 시간 차이(이하 tDSS)가 0.5CLK 인 경우를 도 3b는 1CLK인 경우를 예로 들었으며, 두 경우 모두에 있어서 기입 레이턴시는 2로 설정하였다.
도 3a 및 도 3b를 참조하면, DS 신호는 기입 명령어(WD)가 입력되는 클럭(CLK)에 대해 tDSS 만큼 지연되어 입력된다. 이때 입력되는 데이터(DIN)는 DS 신호의 상승 에지 또는 하강 에지에 그 중심이 위치한다.
DS 전환부(도 2의 10)를 통해 입력되는 DS 신호는, DIN과 함께 입력되고, 스탠바이(stand-by) 모드에서 하이 임피던스 레벨을 유지한다. 이는, 스탠바이 모드에서 DS 신호가 하이 또는 로우 레벨을 유지하는 경우, 시스템 상에서 DS 라인과 전압 소스간에 전류 경로가 형성되어 발생되는 스탠바이 전류 소모를 감소시키기 위해서이다. 또한, 데이터 전송시 DS 신호가 하이 임피던스 레벨에서 곧바로 "하이" 레벨로 천이되는 경우, 첫 번째 데이터 DO_E와 세 번째 데이터 D1_E를 받아들이는 DS 신호의 파형이 달라지게 된다. 이러한 파형의 변화는 데이터의 셋 업(set up) 및 홀드(hold) 시간 차이를 유발하게 된다. 이를 방지하기 위해 DS 신호는, 도시된바와 같이, 첫 번째 데이터가 입력되기 1 싸이클 전부터 "로우" 레벨을 유지하도록 구성하는 것이 바람직하다.
기입 마스터 신호 PWR은 기입 명령어 WD에 응답하여 활성화되고 기입 동작이 이루어지는 동안 "하이" 상태를 유지하는 신호로서, 본 실시예에서는 기입 레이턴시가 2인 경우를 예로 들었으므로, 데이터 기입이 완료된 후 2 클럭 싸이클 동안 "하이" 상태를 유지한다.
DS 전환부(도 2의 10)를 통해 출력되는 신호 PDS에 응답하여 버퍼단 제어신호들인 PDSEN1, PDSEN2 가 발생된다. 지연회로(도 2의 15)를 통해 출력되는 신호 PDSD 는 DS 전환부 출력신호 PDS가 일정시간 지연된 신호로써, 제1 및 제2 버퍼단(50 및 60)으로 입력된다.
버퍼단 제어 신호들 PDSEN1 및 PDSEN2는 도 2에 도시된 2 개의 버퍼단 중에서 어느쪽 버퍼단에 PDSD 신호가 입력될지를 결정하는 신호로서, PWR 이 로우 레벨인 경우 모두 로우 레벨을 유지하다가 PWR이 하이로 천이되면 PDSEN2가 하이가 되어 동작 준비 상태가 된다. 이어서, PWR 신호가 하이인 상태에서 PDS 신호가 하이로 천이되는 것에 응답하여, PDSEN1은 하이로, PDSEN2는 로우로 각각 천이되고, 이에 의해, 제1 버퍼단(30)이 활성화되어 PDSD와 PDINT 신호는 제1 버퍼단(30)으로 입력되고 저장된다. PDS 신호가 로우가 되고 다시 하이로 천이되면, 도시된 바와 같이, PDSEN1은 로우로, PDSEN2는 하이로 천이된다. 즉, PDS가 하이로 천이될때마다 PDSEN1 및 PDSEN2는 토글되고, PWR 신호가 로우가 되면 PDSEN1 및 PDSEN2 신호는 모두 로우가 된다.
동기단 제어신호들 PCLKEN1 및 PCLKEN2는 PWR 신호가 하이 레벨을 유지하는 동안, 내부클럭(PCLK)의 하강에지에 PDSEN1 및 PDSEN2 신호가 동기된 신호이다.
입력 버퍼 회로의 출력신호 DI_E 및 DI_O는 내부클럭(PCLK)의 상승에지에 응답하여 데이터를 출력한다.
도 4는 도 2에 도시된 제1 버퍼단(50), 제2 버퍼단(60), 제1 동기단(70) 및 제2 동기단(80)의 구체적 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 각각의 버퍼단, 즉 제1 버퍼단(50)과 제2 버퍼단(60)은 기본적으로 동일한 구성을 갖는다. 마찬가지로, 제1 동기단(70)과 제2 동기단(80) 또한 기본적으로 동일한 구성을 갖는다. 따라서, 이하에서 설명되는 실시예는 제1 버퍼단(50)과 제1 동기단(70)의 구성과 동작을 중심으로 설명될 것이며, 제2 버퍼단(60)과 제2 동기단(80)이 이에 준하는 구성과 동작을 가짐은 당업자에게 널리 이해되어질 것이다.
먼저, 상기 제1 버퍼단(50)은 버퍼단 제어신호(PSDEN1)와 PDSD 신호를 논리곱하는 논리곱 수단(54)과, 상기 논리곱 수단(54)의 출력에 의해 제어되어, 입력되는 데이터를 전송하는 복수개의 전송 수단들(51a, 51b, 51c, 51d, 51e)과, 상기 전송 수단들의 출력을 일정시간 저장하는 복수개의 래치 수단들(52a, 52b, 52c, 52d, 52e)을 구비한다. 상기 제1 버퍼단(50)은 또한, 입력되는 데이터(PDINT)를 일정시간 지연시키는 복수개의 반전 수단들(53a, 53b, 53c)을 더 구비한다.
상기 전송 수단들(51a, 51b, 51c, 51d, 51e)과 래치 수단들(52a, 52b, 52c, 52d, 52e)은, 입력되는 데이터 중에서 짝수번째와 홀수번째를 분리하여 출력하도록 2 단으로 구성된 것이 바람직하다. 예를 들어, 전송 수단들과 래치 수단들 중 51a, 51b, 51c와 52a, 52b, 52c는 짝수번째 데이터를, 51d, 51e 와 52d, 52e들은 홀수번째 데이터를 전송하도록 병렬로 구성된다.
상기 스위칭 수단들 중 제1 열 및 제2 열의 처음에 위치한 스위칭 수단들(51a, 51d)은, PDSEN1 신호와 PDSD 신호에 따라 교번하여 "온" 되어, 상기 반전 수단들(53a, 53b, 53d)을 통해 입력되는 데이터신호(PDINT)를 래치 수단들로 전송한다. 언급된 스위칭 수단들(51a, 51d) 다음에 위치한 래치 수단들(52a, 52d)은 상기 스위칭 수단들(51a, 51d)이 '온' 되는 시간 동안에 입력되는 짝수번째 데이터와 폴수번째 데이터(PDINT)를 저장한다.
예를 들어, PDSEN1이 하이 레벨이고, PDSD 가 로우 레벨인 경우, 최초로 입력되는 제1 데이터는 제1 열의 스위칭 수단(51a)을 통과하여 래치 수단(52a)에 저장된다. 계속해서, PDSD 가 하이 레벨로 천이되어 논리합 수단(54)의 두 입력이 모두 하이 레벨이 되면, 제1 열의 두 번째 스위칭 수단(51b)과 제2 열의 첫 번째 스위칭 수단(51d)이 "온" 된다. 따라서, 제1 열의 첫 번째 래치 수단(52a)에 저장된 제1 데이터는 두 번째 래치 수단(52b)로 전송되어 저장되고, 두 번째로 입력되는 제2 데이터는 제2 열의 첫 번째 래치 수단(52d)에 저장된다. 다음, PDSD 가 다시 논리 로우가 되면, 제1 열의 세 번째 스위칭 수단(51c)과 제2 열의 두 번째 스위칭 수단(51e)이 "온" 되고, 제1 데이터는 제1 열의 세 번째 래치 수단(52c)에 저장되고, 제2 데이터는 제2 열의 두 번째 래치 수단(52e)에 저장된다.
즉, PDSEN1이 하이인 동안, PDSD 가 하이가 되면 짝수번째 데이터 D0_E가, PDSD가 로우가 되면 홀수번째 데이터 D0_O가 제1 버퍼단(50)의 두 출력 노드들(NF1_E, NF1_O)로 제공된다. 마찬가지로, PDSEN2가 하이인 동안, PDSD가 하이가 되면 짝수번째 데이터 D1_E가, PDSD가 로우가 되면 홀수번째 데이터 D1_O가 제2 버퍼단의 두 출력 노드들(NF2_E, NF2_O)로 제공된다.
또한, 상기 제1 동기단(70)은, 동기단 제어신호(PCLKEN1)와 내부클럭(PCLK)를 입력하는 낸드(NAND) 게이트(73)와, 상기 낸드 게이트의 출력에 의해 제어되어, 상기 버퍼단의 출력 데이터를 전송하는 적어도 하나의 전송 수단, 예컨대 두 개의 전송 수단들(71, 72) 및 상기 전송 수단의 출력을 일정시간 저장하는 적어도 하나의 래치수단, 예컨대 두 개의 래치 수단들(74, 75)을 구비한다.
상기 전송 수단들(71, 72) 각각은 동기단 제어신호(PCLKEN1)와 내부클럭(PCLK)이 모두 하이 레벨이 되면, 상기 제1 버퍼단(50)의 츨력 노드들(NF1_E, NF1_O)로부터 전송되는 제1 데이터와 제2 데이터를 래치 수단들(74, 75)로 제공하고, 이 데이터들은 공통의 데이터 입력선(DI_E, DI_O)으로 제공된다.
따라서, 제1 버퍼단(50)과 제2 버퍼단(60)의 출력 노드들(NF1_E, NF1_O, NF2_E, NF2_O)에는 짝수번째로 입력되는 제1 데이터(D0_E)와 홀수번째로 입력되는 제2 데이터(D0_O)가 각각 저장되고, 상기 제1 데이터 및 제2 데이터(D0_E, D0_O)는 PCLKEN1이 하이인 상태에서 PCLK의 상승에지에 응답하여 데이터 입력선(DI_E, DI_O)으로 출력된다.
상기와 같이 버퍼단이, 2단으로 구성되어 있는 것은, tDSS 가 예를 들어 3n s∼tCC 의 지연시간을 가지고 입력되므로, 버퍼단이 하나로 구성되는 경우 tDSS(min)시 PCLKEN1 및 PCLK 가 하이가 되어, 버퍼단의 출력노드(NF1_E, NF1_O)에 저장된 데이터가 전송되기 이전에 PDSD 신호가 토글하여 다음번 데이터가 버퍼단의 출력노드(NF1_E, NF1_O)에 도달함으로써 데이터의 충돌이 발생되기 때문이다.
따라서, 본 발명의 일 실시예에서와 같이 기입 레이턴시가 2CLK인 경우, 버퍼단이 2 단으로 구성되면 데이터의 충돌이 발생되지 않으며, 만약 기입 레이턴시가 3CLK으로 가정되면 상기 버퍼단도 3단으로 구성하여야 한다. 한편, 동기단 제어신호 PCLKEN1과 PCLKEN2 는 클럭(PCLK)에 동기되어 발생되는 신호들로서, PCLKEN1은 PDSEN1이 하이인 경우 PCLK를 받아서 기입 명령어가 입력되는 클럭보다 2 클럭 후에 발생하는 PCLK를 포함하는 윈도우를 갖는 신호이다. 또한, PCLKEN2는 PCLKEN1과 교대로 하이가 되는 신호로서, 기입 명령어보다 3 클럭 후에 발생하는 PCLK를 포함하는 윈도우를 가지도록 한다. 즉, 기입 명령어보다 2 CLK 후에 발생하는 PCLK에 의해 제1 버퍼단 출력노드들(NF1_E, NF1_O)의 데이터가 데이터 입력선(DI_E, DI_O)으로 전송되고, 3 CLK 후에 발생하는 PCLK에 의해 제2 버퍼단 출력노드들(NF2_E, NF2_O)의 데이터가 데이터 입력선(DI_E, DI_O)으로 공급된다.
도 5는 본 발명의 일 실시예에 따른 버퍼단 제어회로(30)의 회로도이다.
도 5에 도시된 바와 같이, 버퍼단 제어회로(30)는, 복수개의 스위칭 수단들(31a, 31b)과, 복수개의 래치수단들(32a, 32b), NAND 게이트들(33a, 33b), 반전수단들(34a, 34b, 34c, 34d) 및 NMOS 트랜지스터(35)로 구성된다.
도 3의 타이밍도를 참조하여, 상기 버퍼단 제어회로(30)의 동작을 살펴보면, 먼저 PWR 신호가 로우인 경우 PDSEN1과 PDSEN2 신호가 로우 상태를 유지하다가, 기입 동작이 시작되어 PWR 신호가 하이로 되면 PDSEN2는 하이로 된다. 이후에는, PDS 신호가 하이로 천이될때마다 PDSEN1 및 PDSEN2 신호는 "로우" 또는 "하이"로 천이된다. 따라서, 최초의 PDS 신호가 하이로 천이되는 시점은, PWR 신호가 하이로 천이된 후 발생하는 것이 바람직하다. 즉, PDSEN1과 PDSEN2 신호는 각각 첫 PDS 신호의 하이 및 로우 에지와 두 번째 PDS 신호의 하이 및 로우 에지를 포함하는 윈도우를 가지는 신호인 것이 바람직하다.
도 6은 본 발명의 일 실시예에 따른 동기단 제어회로(40)의 회로도이다.
도 6에 도시된 바와 같이 동기단 제어회로(40)는, 복수개의 스위칭 수단들(41a, 41b, 41c, 41d)과, 복수개의 래치 수단들(42a, 42b, 42c, 42d)과, NAND 게이트(43) 및 반전 수단들(44a, 44b)로 구성된다.
상기 동기단 제어회로(40)는, 버퍼단 제어회로(30)로부터 출력되는 PDSEN1 과 PDSEN2 신호를 입력하여, 기입 명령어보다 2CLK 지연되어 데이터가 데이터 경로에 입력되도록 제어하는 신호인 PCLKEN1과 PCLKEN2 신호를 발생한다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 예를 들어, 본 명세서에서는 DDR로 데이터가 입력되는 경우에 관하여 기술하고 있지만 데이터가 싱글 데이터 레이트(SDR)로 입력되는 경우, 즉 클럭(CLK)의 하이에지에서만 데이터를 받아들이는 경우에도 본 발명이 적용될 수 있다. 이 경우에는 버퍼단과 동기단의 제 2열과 데이터 출력단자 DI_O를 제거하는 것이 바람직하다. 또한, SDR인 경우, 기입 레이턴시를 2CLK 대신 1CLK으로도 구현 가능하므로, 버퍼단의 래치수단들도 3단에서 1단으로 줄이면 된다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 데이터 스트로우브 신호와 함께 입력되고, DDR 또는 그 이상의 데이터 레이트를 가지며 데이터가 입력되는 데이터 입력 회로가 제공된다. 따라서, 클럭에서 데이터 출력 까지의 소요 시간(tAC), 및 데이터가 메모리에서 컨트롤러까지 비행하는데 소요되는 시간(tFL)의 영향을 배제하여 동기식 반도체 메모리 장치의 동작 속도를 개선할 수 있다. 또한, DS 신호 및 데이터가 가변적인 시차를 가지고 DDR로 연속적으로 입력되더라도 효과적으로 동작한다. 뿐만 아니라, 버퍼단이 2단 이상으로 구성되므로, DS 신호와 클럭 간의 시차 범위가 변화되더라도 버퍼단 제어회로의 지연시간이나 동기단 제어 회로의 일부를 수정하여 쉽게 대처할 수 있는 이점이 있다.
도 1은 종래 기술에서 tCC를 제한하는 각종 소요 시간을 도시한 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 데이터 입력 회로의 블록도이다.
도 3a와 도3b는 도 2에 도시된 데이터 입력 회로에서, 클럭과 DS 신호의 소요 시간 차이가 0.5CLK 인 경우와 1CLK인 경우를 각각 도시한 타이밍도들이다.
도 4는 도 2에 도시된 제1 버퍼단, 제2 버퍼단, 제1 동기단 및 제2 동기단의 구체적 회로도이다.
도 5는 본 발명의 일 실시예에 따른 버퍼단 제어회로의 구체적 회로도이다.
도 6은 본 발명의 일 실시예에 따른 동기단 제어회로의 구체적 회로도이다.

Claims (12)

  1. 데이터 입력 시점과 동일한 시점에서 입력되어 데이터를 샘플링하는 클럭으로서의 역할을 하는 데이터 스트로우브 신호가 사용되는 동기식 메모리 장치의 데이터 입력 회로에 있어서,
    상기 데이터 스트로우브 신호와 버퍼단 제어신호들에 응답하여, 입력되는 데이터를 교대로 출력하는 복수개의 버퍼단들;
    동기단 제어신호들에 응답하여, 상기 버퍼단들의 출력 데이터를 내부클럭에 동기시켜 공통의 데이터 입력선으로 제공하는 복수개의 동기단들 ;
    기입 동작이 허용된 구간 내에서, CMOS 레벨로 전환된 데이터 스트로우브 신호를 입력하여 상기 버퍼단의 개수만큼 서로 다른 위상을 가지는 상기 버퍼단 제어신호들을 발생하는 버퍼단 제어회로; 및
    기입 동작이 허용된 구간 내에서, 상기 버퍼단 제어신호들을 입력하고 이를 내부클럭에 동기시킨 상기 동기단 제어신호들을 발생하는 동기단 제어회로를 구비하는 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  2. 제 1항에 있어서, 상기 버퍼단 제어회로를 통해 출력되는 상기 버퍼단 제어신호들은 CMOS 레벨로 전환된 상기 데이터 스트로우브 신호가 하이 레벨로 천이될때마다 그 논리 상태가 변화되는 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  3. 제1항에 있어서, 상기 복수개의 버퍼단들은 클럭 한 주기 동안 입력되는 데이터 수 만큼의 개수가 병렬로 연결된 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  4. 제3항에 있어서, 상기 버퍼단들로 입력되는 데이터는 클럭의 상승에지 및 하강에지에서 입력되며, 상기 버퍼단은 2 개로 구성된 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  5. 제1항에 있어서, 상기 버퍼단들 각각은,
    버퍼단 제어신호와 데이터 스트로우브 신호를 논리곱하는 논리곱 수단;
    상기 논리곱 수단의 출력에 의해 제어되어, 입력되는 데이터를 전송하는 복수개의 전송 수단들; 및
    상기 전송 수단들의 출력을 저장하는 복수개의 래치 수단들을 구비하는 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  6. 제5항에 있어서, 상기 전송 수단들과 래치 수단들은, 입력되는 데이터 중에서 짝수번째와 홀수번째를 분리하여 출력하도록 2 단으로 구성된 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  7. 제5항에 있어서, 상기 전송 수단들 각각은 전송 게이트로 구성되고, 상기 래치 수단들 각각은 CMOS 래치로 구성된 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  8. 제1항에 있어서, 상기 동기단들 각각은,
    동기단 제어신호와 내부클럭을 입력하는 낸드 게이트;
    상기 낸드 게이트의 출력에 의해 제어되어, 상기 버퍼단의 출력 데이터를 전송하는 적어도 하나의 전송 수단; 및
    상기 전송 수단의 출력을 저장하는 적어도 하나의 래치 수단을 구비하는 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  9. 제8항에 있어서, 상기 전송 수단은 전송 게이트로 구성되고, 상기 래치 수단은 CMOS 래치로 구성된 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  10. 제8항에 있어서, 상기 전송 수단들과 래치 수단들은, 입력되는 데이터 중에서 짝수번째와 홀수번째를 분리하여 출력하도록 2 단으로 구성된 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  11. 제1항에 있어서, 상기 데이터 입력회로는,
    외부의 입력 데이터 스트로우브 신호를 CMOS 레벨로 전환하는 데이터 스트로우브 전환부; 및
    상기 데이터 스트로우부 전환부의 출력신호를 지연시켜 상기 버퍼단으로 공급하는 지연회로를 더 구비하는 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
  12. 제1항에 있어서, 상기 데이터 입력회로는,
    외부의 입력 데이터를 CMOS 레벨로 전환하고 상기 버퍼단으로 공급하는 데이터 전환부를 더 구비하는 것을 특징으로 하는 메모리 장치의 데이터 입력 회로.
KR1019980009967A 1998-03-23 1998-03-23 데이터 스트로우브 신호를 사용한 데이터 입력 회로 KR100546272B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980009967A KR100546272B1 (ko) 1998-03-23 1998-03-23 데이터 스트로우브 신호를 사용한 데이터 입력 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980009967A KR100546272B1 (ko) 1998-03-23 1998-03-23 데이터 스트로우브 신호를 사용한 데이터 입력 회로

Publications (2)

Publication Number Publication Date
KR19990075644A KR19990075644A (ko) 1999-10-15
KR100546272B1 true KR100546272B1 (ko) 2006-04-21

Family

ID=37180701

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980009967A KR100546272B1 (ko) 1998-03-23 1998-03-23 데이터 스트로우브 신호를 사용한 데이터 입력 회로

Country Status (1)

Country Link
KR (1) KR100546272B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100537205B1 (ko) * 1999-12-22 2005-12-16 주식회사 하이닉스반도체 입력 데이터 스트로브와 출력 데이터 스트로브가 분리된반도체메모리 장치
KR100387523B1 (ko) * 2000-07-27 2003-06-18 삼성전자주식회사 데이터와 에코 클럭간 트래킹을 위한 장치 및 방법
KR100436045B1 (ko) * 2001-06-30 2004-06-12 주식회사 하이닉스반도체 디디알 메모리의 입력 장치
KR100422947B1 (ko) * 2001-11-22 2004-03-16 주식회사 하이닉스반도체 버스트 리드 데이터의 출력방법 및 출력장치
KR100721199B1 (ko) * 2005-11-21 2007-05-23 주식회사 하이닉스반도체 컬럼 스트로브 신호 생성 회로

Also Published As

Publication number Publication date
KR19990075644A (ko) 1999-10-15

Similar Documents

Publication Publication Date Title
US6987705B2 (en) Memory device with improved output operation margin
KR100457868B1 (ko) 엘러스틱 인터페이스 장치 및 그 방법
KR100540487B1 (ko) 데이터 출력제어회로
US6987704B2 (en) Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency
JPH11316706A (ja) データ高速転送同期システム及びデータ高速転送同期方法
JP2000187522A (ja) Ｄｄｒタイミングのためのデ―タクロック待ち時間補償回路及び方法
JP2003151271A (ja) 同期式半導体メモリ装置のデータ入力回路及びデータ入力方法
US5687134A (en) Synchronous semiconductor memory capable of saving a latency with a reduced circuit scale
KR100753412B1 (ko) 반도체 메모리 장치의 커맨드 디코더 회로
JPH1139869A (ja) 半導体装置システム及び半導体装置
KR100543937B1 (ko) 데이터 출력제어회로
US5335337A (en) Programmable data transfer timing
KR100311974B1 (ko) 동기타입 반도체 메모리 디바이스용 내부클럭 발생회로 및 내부클럭 발생방법
KR100546272B1 (ko) 데이터 스트로우브 신호를 사용한 데이터 입력 회로
JP2910677B2 (ja) 同期式半導体記憶回路
JP2009080634A (ja) リセットクロック制御回路
US6567321B2 (en) Semiconductor memory device using dedicated command and address strobe signal and associated method
US7304909B2 (en) Control unit for deactivating and activating the control signals
US7742345B2 (en) Data input circuit of semiconductor memory apparatus and method of inputting the data
US6147527A (en) Internal clock generator
KR100190373B1 (ko) 리드 패스를 위한 고속 동기식 메모리 장치
KR19980027623A (ko) 동기화 회로
US7463538B2 (en) Semiconductor memory device having a precharge control circuit for reducing current during continuous write operation
US20070104302A1 (en) Method and apparatus for reducing synchronizer shadow
KR20090093305A (ko) 출력 인에이블 신호 생성회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee