JP2009026370A - 同期型記憶装置及びその制御方法 - Google Patents

Abstract

【課題】バースト書き込み動作のイグジット指令を同期信号に同期して取り込むことにより、前後サイクルの内部動作に影響を与えることなくイグジット動作を行うことが可能な同期型記憶装置及びその制御方法を提供すること。
【解決手段】バースト書き込み動作の状態にあることをラッチするラッチ回路と、第１制御信号を同期信号に同期して取り込む第１バッファ回路とを備えて、第１制御信号はバースト書き込み動作のイグジットを指令する信号であり、第１バッファ回路に取り込まれてラッチ回路をリセットする。
【選択図】図１

Description

本発明は、バースト書き込み動作を行う同期型記憶装置、及びその制御方法に関するものであり、特に、バースト書き込み動作のイグジットを指令する制御信号が同期信号に応じて取り込まれる同期型記憶装置、及びその制御方法に関するものである。

従来より、バースト書き込み動作を行う同期型記憶装置において、バースト書き込み動作のエントリー、およびバースト書き込み動作の動作継続が同期信号に同期して行われるのに対して、バースト書き込み動作のイグジットは、同期信号に同期しない非同期な制御信号により行われている。

例えば、サムスン電子社製のフラッシュメモリであるＫＦＭ２Ｇ１６Ｑ２Ｍでは、同期信号に対して非同期に遷移するチップイネーブル信号（／ＣＥ）のローレベルからハイレベルへの信号遷移により、バースト書き込み動作のイグジットを認識する。

また、その他の関連文献として、特許文献１乃至３が例示される。
特開２００３−７０６０号公報 特開２００４−３５５８０１号公報 特開平０７−２５４２７８号公報

しかしながら、バースト書き込み動作のイグジットが同期信号に対して非同期に行われる前記背景技術では、最終サイクルの書き込み動作の完了に関わらず、バースト書き込み動作をイグジットする動作が行われるおそれがある。

最終サイクルの書き込み動作と、バースト書き込み動作のイグジット動作とが重なってしまうことを防止するために、最終サイクルでの書き込み動作が完了するまでの一定期間、バースト書き込み動作のイグジット指令をする制御信号の入力を禁止する必要がある。サムスン電子社製のＫＦＭ２Ｇ１６Ｑ２ＭではｔＣＥＨがこれに該当する。チップイネーブル信号（／ＣＥ）のホールド時間である。非同期の時間であるホールド時間の規格を備える必要がある。

特に、同期信号の高周波数化が進展する場合、ホールド時間に比して同期信号の周期が長くなってしまうと、バースト書き込み動作のイグジットから次の動作サイクルに移行する間に、ウェイト時間やウェイトサイクルを設けることが必要となる場合も考えられる。制御が複雑になるおそれと共に、データ書き込みのためのオーバーヘッドが大きくなってしまうおそれがあり問題である。

本発明は、上記の課題に鑑み提案されたものであって、バースト書き込み動作を行う同期型記憶装置及びその制御方法において、バースト書き込み動作のイグジット指令を同期信号に同期して取り込むことにより、バースト書き込み動作のイグジット動作を、前後サイクルの内部動作に影響を与えることなく行うことが可能な同期型記憶装置及びその制御方法を提供することを目的とする。更に、その目的を実現する高周波に対応できる論理回路段数の少ない簡素で誤動作の少ない制御回路を提供する。

本発明に係る同期型記憶装置は、バースト書き込み動作の状態にあることをラッチするラッチ回路と、第１制御信号を同期信号に同期して取り込む第１バッファ回路とを備えている。第１制御信号はバースト書き込み動作のイグジットを指令する信号であり、第１バッファ回路に取り込まれてラッチ回路をリセットする。

また、本発明に係る同期型記憶装置の制御方法は、バースト書き込み動作の状態にあることをラッチするステップと、第１制御信号を同期信号に同期して取り込むステップと、第１制御信号の取り込みステップに応じて、バースト書き込み動作の状態をリセットするステップとを有している。

これにより、バースト書き込み動作のイグジットが同期信号に同期して取り込まれる第１制御信号に応じて行われる。バースト書き込み動作のイグジットサイクルが確保されるので、バースト書き込み動作の最終サイクルでの書き込み動作と、バースト書き込み動作のイグジット動作とが重なってしまうことが防止される。

また、本発明に係る同期型記憶装置は、バースト書き込み動作の状態にあることをラッチするラッチ回路の出力が、第２制御信号を同期信号に同期して取り込む第２バッファ回路に接続される。一旦セットされたバースト書き込みモード信号ＢＷＭは、リセット信号ＢＷＲのみによってリセットされる。第２制御信号はバースト書き込み動作のエントリを指令する信号であり、第２バッファ回路に取り込まれてラッチ回路をセットする。これにより、第２バッファ回路はその入力を無効とし、第２制御信号の論理レベルに関わらず、第２バッファ回路の出力端子が前状態を維持し、これにより、ラッチ回路のセット状態が維持される。したがって、バースト書き込み動作のエントリーの後は、ラッチ回路に対してセット信号が発せられることはなく、第１制御信号のみに応じて前記ラッチ回路がリセットされる簡素で誤動作の少ない論理制御であり、且つその段数が少ないので高速な周波数に対応できる論理制御回路である。

また、本発明に係る同期型記憶装置は、同期信号に同期して、チップイネーブル信号およびライトイネーブル信号を各々取り込む、第１および第２フリップフロップ回路と、第１および第２フリップフロップ回路に各々取り込まれたチップイネーブル信号およびライトイネーブル信号のデコードを行うセットデコーダと、セットデコーダからの出力信号がセット端子に入力され、第１フリップフロップ回路に取り込まれたチップイネーブル信号がリセット端子に入力されるラッチ回路とを備えている。

また、本発明に係る同期型記憶装置は、チップイネーブル信号とライトイネーブル信号との論理演算を行うセット信号のための第１論理回路とリセット信号のための第２論理回路と、第２論理回路の出力を同期信号に同期して取り込む第１フリップフロップ回路と、第１論理回路の出力を同期信号に同期して取り込む第２フリップフロップ回路と、第１論理回路の出力信号が第２フリップフロップ回路のセット端子に入力され、第１フリップフロップ回路に取り込まれた第２論理回路の出力信号が第２フリップフロップ回路のリセット端子に入力されることを特徴とする。

また、本発明に係る同期型記憶装置の制御方法は、チップイネーブル信号を同期信号に同期して取り込むステップと、ライトイネーブル信号を同期信号に同期して取り込むステップと、取り込まれたチップイネーブル信号とライトイネーブル信号との論理演算を行うステップと、論理演算の結果に応じてバースト書き込み動作の状態をラッチするステップと、取り込まれたチップイネーブル信号が反転したことを受けて、バースト書き込み動作の状態をリセットするステップとを有している。

これにより、バースト書き込み動作の動作状態が、同期信号に同期して取り込まれるチップイネーブル信号とライトイネーブル信号との論理演算に応じてセットされると共に、同期信号に同期して取り込まれるチップイネーブル信号に応じてリセットされる。バースト書き込み動作のエントリー状態のセットに加えて、エントリー状態のリセット（すなわちイグジット状態）も同期信号に同期して行われるので、バースト書き込み動作の最終サイクルにおいても書き込み動作が確保される。バースト書き込み動作の最終サイクルでの書き込み動作と、バースト書き込み動作のイグジット動作とが重なってしまうことが防止される。

また、本発明に係る同期型記憶装置の制御方法は、チップイネーブル信号とライトイネーブル信号の第１の論理演算結果を同期信号に同期して取り込むステップと、前記第１の論理演算結果を取り込むステップに応じて、バースト書き込み動作をセットするステップと、チップイネーブル信号とライトイネーブル信号の第２の論理演算結果を同期信号に同期して取り込むステップと、前記第２の論理演算結果を取り込むステップに応じて、バースト書き込み動作の状態をリセットするステップとを有することを特徴とする。

本発明の同期型記憶装置およびその制御方法によれば、バースト書き込み動作のイグジット指令が同期信号に同期して取り込まれるので、最終サイクルの書き込み動作の継続中にバースト書き込み動作のイグジット指令が行われることはなく、書き込み動作とイグジット動作とが重なってしまうことはない。最終サイクルでの書き込み動作が完了するまでバースト書き込み動作のイグジット指令の入力を禁止する等の制御は必要なく、同期信号の高周波数化に対応することができる。また、バースト書き込み動作のエントリーの後は、ラッチ回路に対してセット信号が発せられることはなく、第１制御信号のみに応じて前記ラッチ回路がリセットされる、言い換えれば、一旦セットされたバースト書き込みモードは、リセット信号のみによってリセットされる。高周波に対応できる論理回路段数の少ない簡素で誤動作の少ない制御回路である。

バースト書き込み動作とは、エントリー指令により開始され、イグジット指令により終了するまでの間、エントリー時に入力されるアドレスを初期アドレスとして、クロック信号に同期してクロックサイクルごとに順次インクリメントされるアドレスのメモリセルに対して、ビットデータを順次書き込む連続書き込み動作である。クロック信号に同期して動作する同期型記憶装置に備えられる連続書き込み動作の機能である。同期型記憶装置であれば、揮発性記憶装置や不揮発性記憶装置といった記憶装置の種別を問わずに備えられるものである。ＤＲＡＭに代表されるような揮発性記憶装置の場合には、メモリセルへの書き込み動作をクロックサイクルの時間内で完了させることが可能であるので、クロックサイクルごとに、順次インクリメントされるアドレスが示すメモリセルに対してビットデータが直接書き込まれる。これに対してフラッシュメモリに代表されるような不揮発性記憶装置であってメモリセルへの書き込みに時間を要する記憶装置の場合には、データバッファを備えておき、クロックサイクルごとに入力されるビットデータをデータバッファに保持しておき、バースト書き込み動作の終了後、メモリセルに書き込む２段階の動作を行うものもある。

本発明は、揮発性記憶装置や不揮発性記憶装置といった記憶装置の種別、またメモリセルの種別に関わらず、バースト書き込み動作を行う同期型記憶装置に対して共通に適用できるものである。以下では、バースト書き込み動作へのエントリーおよびバースト書き込み動作からのイグジットに関して、その動作を実現する回路構成およびその動作について説明する。

図１は、第１実施形態の回路図である。バースト書き込み動作がチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃とにより指令される場合を例示している。同期型記憶装置（不図示）に入力されるライトイネーブル信号ＷＥ＃およびチップイネーブル信号ＣＥ＃は、各々、インバータゲート１、３に入力される。インバータゲート１、３の出力端子は、各々、Ｄ型フリップフロップ５、７の入力端子（Ｄ）に接続されている。Ｄ型フリップフロップ５、７は共に同期端子（ＣＫ）にクロック信号ＣＬＫが入力される。Ｄ型フリップフロップ５、７の出力端子（Ｑ）は、アンドゲート９の入力端子に接続されている。アンドゲート９の出力端子は、ラッチ回路１１のセット端子（Ｓ）に接続されている。一方、ラッチ回路１１のリセット端子（Ｒ）には、Ｄ型フリップフロップ７の反転出力端子（ＢＱ）が接続されている。ラッチ回路１１の反転出力端子（ＢＱ）は、インバータゲート１３を介してＤ型フリップフロップ５のリセット端子（ＢＲ）に接続されている。アンドゲート９からはセット信号ＢＷＳが出力され、Ｄ型フリップフロップ７の反転出力端子（ＢＱ）からはリセット信号ＢＷＲが出力される。ラッチ回路１１の出力端子（Ｑ）からバースト書き込み動作の状態であることを示すバースト書き込みモード信号ＢＷＭが出力される。

図２は、第１実施形態におけるバースト書き込み動作の各動作を指令する入力信号の状態を示す。図１の回路構成により実現される。バースト書き込み動作へのエントリーは、クロック信号ＣＬＫの立ち上がりエッジにおいて、チップイネーブル信号ＣＥ＃およびライトイネーブル信号ＷＥ＃が共にローレベル（Ｌ）である場合に指令される。バースト書き込み動作の継続動作は、クロック信号ＣＬＫの立ち上がりエッジにおいて、チップイネーブル信号ＣＥ＃がローレベル（Ｌ）である場合に指令される。この場合、ライトイネーブル信号ＷＥ＃の論理レベルは不定状態（Ｘ）で良い。バースト書き込み動作からのイグジットは、クロック信号ＣＬＫの立ち上がりエッジにおいて、チップイネーブル信号ＣＥ＃がハイレベル（Ｈ）である場合に指令される。この場合、ライトイネーブル信号ＷＥ＃の論理レベルは不定状態（Ｘ）で良い。

すなわち、バースト書き込み動作からのエントリー、継続、およびイグジットは何れも、クロック信号ＣＬＫの立ち上がりエッジのタイミングで、チップイネーブル信号ＣＥ＃およびライトイネーブル信号ＷＥ＃の論理レベルを取り込むことにより行われる。クロック信号ＣＬＫに同期してバースト書き込み動作の各動作が指令される。

次に、図１の回路構成の動作を図２および３を参照して説明する。図３において、クロックサイクル（１）〜（４）が第１のバースト書き込み動作の期間であり、クロックサイクル（５）〜（６）が第２のバースト書き込み動作の期間である。第１のバースト書き込み動作の期間は、バースト動作が継続するサイクル（クロックサイクル（１）〜（３））から、その後のイグジットするサイクル（クロックサイクル（４））が図示されている。第２のバースト書き込み動作の期間は、バースト動作にエントリーするサイクル（クロックサイクル（５））と、その後の継続するサイクル（クロックサイクル（６））が図示されている。図３では、第１のバースト書き込み動作から直ちに第２のバースト書き込み動作に移行する場合の動作波形図である。

図１において、Ｄ型フリップフロップ５、７は、クロック信号ＣＬＫに同期してチップイネーブル信号ＣＥ＃の反転信号およびライトイネーブル信号ＷＥ＃の反転信号を取り込む。取り込まれた信号は、アンドゲート９により論理積演算される。チップイネーブル信号ＣＥ＃およびライトイネーブル信号ＷＥ＃が共にローレベルであれば、それらの反転信号の論理積を演算するアンドゲート９からは、ハイレベルのセット信号ＢＷＳが出力される。ハイレベルのセット信号ＢＷＳによりラッチ回路１１がセットされ、バースト書き込みモード信号ＢＷＭがハイレベルにセットされる。これにより、バースト書き込み動作のへのエントリーが受け付けられる。これが、図２におけるバースト書き込み動作へのエントリー指令であり、このとき合わせて、初期アドレスＡｍが入力される。図３のクロックサイクル（５）である。

バースト書き込み動作がエントリーされてバースト書き込みモード信号ＢＷＭがセットされると、ラッチ回路１１の反転出力端子（ＢＱ）からローレベル信号が出力される。この信号がインバータゲート１３で反転されてハイレベルとなり、Ｄ型フリップフロップ５のリセット端子に入力される。これにより、Ｄ型フリップフロップ５はリセット状態とされ、ライトイネーブル信号ＷＥ＃の論理レベルに関わらず、出力端子（Ｑ）がローレベルに維持される。これにより、セット信号ＢＷＳがローレベルに維持される。したがって、バースト書き込み動作のエントリーの後は、ラッチ回路１１に対してセット信号ＢＷＳが発せられることはない。つまり、一旦セットされたバースト書き込みモード信号ＢＷＭは、リセット信号ＢＷＲのみによってリセットされる。

次サイクル（６）から、クロック信号ＣＬＫのハイレベル遷移のエッジに同期してローレベルのチップイネーブル信号ＣＥ＃を取り込むことを条件として、書き込み動作が継続される。書き込まれるメモリセルのアドレスは、不図示のコントローラにより初期アドレスＡｍからクロックサイクルごとにインクリメントされたアドレスとなる。

クロックサイクル（１）〜（３）も同様に、バースト書き込み動作が継続するサイクルである。クロック信号ＣＬＫのハイレベル遷移のエッジに同期してローレベルのチップイネーブル信号ＣＥ＃が取り込まれ、書き込み動作が継続する。クロックサイクル（６）、（１）〜（３）が、図２におけるバースト書き込み動作の継続指令である。

クロックサイクル（４）に先立ってチップイネーブル信号ＣＥ＃はハイレベルにセットされる。クロック信号ＣＬＫのハイレベル遷移に同期して、ハイレベルのチップイネーブル信号ＣＥ＃がインバータゲート３により反転されてＤ型フリップフロップ７に取り込まれる。取り込まれたチップイネーブル信号ＣＥ＃は、反転出力端子（ＢＱ）よりハイレベルのリセット信号ＢＷＲとして出力される。ハイレベルのリセット信号ＢＷＲによりラッチ回路１１はリセットされ、バースト書き込みモード信号ＢＷＭはローレベルにリセットされる。これにより、バースト書き込み動作からのイグジットが受け付けられる。これが、図２におけるバースト書き込み動作からのイグジット指令である。

バースト書き込み動作の状態をラッチしてバースト書き込みモード信号ＢＷＭを出力するラッチ回路１１に対して、バースト書き込み動作へのエントリー指令に応じたセット信号ＢＷＳ、およびイグジット指令に応じたリセット信号ＢＷＲは、共にクロック信号ＣＬＫのハイレベル遷移に同期して取り込まれるチップイネーブル信号ＣＥ＃、ライトイネーブル信号ＷＥ＃に基づいて生成される。バースト書き込み動作のエントリー指令、継続指令、およびイグジット指令は、何れもクロック信号に同期した指令として入力される。指令間相互の関係を個別に調整して入力タイミングなどの時間調整を行うなどの固有の制御は必要なく、指令入力の制御が簡略化される。

図４は、第２実施形態の回路図である。第１実施形態では、チップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃との論理積により、バースト書き込み動作へのエントリー指令が設定され、チップイネーブル信号ＣＥ＃によりバースト書き込み動作からのイグジット指令が設定される場合を例示した。これに対して第２実施形態では、エントリー指令およびイグジット指令が共に、複数の制御信号の組み合わせにより設定される場合を例示する。

エントリー指令およびイグジット指令は、共に複数の制御信号により設定される。制御信号は、各々、Ｄ型フリップフロップ群２１、２３に送られる。Ｄ型フリップフロップ群２１、２３は、制御信号ごとにＤ型フリップフロップを備えた構成であり、第１実施形態の場合と同様に、クロック信号ＣＬＫのハイレベル遷移に同期して各制御信号を取り込む。エントリー指令に応じてＤ型フリップフロップ群２１に取り込まれた制御信号は、セットデコーダ２５に入力されデコードされる。イグジット指令に応じてＤ型フリップフロップ群２３に取り込まれた制御信号は、リセットデコーダ２７に入力されデコードされる。セットデコーダ２５、リセットデコーダ２７からは、各々、セット信号ＢＷＳ、リセット信号ＢＷＲが出力され、ラッチ回路１１をセット／リセットする。

バースト書き込み動作へのエントリー指令、イグジット指令が複数の制御信号の組み合わせで入力される場合も、個々の制御信号の取り込みをクロック信号ＣＬＫに同期して行い、取り込まれた制御信号についてデコードを行えば、第１実施形態の場合と同様に、エントリー指令、継続指令、イグジット指令の何れについても、クロック信号ＣＬＫに同期した動作とすることができる。
尚、バースト書き込み動作の状態にあることをラッチするラッチ回路は、図示されないが、第１実施形態と同様である。

図５は、第３実施形態の回路図である。第２実施形態では、イグジット指令が複数の制御信号の組み合わせにより設定される場合を例示した。これに対して第３実施形態では、イグジット指令が複数の制御信号のいずれか一方により設定される場合を例示する。この例示は、高周波数に対応できる第１実施形態の場合と同様な回路構成で構成される。第１実施形態と異なる部分について述べる。

イグジット指令を設定する制御信号は、各々、Ｄ型フリップフロップ５、７に送られる。Ｄ型フリップフロップ５、７の反転出力端子（ＢＱ）は、論理和回路３１に入力され、その出力がラッチ回路１１のリセット端子（Ｒ）へ入力される。クロック信号ＣＬＫの立ち上がりエッジの時に、チップイネーブル信号ＣＥ＃またはライトイネーブル信号ＷＥ＃のどちらか一方がハイレベルであることによって、リセット信号ＢＷＲが生成される。ハイレベルのリセット信号ＢＷＲによりラッチ回路１１はリセットされ、バースト書き込みモード信号ＢＷＭはローレベルにリセットされる。これにより、バースト書き込み動作からのイグジットが受け付けられる。これが、図６におけるバースト書き込み動作からのイグジット指令１または２である。

第３実施形態は第１実施形態、および第２実施形態と同様に、Ｄ型フリップフロップ５、７、Ｄ型フリップフロップ群２１、２３でクロック信号ＣＬＫに応じて、ラッチされたそれぞれの制御信号を、後段の論理回路９、３１、２５、２７で論理演算する。その出力信号を、ラッチ回路１１へ入力することにより高周波数に対応できるように、クロック信号ＣＬＫとのセットアップ／ホールドが実現できる。

図７は、第４実施形態である。第１実施形態、第３実施形態では、バースト書き込み動作の状態にあることをラッチするラッチ制御がクロック制御されるＤ型フリップフロップ５とその後段のラッチ回路１１で構成される場合を例示した。これに対して第４実施形態では、それらを一つの論理機能回路で構成される場合を例示する。更に、それぞれの制御信号からクロック制御によりバースト書き込みモード信号ＢＷＭをセット／リセットするまでの簡素で高周波数に対応した構成を開示する。第１実施形態及び第３実施形態と異なる部分について述べる。

バースト書き込み動作がチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃とにより指令され、更にバースト書き込み動作の終了がチップイネーブル信号ＣＥ＃またはライトイネーブル信号ＷＥ＃のどちらか一つの制御信号により指令される場合を例示している。同期型記憶装置（不図示）に入力されるライトイネーブル信号ＷＥ＃およびチップイネーブル信号ＣＥ＃は、各々、論理回路４１，４２に入力される。論理回路４２の出力端子は、Ｄ型フリップフロップ４６の入力端子（Ｄ）に接続されている。論理回路４１の出力端子は、Ｄ型フリップフロップ４６の遅延分に相当する遅延回路４３へ入力され、その出力ＢＷＳがセット端子付きＤ型フリップフロップ４５の入力端子（Ｄ）に接続されている。Ｄ型フリップフロップ４６は同期端子（ＣＫ）にクロック信号ＣＬＫが入力される。セット端子付きＤ型フリップフロップ４５はＤ型フリップフロップ４６の遅延分に相当する遅延回路４４を経由して同期端子（ＣＫ）にクロック信号ＣＬＫが入力される。Ｄ型フリップフロップ４６の出力端子（Ｑ）は、セット端子付きＤ型フリップフロップ４５のリセット端子（Ｒ）に接続されている。リセット信号ＢＷＲが入力される。セット端子付きＤ型フリップフロップ４５の出力端子（Ｑ）は、セット端子付きＤ型フリップフロップ４５のセット端子（ＳＥＴ）に接続される。

図７の作用を説明する。セット端子付きＤ型フリップフロップ４５は、クロック信号ＣＬＫに同期してチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃の論理演算信号ＢＷＳを取り込む。取り込まれた信号ＢＷＳは、セット端子付きＤ型フリップフロップ４５の出力端子ＢＷＭへ出力され、同時にセット端子（ＳＥＴ）へ入力される。チップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃の両方がローレベルであれば、バースト書き込みモード信号ＢＷＭはハイレベルにセットされ、セット端子（ＳＥＴ）により入力端子（Ｄ）の情報に関わらずバースト書き込みモード信号ＢＷＭはハイレベルを保持する。Ｄ型フリップフロップ４６は、クロック信号ＣＬＫに同期してチップイネーブル信号ＣＥ＃またはライトイネーブル信号ＷＥ＃の信号を取り込む。出力されるリセット信号ＢＷＲは、セット端子付きＤ型フリップフロップ４５のリセット端子へ入力される。チップイネーブル信号ＣＥ＃またはライトイネーブル信号ＷＥ＃のどちらか一方がハイレベルであれば、バースト書き込みモード信号ＢＷＭはローレベルにリセットされる。
ここで、セット信号生成の為の複数の外部制御信号を判断する論理回路４１はクロック制御されるセット端子付きＤ型フリップフロップ４５の前段に配置される。これにより、バースト書き込みモード信号ＢＷＭのセット情報が第１実施形態から第３実施形態よりも高速に出力される。更にそのセット信号の状態保持機能が高速にセットできる。これは第１実施例がラッチ回路１１のＢＱ端子から前段のクロック制御されるＤ型フリップフロップ５のＢＲ端子へフィードバックされるのに対して、第４実施例はクロック信号ＣＬＫでラッチされた信号ＢＷＭを自分自身の機能回路４５へフィードバックするからである。一方、リセット信号生成の為の複数の外部制御信号を判断する論理回路４２もクロック制御されるＤ型フリップフロップ４６の前段に配置される。これにより、バースト書き込みモード信号ＢＷＭのリセット情報が第１実施形態から第３実施形態よりも高速に出力される。

ここで、第１実施形態と第３実施形態において、クロック信号ＣＬＫが同期信号に相当する。チップイネーブル信号ＣＥ＃は第１制御信号に相当し、チップイネーブル信号ＣＥ＃およびライトイネーブル信号ＷＥ＃は第２制御信号に相当する。また、Ｄ型フリップフロップ５は第２バッファ回路および第１バッファ回路に相当し、Ｄ型フリップフロップ７は第１バッファ回路に相当する。また、Ｄ型フリップフロップ５は第２フリップフロップ回路に相当し、Ｄ型フリップフロップ７は第１フリップフロップ回路に相当する。さらに、アンドゲート９とオアゲート３１は論理演算回路に相当する。

また、第２実施形態において、エントリー指令を構成する制御信号が第１制御信号に相当し、イグジット指令を構成する制御信号が第２制御信号に相当する。また、Ｄ型フリップフロップ群２１は第２バッファ回路に相当し、Ｄ型フリップフロップ群２３は第１バッファ回路に相当する。さらに、セットデコーダ２５は第２デコーダに相当し、リセットデコーダ２７は第１デコーダに相当する。

また、第４実施形態において、クロック信号ＣＬＫが同期信号に相当する。チップイネーブル信号ＣＥ＃またはライトイネーブル信号ＷＥ＃は第１制御信号に相当し、チップイネーブル信号ＣＥ＃およびライトイネーブル信号ＷＥ＃は第２制御信号に相当する。また、セット端子付きＤ型フリップフロップ４５はラッチ回路、第２バッファ回路および第１バッファ回路に相当し、Ｄ型フリップフロップ４６は第１バッファ回路に相当する。また、セット端子付きＤ型フリップフロップ４５は第２フリップフロップ回路に相当し、Ｄ型フリップフロップ４６は第１フリップフロップ回路に相当する。さらに、ノアゲート４１とオアゲート４２は論理演算回路に相当する。

以上、詳細に説明したように、本発明の第１実施形態によれば、チップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃とは、共にクロック信号のハイレベル遷移に同期して取り込まれる。取り込まれるチップイネーブル信号ＣＥ＃およびライトイネーブル信号ＷＥ＃はその論理レベルに応じて、両信号が共にローレベルの場合にバースト書き込み動作へのエントリーが指令されたと認識され、チップイネーブル信号ＣＥ＃がローレベルの場合に書き込み動作の継続が指令されたと認識され、チップイネーブル信号ＣＥ＃がハイレベルの場合にイグジットが指令されたと認識される。バースト書き込み動作のエントリー指令、継続指令、およびイグジット指令の何れの場合も、クロック信号ＣＬＫに同期して処理される。

エントリー指令、継続指令、イグジット指令は、各々、入力のタイミングがクロックサイクル内のタイミングに固定されるため、お互いが同時に指令され実行のタイミング重なってしまうことはない。一つの動作の継続中に他の動作が指令されてしまうことを防止するため、指令入力のタイミングを互いに調整するといった制御は必要なく、制御を簡略化することができる。
特に、同期信号の高周波数化が進展する場合にも、指令入力間のタイミングの調整をする必要がなく、クロックサイクルごとに入力すればよいので、指令入力間にウェイト時間やウェイトサイクルを設ける等の調整が不要となる。

また、本発明の第２実施形態は、バースト書き込み動作へのエントリー指令およびイグジット指令が複数の制御信号の組み合わせで表わされる場合である。この場合にも、各制御信号は、クロック信号のハイレベル遷移に同期して取り込まれる。取り込まれた信号は、デコーダ２５、２７でデコードされることにより、各指令を認識することができる。その他の作用・効果については、第１実施形態の場合と同様である。

また、本発明の第３実施形態は、Ｄ型フリップフロップ５、７でクロックドラッチされたそれぞれの制御信号を、後段の論理回路９、３１で論理演算した後にセット／リセット回路へ入力することにより高周波数に対応できる外部クロックＣＬＫとのセットアップ／ホールドが実現できる。その他の作用・効果については、第１実施形態の場合と同様である。

また、本発明の第４実施形態は、セット信号生成の為の複数の外部制御信号を合成する論理回路をクロック制御されるＤ型フリップフロップまたはセット端子付きＤ型フリップフロップの前段に配置させたことにより、バースト書き込みモード信号ＢＷＭのセット／リセットが高速にできる。更に、クロック制御されるＤ型フリップフロップ機能と、その状態保持機能をセット端子付きＤ型フリップフロップによって一つの機能回路としたことにより、そのセット状態の維持指令が高速にできる。その他の作用・効果については、第１実施形態の場合と同様である。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、エントリー指令とイグジット指令についてクロック信号に同期して取り込まれる構成を例示したが、本発明においては、継続指令についてもクロック信号に同期して取り込まれるのであり、その回路構成は、第１、第２実施形態に例示したようにＤ型フリップフロップを使用して構成できることは言うまでもない。
また、クロック信号に同期して制御信号を取り込む回路構成としてＤ型フリップフロップを例にとり説明したが、本発明はこれに限定されるものではない。クロック信号に同期して信号を取り込むことができる回路構成であればよい。
また、同期のタイミングをクロック信号のハイレベル遷移のタイミングとして説明したが、ローレベル遷移のタイミングでも良いことも言うまでもない。

本発明の第１実施形態の回路図である。 第１実施形態の各動作を指令する入力信号の状態を示す図である。 第１実施形態の動作を示す動作波形図である。 本発明の第２実施形態の回路図である。 本発明の第３実施形態の回路図である。 第３実施形態の各動作を指令する入力信号の状態を示す図である。 本発明の第４実施形態の回路図である。

符号の説明

１、３、１３ インバータゲート
５、７、４６ Ｄ型フリップフロップ
４５ セット端子付きＤ型フリップフロップ
９ アンドゲート
４１ ノアゲート
３１、４２ オアゲート
４３、４４ 遅延回路
１１ ラッチ回路
２１、２３ Ｄ型フリップフロップ群
２５ セットデコーダ
２７ リセットデコーダ
Ａｍ 初期アドレス
ＢＷＭ バースト書き込みモード信号
ＢＷＲ リセット信号
ＢＷＳ セット信号
ＣＥ＃ チップイネーブル信号
ＣＬＫ クロック信号
ＷＥ＃ ライトイネーブル信号

Claims (16)

1. バースト書き込み動作の状態にあることをラッチするラッチ回路と、
   前記バースト書き込み動作のイグジットを指令する第１制御信号を同期信号に同期して取り込む第１バッファ回路とを備え、
   前記第１バッファ回路に取り込まれた前記第１制御信号に応じて前記ラッチ回路がリセットされることを特徴とする同期型記憶装置。
2. 前記バースト書き込み動作のエントリーを指令する第２制御信号を同期信号に同期して取り込む第２バッファ回路を備え、
   前記第２バッファ回路に取り込まれた前記第２制御信号に応じて前記ラッチ回路がセットされることを特徴とする請求項１に記載の同期型記憶装置。
3. 前記ラッチ回路がセットされたことを示す制御信号が前記第２バッファ回路を制御し、前記第２バッファ回路への前記第２制御信号の取り込みを禁止することを特徴とする請求項２に記載の同期型記憶装置。
4. 前記第１バッファ回路に取り込まれた前記第１制御信号をデコードするリセットデコーダを備え、
   前記リセットデコーダは、前記ラッチ回路に対してリセット信号を出力することを特徴とする請求項１乃至３の少なくとも何れか１項に記載の同期型記憶装置。
5. 前記第２バッファ回路に取り込まれた前記第２制御信号をデコードするセットデコーダを備え、
   前記セットデコーダは、前記ラッチ回路に対してセット信号を出力することを特徴とする請求項１乃至４の少なくともいずれか１項に記載の同期型記憶装置。
6. 前記ラッチ回路は、前記バースト書き込み動作のエントリーを指令する第２制御信号を同期信号に同期して取り込むことを特徴とする請求項１乃至５の少なくとも何れか１項に記載の同期型記憶装置。
7. 複数の前記第１制御信号を論理演算する第１論理回路と、
   複数の前記第２制御信号を論理演算する第２論理回路とを備え、
   前記第１論理回路の出力が前記第１バッファ回路の入力に接続され、前記第２論理回路は、前記ラッチ回路に対してセット信号を出力することを特徴とする請求項２に記載の同期型記憶装置。
8. チップイネーブル信号を同期信号に同期して取り込む第１フリップフロップ回路と、
   ライトイネーブル信号を同期信号に同期して取り込む第２フリップフロップ回路と、
   前記第１フリップフロップ回路に取り込まれた前記チップイネーブル信号と、前記第２フリップフロップ回路に取り込まれた前記ライトイネーブル信号とのデコードを行うセットデコーダと、
   前記セットデコーダからの出力信号がセット端子に入力され、前記第１フリップフロップ回路に取り込まれた前記チップイネーブル信号がリセット端子に入力されるラッチ回路とを備えることを特徴とする同期型記憶装置。
9. 前記第１フリップフロップ回路に取り込まれた前記チップイネーブル信号と前記第２フリップフロップ回路に取り込まれた前記ライトイネーブル信号とのデコードを行うリセットデコーダを備え、
   前記ラッチ回路のリセット端子には、前記第１フリップフロップ回路に取り込まれた前記チップイネーブル信号に代えて、前記リセットデコーダの出力信号が入力されることを特徴とする請求項８に記載の同期型記憶装置。
10. 前記ラッチ回路がセットされたことを示す制御信号が前記第２フリップフロップ回路を制御し、前記第２フリップフロップ回路への前記ライトイネーブル信号の取り込みを禁止することを特徴とする請求項８または９に記載の同期型記憶装置。
11. チップイネーブル信号とライトイネーブル信号との論理演算を行い、セット信号を出力する第１論理回路と、リセット信号を出力する第２論理回路と、
    前記第２論理回路の出力を同期信号に同期して取り込む第１フリップフロップ回路と、
    前記第１論理回路の出力を同期信号に同期して取り込む第２フリップフロップ回路と、
    前記第１論理回路の出力信号が前記第２フリップフロップ回路のセット端子に入力され、前記第１フリップフロップ回路に取り込まれた前記第２論理回路の出力信号が前記第２フリップフロップ回路のリセット端子に入力されることを特徴とする同期型記憶装置。
12. 前記第２フリップフロップ回路がセットされたことを示す制御信号が前記第２フリップフロップ回路を制御し、前記第２フリップフロップ回路への前記第１論理回路の出力信号の入力を禁止することを特徴とする請求項１１に記載の同期型記憶装置。
13. バースト書き込み動作の状態にあることをラッチするステップと、
    前記バースト書き込み動作のイグジットを指令する第１制御信号を同期信号に同期して取り込むステップと、
    前記第１制御信号の取り込みステップに応じて、前記バースト書き込み動作の状態をリセットするステップとを有することを特徴とする同期型記憶装置の制御方法。
14. チップイネーブル信号を同期信号に同期して取り込むステップと、
    ライトイネーブル信号を同期信号に同期して取り込むステップと、
    前記チップイネーブル信号の取り込みステップと前記ライトイネーブル信号の取り込みステップとに応じて、前記チップイネーブル信号と前記ライトイネーブル信号との論理演算を行うステップと、
    前記論理演算のステップに応じて、バースト書き込み動作の状態をラッチするステップと、
    前記チップイネーブル信号の取り込みステップにより前記チップイネーブル信号が反転したことを受けて、バースト書き込み動作の状態をリセットするステップとを有することを特徴とする同期型記憶装置の制御方法。
15. チップイネーブル信号とライトイネーブル信号の第１の論理演算結果を同期信号に同期して取り込むステップと、
    前記第１の論理演算結果を取り込むステップに応じて、バースト書き込み動作をセットするステップと、
    チップイネーブル信号とライトイネーブル信号の第２の論理演算結果を同期信号に同期して取り込むステップと、
    前記第２の論理演算結果を取り込むステップに応じて、バースト書き込み動作の状態をリセットするステップとを有することを特徴とする同期型記憶装置の制御方法。
16. 前記バースト書き込み動作をセットするステップに応じて、前記第１の論理演算結果を取り込むステップを禁止するステップを含むことを特徴とする請求項１５に記載の同期型記憶装置の制御方法。

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