KR20000006547A

KR20000006547A - 반도체집적회로

Info

Publication number: KR20000006547A
Application number: KR1019990025134A
Authority: KR
Inventors: 에토사토시; 마츠미야마사토; 우자와유이치; 가와바타구니노리; 기쿠타케아키라; 고가도루
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-06-30
Filing date: 1999-06-29
Publication date: 2000-01-25
Also published as: TW419897B; US6141274A; DE19964449B4; DE19929121B4; DE19929121A1; KR100610592B1

Abstract

데이터 버스에 접속된 복수개의 드라이버 회로(4-1 ~ 4-n)로부터 데이터가 데이터 버스로 전송될 때 데이터 버스의 프리차지 동작을 실행하는 기능을 가진 반도체 집적 회로에 있어서, 데이터 버스의 프리차지 동작을 실행하기 위한 리셋 회로(1)는 스트로브 신호의 종료 타이밍을 수신할 때 데이터 버스의 프리차지 동작을 개시하도록 구성된다. 바람직하게는, 리셋 회로(1)는 데이터 버스가 프리차지 동작을 실행하기 위한 프리차지 레벨에 도달하는 것을 검출하고 그후에 프리차지 동작을 종료한다. 한편, 클록과 동기해서, 메모리 셀 등으로부터 데이터가 판독될 때 파이프라인 시스템에 의해 데이터 래치 기능을 가진 반도체 집적 회로에서, 데이터를 일시적으로 저장하기 위한 복수개의 래치 회로 유닛(120-1 ~ 120-n)은 데이터 판독 경로에 배열되고, 이 래치 회로 유닛의 각각은 데이터 래치를 제어하는 제어 신호가 입력될 때 데이터를 통과시키고 제어 신호가 입력되지 않을 때 데이터를 래치하는 방식으로 구성된다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 단일 위상 데이터 버스에 접속된 데이터 버스 증폭기와 같은, 복수개의 드라이버 회로로부터 데이터 버스로 데이터가 전송될 때 단일 위상 데이터 버스의 프리차지 동작을 실행시키는 기능을 갖는 반도체 집적 회로에 관한 것이다. 동기 다이나믹 랜덤 액세스 메모리(이하, "SDRAM"으로 칭함)와 같은 근래의 반도체 집적 회로는 예를 들면 100MHz 또는 그이상의 고속 클록과 동기해서 동작하는 것이요구되고 있다. 이러한 고속 동작의 요구를 만족시키기 위하여, 데이터 버스상의 데이터 전송은 효율적으로 수행되어야 한다. 다시 말해서, 데이터 버스상에 전송되는 데이터 열이 순차적으로 샘플링될 수 있도록, 일 데이터를 샘플링한 후에 데이터 버스를 리셋할 필요가 있다. 이 동작은 데이터 버스의 "프리차지 동작"으로 언급된다.

본 발명은 또한 데이터가 클록과 동기로, 메모리 셀 등으로부터 판독될 때 파이프라인 제어 시스템에 의해 데이터를 일시적으로 저장하는 데이터 래치 기능을 갖는 반도체 집적 회로에 관한 것이다. 최근에, SDRAM 과 같은 반도체 집적 회로는 상기 설명된 바와 같이, 100MHz 또는 100MHz 이상의 고주파 클록과 동기로 동작할 것이 요구된다. 이 요구를 만족시키기 위해, 반도체 집적 회로의 메모리 셀내의 데이터는 고주파 클록과 정확하게 동기로 판독되어야 한다. 더 상세히 설명하면, 데이터 판독 경로에 병렬식으로 복수개의 래치 회로를 배열하고 이 래치 회로에 의해 각 비트의 데이터를 일시적으로 저장함으로써 메모리 셀로부터 판독된 데이터의 파이프라인 제어를 실행할 필요가 있다.

SDRAM과 같은 반도체 집적 회로의 메모리 셀내의 데이터가 판독될 때, 메모리 셀내의 데이터를 단일 위상 데이터 버스로 판독하도록 복수개의 데이터 버스 증폭기중의 임의의 증폭기로부터 전송되는 시스템 열의 데이터를 바르게 샘플링하기 위하여, 데이터 버스의 프리차지 동작이 완료된 후에 데이터가 데이터 버스로 전송되는 타이밍을 정확하게 인식할 필요가 있다. 일반적으로, 데이터 버스의 데이터는 단일 위상 데이터 버스상의 데이터의 유효 주기를 나타내는 스트로브 신호의 펄스에 의해 샘플링된다.

종래 기술에 따른 프리차지 기능을 갖는 반도체 집적 회로의 문제점을 더 쉽게 이해하기 위하여, 프리차지 동작을 실행하기 위해 단일 위상 데이터 버스상에 스트로브 신호의 펄스에 의해 데이터를 샘플링하는 종래 기술의 예가 이후의 "도면의 간단한 설명"의 도 1 내지 도 3을 참조로 설명된다.

도 1은 종래 기술에 따른 프리차지 기능을 갖는 반도체 집적 회로의 개략적 구성을 도시한 블록도이며, 도 2는 도 1에 도시된 리셋 회로의 구체적인 구성을 도시한 회로도이며, 도 3은 도 2의 동작을 설명하기 위해 사용되는 타이밍 차트이다. 그러나, 반도체 장치의 구성과 그 동작은 SDRAM과 같은 반도체 집적 회로의 메모리 셀내의 데이터가 판독될 때 데이터 버스 증폭기 등으로부터 데이터 버스로 전송된 데이터가 샘플링되는 경우에서 설명될 것이다.

도 1에 도시된 반도체 집적 회로는 행렬로 배열된 복수개의 메모리 셀중에서 특정 메모리 셀을 선택하기 위해 행 디코더(210)와 열 디코더(220)를 포함한다. 이러한 행 디코더(210)와 열 디코더(220)에 의해 선택된 특정 메모리 셀로부터 판독된 데이터는 감지 증폭기(230)를 통해 데이터 버스 증폭기(240)로 전달된다. 데이터 버스 증폭기(240)는 복수개의 증폭 회로를 포함하며(즉, 복수개의 드라이버 회로), 이 드라이버 회로는 데이터를 전송하기 위해 4개의 데이터 버스(DB-1, DB-2, DB-3, DB-4)에 접속된다.

다시 도 1을 참조로, 메모리 셀 증폭기(240)로부터 데이터 버스(DB-1 ~ DB-4)에 전송된 데이터는 데이터 출력 버퍼(250)를 통해 (출력 데이터(DQ)로서) 반도체 집적 회로 외부로 출력된다. 하나의 스트로브 신호 라인(SL)은 데이터의 유효 주기를 나타내는 스트로브 신호(STR)를 출력하기 위해 스트로브 신호 라인(SL)상에 4개의 데이터 버스(DB-1 ~ DB-4)가 배열된다. 반도체 집적 회로는 스트로브 신호(STR)의 개시 타이밍을 기준으로 데이터 버스(DB-1 ~ DB-4)상에 데이터의 프리차지 동작을 실행하기 위한 리셋 회로(100)를 더 포함한다.

도 2는 이 리셋 회로의 구체적인 회로 구성을 도시한다. 도 2에 도시된 리셋 회로 구성은 스트로브 신호(STR)와 특정 입력 신호(Sin)가 입력되는 NOR 게이트(100a)와, 이 NOR 게이트(100a)의 출력측의 인버터를 포함한다. 입력 신호(Sin)는 일반적으로 로우 전압 레벨("L(Low)"레벨)로 설정되기 때문에, 스트로브 신호(STR)의 전압 레벨을 반전시킴으로써 발생된 신호가 NOR 게이트(100a)로부터 출력된다. NOR 게이트(100a)로부터 출력된 신호는 인버터(101)에 의해 반전되어NAND 게이트(102)의 입력 단자들중의 하나에 입력된다. 한편, 데이터 버스(DB-1 ~ DB-4)상의 데이터는 NAND 게이트(114)를 통해 NAND 게이트(102)의 다른 입력 단자에 입력된다.

도 2에 도시된 리셋 회로는 NAND 게이트(102)의 출력측에 2개의 NAND 게이트(103, 104)를 포함하는 래치 회로를 포함한다. 복수의 스테이지(예를 들면, 5개의 스테이지)의 인버터(105 ~ 109)가 래치 회로의 출력측에 배열된다. 복수의 스테이지의 이 인버터(105 ~ 109)는 이후에 나타나는 잠복 시간을 조절하는 기능을 갖는다. 최종 스테이지의 인버터(109)로부터 출력된 리셋 신호(RST)는 복수의 P 채널 트랜지스터(110 ~ 113)로 입력된다. 이 P 채널 트랜지스터(110 ~ 113)의 소스는 양극을 가진 전원(내부 전원)(Vii)에 접속되며, 드레인은 각각 데이터 버스(DB-1 ~ DB-4)에 접속된다. 상기 리셋 신호(RST)는 P 채널 트랜지스터(110 ~ 113)로부터 대응하는 데이터 버스(DB-1 ~ DB-4)로 보내진다.

도 3은 상기 리셋 회로의 동작을 도시한다. 반도체 집적 회로가 판독 모드에 있을 때, 음의 펄스의 데이터(DATA)는 데이터가 메모리 셀로부터 판독되는 것을 나타내는 인에이블 신호(EN1 ~ ENn)(도면에는 도시되지 않음)를 바탕으로 단일 펄스의 데이터 버스에 전송된다. 데이터(DATA)의 유효 주기를 나타내는 양의 스트로브 신호(STR)는 인에이블 신호(EN)를 기준으로 스트로브 신호 라인으로 전송된다.

이 스트로브 신호에 의해 데이터 버스상의 데이터(DATA)를 샘플링하기 위해, 음의 펄스의 리셋 신호(RST)는 스트로브 신호(STR)의 펄스의 개시 타이밍으로부터 스트로브 신호(STR)의 펄스 폭과 일치하는 시간 여분에서 발생된다.(도 3에 도시된바와 같이, 펄스가 양의 펄스일 때 상승 에지, 펄스가 음의 펄스일 때 하강 에지) 그러나, 이 경우에, 스트로브 신호(STR)의 펄스가 종료나고 하강하기 전에 리셋 신호(RST)에 의한 프리차지 동작이 실행되고 데이터(DATA)가 고전압 레벨("H(High)" 레벨)로 상승하면 데이터 버스상의 "버스-파이트(bus-fight)"(즉, 버스 쟁탈)가 발생할 것이다.

데이터 버스상의 "버스-파이트"를 방지하기 위해, 스트로브 신호(STR)의 펄스의 종료 타이밍과 리셋 신호(RST)의 펄스의 개시 타이밍 사이에서 일정 범위의 시간 여분을 보장할 필요가 있다. 더 구체적으로 말하면, 도 2에 도시된 리셋 회로에서 복수의 스테이지의 복수개의 인버터(105 ~ 109)에 의해 스트로브 신호(STR)의 종료 타이밍으로부터 소정의 지연 시간(여분과 일치하는 시간)을 둠으로써 리셋 신호(RST)를 발생시킬 필요가 있다. 그러므로, 스트로브 신호(STR)의 펄스의 개시와 리셋 신호(RST)의 펄스의 개시 사이의 시간 간격과 일치하는 잠복 시간은 실제 스트로브 신호의 펄스 폭보다 긴 시간으로 설정된다. 그러므로, 데이터 버스의 잠복 시간, 즉, 데이터 버스상의 데이터 차지 시간은 길어지고, 동작 주파수는 쉽게 증가될 수 없다.

한편, 파형 파이프라인 제어 시스템은 SDRM 과 같은 반도체 집적 회로의 메모리 셀로부터 판독된 데이터의 파이프라인 제어의 통상적인 예로서 사용되었다. "FIFO(First-In First-Out)"로 칭하는 복수의 잠복 회로는 이러한 파형 파이프라인 제어 시스템의 데이터 판독 경로에서 일반적으로 병렬식으로 배열되고, 데이터 판독 시간에서 잠복 시간의 제어는 이 래치 회로의 부분에서 제어된다. 메모리 셀로부터 판독된 데이터가 결정된 후에 FIFO 의 복수개의 래치 회로를 동작시킴으로서 데이터의 파형 파이프라인 제어를 실행시키는 것이 통상적이다.

이러한 파형 파이프라인 제어 시스템에 의한 데이터 래치 기능을 갖는 종래의 반도체 집적 회로의 예는 도 4 내지 도 6을 참조로 종래 기술의 시스템의 문제점이 더 쉽게 이해되도록 이하에 설명될 것이다.

도 4는 데이터 래치 기능을 갖는 종래 기술의 반도체 집적 회로의 구조를 도시한 블록도이며, 도 5는 종래 기술의 반도체 집적 회로의 래치 회로의 구성을 도시한 회로도이며, 도 6은 도 4에 도시된 반도체 집적 회로의 동작을 설명하기 위해 사용되는 타이밍 차트이다. 이 경우에, 데이터 판독 경로에 병렬식으로 배열된 3개의 래치 회로를 포함하는 FIFO 를 사용함으로써 파형 파이프라인 제어을 실행하기 위한 반도체 집적 회로의 동작과 구성이 일반적으로 설명될 것이다.

도 4에 도시된 반도체 집적 회로에서, 행렬로 배열된 메모리 셀(도시되지 않음)로부터 판독되는, 보상 시스템의 데이터(DATA)를 일시적으로 저장하기 위한 제1 내지 제3 래치 회로(190-1 ~ 190-3)는 보상 시스템의 데이터(DATA)의 판독 경로와 병렬식으로 제공된다. 이 3개의 래치 회로(190-1 ~ 190-3)는 클록과 동기로 비트의 시퀀스로 데이터(DATA)를 래치하는 기능과 셀렉터(7)에 의해 데이터 아웃 버퍼(8)에 래치하기 위해 데이터(DATA)를 보내는 기능을 갖는다. 래치 회로(190-1 ~ 190-3)와 셀렉터(7)는 일반적으로 "FIFO"로 칭한다.

상세하게 설명한다. 3개의 래치 회로(190-1 ~ 190-3)는 데이터 래치를 각각 제어하기 위한 대응하는 제어 신호(pi0z, pilz, pi2z)를 바탕으로 하여, 각 비트에대해 보상 시스템의 데이터(DATA)를 나타내는 입력 데이터 신호(irdx, irdz)(일반적으로 입력 데이터 신호(ird0x, ird0z, irdlx, ird2z)를 나타내고, 제1 내지 제3 래치 회로에 의해 래치됨)를 연속적으로 래치한다. 다음에 입력되는 입력 데이터 신호를 신뢰성있게 래치하기 위해, 입력 데이터 신호는 데이터 출력 버퍼(8)로의 입력 순서로 대응하는 리셋 신호(drst0x, drstlx, drst2x)에 의해 리셋된다.

또한, 도 4에서, 래치 회로(190-1 ~ 190-3)를 통과하는 보상 시스템의 데이터(dlx, dlz)는 출력 데이터 신호(dl0x, dl0z, d11x, dl1z, dl2x, dl2z)로서 셀렉터에 보내진다. 셀렉터(7)에 의해 연속적으로 선택된 6개의 출력 데이터 신호(dl0x, dl0z, dl1x, dl1z, d12x, dl2z)는 데이터 출력 버퍼(8)(출력 데이터 DQ)를 통해 반도체 집적 회로 외부로 출력된다. 다시 말해서, 도 4에 도시된 반도체 집적 회로에서, 메모리 셀로부터 판독된 데이터는 제1 내지 제3 래치 회로(190-1 ~ 190-3)에 입력되고, 소정의 잠복 시간이 경과한 후에 데이터 출력 버퍼(8)로부터 출력된다.

도 5는 래치 회로(190-1 ~ 190-3) 각각의 구체적인 구성을 도시한다. 도 5에 도시된 래치 회로(예를 들면, 제1 래치 회로(190-1)에서), 보상 시스템의 일 ird0x 를 래치하기 위해 2개의 인버터(150, 155)를 포함하는 제1 데이터 래치 유닛이 배열된다. 한편, 다른 입력 데이터 신호(ird0z)를 래치하기 위해 2개의 인버터(160, 165)를 포함하는 제2 데이터 래치 유닛이 또한 배열된다. 이 제1 및 제2 데이터 래치 유닛은 보상 시스템의 입력 데이터 신호(ird0x)와 입력 데이터 신호(ird0z)에 따라서 고전압 레벨("H(High)" 레벨) 또는 저전압 레벨("L(Low)"레벨)을 저장하는기능을 갖는다.

이 입력 데이터 신호(ird0x, ird0z)는 N 채널 트랜지스터(130, 132)를 통해, 대응하는 제1 및 제2 데이터 래치 유닛에 각각 입력된다. 이 N 채널 트랜지스터(130, 132)의 드레인은 제1 및 제2 데이터 래치 유닛의 입력측에 각각 접속된다. 각 N 채널 트랜지스터의 소스는 저전압측(예를 들면, 접지)의 전원(Vss)에 접속된다. 보상 시스템의 입력 데이터 신호의 일 ird0x 는 N 채널 트랜지스터(134)를 통해 공급된 제어 신호(pi0z)의 개시 타이밍을 기준으로 제1 데이터 래치 유닛에 의해 래치된다. 이런 방식으로 래치된 신호는 출력 데이터 신호의 일 dl0z 가 출력되는 단자로부터 출력된다. 다른 입력 데이터 신호(ird0z)는 또한 N 채널 트랜지스터(136)를 통해 공급된 제어 신호(pi0z)의 개시 타이밍을 기준으로 제2 데이터 래치 유닛에 의해 래치된다. 이런 방식으로 래치된 신호는 출력 데이터 신호중의 일 dl0x가 출력되는 단자로부터 출력된다.

도 5에 도시된 래치 회로에서, 또한, 리셋 신호(drst0x)는 다음 입력 데이터 신호가 입력되기 전에 제1 데이터 래치 유닛에 의해 래치된 입력 데이터 신호를 확실하게 리셋하기 위해 P 채널 트랜지스터(170)를 통해 제1 데이터 래치 유닛에 공급된다. 한편, 리셋 신호(drst0x)는 다음 입력 데이터 신호가 입력되기 전에 제2 데이터 래치 유닛에 의해 래치된 입력 데이터 신호를 확실하게 래치하기 위해 P 채널 트랜지스터(180)를 통해 제2 데이터 래치 유닛에 공급된다. 이 P 채널 트랜지스터(170-180)의 드레인은 제1 및 제2 데이터 래치 유닛의 입력측에 각각 접속되고, P 채널 트랜지스터의 소스는 고전압측(예를 들면, 내부 전원)의 전원(Vii)에 접속된다.

도 6은 도 4에 도시된 반도체 집적 회로의 동작을 도시한다. 각 제어 신호(pi0z, pi1z, piz)의 상승 타이밍("L"→"H")과 하강 타이밍("H"→"L")은 데이터 래치 동작이 제1 내지 제3 래치 회로(190-1 ~ 190-3)로 입력된 데이터(DATA)(제1 내지 제4 데이터(D0, D1, D2, D3)의 입력순으로 실행될 수 있도록 소망의 데이터(예를 들면, 제1 데이터(D1))의 유효 주기내에 있어야 한다. 또한, 각 리셋 신호(drst0x, drst1x, drst2x)(예를 들면, 음의 펄스의 리셋 신호(drst0x))가 래치 회로에 입력될 때, 데이터는 리셋 신호가 공급되는 주기동안 래치 회로로 입력될 수 없다.

제1 데이터(D0)의 상태는 아직 결정되지 않았기 때문에, 제어 신호(pi0z)가 "H"레벨로 상승하면, 예를 들면, 제1 내지 제2 데이터 래치 유닛의 출력이 동일한 레벨(예를 들면 모두 "L"레벨)에 존재하는 현상이 발생할 것이고, 한번 래치된 데이터는 파괴될 것이다. 마찬가지로, 제어 신호(pi1z, pi2z)가 제2 및 제3 데이터(D1, D2)가 아직 결정되지 않은 경우에 "H"레벨로 상승하면, 한번 래치된 데이터는 파괴될 것이다. 더우기, 입력된 데이터의 상태가 완전히 결정되기 전에는 필요한 시간에 변동이 있기 때문에, 데이터의 상태(예를 들면, 제1 데이터(D0))가 제어 신호(예를 들면, 제1 래치 회로를 제어하기 위한 제어 신호(pi0z))가 상승하고 데이터 래치 동작이 시작되는 시간으로 결정되는 시간으로부터 일정 여분을 보장하는 것이 필요하다.

데이터 버스상의 프리차지 동작이 종래 기술에 따른 프리차지 기능을 가진 반도체 집적 회로의 리셋 회로를 사용함으로써 실행될 때, 반도체 집적 회로는 도 1 내지 도 3을 참조로 설명된 바와 같이, 고속 클록과 동기로 용이하게 동작될 수 없다는 점에서 문제가 발생한다.

한편, 데이터 래치 동작이 데이터 래치 기능을 가진 종래의 반도체 집적 회로에서 복수의 래치 회로에 의해 실행될 때, 도 4 내지 도 6을 참조로 설명된 바와 같이, 데이터의 상태가 데이터 래치 동작의 개시 시간으로 한정되는 시간으로부터 여분을 보장할 필요가 있다. 그러므로, 데이터 래치 회로에 의해 래치되기 전의 시간 지연은 커지며, 데이터 액세스 시간은 증가한다.

상기 설명된 문제점의 면에서, 본 발명의 제1 목적은 프리차지 동작을 실행하기 위해 단일 펄스 데이터 버스상에 스트로브 신호에 의해 데이터가 샘플링되는 데이터 버스상의 데이터 차지 시간을 단축시킴으로써 고속 동작을 실행하는 것을 가능하게 하는 반도체 집적 회로를 제공하는 것이다.

상기 설명된 문제를 해결하기 위해, 데이터가 판독될 때 복수의 래치 회로에 의해 데이터 래치 동작이 실행되는 경우 종래 기술의 회로에서 보다 데이터 액세스 시간을 훨씬 더 단축시킬 수 있는 반도체 집적 회로를 제공하는 것이다.

도 1은 종래 기술에 따른 프리차지 기능을 가진 반도체 집적 회로의 개략적 구성을 도시한 블록도.

도 2는 도 1에 도시된 리셋 회로의 구체적인 구성을 도시한 회로도.

도 3은 도 2에 도시된 회로의 동작을 설명하기 위해 사용되는 타이밍 차트.

도 4는 종래 기술에 따른 데이터 래치 기능을 가진 반도체 집적 회로의 구성을 도시한 블록도.

도 5는 종래 기술에 따른 반도체 집적 회로에서 래치 회로의 구성을 도시한 회로도.

도 6은 도 4에 도시된 반도체 집적 회로의 동작을 설명하기 위해 사용되는 타이밍 차트.

도 7은 본 발명의 제1 실시예의 구조를 도시한 회로도.

도 8은 도 7에 도시된 실시예의 동작을 설명하기 위해 사용되는 타이밍 차트.

도 9는 본 발명에 따른 제1 실시예에서 리셋 회로의 구체적인 구성을 도시한 회로도.

도 10은 도 9에 도시된 리셋 회로의 변형예를 도시한 회로도.

도 11은 본 발명의 제2 실시예의 전제가 되는 기본 실시예의 이론적인 구성을 도시한 블록도.

도 12는 본 발명의 제2 실시예의 래치 회로의 구체적인 구성을 도시한 회로도.

도 13은 본 발명의 제2 실시예의 동작을 설명하기 위해 사용되는 타이밍 차트.

〈도면의 주요 부분에 대한 부호의 설명〉

1, 100: 리셋 회로

4-1 ~ 4-n: 드라이버 회로

5: 스트로브 신호 발생 회로

6:데이터 출력 회로

7: 셀렉터

8, 250: 데이터 출력 버퍼

105, 106, 107, 108, 109: 인버터

190-1, 190-2, 190-3: 제1 내지 제3 래치 회로

200: 메모리 셀

210: 행 디코더

220: 열 디코더

230: 감지 증폭기

240: 데이터 버스 증폭기

260-1 ~ 260-n: 스위칭 회로

제1 목적을 성취하기 위해, 본 발명에 따른 반도체 집적 회로는 데이터 버스로 전송된 데이터가 데이터의 유효 주기를 나타내는 스트로브 신호에 의해 샘플링될 때 데이터 버스의 프리차지 동작을 실행하기 위해 스트로브 신호의 종료 타이밍을 리셋 회로에서 수신할 때 프리차지 동작을 개시한다.

바람직하게는, 복수의 드라이버 회로가 데이터 버스에 접속된다.

또한, 바람직하게는, 리셋 회로는 프리차지 동작을 실행시키기 위해 프리차지 레벨로 데이터 버스가 도달하는 것을 검출하고 프리차지 동작을 종료한다.

또한, 바람직하게는, 리셋 회로는 프리차지 동작을 실행시키기 위해 프리차지 레벨로 데이터 버스가 도달하는 것을 검출하고, 소정 시간동안 대기한 후에 프리차지 동작을 종료한다.

또한, 바람직하게는, 본 발명에 따른 반도체 집적 회로는 프리차지 동작의 종료시까지 프리차지 동작을 실행하기 위해 프리차지 레벨에 도달하는 것을 검출하여 소정의 시간을 조정할 수 있다.

데이터 버스의 데이터가 본 발명에 따른 반도체 집적 회로에서 데이터의 유효 주기를 나타내는 스트로브 신호의 펄스에 의해 샘플링될 때, 데이터 버스의 프리차지 동작은 스트로브 신호의 펄스의 종료 타이밍(양의 펄스의 경우에 하강 에지 음의 펄스의 경우에 상승 에지)을 수신한 후에 개시된다. 그러므로, 스트로브 신호의 종료과 리셋 신호의 개시 사이의 여분을 보장할 필요가 없다.

결과적으로, 본 발명에 따른 프리차지 기능을 가진 반도체 집적 회로는 데이터 버스상의 데이터 차지 시간을 종래 기술에 따른 반도체 집적 회로에서 보다 훨씬 더 많이 감소시킬 수 있으며, 고속 동작을 성취할 수 있다. 이런 방식으로, 상기 설명된 제1 목적은 성취될 수 있다.

한편, 클록과 동기로 데이터 입력/출력 동작을 실행시키는 본 발명의 제2 목적을 성취하기 위해 반도체 집적 회로는 데이터 판독 경로에 배열된 데이터를 일시적으로 저장하는 복수개의 래치 회로 유닛을 포함하며, 이러한 래치 회로 유닛은 데이터에 대응하는 제어 신호가 입력될 때 입력된 데이터를 통과시키며, 제어 신호가 입력되지 않을 때 데이터를 래치한다. 바람직하게는, 본 발명에 따른 반도체 집적 회로는 각 래치 회로 유닛에 의해 래치된 데이터를 리셋할 수 있다.

또한, 바람직하게는, 클록과 동기로 데이터 입력/출력 동작을 실행하고, 데이터 판독 경로에 배열되어 데이터를 일시적으로 저장하는 복수개의 래치 회로를포함하는 반도체 집적 회로에서, 각 래치 회로 유닛은 각 비트에 대해 데이터의 상태를 연속적으로 저장하는 적어도 하나의 플립플롭을 구비한 데이터 래칭 수단과; 데이터에 대응하는 제어 신호가 입력되는지 아닌지에 따라서 데이터의 통과 또는 래치를 스위칭하는 스위칭 수단을 포함한다.

제어 신호가 전술된 회로 구성에서 스위칭 수단으로 입력될 때, 데이터 래칭 수단에 입력된 데이터는 통과가 허용되고, 제어 신호가 스위칭 수단으로 입력되지 않을 때, 데이터는 플립플롭에 저장된다.

바람직하게는, 스위칭 수단은 제어 신호와 데이터를 입력 신호로서 수신하는 적어도 하나의 AND 게이트를 포함한다.

또한, 바람직하게는, 본 발명에 따른 반도체 집적 회로는 플립플롭내에 저장된 데이터의 상태를 리셋할 수 있다.

결과적으로, 본 발명에 따른 데이터 래치 기능을 가진 반도체 집적 회로에서,데이터의 상태가 한정되는 시간으로부터 데이터 래치 동작이 시작되는 시간까지의 여분을 보장할 필요는 없으며, 데이터 액세스 동작은 데이터 래치 동작이 복수의 래치 유닛에 의해 실행될 때 크게 감소될 수 있다. 이러한 방식으로, 전술된 제2 목적은 성취될 수 있다.

도 7은 본 발명의 제1 실시예의 구성을 도시한 블록도이며, 도 8은 도 7에 도시된 실시예의 동작을 설명하기 위해 사용되는 타이밍 차트이다. 도 7은 본 발명의 제1 목적을 성취하기 위한 반도체 집적 회로의 구체적인 회로 구성을 도시한다. 동일한 구성 소자에는 동일한 참조 번호가 사용된다.

도 7에 도시된 제1 실시예에 따른 반도체 집적 회로에서, 복수의 드라이버 회로(즉, 제1 내지 제n 드라이버 회로(4~n), 여기서, n은 1보다 크거나 같은 임의의 양수)는 단일 위상 데이터 버스(DB)에 접속된다. 이 드라이버 회로는 제1 내지 제n 인버터(40-1 ~ 40-n)와, 제1 내지 제n NOR 게이트(41-1 ~ 41-n) 및 제1 내지 제n 채널 트랜지스터(42-1 ~ 41-n)를 각각 포함한다. 인에이블 신호(EN1 ~ ENn)는 제1 내지 제n 인버터(40-1 ~ 40-n)를 통해 제1 내지 제n NOR 게이트(41-1 ~ 41-n)의 입력 단자중의 하나에 입력된다. 반도체 집적 회로가 판독 모드에 있을 때, 인에이블 신호(EN ~ ENn)는 데이터가 메모리 셀로부터 판독되는 것을 나타낸다. 여기서, 인에이블 신호(EN1 ~ ENn)는 각각 복수의 드라이버 회로에 입력되고, 이들중 하나가 동작한다. 한편, 데이터(DATA-1 ~ DATA-n)는 제1 내지 제n NOR 게이트(42-1 ~ 42-n)의 입력 단자에 각각 입력된다. 또한, 제1 내지 제n NOR 게이트(41-1 ~ 41-n)로부터 출력된 신호는 제1 내지 제n N 채널 트랜지스터(42-1 ~ 42-n)를 통해 데이터 버스(DB)에 전송된다.

일 스트로브 신호 라인(SL)은 전술된 데이터 버스(DB)에 제공되고, 데이터 유효 주기를 나타내는 스트로브 신호(STR)는 이 스트로브 신호 라인(SL)상에 보내진다. 스트로브 신호(STR)를 발생시키기 위해 스트로브 신호 발생 회로(5)가 또한 제공된다. 스트로브 신호 발생 회로(5)는 인버터(50)와, NAND 게이트(51)와, NOR 게이트(52)와, P 채널 트랜지스터(53) 및 N 채널 트랜지스터(54)를 포함한다. 여기서, P 채널 트랜지스터(53)의 소스는 양극을 가진 전원(내부 전원)(Vii)에 접속되고, 그 드레인은 N 채널 트랜지스터(54)의 드레인에 접속된다. 한편, N 채널 트랜지스터(54)의 소스는 음극을 가진 전원(그라운드)에 접속된다.

도 7에서, 스트로브 신호(STR)의 종료 타이밍과 임의의 데이터(예를 들면, 데이터(DATA-k)(1kn))의 종료 타이밍을 기준으로 동작하는 리셋 회로(1)가 또한 배열된다. 이 리셋 회로(1)의 출력 단자는 P 채널 트랜지스터(10)를 통해 데이터 버스 라인(DB)에 접속된다.

상기 설명된 바와 같이, 종래 기술에 따른 반도체 집적 회로의 리셋 회로에서, 스트로브 신호(STR)는 회로가 인에이블 신호(EN)를 수신할 때 출력되고, 리셋 신호(RST)는 이 스트로브 신호(STR)의 상승 에지로부터 출력된다.(도 3의 타이밍 차트에 도시되어 있음) 이 종래 기술의 시스템에서, 트랜지스터가 둘다 턴온될 때 복수개의 N 채널 트랜지스터(42-1 ~ 42-n)중의 하나와 트랜지스터(10) 사이에서 발생하는 데이터 버스(DB)상의 "버스-파이트"를 방지하기 위해 스트로브 신호의 종료과 리셋 신호의 개시 사이에 여분을 보장할 필요가 있다.

대조적으로, 도 7에 도시된 본 발명의 제1 실시예의 시스템에서, 데이터 버스의 프리차지 동작을 위한 리셋 신호(RST)는 스트로브 신호(STR)의 강하 타이밍이 도 8의 타이밍 차트에 도시된 바와 같이 수신된 후에 출력된다. 그러므로, 전술된 여분은 보장될 필요가 없다. 다시 말해서, 도 7에 도시된 제1 실시예는 데이터 버스상의 데이터 차지 시간을 단축시킬 수 있으며, 반도체 집적 회로의 동작 주파수를 개선시킬 수 있다.

도 9는 본 발명의 제1 실시예에 따른 리셋 회로의 구체적인 구성을 도시한 회로도이다. 도 9에 도시된 리셋 회로(1)는 4개의 데이터 버스(DB-1, DB-2, DB-3, DB-4)상에 전송된 데이터를 동시에 리셋시키는 기능을 갖는다. 2개의 NAND 게이트(13, 14)를 포함하는 래치 회로는 도 9에 도시된 리셋 회로(1)내에 제공된다. 이 래치 회로는 인버터(11)를 통해 입력된 스트로브 신호(STR)(신호 rdrvz)에 의해 4개의 데이터 버스(DB-1 ~ DB-4)상에 전송된 데이터를 래치하는 기능을 갖는다. 또한, 특정 신호(csex)가 다른 인버터(12)를 통해 래치 회로에 입력된다. 이 신호(csex)는 정상적으로 "L" 레벨로 설정되기 때문에, "H"레벨의 신호가 래치 회로에 항상 입력되고, 신호(csex)는 데이터 래치 동작에 영향을 주지 않는다.

도 9에 도시된 리셋 회로에서, NAND 게이트(15)는 래치 회로의 출력측에 배열된다. 이 NAND 게이트(15)는 스트로브 신호(STR)를 반전시킴으로써 발생되는 신호와, 래치 회로의 출력 신호를 기준으로 4개의 데이터 버스의 프리차지 동작을 실행시키는 리셋 신호(RST)를 발생시킨다. 이 리셋 신호(RST)는 복수의 P 채널 트랜지스터(16 ~ 19)의 게이트에 입력된다. P 채널 트랜지스터(16 ~ 19)는 양극의 전원(Vii)에 접속되고, 이 트랜지스터의 드레인은 데이터 버스(DB-1 ~ DB-4)에 각각 접속된다. 리셋 신호(RST)는 P 채널 트랜지스터(16 ~ 19)의 드레인으로부터 대응하는 데이터 버스(DB-1 ~ DB-4)에 각각 전달된다.

도 9에 도시된 리셋 회로에서, 리셋 신호(RST)의 펄스 폭(Wr)을 설정하기 위한 지연 유닛이 또한 제공된다. 이 지연 유닛은 리셋 펄스 폭을 설정하기 위한 복수개의 커패시터(21 ~ 24)(예를 들면, 4개의 리셋 펄스 폭 설정 커패시터)와 복수개의 인버터(21 ~ 24)의 결합을 포함한다. 지연 유닛은 소정의 지연 시간에 걸쳐 4개의 데이터 버스(DB-1 ~ DB-4)로부터 보내진 신호(Sd)를 복수개의 리셋 펄스 폭 설정 커패시터(25 ~ 29)에 의해 나눔으로써 지연 신호(Sdp)를 발생시키고, 이 지연 신호를 래치 회로에 공급한다. 이 래치 회로의 출력 신호가 입력되는 NAND 게이트(15)는 상기 설명된 지연 시간과 일치하는 펄스 폭(Wr)을 가진 리셋 신호(RST)를 출력한다. 다시 말해서, NAND 게이트(15)는 데이터 버스가 프리차지 동작을 실행시키고 프리차지 동작을 종료하기 위해 프리차지 레벨에 도달하는 것을 검출하는 기능을 갖는다. 정확히 말해서, 프리차지 동작은 리셋 신호(RST)의 펄스폭(Wr)과 일치하는 시간동안 대기한 후에(즉, 펄스 폭(Wr)과 일치하는 잠복 시간이 경과한 후에) 종료된다.

데이터 버스는 일반적으로 많은 경우에서 비교적 큰 시간 상수를 가진 장거리 배선을 가질 수 있다. 이 경우에, 리셋 회로로부터 멀리 떨어져 있는 데이터 버스는 도 9에 도시된 본 발명의 리셋 회로에 근접한 데이터 버스가 충분히 리셋될 때에도 충분히 리셋되지 않는다. 이 경우에, 리셋 회로로부터 멀리 떨어져 있는 데이터 버스는 리셋 신호(RST)의 펄스폭을 큰 값으로 설정함으로써 또한 효과적으로리셋될 수 있다.

도 10은 도 9의 변형예를 도시한 회로도이다. 도 10에 도시된 리셋 회로에서, 리셋 펄스 폭을 조정하기 위한 복수의 스위치 장치(30 ~ 39)(예를 들면, 9개의 리셋 펄스 폭 조정 스위치 장치)는 도 9에 도시된 리셋 회로의 지연 장치에 더해진다. 지연 회로이외의 도 10의 회로 구성은 도 9에 도시된 리셋 회로의 구성과 같다. 그러므로, 상세한 설명은 생략한다.

도 10에 도시된 리셋 회로의 지연 회로는 각 리셋 펄스 폭 조정 스위치 장치(30 ~ 39)를 온 또는 오프로 설정함으로써 복수개의 인버터(21 ~ 24)와 복수개의 리셋 펄스 폭 설정 커패시터(25 ~ 29)사이의 접속에 관한 관계를 변화시킨다. 다시 말해서, 리셋 신호(RST)의 펄스폭(Wr)과 일치하는 잠복 시간은 도 10에 도시된 리셋 회로내에서 조정될 수 있다.

상기 설명된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 집적 회로는 이 회로가 스트로브 신호의 펄스에 의해 데이터 버스상의 데이터를 샘플링할 때, 스트로브 신호의 펄스의 종료 타이밍을 수신한 후에 데이터 버스의 프리차지 동작을 우선적으로 시작한다. 그러므로, 스트로브 신호의 종료과 리셋 신호의 시작 사이에 여분이 보장될 필요는 없으며, 데이터 버스상의 데이터 차지 시간은 종래 기술의 장치에서보다 훨씬 더 감소될 수 있다. 결과적으로, 제1 실시예는 반도체 집적 회로의 고속 동작을 성취할 수 있다.

제1 실시예에 따른 반도체 집적 회로에서, 두번째로, 프리차지 동작은 프리차지 레벨에서 데이터 버스의 도달이 검출된 후에 종료난다. 그러므로, 데이터 버스상의 가능한 "버스-파이트"는 제거될 수 있으며, 데이터 샘플링은 고속으로 정확하게 실행될 수 있다.

제1 실시예에 따른 반도체 집적 회로에서, 세번째로, 프리차지 동작은 데이터 버스의 도달이 프리차지 레벨에서 검출된 후에 소정의 시간이 경과한 후 종료한다. 그러므로, 프리차지 동작은 리셋 회로로부터 먼 데이터 버스에서도 또한 충분히 실행될 수 있다.

제1 실시예에 따른 반도체 집적 회로에서, 네번째로, 상기 설명된 소정의 시간은 조정될 수 있다. 그러므로, 리셋 신호의 펄스 폭은 버스 라인의 길이 등에 따라서 적당한 값으로 설정될 수 있다.

도 11은 본 발명의 제2 실시예의 전제가 되는 이론을 바탕으로 기본 실시예의 구성을 도시한 블록도이다. 이 도면은 본 발명의 제2 목적을 성취하기 위한 반도체 집적 회로의 특성을 명백하게 나타낸다.

도 11에 도시된 바와 같이, 데이터를 일시적으로 저장하기 위한 복수의 래치 회로 유닛(제1 래치 회로 유닛(120-1) 내지 제n 래치 회로 유닛(120-n)은 클록과 동기로 데이터 입력/출력 동작을 실행하기 위해 본 발명의 기본 실시예의 반도체 집적 회로의 데이터 판독 루트에 배열된다. 제1 내지 제n 래치 회로(120-1 ~ 120-n) 각각은 각 비트에 대한 데이터의 상태를 연속적으로 저장하기 위한 적어도 하나의 플립플롭을 가진 데이터 래칭 수단(제1 데이터 래칭 수단(320-1) 내지 제n 데이터 래칭 수단(320-n))과; 데이터에 대응하는 제어 신호(Sc0 ~ Scn)가 입력되는지 아닌지에 따라서 데이터의 래치와 통과를 스위칭하기 위한 스위칭 수단(제1 스위칭수단(260-1) 내지 제n 스위칭 수단(260-n))을 포함한다.

도 11을 참조로, 제어 신호(양의 펄스 또는 음의 펄스의 신호)가 스위칭 수단에 입력될 때, 데이터 래칭 수단에 입력되는 데이터는 통과가 허용되고, 제어 신호가 스위칭 수단에 입력되지 않을 때, 데이터 래칭 수단을 마지막으로 통과하는 데이터의 상태는 플립플롭에 의해 저장된다. 데이터 래칭 수단을 통과하는 데이터는 데이터 출력 회로(6)(데이터 출력 데이터)를 통해 반도체 집적 회로 외부로 출력된다.

바람직하게는, 본 발명의 기본 실시예에 따른 반도체 집적 회로에서, 상기 설명된 스위칭 수단은 제어 신호와 데이터를 입력 신호로서 수신하는 적어도 하나의 AND 게이트를 포함한다.

또한, 바람직하게는, 본 발명의 반도체 집적 회로내의 스위칭 수단은 리셋 신호(Sr0 ~ Srn)를 사용함으로써 플립플롭내에 저장된 데이터의 상태를 리셋할 수 있다.

본 발명의 기본 실시예에 따른 반도체 집적 회로에서, 각 래치 회로 유닛에 입력된 데이터는 제어 신호가 상기 설명된 바와 같이 각 래치 회로에 입력되는 타이밍에서 래치 회로 유닛을 통해 통과가 허용되고, 데이터 래치 회로 유닛을 마지막으로 통과하는 데이터는 제어 신호가 종료하는 타이밍에서 래치된다. 그러므로, 데이터의 상태가 제어 신호가 입력되는 타이밍으로 결정되는 지점으로부터 타이밍을 정확히 설정할 필요는 없다. 다시 말해서, 데이터에 대한 제어 신호의 시작 타이밍은 "타이밍 프리(timing-free)"가 될 수 있다.

요약하면, 본 발명의 기본 실시예에 따른 반도체 집적 회로는 데이터의 상태가 결정되는 타이밍으로부터 데이터 래치 동작이 시작되는 타이밍까지 데이터 판독 동작의 여분을 보장할 필요는 없으며, 데이터 액세스 시간은 데이터 래치 동작이 복수개의 래치 회로에 의해 실행될 때 크게 감소될 수 있다.

다음으로, 본 발명의 제2 실시예가 첨부된 도 12 및 도 13을 참조로 설명된다. 이 제2 실시예는 본 발명의 제2 목적을 성취하기 위한 구체적인 회로 구성을 나타낸다.

도 12는 제2 실시예에 따른 래치 회로의 구체적인 구성을 도시한 회로도이며, 도 13은 본 발명의 제2 실시예의 동작을 설명하기 위해 사용되는 타이밍 차트이다.

이 실시예에서는 또한 파형 파이프라인 제어가 종래 기술에서와 동일한 방식으로, 데이터 판독 경로에서 병렬식으로 배치된 3개의 래치 회로를 포함하는 FIFO 를 사용함으로써 실행될 때 통상적인 반도체 집적 회로의 구성과 그 동작을 나타낸다.(도 4 및 도 5에 도시되어 있음) 그러나, 이 반도체 집적 회로의 개략적인 구성은 도 5에 도시된 종래 기술로서 통상적으로 도시된 구성과 동일하다. 그러므로, 본 발명의 실시예의 구성과 동작은 도 5, 도 12 및 도 13을 참조로 여기에 설명될 것이다.

본 발명의 제2 실시예에 따른 반도체 집적 회로에서, 제1 내지 제3 래치 회로(120-1 ~ 120-3)는 본 발명의 복수개의 래치 회로 유닛으로서 데이터 판독 경로와 병렬식으로 배열된다.(도 11에 도시됨) 이 제1 내지 제3 래치 회로(120-1 ~120-3)는 매트릭스로 배열된 복수개의 메모리 셀(도시되지 않음)로부터 판독된 보상 데이터(DATA)를 일시적으로 저장한다. 이 제3 래치 회로(120-1 ~ 120-3)는 클록과 동기로 각 비트에 대해 데이터(DATA)를 연속적으로 래치하는 기능을 가지며, 또한 래칭 시퀀스내의 데이터(DATA)를 데이터 출력 버퍼(8)로 연속적으로 보내는 기능을 갖는다. 그러므로, 상기 래치 회로를 일반적으로 "FIFO"로 칭한다.

상세하게 설명한다. 3개의 래치 회로(120-1 ~ 120-3)는 대응하는 데이터 래치를 제어하기 위해 제어 신호(pi0z, pi1z, pi2z)를 바탕으로 각 비트에 대한 보상 시스템의 데이터(DATA)를 나타는 입력 데이터 신호(irdz, irdz)를 연속적으로 래치한다. 이 제어 신호(pi0z, pi1z, pi2z)는 각각 제어 신호(Sc0 ~ Scn)에 대응한다. 래치 회로(120-1 ~ 120-3)내에 이전에 래치된 입력 데이터 신호는 다음에 입력될 입력 신호가 신뢰성있게 래치될 수 있도록 대응하는 리셋 신호(drst0x, drst1x, drst2x)에 의해 리셋된다. 이 리셋 신호(drst0x, drst1x, drst2x)는 도 11에 도시된 리셋 신호(Sr0 ~ Srn)에 각각 대응한다. 다시 말해서, 래치 회로(120-1 ~ 120-3)(즉, "H"레벨 또는 "L"레벨)내에 저장된 데이터의 상태는 제어 신호(pi0z, pi1z, pi2z)에 의해 해제된다. 데이터(DATA)의 판독 루틴을 나타내는 데이터 버스는 3개의 래치 회로(120-1 ~ 120-3)에 공통으로 접속되고, 입력 신호(irdx, irdz)는 3개의 래치 회로에 공통으로 입력된다.

도 12에서, 래치 회로(120-1 ~ 120-3)를 통과하는 보상 시스템(dlx, dlz)의 데이터는 출력 데이터 신호(d10x, d10z, d11x, d11z, d12x, d12z)로서 셀렉터(7)에 보내진다. 출력 데이터 신호(d10x, d10z, d11x, d11z, d12x, d12z)는 데이터 출력버퍼(8)를 통해(출력 데이터(DQ)로서) 반도체 집적 회로 외부로 출력된다. 이 경우에, 데이터의 종류의 수는 3종류이지만, 각 데이터는 보상 시스템을 가지며, 전체 6개의 출력 신호가 출력된다.

도 12는 본 발명의 제2 실시예에 따른 각 래치 회로(120-1 ~ 120-3)의 구체적인 구성을 도시한다. 도 12에 도시된 각 래치 회로(예를 들면, 제1 래치 회로(120-1))는 본 발명의 데이터 래칭 수단(도 11에 도시되어 있음)으로서 각 비트에 대해 보상 시스템의 입력 데이터 신호의 상태를 연속적으로 저장하기 위해, 2개의 NAND 게이트(123, 124)를 포함하는 제1 플립플롭과 2개의 NAND 게이트(125, 126)를 포함하는 제2 플립플롭을 구비한다. 여기서, 제1 플립플롭은 입력 데이터 신호(ird0x)중의 하나의 "H"레벨 또는 "L"레벨의 상태를 저장하는 것이며, 제2 플립플롭은 다른 입력 데이터 신호(ird0z)의 "H"레벨 또는 "L"레벨의 상태를 저장하는 것이다.

도 12에 도시된 래치 회로는 본 발명의 스위칭 수단(도 11에 도시되어 있음)으로서, 데이터 래치 제어를 위한 제어 신호와 2개의 입력 신호로서 입력 데이터 신호(ird0x)중의 하나를 수신하기 위한 제1 NAND 게이트(AND 게이트)(121)와, 데이터 래치 제어를 위한 제어 신호와 2개의 입력 신호로서 다른 입력 데이터 신호(ird0z)를 수신하기 위한 제2 NAND 게이트(AND 게이트)(122)를 구비한다.

제어 신호(pi0z)가 공급될 때(예를 들면, 제어 신호가 "H"레벨에 있을 때), 제1 NAND 게이트는 입력 데이터 신호(ird0x)중의 하나의 레벨을 반전시킴으로써 얻어지는 신호를 입력하고, 제어 신호(pi0z)가 공급되지 않을 때(예를 들면, 제어 신호가 "L"레벨에 있을 때) 데이터 신호의 상태와 무관하게 제1 플립플롭에 "H"레벨 신호를 입력한다. 다시 말해서, 제1 NAND 게이트는 제어 신호(pi0z)가 공급될 때에만 입력 데이터 신호를 래치하기 위하여 제1 플립플롭을 동작시킨다. 한편, 제2 NAND 게이트는 제어 신호(pi0z)가 "H"레벨일 때 다른 입력 데이터 신호(ird0z)의 레벨을 반전시킴로써 얻어지는 신호를 제 2 플립플롭에 입력하고, 제어 신호(pi0z)가 "L"레벨일 때 데이터 신호의 상태와 무관하게 "H"레벨 신호를 제2 플립플롭에 입력한다. 다시 말해서, 양의 펄스의 제어 신호(pi0z)가 상승하여 "H"레벨로 유지될 때, 래치 회로는 플립플롭을 동작시키고, 입력 신호가 연속적으로 지나가도록 하며, 마지막으로 제어 신호의 하강 타이밍에서 플립플롭을 통과하는 입력 데이터 신호를 래치함으로써 입력 데이터 신호의 상태를 결정한다.

그러므로, 도 12에 도시된 래치 회로는 데이터의 제어 신호의 상승 타이밍을 "타이밍 프리"로 할 수 있기 때문에, 제어 신호가 데이터의 타이밍보다 빠른 타이밍에서 공급될 때에도 래치 회로는 제어 신호의 하강 타이밍에서 정확한 데이터를 최종적으로 래치할 수 있다.

도 13은 도 12에 도시된 제2 실시예의 동작을 도시한다. 각 제어 신호(pi0z, pi1z, piz)의 하강("H"→"L")은 데이터 래치 동작이 제1 내지 제3 래치 회로(120-1 ~ 120-3)에 입력된 데이터(DATA)(제1 내지 제4 데이터(D0, D1, D2, D3))의 래칭 시퀀스로 실행될 수 있도록 소망의 데이터(예를 들면, 제1 데이터(D0))의 유효 주기내에 있어야 한다. 그러나, 전술된 바와 같이, 각 제어 신호(pi0z, pi1z, pi2z)의 상승 타이밍("L"→"H")은 엄격하게 설정될 필요가 없으며, 제어 신호(예를 들면,제1 제어 신호(pi0z))는 데이터의 상태가 결정되는지 아닌지에 무관하게, 데이터의 시작보다 빠른 타이밍에서 공급될 수 있다.

그러므로, 제2 실시예가 데이터(예를 들면, 제1 데이터(D0))가 결정되는 타이밍으로부터 제어 신호(예를 들면, 제1 제어 신호(pi0Z))가 상승하고 데이터 래치 동작이 시작되는 타이밍까지 여분을 보장할 필요가 없기 때문에, 제2 실시예는 데이터가 래치 회로에 의해 래치될 때까지 시간 지연을 거의 완전히 제거할 수 있으며, 데이터 액세스 시간을 크게 감소시킬 수 있다. 이 경우에, 마지막으로 지나가는 데이터(예를 들면, 제1 데이터(D0))의 상태가 결정된 후에, 리셋 신호(예를 들면, 제1 리셋 신호(drst0x))를 래치 회로에 공급함으로써 래치 회로내의 플립플롭에 저장된 데이터의 상태("H"레벨 또는 "L"레벨)를 해제하고 제4 데이터(D3)를 입력하는 것이 가능하다.

상기 설명된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 집적 회로는 먼저 데이터 래치를 제어하는 제어 신호가 입력될 때 복수의 래치 회로 유닛에 입력된 데이터가 데이터 래치를 통과하도록 하며, 제어 신호가 입력되지 않을 때 래치 회로 유닛에 의해 데이터를 래치한다. 그러므로, 데이터가 결정되는 타이밍과 제어 신호가 시작되는 타이밍 사이에 여분을 보장할 필요가 없으며, 데이터 액세스 시간을 크게 단축시킬 필요가 없다.

두번째로, 제2 실시예에 따른 반도체 집적 회로는 데이터 전송후 래치 회로 유닛에 의해 래치된 데이터를 빠르게 리셋시킬 수 있다. 결과적으로, 제2 실시예는 데이터 액세스 시간을 증가시키지 않고 데이터 입력 시퀀스내의 데이터를 확실하게출력할 수 있다.

세번째로, 제2 실시예에 따른 반도체 집적 회로는 데이터 래치를 저장하는 제어 신호가 입력될 때 데이터를 통과시키기 위하여 복수개의 래치 회로 유닛의 플립플롭을 동작시키며, 제어 신호가 입력되지 않을 때 데이터를 저장한다. 그러므로, 제2 실시예가 데이터가 결정되는 타이밍과 제어 신호의 시작 타이밍 사이에 여분을 보장할 필요가 없으며 데이터 액세스 시간을 크게 단축시킬 수 있다.

또한, 제2 실시예에 따른 반도체 집적 회로는 NAND 게이트를 사용함으로써, 제어 신호가 입력되는지 아닌지를 검출하고, 검출 결과에 따라서 복수개의 래치 회로 유닛의 플립플롭에 의해 데이터 통과 및 데이터 래칭을 스위칭한다. 그러므로, 제2 실시예는 간단한 회로 구성에 의해 래치 회로 유닛의 플립플롭에서 정확한 데이터를 최종적으로 래치할 수 있다.

다섯번째로, 제2 실시예에 따른 반도체 집적 회로는 래치 회로 유닛의 플립플롭내의 데이터의 전송후에 플립플롭내의 데이터를 즉시 리셋시킬 수 있다. 그러므로, 제2 실시예는 데이터 액세스 시간을 증가시키지 않고 데이터의 입력 시퀀스내의 데이터를 플립플롭에 정확하게 출력할 수 있다.

상기 설명된 바와 같이, 본 발명에 따른 반도체 집적 회로는 프리차지 동작을 실행하기 위해 단일 펄스 데이터 버스상에 스트로브 신호에 의해 데이터가 샘플링되는 데이터 버스상의 데이터 차지 시간을 단축시킴으로써 고속 동작을 실행하는 것이 가능하다.

Claims

반도체 집적 회로에 있어서,

데이터 버스로 전송되는 데이터가 상기 데이터의 유효 주기를 나타내는 스트로브 신호에 의해 샘플링될 때, 데이터 버스의 프리차지 동작을 실행하기 위한 리셋 회로(1)를 포함하며, 상기 리셋 회로(1)는 상기 스트로브 신호의 종료 타이밍을 수신한 후에 상기 프리차지 동작을 개시하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 복수개의 드라이버 회로(4-1 ~ 4-n)가 상기 데이터 버스에 접속되는 것인 반도체 집적 회로.
제1항에 있어서, 상기 리셋 회로(1)는 상기 데이터 버스가 상기 프리차지 동작을 실행하기 위한 프리차지 레벨에 도달된 것을 검출한후에, 상기 프리차지 동작을 종료하는 것인 반도체 집적 회로.
제1항에 있어서, 상기 리셋 회로(1)는 상기 데이터 버스가 상기 프리차지 동작을 실행하기 위한 상기 프리차지 레벨에 도달된 것을 검출한후에, 소정 기간이 경과한 후에 상기 프리차지 동작을 종료하는 것인 반도체 집적 회로.
제4항에 있어서, 상기 소정의 시간을 조정할 수 있는 반도체 집적 회로.
반도체 집적 회로에 있어서,

클록과 동기해서 데이터의 입력/출력 동작을 실행하며, 상기 데이터의 판독 경로상에 설치되어 상기 데이터를 일시적으로 저장하는 복수개의 래치 회로 유닛(120-1 ~ 120-n)을 포함하며,

상기 복수개의 래치 회로 유닛(120-1 ~ 120-n)의 각각은 상기 데이터에 대응하는 제어 신호가 입력될 때는 입력된 데이터가 상기 래치 회로 유닛을 통해 통과시키고, 상기 제어 신호가 입력되지 않을 때는 상기 입력된 데이터를 래치하는 것을 특징으로 하는 반도체 집적 회로.
제6항에 있어서, 상기 래치 회로 유닛(120-1 ~ 120-n)의 각각에 의해 래치된 상기 데이터를 리셋할 수 있는 반도체 집적 회로.
반도체 집적 회로에 있어서,

클록과 동기해서 데이터의 입력/출력 동작을 실행하며, 상기 데이터의 판독 경로에 설치되어 상기 데이터를 일시적으로 저장하기 위한 복수개의 래치 회로 유닛(120-1 ~ 120-n)을 포함하며,

상기 복수개의 래치 회로 유닛(120-1 ~ 120-n)의 각각은,

각 비트에 대해 상기 데이터의 상태를 연속적으로 저장하는 적어도 하나의플립플롭을 포함하는 데이터 래칭 수단(320-1 ~ 320-n)과;

상기 데이터에 대응하는 제어 신호가 입력되는지 아닌지의 여부에 따라 상기 데이터의 통과 또는 래칭을 스위칭하기 위한 스위칭 수단(260-1 ~ 260-n)을 구비하며,

상기 데이터 래칭 수단(320-1 ~ 320-n)에 입력된 상기 데이터는 상기 제어 신호가 상기 스위칭 수단(260-1 ~ 260-n)에 입력될 때 통과가 허용되며, 상기 제어 신호가 상기 스위칭 수단(260-1 ~ 260-n)에 입력되지 않을 때 상기 플립플롭내에 저장되는 것을 특징으로 하는 반도체 집적 회로.
제8항에 있어서, 상기 스위칭 수단(260-1 ~ 260-n)은 상기 제어 신호와 상기 데이터를 그 입력 신호로서 수신하기 위해 적어도 하나의 논리 AND 게이트를 포함하는 반도체 집적 회로.
제8항에 있어서, 상기 플립플롭내에 저장된 상기 데이터의 상태를 리셋할 수 있는 반도체 집적 회로.