CN101755304B - 用于执行突发写操作的同步存储器装置和控制方法 - Google Patents
用于执行突发写操作的同步存储器装置和控制方法 Download PDFInfo
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Abstract
用于执行突发写操作的同步存储器设备和控制方法。在一个实施例中，用于控制突发写操作的同步存储器设备包括用于与和突发写操作相关的时钟信号同步地缓冲请求退出突发写操作的第一控制信号的第一缓冲电路，及用于响应第一缓冲电路转发的第一控制信号执行复位的锁存电路，其中复位触发了从突发写操作中退出。
Description
优先权申明
本申请要求2007年7月19日递交的申请号为2007-187763的日本专利申请的优先权。
技术领域
本发明涉及半导体器件和方法，尤其涉及一种同步存储器装置和用于执行突发模式操作的控制方法。
背景技术
突发模式操作可在存储器装置中进行高速同步读和/或写操作。突发模式操作包括以有序方式执行的多时钟序列。相对于同步存储器装置中的突发写操作，开始操作和继续操作与时钟信号或同步信号同步执行。另一方面，突发写操作中的退出操作由异步信号控制。例如，在闪存存储器中，退出操作是由芯片激活信号由低电平切换为高电平的异步切换开始的。然而，当突发写操作的退出操作与突发写操作的最后一个周期异步执行时，写操作的最后一个周期就可能有过早结束的危险。为了防止突发写操作的最后一个周期与退出操作重叠，需要将请求从突发写操作退出的控制信号禁止一段固定的时间间隔，直到突发写操作完全完成为止。
然而，如果较高频率的同步信号的周期比保持时间长，就可能出现这样的情况，即在从退出突发写操作直到进入下一个操作周期期间，必须提供等待时间或等待周期。对这种情况所进行的修正，会使对突发模式操作的控制变得更加复杂。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明的一个实施例是用于控制突发写操作的同步存储器装置，包括用于与和突发写操作相关的时钟信号同步地缓冲请求退出突发写操作的第一控制信号的第一缓冲电路，及用于响应由第一缓冲电路转发的第一控制信号来执行复位的锁存电路，其中该复位触发了从突发写操作中退出。
本发明的另一个实施例是用于控制突发写操作的同步存储器装置，包括用于与和突发操作相关的时钟信号同步地缓冲进入突发写操作的命令的第一触发器电路，及用于与时钟信号同步地缓冲退出突发写操作的命令的第二触发器电路。该装置进一步包括用于对由第二触发器电路转发的退出命令进行解码的复位解码器，及用于响应由复位解码器转发的退出命令而执行复位的锁存电路。
本发明的再一个实施例是用于控制突发写操作的同步存储器装置，包括用于通过在与突发写操作相关的芯片激活信号和写激活信号间执行逻辑操作而分别产生置位触发信号和复位触发信号的第一逻辑电路和第二逻辑电路。该装置进一步包括用于与和突发写操作相关的时钟信号同步地缓冲第二逻辑电路的复位触发信号的第一触发器电路，及用于与该时钟信号同步地缓冲第一逻辑电路的置位触发信号的第二触发器电路。
将要进行详细描述的是，其他实施例涉及控制***、方法和装置，用于可与和突发操作相关的时钟信号同步地执行从突发写操作退出的操作的同步存储器装置。它们使退出操作以及其他突发模式操作，例如开始操作、继续操作等彼此保持同步。因此，突发写操作可以通过退出操作完成而不会被中断，这是因为用于触发退出操作的命令与时钟信号同步进行处理。相应地，该功能不需要像传统方式那样，通过使用复杂的控制方式将退出操作禁止直到突发写操作的最后一个周期完成。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图；
图2是根据一个实施例的请求与图1中的突发写操作相关的操作的输入信号的状态表；
图3是根据一个实施例的与图1中的突发写操作相关的操作波形图；
图4是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图；
图5是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图；
图6是根据一个实施例的请求与图5中的突发写操作相关的操作的输入信号的状态表；
图7是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图。
通过附图和下文的详细描述可以清楚地看到本发明实施例的其他特征。
具体实施方式
下面将详细参考本发明的优选实施例，这些实施例的例子在附图中有所描述。尽管这里结合了优选实施例来描述本发明，但是应当理解的是，这里并非意图将本发明限制为这些实施例。相反，本发明意在覆盖各种替换、变形和等效方案，这些都包括在由权利要求所限定的本发明的主旨和范围之内。此外，在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
在下文的部分详细描述中，通过程序、逻辑块、处理过程和其他表述符号来说明半导体器件的制造。这些描述和表述意味着，半导体器件制造领域的技术人员可通过这些描述和表述能高效地将其实质传达给该领域其他技术人员。这里的程序、逻辑块、处理过程等大体上可以设想为指向想要结果的自相一致的连续步骤或指令。这些步骤需要对物理量进行物理操控。除非进行了特别说明，在下文描述中，通过本申请可以明了，利用诸如“形成”、“运行”、“制造”、“沉积”或“蚀刻”或类似方式的术语所进行的描述，是指半导体器件制造的行为和过程。
简单地说，这里的实施例涉及用于同步存储器设备的控制***、方法和设备，其可执行与和突发写操作相关的时钟信号同步地从突发写操作退出的操作。它们使退出操作以及与突发写操作相关的其他操作，例如开始操作、继续操作等操作互相同步。因此，突发写操作可以通过退出操作完成而不会被中断，这是因为用于触发退出操作的命令与时钟信号同步进行处理。相应地，该功能不需要像传统方式那样，通过使用复杂的控制方式将退出操作禁止直到突发写操作的最后一个周期完成。
图1是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图。在一个示例实现方式中，通过第一控制信号(例如，芯片激活信号CE#)和第二控制信号(例如，写激活信号WE#)请求突发写操作。写激活信号WE#和芯片激活信号CE#各自通过反相门1和反相门3进行处理。反相门1和3的输出端与第一缓冲电路(例如，D型触发器5)和第二缓冲电路(例如，D型触发器7)的输入端(D)连接。D型触发器5和7的同步端(CK)接入时钟信号CLK。D型触发器5和7的输出端(Q)与逻辑电路(例如，与门9)的输入端连接。与门9的输出端与锁存电路11的置位端(S)连接。D型触发器7的反相输出端(BQ)与锁存电路11的复位端(R)连接。锁存电路11的反相输出端(BQ)通过反相门13与D型触发器5的复位端(BR)连接。与门9输出置位信号BWS，并且D型触发器7的反相输出端(BQ)输出复位信号BWR。锁存电路11的输出端(Q)输出表示突发写操作状态的突发写模式信号BWM。
图2是根据一个实施例的请求与图1中的请求突发写操作相关的操作的输入信号状态表。与图1相对应，如果芯片激活信号CE#和写激活信号WE#都处于低电平(L)，并且时钟信号CLK处于上升沿，则请求进行进入突发写操作的操作。如果芯片激活信号处于低电平(L)，并且时钟信号CLK处于上升沿，则请求进行继续突发写操作的操作。在这种情况下，写激活信号WE#的逻辑电平可能为未指定的(X)。如果芯片激活信号CE#处于高电平，并且时钟信号CLK处于上升沿，则请求进行退出突发写操作的操作。在这种情况下，写激活信号WE#的逻辑电平可能为未指定的(X)。进入突发写操作、继续突发写操作和退出突发写操作其中任一的执行，都需要在时钟信号CLK位于上升沿时，通过缓冲芯片激活信号CE#和写激活信号WE#的逻辑电平来执行。这三个操作都与时钟信号CLK同步地请求。
图3是根据一个实施例的与图1中的突发写操作相关的操作波形图。在图3中，时钟周期(1)到(4)代表第一突发写操作的持续时间，时钟周期(5)和(6)代表第二突发写操作的持续时间。第一突发写操作包括突发操作进行的周期(例如，时钟周期(1)到(3))，及接下来退出突发写操作的周期(例如，时钟周期(4))。第二突发写操作包括进入突发写操作的周期(例如，时钟周期(5))，及接下来突发写操作进行的周期(例如，时钟周期(6))。图3是在从第一突发写操作迅速转换为第二突发写操作的情况下的操作波形图。
在图1中，D型触发器5和7与时钟信号CLK同步地将芯片激活信号CE#的反相信号和写激活信号WE#的反相信号进行缓冲。缓冲后的信号通过与门9执行逻辑与操作。如果芯片激活信号CE#和写激活信号WE#都处于低电平，在对上述信号的反相信号执行逻辑与操作的与门9就输出高电平置位信号BWS。锁存电路11通过高电平置位信号BWS进行置位，从而将突发写模式信号BWM置位为高电平。根据这个设定，进入突发写操作的操作就被接受。在图2中，这通过进入突发写操作的进入命令展示出来。默认地址Am也在此时被输入进来。在图3中，这通过时钟周期(5)展示出来。
在进入突发写操作并置位突发写模式信号BWM时，锁存电路11的反相输出端(BQ)输出低电平信号。这个信号通过反相门13翻转为高电平信号，并输入到D型触发器5的复位端。D型触发器因此而复位，并且输出端(Q)保持低电平，而不考虑写激活信号WE#的逻辑电平如何。这样，置位信号BWS就保持低电平。相应地，在进入突发写入操作后，不会发出与锁存电路11相关的置位信号BWS。换句话说，已经置位了一次的突发写模式信号BWM只能通过复位信号BWR进行复位。
写操作在下一周期(6)后继续进行，假设低电平芯片激活信号CE#与时钟信号CLK转化为高电平的边沿同步地进行缓冲。被写入的存储单元的相应地址作为从默认地址Am开始，通过未图示出的控制器在每个时钟周期都递增的地址。
突发写操作在时钟周期(1)到(3)也以类似的方式继续进行。低电平芯片激活信号CE#与时钟信号CLK转化为高电平的时序边沿同步地被缓冲，因此允许写操作继续。时钟周期(6)和(1)至(3)包括用于继续突发写操作的命令，如图2中所示。
在时钟周期(4)之前，芯片激活信号CE#置位为高电平。高电平芯片激活信号CE#通过反相门3进行翻转，以便与时钟信号CLK转换为高电平的时序同步地在D型触发器7中被缓冲。缓冲后的芯片激活信号CE#由反相输出端(BQ)以高电平复位信号BWR的形式输出。锁存电路11由高电平复位信号BWR复位，因此，将突发写模式信号BWM复位为低电平。利用这一设定，接受了退出突发写操作的操作。在图2中，这通过突发写操作的退出命令展示出来。
响应进入突发写操作命令的置位信号BWS和响应退出突发写操作的复位信号BWR的产生与锁存电路11有关。锁存电路11锁存突发写操作的状态，并基于芯片激活信号CE#和写激活信号WE#输出突发写模式信号BWM，芯片激活信号CE#和写激活信号WE#都是与时钟信号CLK转化为高电平的时序同步地被缓冲的。任何与突发写操作相关的进入命令、继续命令和退出命令，都是以时钟同步信号命令的形式输入的。这就不需要进行专门的控制，例如单独调整命令之间相互的时序，以及调整时序(例如，调整输入时序)，因此，使得对命令输入的整体控制更简单。
在一个实施例中，提供了用于在同步存储器装置中控制突发写操作的计算机可执行方法，包括：锁存用于执行突发写操作的状态，与和突发写操作关联的时钟信号同步地缓冲用于请求从突发写操作中退出的第一控制信号，并响应该第一控制信号的缓冲复位用于执行突发写操作的状态，其中第一控制信号与芯片停用信号有关。
图4是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图。图4描述了这样一种情况：进入命令和退出命令都响应于多个控制信号的组合进行设置。在本实施例中，将相应的控制信号发送至D型触发器组21和23。D型触发器组21和23有这样的结构，包括：与每个控制信号对应的D型触发器，并且它们与时钟信号CLK转化为高电平的时序同步地缓冲每个控制信号。响应输入命令的经D型触发器组21缓冲的控制信号被输入到用于解码的置位解码器25中。响应退出命令的经D型触发器组23缓冲的控制信号被输入到用于解码的复位解码器27中。置位解码器25和复位解码器27分别输出置位信号BWS和复位信号BWR，从而置位/复位锁存电路11。
同样地，即使在为了响应多个控制信号的组合而输入与突发写操作相关的进入命令和退出命令的情况下，如果与时钟信号CLK同步地缓冲每个控制信号，并将缓冲的控制信号解码，就可以获得响应于进入命令、继续命令和退出命令其中任一的与时钟信号CLK同步的操作。
图5是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图。在图5中，用于置位退出命令的控制信号被分别传送到D型触发器5和7。D型触发器5和7的反相输出端(BQ)输入到或电路31中，并且或电路31的输出被输入到锁存电路11的复位端(R)。在时钟信号CLK处于上升沿时，响应于芯片激活信号CE#或写激活信号WE#任一的高电平而产生复位信号BWR。响应高电平复位信号BWR，锁存电路11被复位，从而将突发写模式信号BWM复位为低电平。利用这一设定，接受了退出突发写操作的操作。在图6中，这通过与突发写操作相关的退出命令1或2展示出来。
在一个实施例中，响应时钟信号CLK而锁存在D型触发器5和7中的相应控制信在逻辑电路9和31中进行逻辑操作。将得到的输出信号输入到锁存电路11，从而可以通过时钟信号CLK来置位/保持配置，以便适应高频频率。
图7是根据一个实施例的用于控制突发写操作的示例同步存储器装置的电路图。在图7中，通过芯片激活信号CE#和写激活信号WE#请求突发写操作，并进一步通过这两个控制信号中的任意一个请求从突发写操作中退出。转发到同步存储器装置(未图示)的写激活信号WE#和芯片激活信号CE#被分别输入到逻辑电路41和42。逻辑电路42的输出端与D型触发器46的输入端(D)连接。逻辑电路41的输出端输入到延时电路43，对应于D型触发器46的延时量，并且延时电路43的输出BWS与配备有置位端口的D型触发器45的输入端(D)连接。时钟信号CLK提供给D型触发器46的同步端(CK)。时钟信号CLK通过对应于D型触发器46的延时量的延时电路44，提供给配备有置位端口的D型触发器45的同步端(CK)。D型触发器46的输出端(Q)与配备有置位端口的D型触发器45的复位端(R)连接。配备有置位端口的D型触发器45的输出端(Q)与配备有置位端口的D型触发器45的置位端(SET)连接。
在图7中，与时钟信号CLK同步地，配备有置位端口的D型触发器45缓冲由芯片激活信号CE#和写激活信号WE#之间的逻辑操作产生的信号BWS。缓冲后的信号BWS同时也是配备有置位端口的D型触发器45的输出端BWM的输出，和置位端(SET)的输入。如果芯片激活信号CE#和写激活信号WE#都处于低电平，突发写模式信号BWM就置位为高电平，这样突发写模式信号BWM就保持为高电平，而不考虑从置位端(SET)在输入端(D)的信息如何。与时钟信号CLK同步地，D型触发器46缓冲来自芯片激活信号CE#或写激活信号WE#之间的逻辑操作所产生的信号。要输出的复位信号BWR输入到配备有置位端口的D型触发器45的复位端。如果芯片激活信号CE#或写激活信号WE#处于高电平，则突发写模式信号BWM就复位为低电平。
这里，在配备有时钟控制的置位端口的时钟控制D型触发器45之前设置逻辑电路41，该逻辑电路对多个外部控制信号进行判定以产生置位信号。因此，可以快速产生突发写模式信号BWM的置位信息。另外，置位信号状态的保持功能也可以快速设置。这是因为响应时钟信号CLK锁存的BWM信号被反馈给功能电路45本身。另外，在时钟控制D型触发器46之前设置逻辑电路42，该逻辑电路42对多个外部控制信号进行判定以产生复位信号。因此，可以快速输出用于突发写模式信号BWM的复位信息。
本发明不限于上述实施例，可适用于其各种改进和变型而不背离本发明的主旨和范围。例如，尽管上述实施例描述了与时钟信号同步地缓冲进入命令和退出命令的实施例，也可以与时钟信号同步地缓冲其他命令。
尽管将D型触发器描述为具有用于与时钟信号同步地缓冲控制信号的电路结构，但本发明不限于此。可以采用任何可以与时钟信号同步地缓冲信号的电路结构。同时，尽管将同步时序描述为时钟信号转变为高电平的时序，本发明同样也可以采用转变为低电平的时序。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种用于控制突发写操作的同步存储器装置，包括：
第一缓冲电路，用于与和突发写操作相关的时钟信号同步地缓冲请求退出突发写操作的第一控制信号；
第二缓冲电路，用于与时钟信号同步地缓冲请求进入突发写操作的第二控制信号；及
与第一缓冲电路连接的锁存电路，用于响应通过第一缓冲电路转发的所述第一控制信号执行复位，其中所述复位触发了从突发写操作中退出。
2.如权利要求1所述的同步存储器装置，其中锁存电路设置为在第一控制信号没有激活时，响应第二控制信号触发进入突发写操作。
3.如权利要求2所述的同步存储器装置，进一步包括连接在锁存电路的补充输出端和第二缓冲电路的复位端之间的反相器，其中在突发写操作过程中通过所述反相器的控制信号用来防止第二缓冲电路缓冲第二控制信号。
4.如权利要求3所述的同步存储器装置，进一步包括与第一缓冲电路输入端连接的第一反相器，和与第二缓冲电路输入端连接的第二反相器，以及与锁存电路的置位端连接的与门，用于对第一缓冲电路的第一输出信号和第二缓冲电路的第二输出信号执行与操作。
5.一种用于控制突发写操作的同步存储器装置，包括：
第一触发器电路，用于与和突发操作相关的时钟信号同步地缓冲进入突发写操作的命令；
第二触发器电路，用于与所述时钟信号同步地缓冲退出突发写操作的命令；
复位解码器，用于对第二触发器电路转发的退出命令进行解码；
置位解码器，用于对由第一触发器电路转发的进入命令进行解码；及
锁存电路，用于响应由复位解码器转发的退出命令执行复位，其中置位解码器与锁存电路的置位端连接，复位解码器与锁存电路的复位端连接。
6.一种用于控制突发写操作的同步存储器装置，包括：
第一逻辑电路和第二逻辑电路，用于通过在与突发写操作相关的芯片激活信号和写激活信号间执行逻辑操作而分别产生置位触发信号和复位触发信号；
第一触发器电路，用于与和突发写操作相关的时钟信号同步地缓冲第二逻辑电路的复位触发信号；及
第二触发器电路，用于与所述时钟信号同步地缓冲第一逻辑电路的置位触发信号；
其中第一逻辑电路的置位触发信号输入到第二触发器电路的置位端，第二逻辑电路的复位触发信号输入到第二触发器电路的复位端。
7.如权利要求6所述的同步存储器装置，其中第一逻辑电路包括或非门。
8.如权利要求6所述的同步存储器装置，其中第二逻辑电路包括或门。
9.如权利要求6所述的同步存储器装置，进一步包括连接在第一逻辑电路和第二触发器电路输入端之间的延时单元，以及连接在时钟和第二触发器电路的时钟端之间的延时单元。
10.一种用于在同步存储器装置中控制突发写操作的方法，包括：
锁存用于执行突发写操作的状态；
与和突发写操作相关的时钟信号同步地缓冲请求退出突发写操作的第一控制信号；
与时钟信号同步地缓冲请求进入突发写操作的第二控制信号；及
响应所述第一控制信号的缓冲复位所述用于执行突发写操作的状态。
11.如权利要求10所述的方法，其中第一控制信号与芯片停用信号相关。
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