JP4988048B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】 高速動作が可能な半導体記憶装置を提供する。
【解決手段】 第１入力回路105は、半導体記憶装置がアクティブな第１制御信号を受け取ったことに応答してアクティブな第１内部信号を出力する。第２入力回路102は半導体記憶装置にアクティブな第１制御信号が入力されている間に半導体記憶装置がアクティブな第２制御信号を受け取ったことに応答してアクティブな第２内部信号を出力する。遅延回路106は第１制御信号がインアクティブおよびアクティブになった時点から予め定められた時間の経過後にそれぞれ第１および第２状態の選択信号を出力する。選択回路107は、第１および第２状態の第１選択信号を受け取っている間、それぞれ第１および第２内部信号をイネーブル信号として出力する。第３入力回路108は、アクティブなイネーブル信号を受け取っている間、半導体記憶装置の外部から入力される入力信号をインターフェースから半導体記憶装置の内部へと出力する。
【選択図】 図３

Description

本発明の実施形態は、半導体記憶装置に関する。

不揮発性の半導体メモリとして、ＮＡＮＤ型フラッシュメモリが広く知られている。ＮＡＮＤ型フラッシュメモリは、所望の大きさのデータをメモリセルに一括して記憶する。また、ＮＡＮＤ型フラッシュメモリは、所望の大きさのデータをメモリセルから一括して外部に出力する。

複数の機能を有する機能ブロックを１つの半導体チップに搭載してシステムを構成することが行なわれている。これによって、半導体装置を所望の機能を提供するように構成することができる。このような機能ブロックには、例えば、ＮＡＮＤ型フラッシュメモリや、ＲＡＭ（random access memory）が含まれる。

このようなシステムにおいて、さらなる高速動作に対する要求が存在する。

特開２００８−１１２５４６号公報

高速動作が可能な半導体記憶装置を提供しようとするものである。

実施形態の一実施形態による半導体記憶装置は、メモリセルとインターフェースとを具備し、前記インターフェースは、前記半導体記憶装置がアクティブな第１制御信号を受け取ったことに応答してアクティブな第１内部信号を出力する第１入力回路と、前記半導体記憶装置にアクティブな前記第１制御信号が入力されている間に前記半導体記憶装置がアクティブな第２制御信号を受け取ったことに応答してアクティブな第２内部信号を出力する第２入力回路と、前記第１制御信号がインアクティブおよびアクティブになった時点から予め定められた時間の経過後にそれぞれ第１状態および第２状態の選択信号を出力する遅延回路と、前記第１状態の前記選択信号を受け取っている間、前記第１内部信号をイネーブル信号として出力し、前記第２状態の前記選択信号を受け取っている間、前記第２内部信号を前記イネーブル信号として出力する選択回路と、アクティブな前記イネーブル信号を受け取っている間、前記半導体記憶装置の外部から入力される入力信号を前記インターフェースから前記半導体記憶装置の内部へと出力する第３入力回路と、を具備する。

第１実施形態に係る半導体記憶装置のブロック図。 ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置のインターフェースのブロック図。 ／ＣＥ入力回路の例示的な回路図。 第１実施形態の／ＡＶＤ入力回路の例示的な回路図。 ／ＯＥ入力回路の例示的な回路図。 第１実施形態の／ＷＥ入力回路の例示的な回路図。 第１実施形態のロジック回路およびスイッチ回路の例示的な回路図。 遅延回路の例示的な回路図。 アドレス＆データ入力回路の例示的な回路図。 インターフェースのデータリード時の各信号のタイミングチャート。 第１実施形態のインターフェースのデータライト時の各信号のタイミングチャート。 第２実施形態に係る半導体記憶装置のインターフェースのブロック図。 第２実施形態の／ＷＥ入力回路の例示的な回路図。 第２実施形態の／ＡＶＤ入力回路の例示的な回路図。 第２実施形態のロジック回路およびスイッチ回路の例示的な回路図。 第２実施形態のインターフェースのデータライト時の各信号のタイミングチャート。

本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。

（参考例）
半導体記憶装置には、半導体記憶装置を制御するための種々の信号が入力される。そのような信号の中には、信号／ＣＥ（記号「／」は否定論理であることを示す）、信号／ＡＶＤ、アドレスＡＤＤ、クロックＣＬＫ等が含まれる。各信号を適切に組み合わせることによって半導体装置に所望の動作を行なわせることが可能である。各信号の機能に従って、いずれの信号がある別の信号よりも先にアクティブとされていなければならないかが規定されている。例えば、半導体記憶装置がアドレスを取り込むためには、まず、信号／ＣＥがアクティブにされた後に、信号／ＡＶＤがアクティブにされる必要がある。次いで、共にアクティブな信号／ＣＥおよび信号／ＡＶＤによって初めて出力される信号が出力されている間にアドレスＡＤＤが半導体記憶装置に入力されると、アドレスＡＤＤが半導体記憶装置に取り込まれることが可能になる。

半導体記憶装置には、上記のように、さらなる高速動作が要求されている。この要求に対して、上記のアドレスＡＤＤを半導体記憶装置によって取り込むための一連の処理に要する時間が足かせとなっている。そこで、この処理に要する時間を短縮するために、アクティブな信号／ＡＶＤの入力を省略することが考えられる。すなわち、アクティブな信号／ＣＥが入力されていればアドレスＡＤＤが取り込まれるようにすることが考えられる。このような制御とすれば、信号／ＡＶＤがアクティブになるのを待つ時間分、必要時間が短縮される。

しかしながら、このような制御とすると、以下のような問題が生じる。アドレス入力回路の制御信号としている／ＣＥがアクティブの時に、アドレスＡＤＤは、ローレベルおよびハイレベルの一方の値しか取る可能性がない場合は、以下の課題は生じない。ところが、実際には、アドレス入力回路の制御信号としている／ＣＥがアクティブの時に、アドレスを伝送するラインがフローティングとなる等の理由により中間電位を有する信号がこのラインを流れることがある。このような電位のアドレスＡＤＤが半導体装置に入力されると、この中間電位によって、例えばアドレスを伝送するラインの入力回路内の全ＮＭＯＳトランジスタと全ＰＭＯＳトランジスタがオン状態となり、電源電位と接地電位との間を貫通電流が流れてしまう場合がある。

以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであることに留意すべきである。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１実施形態）
＜１．メモリシステムの全体構成＞
図１は、第１本実施形態に係る半導体記憶装置（メモリシステム）のブロック図である。図に示すように、第１実施形態に係るメモリシステム１は、ＮＡＮＤ型フラッシュメモリ２、ＲＡＭ部３、およびコントローラ部４を備えている。ＮＡＮＤ型フラッシュメモリ２、ＲＡＭ部３、およびコントローラ部４は、同一の半導体基板上に形成され、１つのチップに集積されている。以下、各ブロックについてさらに説明する。

＜１−１．ＮＡＮＤ型フラッシュメモリ２＞
フラッシュメモリ２は、メモリシステム１の主記憶部として機能する。図に示すように、フラッシュメモリ２は、メモリセルアレイ１０、ロウデコーダ１１、ページバッファ１２、電圧発生回路１３、シーケンサ１４、オシレータ１５、１６を含んでいる。

メモリセルアレイ１０は、複数のメモリセルトランジスタを含んでいる。図２はメモリセルアレイ１０の回路図である。図に示すように、メモリセルアレイ１０は、複数のメモリセルユニットＣＵを備えている。メモリセルユニットＣＵの各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を含んでいる。また、メモリセルトランジスタＭＴは、窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であっても良い。

隣接するメモリセルトランジスタＭＴ同士の電流経路は直列接続されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。

同一行にあるメモリセルトランジスタＭＴの各制御ゲートは、ワード線ＷＬ０〜ＷＬ３１のいずれか同じものに接続される。また同一行にある選択トランジスタＳＴ１、ＳＴ２の各ゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。選択トランジスタＳＴ１の各ドレインは、ビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに接続されている。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続されている。

同一のワード線ＷＬ０〜ＷＬ３１に接続された複数のメモリセルトランジスタＭＴはページを構成する。データの書き込みおよび読み出しは、１つのページ内のメモリセルトランジスタＭＴに対して一括して行なわれる。また、複数のページのデータが一括して消去されるように構成されており、この消去の単位をメモリブロックと呼ぶ。

各メモリセルトランジスタＭＴは、例えば、浮遊ゲートに注入された電子の多寡によるトランジスタの閾値電圧の変化に応じて、１ビットのデータを保持することが可能である。閾値電圧の制御を細分化し、各々のメモリセルトランジスタＭＴに２ビット以上のデータを保持する構成としても良い。

引き続き図１に戻って、フラッシュメモリ２の構成について説明を続ける。ロウデコーダ１１は、データの書き込み、読み出し、および消去の際に、ワード線ＷＬ０〜ＷＬ３１およびセレクトゲート線ＳＧＤ、ＳＧＳを選択する。そして、必要な電圧をワード線ＷＬ０〜ＷＬ３１およびセレクトゲート線ＳＧＤ、ＳＧＳに印加する。

ページバッファ１２はメモリセルアレイ１１のページと同じ大きさ（例えば（２０４８＋６４）バイト）のデータを保持できるように構成されている。すなわち、ページバッファは、読み出しの際はメモリセルアレイ１１から読み出された１ページ分のデータを一時的に保持し、書き込みの際はメモリセルアレイ１１に書き込むべき１ページ分のデータを一時的に保持する。また、ページバッファ１２は、６４ビットの幅のデータを出力する。バスを介してＮＡＮＤバスへ出力し、この幅のデータをＮＡＮＤバスから入力するように構成されている。ＮＡＮＤバスは、ページバッファ１２とＲＡＭ部３との間のデータの転送のための経路である。

電圧発生回路１３は、データの書き込み、読み出し、および消去に必要な電圧を生成し、生成された電圧を例えばロウデコーダ１１に供給する。

シーケンサ１４は、フラッシュメモリ２全体の動作を司る。すなわち、シーケンサ１４は、コントローラ部４からプログラム命令（Program）、ロード命令（Load）、または消去命令（図示せず）を受けると、これに応答して、データのプログラム、読み出し、および消去を実行するためのシーケンスを実行する。そして、このシーケンスに従って、電圧発生回路１３やページバッファ１２の動作を制御する。

オシレータ１５は、内部クロックＩＣＬＫを生成し、生成され内部クロックＩＣＬＫをシーケンサ１４に供給する。シーケンサ１４は、この内部クロックＩＣＬＫに同期して動作する。また、シーケンサ１４は、内部クロックＩＣＬＫから幾つかのクロックＢＣＬＫを生成し、このクロックＢＣＬＫをＮＡＮＤバスに供給する。

オシレータ１６は内部クロックＡＣＬＫを生成し、生成された内部クロックＡＣＬＫをコントローラ部４やＲＡＭ部３へ供給する。内部クロックＡＣＬＫは、コントローラ部４やＲＡＭ部３の動作の基準となるクロックである。

＜１−２．ＲＡＭ部３＞
引き続き図１を参照して、ＲＡＭ部３について説明する。ＲＡＭ部３は、大まかに、ＥＣＣ部２０、ＳＲＡＭ（Static Random Access Memory）３０、インターフェース部４０、およびアクセスコントローラ５０を含んでいる。

メモリシステム１では、フラッシュメモリ２が主記憶部として機能し、ＲＡＭ部３のＳＲＡＭ部３０がバッファとして機能する。従って、フラッシュメモリ２からデータを外部に読み出すには、まずフラッシュメモリ２のメモリセルアレイ１０から読み出されたデータが、ページバッファ１２およびＮＡＮＤバスを介してＲＡＭ部３のＳＲＡＭ部３０に格納される。その後、ＳＲＡＭ部３０内のデータがインターフェース部４０に転送されて、外部に出力される。他方、データをフラッシュメモリ２に記憶させるには、まず外部から与えられたデータが、インターフェース部４０を介してＲＡＭ部３内のＳＲＡＭ部３０に格納される。その後、ＳＲＡＭ部３０内のデータがページバッファ１２へ転送されて、メモリセルアレイ１０に書き込まれる。

以下の説明では、データがメモリセルアレイ１０から読み出されてから、ページバッファ１２を介してＳＲＡＭ部３０に転送されるまでの動作を、データの“ロード（load）”と呼ぶ。また、ＳＲＡＭ部３０内のデータが、インターフェース部４０内のバーストバッファ４１、４２（後述する）を介してインターフェース４３に転送されるまでの動作を、データの“リード（read）”と呼ぶ。

また、フラッシュメモリ２に記憶させるべきデータが、インターフェース４３からバーストバッファ４１、４２を介してＳＲＡＭ部３０に転送されるまでの動作を、データの“ライト（write）”と呼ぶ。また、ＳＲＡＭ部３０内のデータがページバッファ１２に転送されて、メモリセルアレイ１０に書き込まれるまでの動作を、データの“プログラム（program）”と呼ぶ。

＜１−２−１．ＥＣＣ部２０＞
ＥＣＣ部２０は、ＥＣＣ処理を行う。すなわち、データのロード時には、フラッシュメモリ２から読み出されたデータについてエラーの検出および訂正を行う。他方、データのプログラム時には、プログラムすべきデータについてのパリティを生成する。ＥＣＣ部２０は、ＥＣＣバッファ２１およびＥＣＣエンジン２２を含んでいる。

ＥＣＣバッファ２１は、ＮＡＮＤバスによってページバッファ１２と接続され、ＥＣＣバスによりＳＲＡＭ部３０と接続される。ＥＣＣバッファ２１は、ＥＣＣ処理（データロード時は誤り訂正、データプログラム時はパリティ生成）のために一時的にデータを格納する。ＥＣＣバッファ２１は、６４ビットの幅でＮＡＮＤバスと接続されている。ＥＣＣエンジン２２は、ＥＣＣバッファ２１に保持されるデータを用いてＥＣＣ処理を行う。

＜１−２−２．ＳＲＡＭ部３０＞
ＳＲＡＭ部３０は、フラッシュメモリ２に対するバッファメモリとして機能する。ＳＲＡＭ部３０は、前述のＤＱバッファ３１、メモリセルアレイ３２、センスアンプ３３、およびロウデコーダ３４を含んでいる。ＤＱバッファ３１は、データのロード、リード、ライト、プログラムの際に、メモリセルアレイ３２へのデータまたはメモリセルアレイ３２からのデータを一時的に格納する。メモリセルアレイ３２は、データ保持可能な複数のＳＲＡＭセルを含んでいる。センスアンプ３３は、ＳＲＡＭセルからのデータをセンスおよび増幅し、また、ＤＱバッファ３１内のデータをＳＲＡＭセルに書き込む際の負荷としても機能する。ロウデコーダ３４は、メモリセルアレイ３２内の特定のワード線を選択する。

＜１−２−３．インターフェース部４０＞
インターフェース部４０は、バーストバッファ４１、４２、およびインターフェース４３を含んでいる。

インターフェース４３は、メモリシステム１外部のホスト機器との間で、データ、制御信号、およびアドレス等の様々な信号の入出力を行なう。制御信号の一例は、メモリシステム１全体をイネーブルにするチップイネーブル信号／ＣＥ、アドレスをラッチさせるためのアドレスバリッド信号／ＡＶＤ、バーストリード用のクロックＣＬＫ、書き込み動作をイネーブルにするためのライトイネーブル信号／ＷＥ、データの外部への出力をイネーブルにするためのアウトプットイネーブル信号／ＯＥ、などである。また、インターフェース４３は、ホスト機器からのデータのリード要求、ロード要求、ライト要求、およびプログラム要求等に係る制御信号をアクセスコントローラ５０へ転送する。

バーストバッファ４１、４２は、例えば１６ビットの幅を有するＤＩＮ／ＤＯＵＴバスによりインターフェース４３と接続されている。バーストバッファ４１、４２は、ＤＱバッファ３１、コントローラ部４、およびインターフェース４３とデータを転送可能に構成されている。また、バーストバッファ４１、４２は、ホスト機器からのデータ、またはＤＱバッファ３１からのデータを、一時的に保持する。

＜１−２−４．アクセスコントローラ５０＞＞
アクセスコントローラ５０は、インターフェース４３から制御信号およびアドレスを受け取る。そして、ホスト機器の要求を満たす動作を実行するよう、ＳＲＡＭ部３０およびコントローラ部４を制御する。より具体的には、アクセスコントローラ５０は、ホスト機器の要求に応じて、ＳＲＡＭ部３０とコントローラ４の後述するレジスタ６０とのいずれかをアクティブ状態とする。そして、ＳＲＡＭ部３０またはレジスタ６０に対するデータのライトコマンドまたはリードコマンド（Write/Read）を発行する。これらの制御により、ＳＲＡＭ部３０およびコントローラ部４は動作を開始する。

＜１−３．コントローラ部４＞
コントローラ部４は、メモリシステム１全体の動作を統括する。コントローラ部４は、レジスタ６０、コマンドユーザインターフェース６１、ステートマシン６２、アドレス／コマンド発生回路６３、およびアドレス／タイミング発生回路６４を含んでいる。

レジスタ６０は、アクセスコントローラ５０からのコマンドに応じて、ファンクションの動作状態を設定するためのものである。より具体的には、レジスタ６０は、例えばロードコマンドや、プログラムコマンドを保持する。

コマンドユーザインターフェース６１は、所定のコマンドがレジスタ６０に保持されることで、メモリシステム１に対してファンクション実行コマンドが与えられたことを認識する。そして、内部コマンド信号（Command）をステートマシン６２へ出力する。

ステートマシン６２は、コマンドユーザインターフェース６１から与えられる内部コマンド信号に基づいて、メモリシステム１内部におけるシーケンス動作を制御する。ステートマシン６２がサポートするファンクションは、ロード、プログラム、および消去を含め多数のものがある。ステートマシン６２は、これらのファンクションを実行するよう、フラッシュメモリ２およびＲＡＭ部３の動作を制御する。

アドレス／コマンド発生回路６３は、ステートマシン６２の制御に基づいてフラッシュメモリ２の動作を制御する。より具体的には、アドレスやコマンド（Program/Load）等を生成し、これらをフラッシュメモリ２へ出力する。アドレス／コマンド発生回路６３は、オシレータ１６の生成する内部クロックＡＣＬＫと同期しながら、これらのアドレスやコマンドを出力する。

アドレス／タイミング発生回路６４は、ステートマシン６２の制御に基づいてＲＡＭ部３の動作を制御する。より具体的には、ＲＡＭ部３において必要なアドレスやコマンドを発行して、これらをアクセスコントローラ５０およびＥＣＣエンジン２２へ出力する。

＜１−４．メモリシステム１の動作＞
次に、メモリシステム１における動作について簡単に説明する。上記の通り、フラッシュメモリ２とホスト機器との間のデータの授受は、ＳＲＡＭ部３０を介して行われる。ホスト機器がメモリシステム１のフラッシュメモリ２にデータを記憶させるためには、まずホスト機器からのライトコマンドとＳＲＡＭ部３０のアドレスに従って、データがＳＲＡＭ部３０に格納される。その後、ホスト機器からのプログラムコマンドとフラッシュメモリ２のアドレスに従って、ＳＲＡＭ部３０に格納されたデータが、ページ単位で一括してフラッシュメモリ２にプログラムされる。

また、ホスト機器がフラッシュメモリ２内のデータを読み出すためには、まずホスト機器からのロードコマンド、フラッシュメモリ２のアドレス、およびＳＲＡＭ部３０のアドレスに従って、データがフラッシュメモリ２から読み出され、ＳＲＡＭ部３０に格納される。その後、ホスト機器からのリードコマンドとＳＲＡＭ部３０のアドレスに従って、ＳＲＡＭ部３０に保持されるデータが、インターフェース部４０を介してホスト機器に読み出される。

以下に、ロードの場合の動作手順の一例について、簡単に説明する。まず、ホスト機器がインターフェース部４０に対して、ロードすべきフラッシュメモリ２のアドレスおよびＳＲＡＭのアドレスを入力し、またロードコマンドを入力する。このコマンドに応答して、アクセスコントローラ５０は、当該アドレスおよびコマンドをレジスタ６０において保持する。コマンドユーザインターフェース６１は、レジスタ６０にコマンドが保持されたことを検知すると、内部コマンド信号を発行する。ロードの場合にはロードコマンドが発行される。

ユーザインターフェース６１からロードコマンドを受信することにより、ステートマシン６２が起動する。ステートマシン６２は、各回路ブロックについて必要な初期化を行った後、フラッシュメモリ２に対してセンスコマンドを発行するようアドレス／コマンド発生回路６３に要求する。するとアドレス／コマンド発生回路６３は、レジスタ６０に設定されたアドレスのデータのセンスを行うよう、シーケンサ１４に対してセンスコマンドを発行する。

アドレス／コマンド発生回路６３からセンスコマンドを受けると、シーケンサ１４が起動する。シーケンサ１４は、フラッシュメモリ２内の必要な初期化を行った後、指定されたアドレスのデータに対してセンス動作を行う。すなわち、シーケンサ１４は、電圧発生回路１３、ロウデコーダ１１、センスアンプ、およびページバッファ１２を制御し、センスされたデータをページバッファ１２に格納させる。その後シーケンサ１４は、センス動作が終了したことを、ステートマシン６２に通知する。

ステートマシン６２は、フラッシュメモリ２に対して転送コマンドを発行するようアドレス／コマンド発生回路６３に命令する。この命令に応じてアドレス／コマンド発生回路６３は、転送コマンドをシーケンサ１４へ出力する。シーケンサ１４は、転送コマンドを受けると、ページバッファ１２およびＮＡＮＤバスを制御して、ＮＡＮＤバスを介してページバッファ１２内のデータをＥＣＣバッファ２１へ転送する。

ステートマシン６２は、ＥＣＣ部２０にエラー訂正開始制御信号を供給する。この信号に応答して、ＥＣＣ部２０はＥＣＣ処理を行う。そして、ＥＣＣ処理されたデータが、ＥＣＣ部２０からＥＣＣバスを介してＤＱバッファ３１に転送される。引き続き、アクセスコントローラ５０の命令に従って、ＤＱバッファ３１内のデータが、ＳＲＡＭ部３０のメモリセルアレイ３２に書き込まれる。

以上のステップにより、データのロードが完了する。その後、ホスト機器はインターフェース部４０を介してリードコマンドを発行することで、メモリセルアレイ３２に書き込まれたデータを読み出す。

＜２．インターフェース＞
次に、図３〜図１２を参照して、インターフェース４３についてさらに説明する。図３は、第１実施形態に係る半導体記憶装置のインターフェースのブロック図である。図３に示すように、インターフェース４３は、／ＣＥ入力回路１０１を有する。／ＣＥ入力回路１０１は、メモリシステム１の外部から、チップイネーブル信号／ＣＥおよび制御信号ＣＴを受け取る。／ＣＥ入力回路１０１は、制御信号ＣＴが入力されている間に信号／ＣＥを受け取ると、信号／ＣＥを受け取った時点から所定の時間遅延された信号ＣＥ＿ＡＶＤ、／ＣＥ＿ＣＬＫ、ＣＥ＿ＯＥ、ＣＥ＿ＷＥ、ＣＥ＿ＤＬＹを出力する。

信号ＣＥ＿ＡＶＤは、／ＡＶＤ入力回路１０２に入力される。アクティブな信号ＣＥ＿ＡＶＤは、／ＡＶＤ入力回路１０２をイネーブルにする。／ＡＶＤ入力回路１０２はまた、メモリシステム１の外部からアドレスバリッド信号／ＡＶＤを受け取るとともに、信号ＣＥ１および信号ＢＳＴＷＥを受け取る。信号ＣＥ１および信号ＢＳＴＷＥは、後述の遅延回路１０６および／ＷＥ入力回路１０４によりそれぞれ生成される。／ＡＶＤ入力回路１０２は、／ＡＶＤ入力回路１０２がイネーブルである間、信号／ＡＶＤ、ＣＥ１、ＢＳＴＷＥから信号／ＡＶＤＩＮＢＵＦを生成する。アクティブな信号／ＡＶＤＩＮＢＵＦは、後述のアドレス＆データ入力回路１０８をイネーブルにする。信号／ＡＶＤＩＮＢＵＦは、信号ＢＳＴＷＥがインアクティブである限り、信号／ＡＶＤがアクティブおよびインアクティブになったことに応答して、それぞれアクティブおよびインアクティブになる。信号／ＡＶＤＩＮＢＵＦは、信号ＢＳＷＴＥがアクティブであると、アクティブである。

信号ＣＥ＿ＯＥは、／ＯＥ入力回路１０３に入力される。アクティブな信号ＣＥ＿ＯＥは、／ＯＥ入力回路１０３をイネーブルにする。／ＯＥ入力回路１０３はまた、メモリシステム１の外部からアウトプットイネーブル信号／ＯＥを受け取る。／ＯＥ入力回路１０３は、／ＯＥ入力回路１０３がイネーブルである間に信号／ＯＥを受け取ると、信号ＯＥを出力する。信号ＯＥは、信号／ＯＥより所定時間遅延されている。

信号ＣＥ＿ＷＥは、／ＷＥ入力回路１０４に入力される。アクティブな信号ＣＥ＿ＷＥは、／ＷＥ入力回路１０４をイネーブルにする。／ＷＥ入力回路１０４はまた、メモリシステム１の外部からライトイネーブル信号／ＷＥを受け取る。／ＷＥ入力回路１０４は、／ＷＥ入力回路１０４がイネーブルである間に信号／ＷＥを受け取ると、信号／ＷＥをラッチするとともに信号ＢＳＴＷＥとして出力する。

信号／ＣＥ＿ＣＬＫ、ＯＥ、ＢＳＴＷＥは、ロジック回路１０５に入力される。ロジック回路１０５はまた、信号／ＣＥ１を受け取る。ロジック回路１０５は、信号／ＣＥ＿ＣＬＫ、ＯＥ、ＢＳＴＷＥ、／ＣＥ１から信号／ＡＤＤＥＮＢを生成し出力する。信号／ＡＤＤＥＮＢは、アドレス＆データ入力回路１０８のイネーブルを制御する信号である。信号／ＡＤＤＥＮＢは、信号／ＯＥがインアクティブである間に信号／ＣＥがアクティブになった時点から所定時間経過後にアクティブになる。また、信号／ＡＤＤＥＮＢは、信号／ＯＥがアクティブとなると、インアクティブになる。

信号ＣＥ＿ＤＬＹは、遅延回路１０６に入力される。遅延回路１０６は、信号ＣＥ＿ＤＬＹから信号／ＣＥ１を生成し出力する。信号／ＣＥ１は、信号ＣＥ＿ＤＬＹが遅延された信号である。

信号／ＡＶＤＩＮＢＵＦ、／ＡＤＤＥＮＢ、／ＣＥ１は、スイッチ回路１０７に入力される。スイッチ回路１０７は、信号／ＣＥ１に応じて、信号／ＡＶＤＩＮＢＵＦ、／ＡＤＤＥＮＢの一方を信号／ＡＶＤＩＮＢＵＦ＿Ａおよび／ＡＶＤＩＮＢＵＦ＿Ｂとして出力する。／ＡＶＤＩＮＢＵＦ＿Ａおよび／ＡＶＤＩＮＢＵＦ＿Ｂは同一の信号であり、図では、信号／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂとして記載されている。具体的には、スイッチ回路１０７は、信号／ＣＥ１がローレベルの間、信号／ＡＤＤＥＮＢを出力し、信号／ＣＥ１がハイレベルの間、信号／ＡＤＤＩＮＢＵＦを出力する。

信号／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂは、アドレス＆データ入力回路１０８に入力される。

アクティブな信号／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂは、アドレス＆データ入力回路１０８をイネーブルにする。アドレス＆データ入力回路１０８はまた、メモリシステム１の外部から信号ＰＡＤＡＤＱを受け取る。信号ＰＡＤＡＤＱは、アドレスまたはデータ信号であり、例えば１６ビットを有する。このように、メモリシステム１では、アドレスおよびデータ信号が共通のパッドから入出力される。アドレス＆データ入力回路１０８は、アドレスのビット数と同じ数（例えば１６ビット）の同一の回路の組を含んでおり、各回路が信号ＰＡＤＡＤＱの１ビット分を受け取る。こうして、イネーブルであるアドレス＆データ入力回路１０８は、１６ビットの信号ＰＡＤＡＤＱを１６ビットの信号ＡＤＱとして出力する。信号ＡＤＱは、アクセスコントローラ５０に入力される。

次に、図４〜図１０を参照して、図３のブロック図中の各ブロックの具体例について説明する。図４は、／ＣＥ入力回路１０１の例示的な回路図である。図４に示すように、パッドから入力された信号／ＣＥは、ＥＳＤ素子ＥＳＤ１に入力される。ＥＳＤ素子ＥＳＤ１の出力は、ナンド回路ＮＤ１１に入力される。ナンド回路ＮＤ１１はまた、制御信号ＣＴを受け取る。ナンド回路ＮＤ１１の出力は、ナンド回路ＮＤ１２に入力される。ナンド回路ＮＤ１２はまた、制御信号ＣＴを受け取る。ナンド回路ＮＤ１２の出力は、信号／ＣＥ＿ＣＬＫとして機能する。ナンド回路ＮＤ１２の出力はまた、インバータ回路ＩＶ１１に入力される。インバータ回路ＩＶ１１の出力は、信号ＣＥ＿ＡＶＤとして機能する。インバータ回路ＩＶ１１の出力はまた、所定数（例えば２個）の直列接続されたインバータ回路ＩＶ１２を介して信号ＣＥ＿ＯＥとして機能する。インバータ回路ＩＶ１１の出力はまた、所定数（例えば２個）の直列接続されたインバータ回路ＩＶ１３を介して信号ＣＥ＿ＷＥとして機能する。ナンド回路ＮＤ１２の出力はまた、所定数（例えば３個）の直列接続されたインバータ回路ＩＶ１４を介して信号ＣＥ＿ＤＬＹとして機能する。

図５は、／ＡＶＤ入力回路１０２の例示的な回路図である。図５に示すように、パッドから入力された信号／ＡＶＤは、ＥＳＤ素子ＥＳＤ２に入力される。ＥＳＤ素子ＥＳＤ２の出力は、ナンド回路ＮＤ２１に入力される。ナンド回路ＮＤ２１はまた、信号ＣＥ＿ＡＶＤを受け取る。ナンド回路ＮＤ２１の出力は、ナンド回路ＮＤ２２に入力される。ナンド回路ＮＤ２２はまた、信号ＣＥ＿ＡＶＤを受け取る。ナンド回路ＮＤ２２の出力は、セット・リセット回路ＳＲのセット入力に入力される。セット・リセット回路ＳＲの出力は、アンド回路ＡＤ２１に入力される。アンド回路ＡＤ２１はまた、信号ＣＥ１のインバータ回路２１によって反転された形態の信号を受け取る。アンド回路ＡＤ２１の出力および信号ＢＳＴＷＥはノア回路ＮＲ２１に入力される。ノア回路ＮＲ２１の出力はインバータ回路ＩＶ２２を介して信号／ＡＶＤＩＮＢＵＦとして機能する。

図６は、／ＯＥ入力回路１０３の例示的な回路図である。図６に示すように、パッドから入力された信号／ＯＥは、ＥＳＤ素子ＥＳＤ３に入力される。ＥＳＤ素子ＥＳＤ３の出力は、ナンド回路ＮＤ３１に入力される。ナンド回路ＮＤ３１はまた、信号ＣＥ＿ＯＥを受け取る。ナンド回路ＮＤ３１の出力は、ナンド回路ＮＤ３２に入力される。ナンド回路ＮＤ３２はまた、信号ＣＥ＿ＯＥを受け取る。ナンド回路３２の出力は、所定数（例えば７個）の直列接続されたインバータ回路ＩＶ３１を介して信号ＯＥとして機能する。

図７は、／ＷＥ入力回路１０４の例示的な回路図である。図７に示すように、パッドから入力された信号／ＷＥは、ＥＳＤ素子ＥＳＤ４に入力される。ＥＳＤ素子ＥＳＤ４の出力は、ナンド回路ＮＤ４１に入力される。ナンド回路ＮＤ４１はまた、信号ＣＥ＿ＷＥを受け取る。ナンド回路ＮＤ４１の出力は、ナンド回路ＮＤ４２に入力される。ナンド回路ＮＤ４２はまた、信号ＣＥ＿ＷＥを受け取る。ナンド回路ＮＤ４２の出力は、ラッチ回路Ｌに入力される。ラッチ回路Ｌは、動作制御信号としてクロックＣＬＫを受け取る。ラッチ回路Ｌの出力は、所定数（例えば３個）の直列接続されたインバータ回路ＩＶ４１を介して信号ＢＳＴＷＥとして機能する。

図８は、ロジック回路１０５およびスイッチ回路１０７の例示的な回路図である。図８に示すように、信号ＯＥはナンド回路ＮＤ５１に入力される。信号ＢＳＴＷＥはインバータ回路ＩＶ５１を介してナンド回路ＮＤ５１に入力される。ナンド回路ＮＤ５１の出力は、インバータ回路ＩＶ５２を介してノア回路ＮＲ５１に入力される。ノア回路ＮＲ５１はまた、信号／ＣＥ１および信号／ＣＥ＿ＣＬＫを受け取る。ノア回路ＮＲ５１の出力は、信号／ＡＤＤＥＮＢとしてノア回路ＮＲ５２に入力される。ノア回路ＮＲ５２はまた、信号／ＡＶＤＩＮＢＵＦを受け取る。ノア回路ＮＲ５２の出力は、インバータ回路ＩＶ５３を介してインバータ回路ＩＶ５４、ＩＶ５５に入力される。インバータ回路ＩＶ５４、ＩＶ５５の出力は、それぞれ、／ＡＶＤＩＮＢＵＦ＿Ａおよび／ＡＶＤＩＮＢＵＦ＿Ｂとして機能する。

図９は、遅延回路１０６の例示的な回路図である。図９に示すように、信号ＣＥ＿ＤＬＹは、インバータ回路ＩＶ６１に入力される。インバータ回路ＩＶ６１の出力は、信号ＣＥ１として機能する。インバータ回路ＩＶ６１の出力は、所定数（例えば１５個）の直列接続されたインバータ回路ＩＶ６２を介してナンド回路ＮＤ６１に入力される。ナンド回路ＮＤ６１はまた、信号ＣＥ＿ＤＬＹを受け取る。ナンド回路ＮＤ６１の出力は、インバータ回路ＩＶ６３を介して信号／ＣＥ１として機能する。

図１０は、アドレス＆データ入力回路１０８の例示的な回路図である。図１０に示すように、パッドから入力された信号ＰＡＤＡＤＱは、ＥＳＤ素子ＥＳＤ７に入力される。ＥＳＤ素子ＥＳＤ７の出力は、ナンド回路ＮＤ７１に入力される。／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂは、インバータ回路ＩＶ７１に入力される。インバータ回路ＩＶ７１の出力は、ナンド回路ＮＤ７１に入力される。ナンド回路ＮＤ７１の出力は、ナンド回路ＮＤ７２に入力される。ナンド回路ＮＤ７２はまた、インバータ回路ＩＶ７１の出力を受け取る。ナンド回路ＮＤ７２の出力は、所定数（例えば２個）の直列接続されたインバータ回路ＩＶ７２を介して信号ＡＤＱとして機能する。

次に、図１１を参照して、メモリシステム１のインターフェースの同期データリードについて説明する。図１１は、実施形態に係るインターフェースの同期データリード時の各信号のタイミングチャートである。図１１に示すように、インターフェース４３には、クロックＣＬＫが、メモリシステム１の外部から入力されている。クロックは所定の周期を有する。スタンバイ時、メモリシステム１の外部からの信号／ＣＥ、／ＷＥ、／ＯＥはインアクティブ（ハイレベル）である。また、データリードの間、信号／ＷＥは、インアクティブ（ハイレベル）を維持する。このため、信号ＢＳＴＷＥもインアクティブ（ローレベル）を維持する。

まず、信号／ＣＥおよび信号／ＡＶＤがアクティブ（ローレベル）になる。信号／ＣＥがアクティブになった時点から／ＣＥ入力回路１０１により規定される時間の経過後に、信号／ＣＥ＿ＣＬＫがローレベルになる。

信号ＣＥ＿ＣＬＫがローレベルになったことに応答して、ロジック回路１０５およびスイッチ回路１０７によって、信号／ＡＤＤＥＮＢがアクティブ（ローレベル）になる。この時点では信号／ＣＥ１はローレベルであり、ローレベルの信号／ＣＥ１に従ってスイッチ回路１０７は入力／ＡＤＤＥＮＢを信号／ＡＶＤＩＮＢＵＦとして出力している。このため、信号／ＡＤＤＥＮＢがローレベルになったことに応答して、信号／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂがアクティブ（ローレベル）になる。この結果、アドレス＆データ入力回路１０８はイネーブルになり、信号ＰＡＤＡＤＱがアドレス＆データ入力回路１０８によって取り込まれることが可能になる。データリードの開始と平行してアドレスが信号ＰＡＤＡＤＱとして入力されることによって、アドレスが信号ＡＤＱとしてアドレス＆データ入力回路１０８から出力される。このように信号／ＣＥのアクティブ化によって、信号／ＡＶＤのアクティブ化を要することなく、アドレス＆データ入力回路１０８がイネーブルを維持できる時間の長さは、遅延回路１０６によって規定され、信号／ＣＥ１により制御される。

信号／ＣＥがアクティブになった時点から所定時間の経過後、信号／ＣＥ１がインアクティブ（ハイレベル）になる。信号／ＣＥがアクティブになった時点から、信号／ＣＥ１がインアクティブになるまでに要する時間は、／ＣＥ入力回路１０１および遅延回路１０６によって規定される。信号／ＣＥ１がハイレベルとなったことに応答して、スイッチ回路１０７は、以降、入力／ＡＶＤＩＮＢＵＦを信号／ＡＶＤＩＮＢＵＦとして出力する。

以前に信号／ＡＶＤがアクティブになったことに応答して、／ＡＶＤ入力回路１０２によって信号／ＡＶＤＩＮＢＵＦがアクティブ（ローレベル）になる。次いで、アドレスの入力の終了と共に信号／ＡＶＤがインアクティブ（ハイレベル）になる。信号／ＡＶＤがインアクティブになったことに応答して、／ＡＶＤ入力回路１０２によって信号／ＡＶＤＩＮＢＵＦがインアクティブ（ハイレベル）になる。この時点では、上記のように、スイッチ回路１０７は、入力／ＡＶＤＩＮＢＵＦを選択している。このため、信号／ＡＶＤＩＮＢＵＦがインアクティブになったことに応答して、／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂがインアクティブ（ハイレベル）になる。この結果、アドレス＆データ入力回路１０８はディセーブルになる。このため、／ＡＤＤＥＮＢは依然アクティブであるが、信号ＰＡＤＡＤＱは、もはや信号ＡＤＱとしてアドレス＆データ入力回路１０８から出力されない。

データがメモリシステム１の内部からインターフェース４３に供給されることの開始と共に、信号／ＯＥがアクティブ（ローレベル）になる。信号／ＯＥがアクティブになった時点から／ＯＥ入力回路１０３によって規定される所定時間が経過した後、信号ＯＥがハイレベルになる。信号ＯＥがハイレベルになったことに応答して、ロジック回路１０５およびスイッチ回路１０７によって信号／ＡＤＤＥＮＢがインアクティブ（ハイレベル）になる。

信号／ＯＥがアクティブになったことに応答して、メモリシステム１の内部からのデータがＰＡＤＡＤＱ上に現れ、パッドより出力される。次いで、データの出力が終了すると共に信号／ＯＥがインアクティブ（ハイレベル）になる。信号／ＯＥがインアクティブになったことに応答して、信号ＯＥはローレベルになる。

次いで、データ出力の終了後、信号／ＣＥがインアクティブになる。信号／ＣＥがインアクティブになったことに応答して、信号／ＣＥ＿ＣＬＫおよび信号／ＣＥ１が、順次、それぞれハイレベルおよびローレベルになる。こうして、メモリシステム１はスタンバイ状態に戻る。

次に、図１２を参照して、メモリシステム１のインターフェースの同期データライトについて説明する。図１２は、実施形態に係るインターフェースの同期データライト時の各信号のタイミングチャートである。図１２に示すように、データライトの間、信号／ＯＥはインアクティブを維持する。

まず、信号／ＣＥ、信号／ＡＶＤ、信号／ＷＥがアクティブ（ローレベル）になる。信号／ＣＥがアクティブになったことに応答して、データリードと同様に、信号／ＣＥ＿ＣＬＫがローレベルになる。

信号／ＣＥ＿ＣＬＫがローレベルになったことに応答して、データリードと同様に、信号／ＡＤＤＥＮＢがローレベルになる。さらに、信号／ＡＤＤＥＮＢがローレベルになったことに応答して、データリードと同様に、信号／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂがアクティブ（ローレベル）になる。この結果、データリードと同じメカニズムによって、アドレス＆データ入力回路１０８はイネーブルになり、信号ＰＡＤＡＤＱがアドレス＆データ入力回路１０８によって取り込まれることが可能になる。データライトの開始と平行してアドレスが信号ＰＡＤＡＤＱとして入力されることによって、アドレスが信号ＡＤＱとしてアドレス＆データ入力回路１０８から出力される。このように、データリードと同じく、信号／ＣＥのアクティブ化によって、信号／ＡＶＤのアクティブ化を要することなく、アドレス＆データ入力回路１０８がイネーブルを維持できる時間の長さは、遅延回路１０６によって規定され、信号／ＣＥ１により制御される。

以前に信号／ＣＥがアクティブになったことに応答して、データリードと同じメカニズムによって、信号／ＣＥ１がハイレベルになる。また、以前に信号／ＡＶＤがアクティブになったことに応答して、データリードと同じメカニズムによって、信号／ＡＶＤＩＮＢＵＦがアクティブ（ローレベル）になる。

さらに、アクティブな（ローレベルの）信号／ＷＥが、信号／ＣＥがアクティブとなった後の最初のクロックＣＬＫの立ち上がりに応答して、／ＷＥ入力回路１０４中のラッチ回路Ｌに取り込まれる。この結果、信号ＢＳＴＷＥはアクティブ（ハイレベル）になる。

次いで、アドレスの入力の終了と共に信号／ＡＶＤがインアクティブ（ハイレベル）になる。信号／ＡＶＤがインアクティブになっても、データリード時と異なり、／ＡＶＤＩＮＢＵＦはローレベルを維持する。信号ＢＳＴＷＥがハイレベルだからである。スイッチ回路１０７により選択されている／ＡＶＤＩＮＢＵＦがローレベルを維持するので、信号／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂもローレベルを維持する。よって、アドレス＆データ入力回路１０８はイネーブルを維持し、信号／ＡＶＤがハイレベルとなった後も信号ＰＡＤＡＤＱは、アドレス＆データ入力回路１０８に取り込まれ続ける。次いで、データが信号ＰＡＤＡＤＱとして入力され始める。アドレス＆データ入力回路１０８はイネーブルなので、データは信号ＡＤＱとしてアドレス＆データ入力回路１０８から出力される。

次いで、データ入力の終了後、信号／ＣＥがインアクティブになる。信号／ＣＥがインアクティブになったことに応答して、信号／ＣＥ＿ＣＬＫおよび信号／ＣＥ１が、順次、それぞれハイレベルおよびローレベルになる。信号／ＣＥがインアクティブになったことに応答して、／ＷＥ入力回路１０４がディセーブルになる。この結果、信号ＢＳＴＷＥがローレベルになる。

また、信号／ＣＥがインアクティブになったことに応答して、／ＡＶＤ入力回路１０２およびロジック回路１０５もディセーブルになる。この結果、信号／ＡＤＤＥＮＢおよび／ＡＶＤＩＮＢＵＦがインアクティブ（ハイレベル）になる。信号／ＡＤＤＥＮＢおよび／ＡＶＤＩＮＢＵＦがハイレベルになったことに応答して、信号／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂがハイレベルになる。こうして、メモリシステム１はスタンバイ状態に戻る。

以上説明したように、第１実施形態では、アドレス＆データ入力回路１０８のイネーブルを制御する信号／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂは、信号／ＣＥのアクティブ化から所定時間の間は信号／ＡＤＤＥＮＢであり、所定時間経過後は信号／ＡＶＤＩＮＢＵＦである。信号／ＡＤＤＥＮＢは信号／ＣＥのアクティブ化から信号／ＡＶＤとは無関係にアクティブになり、信号／ＡＶＤＩＮＢＵＦは信号／ＡＶＤに従う。このため、アドレス＆データ入力回路１０８は、信号／ＣＥのアクティブ化から所定の時間の間は／ＡＶＤと無関係にイネーブルになり、所定時間の経過後は信号／ＡＶＤに応じてイネーブルおよびディセーブルになる。よって、信号／ＣＥのアクティブ化から／ＡＶＤのアクティブ化を待たずに、アドレス＆データ入力回路１０８をイネーブルにでき、所定時間経過後は通常通りアドレス＆データ入力回路１０８のイネーブルおよびディセーブルが信号／ＡＶＤで制御されることが可能となる。このようにして、特に信号／ＣＥのアクティブ化直後の半導体記憶装置の処理が高速になる。同時に、信号／ＣＥのアクティブ化から所定時間の経過後は、アドレス＆データ入力回路１０８のイネーブルおよびディセーブルは信号／ＡＶＤで制御されることが可能であるので、不要かつ不測の信号ＰＡＤＡＤＱに起因して貫通電流が流れることは防止される。

（第２実施形態）
第１実施形態では、ライトイネーブル信号／ＷＥから信号ＢＳＴＷＥが生成され、信号ＢＳＴＷＥによってロジック回路１０５が制御される。これに対して、第２実施形態では、ライトイネーブル信号／ＷＥから信号ＢＳＴＷＥ´が生成され、信号ＢＳＴＷＥ´によってロジック回路１０５が制御される。第１実施形態についてのあらゆる記述は、以下に記述する点を除いて、第２実施形態にも当てはまる。

図１３は、第２実施形態に係る半導体記憶装置のインターフェースのブロック図である。図１３に示すように、第１実施形態の／ＷＥ入力回路１０４に代えて／ＷＥ入力回路１０４´が設けられている。／ＷＥ入力回路１０４´は、アクティブな信号ＣＥ＿ＷＥによってイネーブルになる。／ＷＥ入力回路１０４´はまた、メモリシステム１の外部からライトイネーブル信号／ＷＥを受け取る。／ＷＥ入力回路１０４´は、／ＷＥ入力回路１０４´がイネーブルである間に信号／ＷＥを受け取ると、信号／ＷＥをラッチして、所定時間の経過後にこのラッチされた信号を信号ＢＳＴＷＥ´として出力する。信号ＢＳＴＷＥ´は、第１実施形態の信号ＢＳＴＷＥに代えて／ＡＶＤ入力回路１０２およびロジック回路１０５に入力される。または、／ＷＥ入力回路１０４´は、第１実施形態の／ＷＥ入力回路１０４と同じ動作をする。／ＷＥ入力回路１０４´がいずれの動作を行なうかは制御信号により選択される。ここまで説明した構成以外の構成は、第１実施形態から不変である。

図１４は、／ＷＥ入力回路１０４´の例示的な回路図である。図１４に示すように、／ＷＥ入力回路１０４´は、ＷＥ入力回路１０４を含んでいる。さらに、ＷＥ入力回路１０４´は、／ＷＥ入力回路１０４の出力端であるインバータ回路ＩＶ４１の出力端に接続された構成を含んでいる。信号ＢＳＴＷＥは、スイッチ回路Ｓ１およびロジック回路ｆ１に入力される。また、クロックＣＬＫはレイテンシ・カウンタＣ１に入力される。レイテンシ・カウンタＣ１は、入力（クロックＣＬＫ）の入力時点から所定の時間後に受け取った信号の出力を開始する。この所定の時間は、レイテンシ・カウンタＣ１において予め設定されているレイテンシ時間−１クロックとすることができる。レイテンシ・カウンタＣ１の出力はロジック回路ｆ１に入力される。ロジック回路ｆ１は、信号ＢＳＴＷＥとレイテンシ・カウンタＣ１の出力の所定の論理を出力する。ロジック回路ｆ１の出力は、スイッチ回路Ｓ１に入力される。スイッチ回路Ｓ１は、制御信号ＳＳに応じて、２つの入力の一方をＢＳＴＷＥ´として出力する。制御信号ＳＳは、メモリシステム１のチップにおいて予め設定されているコンフィギュレーション・レジスタに基づいており、メモリシステム１の使用の間に変更されるものではない。例えば、メモリシステム１が非同期型として使用される場合、スイッチ回路Ｓ１は、信号ＢＳＴＷＥを信号ＢＳＴＷＥ´として出力する。すなわち第１実施形態と全く同じである。一方、メモリシステム１が同期型として使用される場合、スイッチ回路Ｓ１は、ロジック回路ｆ１の出力を信号ＢＳＴＷＥ´として出力する。

／ＡＶＤ入力回路１０２およびロジック回路１０５の具体例については、図１５および図１６にそれぞれ示すように、信号ＢＳＴＷＥが信号ＢＳＴＷＥ´によって置換されていることを除いて第１実施形態（図５および図８）と同じである。

動作のうちデータリードについては、第１実施形態（図１１）と同じである。データライトについても、非同期型として使用の場合は、上記のように、第１実施形態（図１２）と同じである。

一方、同期型としての使用の場合は、図１７に示す通りである。図１７は、インターフェースのデータライト時の各信号のタイミングチャートである。第１実施形態と同様に、信号／ＣＥがアクティブとなった後の最初のクロックＣＬＫの立ち上がりで、アクティブな／信号ＷＥが図１４のラッチ回路Ｌにラッチされる。しかし、第１実施形態と異なり、ラッチされた信号は、／ＷＥ回路１０４´から直ぐに出力されない。したがって、図１７に示すように、信号／ＣＥがアクティブとなった後の最初のクロックＣＬＫの立ち上がり後も信号ＢＳＴＷＥ´はインアクティブ（ローレベル）を維持する。このように、信号／ＣＥのアクティブ化から信号ＢＳＴＷＥ´がハイレベルとなるまでの時間は、メモリシステム１が同期型として使用される場合、非同期型として使用される場合よりも長い。

信号／ＣＥがアクティブになったことに応答して、第１実施形態と同じメカニズムにより、信号ＡＶＤＩＮＢＵＦ＿Ａ／Ｂはアクティブになり、アドレス＆データ回路１０８がイネーブルになる。このため、データライトの開始と平行してアドレスが信号ＰＡＤＡＤＱとして入力されることによって、アドレスが信号ＡＤＱとしてアドレス＆データ入力回路１０８から出力される。

次いで、アドレスの入力の終了と共に信号／ＡＶＤがインアクティブ（ハイレベル）になる。信号ＢＳＴＷＥ´がインアクティブであるので、信号／ＡＶＤがインアクティブになったことに応答して、／ＡＶＤ入力回路１０２によって信号／ＡＶＤＩＮＢＵＦがインアクティブ（ハイレベル）になる。この時点では、スイッチ回路１０７は、入力／ＡＶＤＩＮＢＵＦを選択している。このため、信号／ＡＶＤＩＮＢＵＦがハイレベルになったことに応答して、／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂがハイレベルになる。この結果、アドレス＆データ入力回路１０８はディセーブルになる。

次いで、信号／ＣＥがアクティブとなった後の最初のクロックＣＬＫの立ち上がりからレイテンシ・カウンタＣ１により規定される時間の経過後、信号／ＷＥがアクティブになったことに応答して信号ＢＳＴＷＥ´がアクティブになる。信号ＢＳＴＷＥ´がアクティブになったことに応答して、信号／ＡＶＤＩＮＢＵＦがアクティブになり、ひいては／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂもアクティブになる。この結果、アドレス＆データ入力回路１０８はイネーブルになる。

信号ＢＳＴＷＥ´のハイレベルへの移行が信号ＰＡＤＡＤＱとしてデータが入力されるのに先立つように、レイテンシ・カウンタＣ１が設定される。このため、信号ＢＳＴＷＥ´がハイレベルになった後で、データが信号ＰＡＤＡＤＱとして入力され始める。アドレス＆データ入力回路１０８はイネーブルなので、データは信号ＡＤＱとしてアドレス＆データ入力回路１０８から出力される。ここで説明した点以外の動作は、第１実施形態から不変である。

以上説明したように、第２実施形態では、第１実施形態と同じく、アドレス＆データ入力回路１０８のイネーブルを制御する信号／ＡＶＤＩＮＢＵＦ＿Ａ／Ｂは、信号／ＣＥのアクティブ化から所定時間の間は信号／ＡＤＤＥＮＢであり、所定時間経過後は信号／ＡＶＤＩＮＢＵＦである。このため、第１実施形態と同じ利点を得られる。

さらに、第２実施形態では、信号／ＣＥがアクティブとなった後の最初のクロックＣＬＫの立ち上がりから所定時間の経過後、信号／ＷＥがアクティブになったことに応答して信号ＢＳＴＷＥ´がアクティブになる。この所定時間は、特にメモリシステム１が同期型として使用される場合、信号／ＣＥのアクティブ化の時点からインターフェース４３への外部からのデータの入力開始直前まで継続する。信号／ＡＶＤＩＮＢＵＦは、信号ＢＳＴＷＥ´がローレベルの間は、信号／ＡＶＤに従う。すなわち、信号／ＡＶＤの非アクティブ化後、信号ＢＳＴＷＥ´がハイレベルになるまでの間は、アドレス＆データ入力回路１０８はディセーブルである。このため、信号／ＡＶＤの非アクティブ化からデータ入力までの間、アドレス＆データ入力回路１０８はディセーブルである。よって、不要かつ不測の信号ＰＡＤＡＤＱに起因して貫通電流が流れることは、信号／ＡＶＤの非アクティブ化からデータ入力までの間も阻止される。

ここまでの説明は、半導体記憶装置としていわゆるＯｎｅＮＡＮＤを例に用いて行なわれた。しかしながら、実施形態はＯｎｅＮＡＮＤに限られず、コントローラとＮＡＮＤ型フラッシュメモリを含みかつ高速のインターフェースを要求する半導体記憶装置にも適用可能である。そのような半導体記憶装置には、例えば、ＮＯＲ型フラッシュメモリ、ＰＳＲＡＭ（Pseudo Static Random Access Memory）、ＬＰＳＤＲＡＭ（Low Power Synchronous Dynamic Random Access Memory）、ＤＤＲ３ ＳＤＲＡＭ（Double-Data-Rate 3 Synchronous Dynamic Random Access Memory）等が含まれる。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。

４３…インターフェース、１０１…／ＣＥ入力回路、１０２…／ＡＶＤ入力回路、１０３…／ＯＥ入力回路、１０４…／ＷＥ入力回路、１０５…ロジック回路、１０６…遅延回路、１０７…スイッチ回路、１０８…アドレス＆データ入力回路。

Claims (5)

1. メモリセルとインターフェースとを具備する半導体記憶装置であって、
   前記インターフェースは、
   前記半導体記憶装置がアクティブな第１制御信号を受け取ったことに応答してアクティブな第１内部信号を出力する第１入力回路と、
   前記半導体記憶装置にアクティブな前記第１制御信号が入力されている間に前記半導体記憶装置がアクティブな第２制御信号を受け取ったことに応答してアクティブな第２内部信号を出力する第２入力回路と、
   前記第１制御信号がインアクティブおよびアクティブになった時点から予め定められた時間の経過後にそれぞれ第１状態および第２状態の選択信号を出力する遅延回路と、
   前記第１状態の前記選択信号を受け取っている間、前記第１内部信号をイネーブル信号として出力し、前記第２状態の前記選択信号を受け取っている間、前記第２内部信号を前記イネーブル信号として出力する選択回路と、
   アクティブな前記イネーブル信号を受け取っている間、前記半導体記憶装置の外部から入力される入力信号を前記インターフェースから前記半導体記憶装置の内部へと出力する第３入力回路と、
   を具備する半導体記憶装置。
2. 前記半導体記憶装置がアクティブな前記第１制御信号を受け取っている間にアクティブな第３制御信号をさらに受け取ったことに応答して、前記第１入力回路がインアクティブな前記第１内部信号を出力する、
   ことを特徴とする、請求項１の半導体記憶装置。
3. 前記半導体記憶装置がアクティブな前記第１制御信号を受け取っている間にアクティブな第４制御信号をさらに受け取ったことに応答して、前記第２入力回路がアクティブな前記第２内部信号を出力する、
   ことを特徴とする、請求項２の半導体記憶装置。
4. 前記第２入力回路が、前記半導体記憶装置がアクティブな前記第１制御信号を受け取っている間にアクティブな前記第４制御信号をさらに受け取った時点から予め定められた時間の経過後にアクティブな前記第２内部信号を出力する、
   ことを特徴とする、請求項３の半導体記憶装置。
5. 前記第２入力回路が、前記半導体記憶装置が同期動作型として設定されているか非同期動作型として設定されているかに応じて、前記半導体記憶装置がアクティブな前記第１制御信号を受け取っている間にアクティブな前記第４制御信号を受け取った時点から予め定められた第１時間または前記第１時間より長い第２時間の経過後にアクティブな前記第２内部信号を出力する、
   ことを特徴とする、請求項４の半導体記憶装置。

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