JP2004355801A - 半導体装置 - Google Patents
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Abstract
【解決手段】 データ入力の基準となるクロック信号(DQS)を受ける第1入力バッファ(40)と、データが入力される第2入力バッファ(30)を有し、前記第1入力バッファと前記第2入力バッファは、ライトコマンドが入力されてから活性化される。データ入力バッファは、例えばSSTL準拠のインタフェース仕様を有する差動入力バッファであり、パワースイッチのオン状態によって活性状態にされ、貫通電流を流し、小振幅信号の微小な変化に即座に追従して信号を入力する。入力バッファはライトコマンドによる動作の指示を受けて初めて活性状態にされるから、その動作が指示される前に予めデータ入力バッファが活性状態にされて消費される無駄な電力消費が低減される。
【選択図】 図1
Description
図1には本発明に係る半導体装置の一例としてDDR形式のSDRAM(DDR−SDRAM)が示される。同図に示されるDDR−SDRAMは、特に制限されないが、公知のMOS半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成されている。
前記DDR−SDRAM1において、特に制限されないが、上記のクロック信号CLK、反転クロック信号CLKb、クロックイネーブル信号CKE、チップ選択信号CSb、RAS信号RASb、CAS信号CASb、ライトイネーブル信号WEb、アドレス入力信号A0〜A14、データマスク信号DM、及びデータストローブ信号DQSを受ける入力バッファ、前記データ入力回路3のデータ入力バッファ、データ出力回路4のデータ出力バッファのインタフェースは例えば公知のSSTL2(クラスII)規格に準拠される。
図6にはDR−SDRAM1のデータ入力回路3の一例が示される。初段には図4で説明したSSTL仕様の差動入力バッファ30が配置される。差動入力バッファ30は、データストローブ信号DQSの立ち上がり及び立ち下がりの各エッジに同期して供給される書込みデータを入力する。差動入力バッファ30の次段には、前記データストローブ信号の半サイクル単位で供給されるデータを前記データストローブ信号の1サイクル単位で並列させてラッチするラッチ回路50が設けられている。このラッチ回路50は、例えば、データストローブ信号の立ち上がり変化に同期して差動入力バッファ30の出力データをラッチする第1のデータラッチ回路50Aと、データストローブ信号の立ち下がり変化に同期して差動入力バッファ30の出力データをラッチする第2のデータラッチ回路50Bと、データストローブ信号の立ち下がり変化に同期して第1のデータラッチ回路50Aの出力データをラッチする第3のデータラッチ回路50Cとを有する。前記データラッチ回路50A〜5Cは夫々マスタ・スレーブ型ラッチ回路(MSFF)によって構成され、データラッチ回路50AはDSCLKTをマスタ段のラッチクロック、DSCLKBをスレーブ段のラッチクロックとし、データラッチ回路50B、50CはDSCLKBをマスタ段のラッチクロック、DSCLKTをスレーブ段のラッチクロックとする。前記ラッチクロックDSCLKT,DSCLKBはデータストローブ信号DQSに同期して変化される信号である。
図8にはDDR−SDRAMの制御回路12の前段、図9には同じく制御回路12の後段、の詳細な一例がライト制御系を主体として示される。
図11にはDDR−SDRAM1におけるバースト数4の書込み動作タイミングが例示されている。
BNK0〜BNK3 メモリバンク
MC メモリセル
WL ワード線
BL ビット線
DIO0〜DIO3 データ入出力回路
RDEC0〜RDEC3 ロウデコーダ
CDEC0〜CDEC3 カラムデコーダ
2 入出力バス
3 データ入力回路
4 データ出力回路
DQ0〜DQ15 データ入出力端子
A0〜A14 アドレス入力端子
5 アドレスバッファ
6 ロウアドレスラッチ
7 カラムアドレスラッチ
8 バンクセレクタ
9 モードレジスタ
10 カラムアドレスカウンタ
12 制御回路
CLK,CLKb クロック信号
DQS データストローブ信号
30 差動入力バッファ
Mn5 パワースイッチMOSトランジスタ
VREF 基準電圧
DIE イネーブル制御信号
50 ラッチ回路
50A 第1のデータラッチ回路
50B 第2のデータラッチ回路
50C 第3のデータラッチ回路
51,52 セレクタラッチ回路
Claims (7)
- データ入力の基準となるクロック信号を受ける第1入力バッファと、データが入力される第2入力バッファを有し、前記第1入力バッファと前記第2入力バッファは、ライトコマンドが入力されてから活性化されることを特徴とする半導体装置。
- データストローブ信号が入力されるデータストローブ端子と、
前記データストローブ信号に基づいてデータが入力されるデータ端子と、
前記データストローブ端子に接続される第1入力バッファと、
前記データ端子に接続される第2入力バッファと、
前記データ端子に入力されるデータが書き込まれる複数のメモリセルとを具備し、
前記第1入力バッファは、第1差動増幅回路を有し、
前記第2入力バッファは、第2差動増幅回路を有し、
前記第1及び第2差動増幅回路は、前記複数のメモリセルへの書き込みを指示するライトコマンドが入力された場合に、活性化されることを特徴とする半導体装置。 - 請求項2において、
前記第1入力バッファは、第3差動増幅回路を有し、
前記第3差動増幅回路は、前記第1差動増幅回路が出力する信号の相補信号を出力し、前記複数のメモリセルへの書き込みを指示するライトコマンドが入力された場合に、活性化されることを特徴とする半導体装置。 - 請求項2又は3において、
前記半導体装置は、クロック信号が入力されるクロック端子を更に具備し、
前記第2入力バッファは、前記第2差動増幅回路に接続される第1ラッチ回路と、前記第1ラッチ回路に接続される第2ラッチ回路とを具備し、
前記第1ラッチ回路は、前記データストローブ信号に基づいて動作し、前記第2ラッチ回路は、前記クロック信号に基づいて動作することを特徴とする半導体装置。 - 請求項2から4の何れか1項において、
前記半導体装置は、前記データ端子から入力されるデータが書き込まれる複数のメモリセルを更に具備し、前記ライトコマンドが入力された場合に、前記データ端子に連続して入力されるデータを前記複数のメモリセルに書き込むバースト動作が可能であることを特徴とする半導体装置。 - 請求項2から5の何れか1項において、
前記半導体装置は、外部から入力されるコマンドを解析するコマンドデコード回路を更に具備することを特徴とする半導体装置。 - 請求項2から6の何れか1項において、
前記第1差動増幅回路は、ソース・ドレイン経路が前記第1差動増幅回路の電流経路に設けられる第1MOSトランジスタを含み、
前記第2差動増幅回路は、ソース・ドレイン経路が前記第2差動増幅回路の電流経路に設けられる第2MOSトランジスタを含み、
前記第1及び第2MOSトランジスタのゲートには、制御信号が入力され、
前記制御信号は、前記第1及び第2入力バッファを活性化する場合に、前記第1及び第2MOSトランジスタがオン状態となるようにアサートされ、前記第1及び第2入力バッファを活性化する場合に、前記第1及び第2MOSトランジスタがオフ状態となるようにネゲートされることを特徴とする半導体装置。
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US7821842B2 (en) | 2007-07-19 | 2010-10-26 | Spansion Llc | Synchronous memory devices and control methods for performing burst write operations |
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JP2010277677A (ja) * | 2009-05-28 | 2010-12-09 | Hynix Semiconductor Inc | バッファ制御信号生成回路及びこれを用いた半導体メモリ装置 |
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