KR101205589B1 - 동기형 메모리 장치 및 버스트 기입 동작의 제어 방법 - Google Patents

동기형 메모리 장치 및 버스트 기입 동작의 제어 방법 Download PDF

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Abstract

버스트 기입 동작들을 수행하기 위한 동기형 메모리 장치 및 제어 방법이 개시된다. 일 실시예에서, 버스트 기입 동작을 제거아기 위한 동기형 메모리 장치는, 버스트 기입 동작으로부터 엑시트를 요청하는 제1 제어 신호를 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버퍼링하는 제1 버퍼 회로, 및 제1 버퍼 회로에 의해 전달되는 제1 제어 신호에 응답하여 리세트를 수행하는, 제1 버퍼 회로에 연결되는 래치 회로를 포함하며, 상기 리세트는 상기 버스트 기입 동작으로부터의 엑시트를 트리거링한다.

Description

동기형 메모리 장치 및 버스트 기입 동작의 제어 방법{SYNCHRONOUS MEMORY DEVICES AND CONTROL METHODS FOR PERFORMING BURST WRITE OPERATIONS}
우선권 주장
본 출원은 2007년 7월 19일에 출원된 일본 특허 출원 제2007-187763호로부터의 우선권을 주장한다.
기술분야
본 발명은 반도체 장치 및 방법에 관한 것으로서, 특히, 버스트 모드 동작을 행하기 위한 동기형 기억 장치, 및 그 제어 방법에 관한 것이다.
버스트 모드 동작은 메모리 장치에서 고속의 동기형 판독 및/또는 기입 동작을 가능하게 한다. 버스트 모드 동작은 순차적 방식으로 행해지는 멀티 클럭 시퀀스를 포함한다. 동기형 기억 장치에서 버스트 기입 동작과 관련하여 개시 동작 및 계속되는 동작은 클럭 신호 또는 동기 신호와 동기하여 행해진다. 한편, 버스트 기입 동작으로부터의 엑시트(exit) 동작은 비동기 신호에 의해 제어된다. 예를 들면, 플래시 메모리에서, 엑시트 동작은 로우 레벨로부터 하이 레벨로 비동기식으로 천이하는 칩 인에이블 신호에 의해 개시된다. 그러나, 버스트 기입 동작으로부터의 엑시트 동작이 최종 사이클의 버스트 기입 동작에서 비동기식으로 행해지는 경우, 최종 사이클의 기입 동작이 미완성으로 종료될 수 있는 위험이 존재한다. 최종 사이클의 버스트 기입 동작과 엑시트 동작이 중첩되는 것을 방지하기 위하여, 버스트 기입 동작이 완전히 종료될 때까지 일정 기간 동안, 버스트 기입 동작으로부터의 엑시트를 요청하는 제어 신호가 금지될 필요가 있다.
그러나, 고주파수에서의 동기 신호의 주기가 유지 시간에 비해 길어지면, 버스트 기입 동작의 엑시트로부터 다음 동작 사이클로 이행할 때까지의 기간 동안에 대기 시간 또는 대기 사이클을 제공해야 하는 경우가 있을 수도 있다. 이러한 경우들의 수정을 구현하는 것은 버스트 모드 동작의 제어를 더 복잡하게 한다.
본 발명은 전술한 문제점을 해결하는 것을 목적으로 한다.
본 요약은 이하 상세한 설명에서 상술되는 개념들의 선택을 간략화된 형태로 도입하기 위해 제공된다. 본 요약은 청구되는 청구 대상의 주요 특징들 또는 필수적인 특징들과 동일시하도록 의도된 것이 아니며, 청구되는 청구 대상의 범위를 제한하는 데 이용되도록 의도된 것도 아니다.
본 발명의 일 실시예는 버스트 기입 동작을 제어하기 위한 동기형 메모리 장치로서, 버스트 기입 동작으로부터 엑시트(exit)를 요청하는 제1 제어 신호를 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버퍼링하는 제1 버퍼 회로, 및 제1 버퍼 회로에 의해 전달되는 제1 제어 신호에 응답하여 리세트를 수행하는, 제1 버퍼 회로에 연결되는 래치 회로를 포함하며, 상기 리세트는 상기 버스트 기입 동작으로부터의 엑시트를 트리거링하는 동기형 메모리 장치를 목적으로 한다.
본 발명의 다른 실시예는 버스트 기입 동작을 제어하기 위한 동기형 메모리 장치로서, 버스트 기입 동작에 대한 진입(enter) 명령을 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버퍼링하는 제1 플립플롭 회로; 버스트 기입 동작에 대한 엑시트 명령을 클럭 신호와 동기하여 버퍼링하는 제2 플립플롭 회로를 포함하는 동기형 메모리 장치를 목적으로 한다. 상기 장치는, 제2 플립플롭 회로에 의해 전달되는 엑시트 명령을 디코딩하는 리세트 디코더, 및 리세트 디코더에 의해 전달되는 엑시트 명령에 응답하여 리세트를 수행하는 래치 회로를 더 포함한다.
본 발명의 또 다른 실시예는 버스트 기입 동작을 제어하기 위한 동기형 메모리 장치로서, 버스트 기입 동작과 관련하여 칩 인에이블 신호와 기입 인에이블 신호의 논리 연산을 수행함으로써, 세트 트리거 신호 및 리세트 트리거 신호를 각각 생성하는 제1 논리 회로 및 제2 논리 회로를 포함하는 동기형 메모리 장치를 목적으로 한다. 상기 장치는, 제2 논리 회로의 상기 리세트 트리거 신호를 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버퍼링하는 제1 플립플롭 회로, 및 제1 논리 회로의 세트 트리거 신호를 클럭 신호와 동기하여 버퍼링하는 제2 플립플롭 회로를 더 포함한다.
상세한 설명에서 설명되는 바와 같이, 그 외 실시예들은 버스트 기입 동작으로부터 엑시트 동작을 버스트 기입 동작과 관련된 클럭 신호와 동기하여 수행할 수 있는 동기형 메모리 장치들에 대한 제어 시스템, 방법, 및 장치와 관련되어 있다. 이는, 엑시트 동작 외에 개시 동작, 계속 동작 등의 다른 버스트 모드 동작들의 동작들이 서로 동기화될 수 있게 한다. 따라서, 버스트 기입 동작은 엑시트 동작을 트리거링하는 명령이 클럭 신호와 동기하여 처리되기 때문에 단축 절단되지 않고 완료될 수 있다. 따라서, 본 특징은 버스트 기입 동작의 최종 사이클이 종래 기술에 의해 인용된 복작합 제어 방식을 이용하여 완료될 때까지 엑시트 동작을 금지할 필요성을 제거한다.
본 발명에 따르면, 종래 기술의 문제점을 해결하는 버스트 모드 동작을 행하기 위한 동기형 기억 장치를 제공할 수 있다.
예시를 통해 또한 첨부 도면에 한정되지 않고 예시적인 실시예들을 설명하며, 유사한 참조부호는 유사한 구성요소들을 나타낸다.
도 1은 일 실시예에 따른, 버스트 기입 동작을 제어하기 위한 예시적인 동기형 메모리 장치의 회로도.
도 2는 일 실시예에 따른, 도 1의 버스트 기입 동작과 관련된 동작을 요청하는 입력 신호들의 상태를 나타내는 도면.
도 3은 일 실시예에 따른, 도 1의 버스트 기입 동작과 관련된 동작 파형도.
도 4는 일 실시예에 따른, 버스트 기입 동작을 제어하기 위한 예시적인 동기형 메모리 장치의 회로도.
도 5는 일 실시예에 따른, 버스트 기입 동작을 제어하기 위한 예시적인 동기형 메모리 장치의 회로도.
도 6은 일 실시예에 따른, 도 5의 버스트 기입 동작과 관련된 동작을 요청하는 입력 신호들의 상태들을 나타내는 도면.
도 7은 일 실시예에 따른, 버스트 기입 동작을 제어하기 위한 예시적인 동기형 메모리 장치의 회로도.
본 실시예들의 그 외 특징들은 첨부 도면 및 이하 상세한 설명으로부터 명백해질 것이다.
이제, 첨부 도면들에 설명된 예들을 이용하여 본 발명의 바람직한 실시예들에 대해 설명한다. 본 발명은 바람직한 실시에들과 함께 설명될 것이지만, 본 발명은 이들 실시예들에 한정되는 것은 아니라는 점을 이해할 것이다. 반면, 본 발명은 청구범위에 의해 정의되는 바와 같이 본 발명의 사상 및 범위 내에 포함될 수 있는 대안물, 변경물 및 균등물을 포함하도록 의도된다. 또한, 본 발명의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위하여 다수의 특정 사항들을 설명한다. 그러나, 본 발명은 이들 특정 사항들이 없더라도 실시될 수 있음이 당업자에게는 자명할 것이다. 본 발명의 양태들을 불필요하게 모호하도록 하지 않게 하기 위하여, 다른 경우들, 공지의 방법들, 프로시저들, 구성요소들, 및 회로들에 대해서는 설명하지 않았다.
후속하는 상세 설명들 중 일부 부분들에 대해서는 프로시저들, 논리 블록들, 프로세싱, 및 반도체 장치를 제조하기 위한 그 외 기호적 표현들을 이용하여 나타내었다. 이들 설명들 및 표현들은 자신의 작업의 실체를 다른 당업자에게 가장 효율적으로 전달할 수 있는 반도체 장치 제조 분야의 당업자에 의해 이용되는 수단이다. 본 명세서에서, 프로시저, 논리 블록, 프로세스 등은 일반적으로 원하는 결과에 이르게 하는 자기-일치형(self-consistent) 시퀀스의 스텝들 또는 명령들인 것으로 이해된다. 이 스텝들은 물리적 양의 물리적 조작을 필요로 하는 것들이다. 이하의 논의들과 특히 다르게 기술되지 않는다면, 본 어플리케이션 전체에서 "형성하는(forming)", "수행하는(performing)", "제조하는(producing)", "피착하는(depositing)", 또는 "에칭하는(etching)" 등의 용어들을 이용한 논의들은 반도체 장치의 제조에 대한 행위들 및 프로세스들을 지칭한다는 것으로 이해할 것이다.
간단히 설명하여, 실시예들은, 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버스트 기입 동작으로부터 엑시트 동작을 수행할 수 있는 동기형 메모리 장치에 대한 시스템, 방법, 및 장치를 제어하는 것과 관련되어 있다. 이는 엑시트 동작과 다른 동작들, 예컨대 버스트 기입 동작과 관련된 개시 동작, 연속 동작 등의 동작들이 서로 동기될 수 있게 한다. 따라서, 버스트 기입 동작은 엑시트 동작을 트리거링하는 명령이 클럭 신호와 동기하여 처리되기 때문에 단축 절단되지 않고 완료될 수 있다. 따라서, 본 특징은 버스트 기입 동작의 최종 사이클이 종래 기술에 의해 인용된 복작합 제어 방식을 이용하여 완료될 때까지 엑시트 동작을 금지할 필요성을 제거한다.
도 1은 일 실시예에 따른, 버스트 기입 동작을 제어하기 위한 예시적인 동기형 메모리 장치의 회로도이다. 일 실시예에서, 제1 제어 신호(예컨대, 칩 인에이블 신호 CE#) 및 제2 제어 신호(예컨대, 기입 인에이블 신호 WE#)에 의해 버스트 기입 동작이 요청된다. 기입 인에이블 신호 WE# 및 칩 인에이블 신호 CE#은 인버터 게이트(1) 및 인버터 게이트(3)를 통해 각각 처리된다. 인버터 게이트(1, 3)의 출력 단자들은 제1 버퍼 회로(예컨대, D형 플립플롭(5)) 및 제2 버퍼 회로(예컨대, D형 플립플롭(7))의 입력 단자들(D)에 접속되어 있다. D형 플립플롭(5, 7)의 동기 단자들(CK)에는 클럭 신호 CLK가 공급된다. D형 플립플롭(5, 7)의 출력 단자들(Q)은 논리 회로(예컨대, AND 게이트(9))의 입력 단자에 접속되어 있다. AND 게이트(9)의 출력 단자는 래치 회로(11)의 세트 단자(S)에 접속되어 있다. 래치 회로(11)의 리세트 단자(R)에는, D형 플립플롭(7)의 반전 출력 단자(BQ)가 접속되어 있다. 래치 회로(11)의 반전 출력 단자(BQ)는, 인버터 게이트(13)를 통하여 D형 플립플롭(5)의 리세트 단자(BR)에 접속되어 있다. AND 게이트(9)로부터는 세트 신호 BWS가 출력되고, D형 플립플롭(7)의 반전 출력 단자(BQ)로부터는 리세트 신호 BWR이 출력된다. 버스트 기입 동작의 상태를 나타내는 버스트 기입 모드 신호 BWM이 래치 회로(11)의 출력 단자(Q)로부터 출력된다.
도 2는 일 실시예에 따른, 도 1의 버스트 기입 동작과 관련된 동작을 요청하는 입력 신호들의 상태를 나타내는 도면이다. 도 1을 참조하면, 버스트 기입 동작으로 진입(enter)하는 동작은, 칩 인에이블 신호 CE# 및 기입 인에이블 신호 WE#이 모두 로우 레벨(L)이고 클럭 신호 CLK가 상승 엣지(rising edge)에 있는 경우에 요청된다. 버스트 기입 동작의 계속 동작은, 칩 인에이블 신호 CE#이 로우 레벨(L)이고 클럭 신호 CLK가 상승 엣지에 있는 경우에 요청된다. 이 경우, 기입 인에이블 신호 WE#의 논리 레벨은 비지정(unspecified) 상태(X)로 남아 있을 수 있다. 버스트 기입 동작으로부터 엑시트하는 동작은, 칩 인에이블 신호 CE#이 하이 레벨(H)이고 클럭 신호 CLK가 상승 엣지에 있는 경우에 요청된다. 이 경우, 기입 인에이블 신호 WE#의 논리 레벨은 비지정 상태(X)로 남아 있을 수 있다. 버스트 기입 동작으로의 진입, 버스트 기입 동작의 계속, 및 버스트 기입 동작의 엑시트 중 어느 것이라도, 클럭 신호 CLK의 상승 엣지의 타이밍에서, 칩 인에이블 신호 CE# 및 기입 인에이블 신호 WE#의 논리 레벨을 버퍼링함으로써 행해진다. 이들 3가지 동작은 클럭 신호 CLK와 동기하여 요청된다.
도 3은 일 실시예에 따른, 도 1의 버스트 기입 동작과 관련된 동작 파형도이다. 도 3에서, 클럭 사이클 (1)~(4)는 제1 버스트 기입 동작의 기간(duration)을 나타내고, 클럭 사이클 (5)~(6)은 제2 버스트 기입 동작의 기간을 나타낸다. 제1 버스트 기입 동작은 버스트 동작이 계속되는 사이클(예컨대, 클럭 사이클 (1)~(3)), 및 후속하는 버스트 기입 동작을 엑시트하는 사이클(예컨대, 클럭 사이클 (4))을 포함한다. 제2 버스트 기입 동작은, 버스트 동작에 진입하는 사이클(예컨대, 클럭 사이클 (5)), 및 후속하는 버스트 동작이 계속되는 사이클(예컨대, 클럭 사이클 (6))을 포함한다. 도 3은, 제1 버스트 기입 동작으로부터 제2 버스트 기입 동작으로 바로 시프트되는 경우의 동작 파형도이다.
도 1에서, D형 플립플롭(5, 7)은, 클럭 신호 CLK와 동기하여 칩 인에이블 신호 CE#의 반전 신호 및 기입 인에이블 신호 WE#의 반전 신호를 버퍼링한다. 버퍼링된 신호는 AND 게이트(9)에 의해 논리 동작 AND가 행해진다. 칩 인에이블 신호 CE# 및 기입 인에이블 신호 WE#이 모두 로우 레벨이면, 그들 신호들의 반전 신호들에 대해 논리 동작 AND를 수행하는 AND 게이트(9)로부터 하이 레벨의 세트 신호 BWS가 출력된다. 하이 레벨의 세트 신호 BWS에 의해 래치 회로(11)가 설정됨으로써, 버스트 기입 모드 신호 BWM이 하이 레벨로 설정된다. 이에 의해, 버스트 기입 동작으로의 진입 동작이 접수된다. 도 2에서, 이것을 버스트 기입 동작에 대한 진입 명령으로 나타내었다. 또한, 디폴트 어드레스 Am이 이 때에 입력된다. 도 3에서, 이것은 클럭 사이클 (5)로 나타내었다.
버스트 기입 동작으로 진입하여 버스트 기입 모드 신호 BWM이 설정될 때, 래치 회로(11)의 반전 출력 단자(BQ)로부터 로우 레벨 신호가 출력된다. 이 신호는 인버터 게이트(13)에 의해 하이 레벨로 반전되고, D형 플립플롭(5)의 리세트 단자에 입력된다. 이에 의해, D형 플립플롭(5)은 리세트되고, 기입 인에이블 신호 WE#의 논리 레벨에 상관없이, 출력 단자(Q)가 로우 레벨로 유지된다. 이에 의해, 세트 신호 BWS가 로우 레벨로 유지된다. 따라서, 버스트 기입 동작으로의 진입 후에, 래치 회로(11)에 대하여 세트 신호 BWS가 발행되는 일은 없다. 즉, 한번 설정된 버스트 기입 모드 신호 BWM은 리세트 신호 BWR에 의해서만 리세트된다.
다음 사이클 (6)으로부터, 하이 레벨로 천이하는 클럭 신호 CLK의 엣지와 동기하여 로우 레벨의 칩 인에이블 신호 CE#가 버퍼링되는 것을 조건으로 하여, 기입 동작이 계속된다. 기입되는 메모리 셀에 대응하는 어드레스는, 도시하지 않은 컨트롤러에 의해, 디폴트 어드레스 Am으로부터 클럭 사이클마다 인크리먼트되는 어드레스로서 기능한다.
클럭 사이클 (1)~(3)에서도 마찬가지의 방식으로 버스트 기입 동작이 계속된다. 하이 레벨로 천이하는 클럭 신호 CLK의 엣지와 동기하여 로우 레벨의 칩 인에이블 신호 CE#가 버퍼링됨으로써, 기입 동작이 계속되는 것이 허용된다. 클럭 사이클 (6) 및 (1)~(3)은 도 2에 도시한 바와 같이, 버스트 기입 동작을 계속하라는 명령을 포함한다.
칩 인에이블 신호 CE#은 클럭 사이클 (4)에 앞서 하이 레벨로 설정된다. 클럭 신호 CLK의 하이 레벨로의 천이와 동기하여, 하이 레벨의 칩 인에이블 신호 CE#이 인버터 게이트(3)에 의해 반전되어 D형 플립플롭(7)에 버퍼링된다. 버퍼링된 칩 인에이블 신호 CE#은 반전 출력 단자(BQ)에 의해 하이 레벨의 리세트 신호 BWR로서 출력된다. 래치 회로(11)는 하이 레벨의 리세트 신호 BWR에 의해 리세트됨으로써, 버스트 기입 모드 신호 BWM을 로우 레벨로 리세트한다. 이에 의해, 버스트 기입 동작으로부터 엑시트하는 동작이 접수된다. 도 2에서, 이것을 버스트 기입 동작으로부터의 엑시트 명령으로 나타내었다.
버스트 기입 동작으로 진입하라는 명령에 응답하는 세트 신호 BWS 및 버스트 기입 동작을 엑시트하라는 명령에 응답하는 리세트 신호 BWR은 래치 회로(11)와 관련하여 생성된다. 래치 회로(11)는, 클럭 신호 CLK의 하이 레벨로의 천이와 동기하여 버퍼링되는 칩 인에이블 신호 CE# 및 기입 인에이블 신호 WE#에 기초하여, 버스트 기입 동작의 상태를 래치하고 버스트 기입 모드 신호 BWM을 출력한다. 버스트 기입 동작과 관련하여 진입 명령, 계속 명령, 및 엑시트 명령 중 어느 것이라도 클럭 신호에 동기한 명령으로서 입력된다. 이는, 명령간 상호 관계의 개별적 조정, 타이밍의 조정(예컨대, 입력 타이밍의 조정) 등 특정의 제어에 대한 필요성을 제거함으로써, 명령 입력의 전체적인 제어를 보다 용이하게 한다.
일 실시예에서, 동기형 메모리 장치의 버스트 기입 동작을 제어하기 위한 컴퓨터 실행 가능한 방법은, 버스트 기입 동작을 수행하기 위한 상태를 래치하는 단계, 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버스트 기입 동작으로부터 엑시트를 요청하는 제1 제어 신호를 버퍼링하는 단계, 및 제1 제어 신호가 칩 디스에이블 신호와 관련되어 있는, 제1 제어 신호의 버퍼링에 응답하여 버스트 기입 동작을 수행하기 위한 상태를 리세팅하는 단계를 포함한다.
도 4는 일 실시예에 따른, 버스트 기입 동작을 제어하기 위한 예시적인 동기형 메모리 장치의 회로도이다. 도 4는 진입 명령 및 엑시트 명령 모두가 복수의 제어 신호의 조합에 응답하여 설정되는 경우를 도시한다. 본 실시예에서, 각각의 제어 신호들은 D형 플립플롭군(21, 23)으로 보내진다. D형 플립플롭군(21, 23)은, 제어 신호마다 D형 플립플롭을 포함하는 구조를 가지며, 이들은 클럭 신호 CLK의 하이 레벨로의 천이와 동기하여 각각의 제어 신호를 버퍼링한다. 진입 명령에 응답하여 D형 플립플롭군(21)에 버퍼링되는 제어 신호는 디코딩을 위해 세트 디코더(25)에 입력된다. 엑시트 명령에 응답하여 D형 플립플롭군(23)에 버퍼링된 제어 신호는 디코딩을 위해 리세트 디코더(27)에 입력된다. 세트 디코더(25) 및 리세트 디코더(27)로부터 세트 신호 BWS 및 리세트 신호 BWR이 각각 출력되어, 래치 회로(11)를 세트/리세트한다.
또한, 버스트 기입 동작과 관련하여 진입 명령 및 엑시트 명령이 복수의 제어 신호의 조합에 응답하여 입력되는 경우라도, 제어 신호들의 각각이 클럭 신호 CLK와 동기하여 버퍼링되고, 버퍼링된된 제어 신호들이 디코딩된다면, 진입 명령, 계속 명령, 및 엑시트 명령 중 어느 것에 응답하여서도, 클럭 신호 CLK에 동기한 동작을 얻을 수 있다.
도 5는 일 실시예에 따른, 버스트 기입 동작을 제어하기 위한 예시적인 동기형 메모리 장치의 회로도이다. 도 5에서, 엑시트 명령을 설정하는 제어 신호는 D형 플립플롭(5, 7)에 각각 보내진다. D형 플립플롭(5, 7)의 반전 출력 단자(BQ)는 OR 회로(31)에 입력되고, OR 회로(31)의 출력은 래치 회로(11)의 리세트 단자(R)에 입력된다. 리세트 신호 BWR은, 클럭 신호 CLK의 상승 엣지 시에, 칩 인에이블 신호 CE# 또는 기입 인에이블 신호 WE# 중 어느 하나의 하이 레벨에 응답하여 생성된다. 래치 회로(11)는 하이 레벨의 리세트 신호 BWR에 응답하여 리세트됨으로써, 버스트 기입 모드 신호 BWM을 로우 레벨로 리세트한다. 이에 의해, 버스트 기입 동작으로부터 엑시트하는 동작을 접수한다. 도 6에서, 이것을 버스트 기입 동작과 관련된 엑시트 명령 1 또는 2로 나타내었다.
일 실시예에서, 클럭 신호 CLK에 응답하여 D형 플립플롭(5, 7)에 래치되는 각각의 제어 신호들은 논리 회로(9, 31)에서 논리 동작들이 행해진다. 그 결과의 출력 신호들은 래치 회로(11)에 입력됨으로써, 고주파수에 대응할 수 있도록, 클럭 신호 CLK와의 구성을 설정/유지하는 것을 가능하게 한다.
도 7은 일 실시예에 따른, 버스트 기입 동작을 제어하기 위한 예시적인 동기형 메모리 장치의 회로도이다. 도 7에서, 버스트 기입 동작은 칩 인에이블 신호 CE#과 기입 인에이블 신호 WE#에 의해 요청되고, 또한 버스트 기입 동작으로부터의 엑시트는 2개의 제어 신호 중 어느 하나에 의해 요청된다. 동기형 기억 장치(도시 생략)에 전달되는 기입 인에이블 신호 WE# 및 칩 인에이블 신호 CE#은 논리 회로(41, 42)에 각각 입력된다. 논리 회로(42)의 출력 단자는 D형 플립플롭(46)의 입력 단자(D)에 접속되어 있다. 논리 회로(41)의 출력 단자는 D형 플립플롭(46)의 지연분에 상당하는 지연 회로(43)에 입력되고, 지연 회로(43)의 출력 BWS은 세트 단자가 구비된 D형 플립플롭(45)의 입력 단자(D)에 접속되어 있다. D형 플립플롭(46)의 동기 단자(CK)에는 클럭 신호 CLK가 공급된다. 세트 단자가 구비된 D형 플립플롭(45)의 동기 단자(CK)에는, D형 플립플롭(46)의 지연분에 상당하는 지연 회로(44)를 통해 클럭 신호 CLK가 공급된다. D형 플립플롭(46)의 출력 단자(Q)는, 세트 단자가 구비된 D형 플립플롭(45)의 리세트 단자(R)에 접속되어 있다. 세트 단자가 구비된 D형 플립플롭(45)의 출력 단자(Q)는, 세트 단자가 구비된 D형 플립플롭(45)의 세트 단자(SET)에 접속된다.
도 7에서, 세트 단자가 구비된 D형 플립플롭(45)은, 클럭 신호 CLK와 동기하여, 칩 인에이블 신호 CE#과 기입 인에이블 신호 WE# 간의 논리 연산으로부터 얻어지는 신호 BWS를 버퍼링한다. 버퍼링된 신호 BWS는 세트 단자가 구비된 D형 플립플롭(45)의 출력 단자 BWM에 출력되고, 동시에 세트 단자(SET)에 입력된다. 칩 인에이블 신호 CE#과 기입 인에이블 신호 WE#의 양방이 로우 레벨이면, 버스트 기입 모드 신호 BWM은 하이 레벨로 설정되어, 세트 단자(SET)로부터 입력 단자(D)에 대한 정보에 관계없이, 버스트 기입 모드 신호 BWM은 하이 레벨로 유지된다. D형 플립플롭(46)은, 클럭 신호 CLK와 동기하여 칩 인에이블 신호 CE# 또는 기입 인에이블 신호 WE#의 신호 간의 논리 동작으로부터 얻어지는 신호를 버퍼링한다. 출력되는 리세트 신호 BWR은 세트 단자가 구비된 D형 플립플롭(45)의 리세트 단자에 입력된다. 칩 인에이블 신호 CE# 또는 기입 인에이블 신호 WE# 중 어느 하나가 하이 레벨이면, 버스트 기입 모드 신호 BWM은 로우 레벨로 리세트된다.
여기서, 세트 신호 생성을 위한 복수의 외부 제어 신호를 결정하는 논리 회로(41)는 클럭 제어되는 세트 단자가 구비된 D형 플립플롭(45)의 전단에 배치된다. 그 결과, 버스트 기입 모드 신호 BWM에 대한 설정 정보가 고속으로 생성된다. 또한, 세트 신호의 상태 유지 기능을 고속으로 설정할 수 있다. 이것은 클럭 신호 CLK에 응답하여 래치된 신호 BWM이 자신의 기능 회로(45)에 피드백하기 때문이다. 또한, 리세트 신호 생성을 위한 복수의 외부 제어 신호를 결정하는 논리 회로(42)는 클럭 제어되는 D형 플립플롭(46)의 전단에 배치된다. 그 결과, 버스트 기입 모드 신호 BWM에 대한 리세트 정보가 고속으로 출력된다.
본 발명은 전술한 실시예에 한정되지 않고, 본 발명의 사상 및 범위를 벗어 나지 않고 다양한 개량 및 변경이 가능하다. 예를 들면, 전술한 실시예들에서는, 진입 명령과 엑시트 명령들이 클럭 신호와 동기하여 버퍼링되는 예를 설명하였지만, 클럭 신호와 동기하여 다른 명령들이 버퍼링될 수도 있다.
클럭 신호와 동기하여 제어 신호를 버퍼링하는 회로 구성으로서 D형 플립플롭을 예로 들어 설명하였지만, 본 발명은 이에 한정되는 것은 아니다. 클럭 신호와 동기하여 신호를 버퍼링할 수 있는 임의의 회로 구성을 채용할 수도 있다. 또한, 동기화 타이밍을 클럭 신호가 하이 레벨로 천이하는 타이밍으로서 설명하였지만, 로우 레벨로의 천이하는 타이밍을 채용할 수도 있음은 물론이다.
앞에 개시된 실시예들의 설명은 임의의 당업자가 본 발명을 실시하거나 이용할 수 있도록 하기 위해 제공된다. 이들 실시예에 대한 다양한 변경들이 당업자에게는 자명할 것이며, 본 명세서에서 정의된 일반 이론들은 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시예에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 실시예에 한정되도록 의도된 것은 아니며, 본 명세서에 개시된 이론들 및 신규의 특징과 일치하는 최광의의 범위로 해석되어야 한다.

Claims (20)

  1. 버스트 기입 동작(burst write operation)을 제어하기 위한 동기형 메모리 장치로서,
    상기 버스트 기입 동작으로부터 엑시트(exit)를 요청하는 제1 제어 신호를 상기 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버퍼링하는 제1 버퍼 회로;
    상기 버스트 기입 동작으로의 진입(enter)을 요청하는 제2 제어 신호를 상기 클럭 신호와 동기하여 버퍼링하는 제2 버퍼 회로; 및
    상기 제1 버퍼 회로에 의해 전달되는 상기 제1 제어 신호에 응답하여 리세트를 수행하는, 상기 제1 버퍼 회로에 연결된 래치 회로
    를 포함하며,
    상기 리세트는 상기 버스트 기입 동작으로부터의 엑시트를 트리거링하는 동기형 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 래치 회로는, 상기 제1 제어 신호가 활성화되지 않은 경우에 상기 제2 제어 신호에 응답하여 상기 버스트 기입 동작으로의 진입을 트리거링하도록 설정되는 동기형 메모리 장치.
  4. 제3항에 있어서,
    상기 래치 회로의 보완(complemented) 출력 단자와 상기 제2 버퍼 회로의 리세트 단자 사이에 연결되는 인버터를 더 포함하며, 상기 인버터를 통한 제어 신호는, 상기 제2 버퍼 회로로 하여금 상기 버스트 기입 동작 중에 상기 제2 제어 신호를 버퍼링하는 것을 금지하는 동기형 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 버퍼 회로의 입력 단자에 연결된 제1 인버터, 상기 제2 버퍼 회로의 입력 단자에 연결된 제2 인버터, 및 상기 제1 버퍼 회로의 제1 출력 신호와 상기 제2 버퍼 회로의 제2 출력 신호의 AND 연산을 수행하기 위해, 상기 래치 회로의 세트 단자에 연결된 AND 게이트를 더 포함하는 동기형 메모리 장치.
  6. 버스트 기입 동작을 제어하기 위한 동기형 메모리 장치로서,
    상기 버스트 기입 동작에 대한 진입 명령을 상기 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버퍼링하는 제1 플립플롭 회로;
    상기 버스트 기입 동작에 대한 엑시트 명령을 상기 클럭 신호와 동기하여 버퍼링하는 제2 플립플롭 회로;
    상기 제2 플립플롭 회로에 의해 전달되는 상기 엑시트 명령을 디코딩하는 리세트 디코더;
    상기 제1 플립플롭 회로에 의해 전달되는 상기 진입 명령을 디코딩하는 세트 디코더; 및
    상기 리세트 디코더에 의해 전달되는 상기 엑시트 명령에 응답하여 리세트를 수행하는 래치 회로
    를 포함하는 동기형 메모리 장치.
  7. 삭제
  8. 제6항에 있어서,
    상기 세트 디코더는 상기 래치 회로의 세트 단자에 연결되며, 상기 리세트 디코더는 상기 래치 회로의 리세트 단자에 연결되는 동기형 메모리 장치.
  9. 버스트 기입 동작을 제어하기 위한 동기형 메모리 장치로서,
    상기 버스트 기입 동작과 관련하여 칩 인에이블 신호와 기입 인에이블 신호 간의 논리 연산을 수행함으로써, 세트 트리거 신호 및 리세트 트리거 신호를 각각 생성하는 제1 논리 회로 및 제2 논리 회로;
    상기 제2 논리 회로의 상기 리세트 트리거 신호를 상기 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버퍼링하는 제1 플립플롭 회로; 및
    상기 제1 논리 회로의 상기 세트 트리거 신호를 상기 클럭 신호와 동기하여 버퍼링하는 제2 플립플롭 회로
    를 포함하고,
    상기 제1 논리 회로의 상기 세트 트리거 신호는 상기 제2 플립플롭 회로의 세트 단자에 입력되며, 상기 제2 논리 회로의 상기 리세트 트리거 신호는 상기 제2 플립플롭 회로의 리세트 단자에 입력되는 동기형 메모리 장치.
  10. 삭제
  11. 제9항에 있어서,
    상기 제1 논리 회로는 NOR 게이트를 포함하는 동기형 메모리 장치.
  12. 제9항에 있어서,
    상기 제2 논리 회로는 OR 게이트를 포함하는 동기형 메모리 장치.
  13. 제9항에 있어서,
    상기 제1 논리 회로와 상기 제2 플립플롭 회로의 입력 단자 사이에 연결되는 지연 소자(delay element), 및 클럭과 상기 제2 플립플롭 회로의 클럭 단자 사이에 연결되는 지연 소자를 더 포함하는 동기형 메모리 장치.
  14. 동기형 메모리 장치에서 버스트 기입 동작을 제어하는 방법으로서,
    상기 버스트 기입 동작을 수행하기 위한 상태를 래치하는 단계;
    상기 버스트 기입 동작으로부터 엑시트를 요청하는 제1 제어 신호를 상기 버스트 기입 동작과 관련된 클럭 신호와 동기하여 버퍼링하는 단계;
    상기 버스트 기입 동작으로의 진입을 요청하는 제2 제어 신호를 상기 클럭 신호와 동기하여 버퍼링하는 단계; 및
    상기 제1 제어 신호의 버퍼링에 응답하여 상기 버스트 기입 동작을 수행하기 위한 상태를 리세트하는 단계
    를 포함하는 제어 방법.
  15. 제14항에 있어서,
    상기 제1 제어 신호는 칩 디스에이블 신호와 관련되어 있는 제어 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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