TWI344208B

TWI344208B - Integrated circuit, dual port sram cell, and semiconductor structure

Info

Publication number: TWI344208B
Application number: TW096127959A
Authority: TW
Inventors: Jhon Jhy Liaw
Original assignee: Taiwan Semiconductor Mfg
Priority date: 2007-02-15
Filing date: 2007-07-31
Publication date: 2011-06-21
Also published as: TW200834887A; US7738282B2; CN101246888A; CN101246888B; US20080197419A1; US8059452B2; US20100213552A1

Description

1344208 ， » 第96127959號專利說明書修正本】〇〇年丨月11日修正替換貪九、發明說明：【發明所屬之技術領域】本發明係有關於一種半導體裝置，且特別有關於— 種記憶體單元，以及靜態隨機存取記憶體（Static Random

Access Memory，簡稱為SRAM)之架構與佈局設計。【先前技術】 SRAM —般係使用於積體電路（integratecj circuit，簡稱為1C)中。SRAM單元（Cel])的特色是儲存的資料不會被更新（Refresh )。典型的SRAM單元包括2個傳輸閘極電晶體（Pass-gate Transistor)，資料位元可藉由該傳輸閘極電晶體自SRAM單元中讀取出來或寫入 SRAM單元中。這類型的SRam單元為單埠（Single Port ) SRAM單元。另一類型的SRAM單元則是雙埠（Dua】 Port ) SRAM單元’且每一 SRAM單元具有4個傳輸閘極電晶體。第1圖係顯示典型具有8個電晶體之雙埠SRAM單元，其具有上拉電晶體（Pull-up Transistor )PU-】與PU-2 以及下拉電晶體（Pull-down Transistor ) PD-1 與 PD-2。傳輸閘、極電晶體PG-1與PG-2形成雙埠SRAM單元之第一連接埠（port-A )，而傳輸閘極電晶體PG-3與PG-4 形成雙埠SRAM單元之第二連接埠（port-Β)。傳輸閘極電晶體PG-〗與PG-2的閘極係由字元線（Word Line) port-A WL來控制，而傳輸閘極電晶體PG-3與PG-4的 0503-A33079TWF1 /janec 100年1月11曰修正替換頁 Line) p0rt-B WL來控制。由上第96127959號專利說明書修正本閘極係由字元線（Word 拉私a日體PIM與Ρυ·2以及下拉電晶體PD.】與pD_2形成的問鎖（Latch )儲存了 —位元。利用位元線p〇n_A bl 與P〇n-A則，經由第1接埠（ρ〇η_a )可讀取儲存的位元或者利用位元線p〇rt_B BL與p⑽·Β ,經由第二連接埠（Ρ〇η·Β)讀取儲存的位元。相反的，經由第一連接谭（ixm-A) <第二連接埠（pQn_B)可將—位元寫入至SRAM單元。利用兩個連接埠，可有效的將儲存在 SRAM單元中 # 的位元同時經由第一連接埠（p〇rt_A)與第二連接埠 (port-B)讀取出來，如此將允許在不同的應用執行平行刼作。此外，若一第—SRAM單元與一第二SRAM單元係位於同一行或同一列’則對第一 Sram單元之讀取操作與對第二SRAM單元之寫入操作亦可同時執行。傳統上’為了支援平行操作（其中兩個連接埠可能同時在開啟、、On〃狀態），下拉電晶體pD]與PD_2分別需承載兩次由傳輸閘極電晶體PG_ 1到PG_4的驅動電鲁流。因此，在傳統的設計上，下拉電晶體pD_丨與pd-2 的寬度係設計為傳輪閘極電晶體PGd到PG_4的二倍寬。第2圖係顯示傳統電晶體pg·!與pd_2佈局的示意圖。網點£係表示為—主動區（Active Region )，而斜線區表示為閘極多晶矽（Gate Poly )。該主動區係呈現為一 L型’其較寬的部分為下拉電晶體pd_2，而較窄的部分為傳輸閘極電晶體PG-1，其中較寬部分為較窄部分 0503-A33079TWF1 /janec 6 f 第96127959號專利說明書修正本 it巧弓气正替換頁 ]00年1月11日修正替換頁的兩倍寬或大於兩倍寬。。由於光學效應的影響，較寬 1344208 部位與較窄部位的交叉部位（Intersection )係呈現為圓形。若發生對位不準（Misalignment)的情況，且傳輸閘極電晶體PG-1之閘極多晶矽向上移動，則傳輸閘極電晶體PG-1的實際閘極寬度會大於原有設計。因此，對位不準（Misalignment)的情況係發生在傳輸閘極電晶體PG-1 與PG-2〜PG-4之間，故會接連影響SRAM單元的效能。

另一個問題是，就目前的設計而言，下拉電晶體PD-2 與傳輸閘極電晶體PG-1之交叉區域顯得有點擁擠。在該父叉區域中’電流無法平均分佈。因此’下拉電晶體P D -1 與PD-2的某些部位的電流密度會比其它部位來得高。因此，本發明提供了一種積體電路、雙埠靜態隨機存取記憶體單元以及半導體架構，藉由平行架構與操作來解決習知問題。【發明内容】基於上述目的，本發明實施例揭露了一種積體電路，其包括一第一電晶體（Transistor)與一第二電晶體。該第一電晶體包括具有第一源極（Source)與第一汲極 (Drain )之第一主動區（Active Region )，以及位於轉第一主動區上方之第一閘電極（Gate Electrode )。該第二電晶體包括具有第二源極（Source )與第二汲極（Drain ) 之第二主動區，以及位於該第二主動區上方且與該第一閘電極連結之第二閘電極。該第一源極與該第二源極相 0503-A33079丁 WFi/janec 7 Μ42Θ8 月日’修正替換頁I 丨'6127959號專利說明書修正本 100年]月11日修正替換頁互電性耦接，而該第一汲極與該第二汲極相互電性耦接。本發明實施例更揭露了一種雙埠靜態隨機存取記憶體單元，包括具有第一源極與第一汲極之第一上拉電晶體（First Pull-up Transistor )、具有第二源極與第二汲極之第二上拉電晶體（Second Pull-up Transistor)、第一下拉電晶體（First Pull-down Transistor)以及第二下拉電晶體（Second Pull-down Transistor)。第一下拉電晶體更包括與該第一上拉電晶體之該第一汲極連結之第一汲極端（First Drain End)以及與該第一上拉電晶體之閘極連結之第一閘極端（First Gate End )。第二下拉電晶體 (Second Pu]l-down Transistor)更包括與該第二上拉電晶體之該第二汲極連結之第二没極端（Second Drain End ) 以及與該第二上拉電晶體之閘極連結之第二閘極端 (Second Gate End)。該第一下拉電晶體更包括第一子電晶體與第二子電晶體。該第一子電晶體之汲極與該第二子電晶體之汲極連結以形成該第一汲極端，該第一子電晶體之源極與該第二子電晶體之源極連結以形成一第一源極端，以及該第一子電晶體之閘極與該第二子電晶體之閘極連結以形成該第一閘極端。該第二下拉電晶體更包括第三子電晶體與第四子電晶體。該第三子電晶體之汲極與該第四子電晶體之汲極連結以形成該第二汲極端，該第三子電晶體之源極與該第四子電晶體之源極連結以形成一第二源極端，以及該第三子電晶體之閘極與該第四子電晶體之閘極連結以形成該第二閘極端。 0503-A33079TWFl/janec ^4420.8 第96127959號專利說明書修正本兩^巧正替換頁|^^ΐΤΐ7θ修JL替換，本發明實施例更揭露了一▲半導體架一靜態隨機存取記億體（SRAM )單元，1 — 主動區、與該第-主動區平行之一第二主紅:括二極^晶石夕（Gate P〇】y)、第一金屬線與第一導電特性。該第-與第二主動區之長軸方向（L〇nghud】·㈣ D]reCtl〇n)表示為-第-方向。該第-閘極多晶矽自該第主動區的上方延申至該第二主動區的上方，其中該第一閘極多晶矽之長軸方向表示為一第二方向且與該第/一方向垂直該第一金屬線位於一金屬化層中，並且電性連結於該第-主動區之第一部位（First與該第 -主動區之第-部位。該第—導電特性（First c。她 Feature)，其電性連結於該第一主動區之第二部位 ^Second P〇rtion)與該第二主動區之第二部位，其中該第-主動區之第二部位係位於該第—主動區之該第一部位，應該第-閘極多晶石夕的相反側（〇pp〇siteSide)，且該第一主動區之第二部位係位於該第二主動區之該第— 部位對應該第一閘極多晶矽的相反側。【實施方式】為了讓手發明之目的、特徵、及優點能更明顯易懂，下=特舉奴佳貫施例，並配合所附圖示第3圖至第8圖， U詳細之5兒明。本發明說明書提供不同的實施例來說明本發明*同f施料的技術特徵。其巾，實㈣中的各兀件之配置係為說明之用，並非用以限制本發明。且實〇503-A33079TWFl/janec 9 :344208, 100.

V

第961279i9號專利說明書修正本施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。本發明實施例揭露了一種積體電路、雙埠靜態隨機存取記憶體單元（Dual Port SRAM Cell)以及半導體架構。第3圖係顯示本發明實施例之雙埠SRAM單元的電路架構示意圖，其包括上拉電晶體PU-丨與pu_2以及下拉電晶體PEM]、PD-12、PD-21與PD-22。傳輸閘極電晶體PG-1與PG-2形成雙埠SRAM單元之第一連接埠 (port-Α)，而傳輸閘極電晶體PG_3與pG_4形成雙埠 SRAM單元之第二連接埠（p〇rt_B)。傳輸問極電晶體 PG-1與PG-2的閘極係由字元線（w〇rd Une ) p〇rt_A wl 來控制，而傳輸閘極電晶體PG-3與PG-4的閘極係由字元線（Word Line ) p〇rt-B WL 來控制。下拉電晶體PD-〗1與PD_12的源極相互連結，其汲極相互連結，且其閘極亦相互連結。下拉電晶體與PD-22的源極相互連結，其汲極相互連結，且其閘極亦，互連結。因此，下拉電晶體pD_u與pm可當作一單一下拉電晶體，而下拉電晶體pD_2]與當作一單一下拉電晶體。第4圖係顯示第3圖之雙埠SRAM單元的佈局示音、 :，其3!第3圖中相同的裝置與節點及相同的參ϊ 虎而，主思到，下文以下拉電晶體PD-21與PD_22及其連π之傳輸開極電晶體為範例來做說明，#同的概令 0503-A33079TWFl/janec 10 134420.8 ^月日修正替換頁

第96127959號專利說明書修正本可應用到下拉電晶體PD-11與PD-12及其它傳輸閘極電晶體。下拉電晶體PD-2 ]與PD-22係分別形成於主動區

Active-〗與Active-2的上方，且彼此藉由一淺溝槽隔離 (Shallow Trench Isolation，簡稱為 STI)區而相分隔。因此，下拉電晶體PD-21與PD-22的通道區（Channel Region )亦相互分隔。一般閘極多晶矽（Gate Poly ) Poly·1 係由下拉電晶體PD-21與PD-22共享使用。傳導線 (Conductive Line )可利用如金屬、金屬矽化物、金屬氮化物、多晶矽與上述組合來製成，而在本文中，閘極多晶矽」係指用來形成電晶體之閘極的傳導線。下拉電晶體PD-21與PD-22的源極實際上是相互分隔的，但藉由金屬化層（Metallization Layer)(例如，最底下的金屬化層Ml)中之金屬線Metal-Ι而電性連結。同樣的’ 下拉電晶體PD-21與PD-22的汲極（Node-Ι)實際上是相互分隔的，但藉由金屬化層中之金屬線Metal-2而電性連結。在一實施例中，主動區Active-1的寬度W1相當接近主動區Active-2的寬度W2。因此，下拉電晶體PD·21 與PD-22的驅動電流相當的接近。下拉電晶體PD-21與 PD-22的通道寬度亦可能相當接近傳輸閘極電晶體PC·1 與PG-2的通道寬度。另一方面，寬度W1與W2係完全不同，其中寬度W1與W2的總和實際上等於或甚至大於近傳輸閘極電晶體PG-1與PG-2之通道寬度的兩倍。一額外閘極多晶矽Poly-2 ( Additional Gate Poly )於主動區

Active-1上方延伸以形成傳輸閘極電晶體PG-1，而閘極 0503-A33079TWFl/janec !l 344208 i · ^ · · · 100年1月11日修正替換頁 |_ioo. l. x r 第9^Ti79了6號專利說明書修正本多晶石夕P〇ly-2與一下方主動區（Underlying Active )形成傳輸閘極電晶體PG-2。閘極多晶碎Ρ ο 1 y - 2係連結至字元線（Word Line) port-A WL。在一實施例中，位元線port-A BL、port-A BLB與 port-B BLB (如第3圖所示）係位於金屬化層Μ1，而字元線port-A WL與port-B WL係位於金屬化層M2。因此，金屬線金屬線Metal-2與Metal-2可能設置於金屬化層 Ml，而不會干擾到現有的線路分佈。第4圖僅說明其中一種可能的佈局，熟習本領域之技術人員都知道其可能會有多種不同的變化。例如，主動區Active-2的邊緣（Edge ) 10可與閘極多晶石夕Poly-2 之邊緣12相互隔開或對齊。因此，由於設置有主動區 Active-2，故在閘極多晶石夕Poly-2上方的晶片區（Chip Region )係相對的密集，而在閘極多晶石夕Poly-2下方的晶片區則相對稀疏。如此可能影響淺溝槽隔離（STI)區與主動區的外形。因此，對傳輸閘極電晶體PG-1與PG-2 的電氣性能（Electrical Characteristics )可能會有不好的影響。第5圖係顯示形成假電晶體（Dummy Transistor) 的佈局示意圖。為了簡化說明，在第5圖與其它後續圖式、中，.僅說明具、有下拉電晶體PD-21與PD-22之SRAM 單元與連結之傳輸閘極電晶體的部分。在第5圖中，主動區Active-2延伸超出閘極多晶石夕Poly-2，而與閘極多晶矽Poly-2形成一假電晶體。因此，邊緣10超出閘極多晶矽P〇ly-2。在此設計中，主動區的密度將更一致化， 0503-A33079TWFl/janec 12 I3442Q8 100年I月]1曰修’ί替換頁 Μι：η 第96127959號專利說明書修正本故傳輸閘極電晶體PG-1與PG-2的效能將更穩定。第6圖係顯示本發明實施例之利用一鄰接主動區連結下拉電晶體PD-21與PD-22的不意圖，其中下拉電晶體PD-21與PD-22的源極係藉由一連結主動區Active-3 而連結。然而，下拉電晶體PD-21與PD-22的汲極藉由接觸層與金屬線Metal-2可得到更佳的連結。

參考第4〜6圖，當電流自傳輸閘極電晶體PG-1流向下拉電晶體PD-21與PD-22’電流會分散到下拉電晶體PD-21與PD-22的汲極。由於金屬化層的接觸層與金屬線的電阻較低，電流可相當均勻地分散至下拉電晶體 PD-21與PD-22，故會減少電流擁撥效應（Current Crowding Effect)。此外，由於主動區Active-1的寬度相當一致（與傳統的L型主動區相比），即使在形成閘極多晶矽Poly-2的地方發生對位不準的情況，傳輸閘極電晶體PG-1的通道寬道仍然相同。如此將會減少傳輸閘極電晶體PG-1與傳輸閘極電晶體P G_ 21〜/ 4間對位不準的可能性。第7圖係顯示本發明實施例之兩個鄰接SRAM單元 CelM與Cell-2之下拉電晶體的佈局示意圖。鄰接SRAM 單元Cell-1與Cell-2的主動區Active-1最好整合而成為延伸穿過兩SRAM單元之一長主動區（Long Active Region)，而鄰接SRAM單元Cell-1與Cell-2的主動區 Active-2則彼此相分隔。第8圖係顯示本發明實施例之多個SRAM單元的佈 0503-A33079TWFl/janec 1344208

號專利說.明書I正―本- 100年丨月11日修正替換頁局示意圖。在本貪施例Θ，SRAM單元Cell-Ι之下拉電晶體PD-22的源極係由鄰接SRAM單元Cell-2之下拉電晶體PD-22的源極共享使用。因此，鄰接SRAM單元 Cell-1與Cell-2的主動區Active-2係為相互連結的。然而，SRAM單元Cell-Ι之下拉電晶體PD-22的汲極未實際連結到SRAM單元Cell-2與Cell-4的汲極。鄰接SRAM 單元Cel Μ〜Cell-4的主動區Active-1係相互連結，且更向上與向下延伸而與其它SRAM單元的主動區Active-1 相互連結。在上述實施例中，兩個下拉電晶體係相互連結而當作一單一下拉電晶體。若有需要，可連結三個或更多下拉電晶體以當作一單一下拉電晶體，如此將可使電流更為均勻分散，特別是對於具有高驅動電流的金氧半導體 (Metal-Oxide Semiconductor，簡稱為 MOS)裝置。熟習本領域之技術人員都知道其它個別的佈區設計與應用。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍内，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。 0503-A33079TWFl/]anec 14 1344208 第96127959號專利說明書修正本【圖式簡單說明】換貝

第]圖係顯示傳統雙埠SRAM單元的電路架構示意圖第2圖係顯示第1圖之電晶體PG-1與PD-2之部分佈局示意圖。第3圖係顯示本發明實施例之雙埠SRAM單元的電路架構示意圖。第4圖係顯示第3圖之雙埠SRAM單元的佈局示意圖。第5圖係顯示形成假電晶體（Dummy Transistor )的佈局示意圖。第6圖係顯示本發明實施例之利用一鄰接主動區連結下拉電晶體PD-21與PD-22的示意圖。第7、8圖係顯示本發明實施例之複數SRAM單元的佈局示意圖。【主要元件符號說明】 10、12〜邊緣；

Active_Region〜主動區； A、ctive-1、Active-2、Active-3〜主動區 Cell-l_.Cell-4 〜SRAM 單元； Intersection〜交叉部位；

Metal-1、Metal-2〜金屬線；

Node-1、Node-2〜汲極； 0503-A33079TWFl/janec 15 X34420S_ 1〇〇年1月η日修正替換頁 100>.q. i Ml Q^n7(t>^o號專利說明書修正本 PD-]、PD-2〜下拉電晶體； PD-11、PD-12、PD-21、PD-22〜下拉電晶體； PG-1..PG-4〜傳輸閘極電晶體； port-A、port-B〜連接埠； port-A WL、port-B WL〜字元線； port-A BL、port-A BLB〜位元線； port-B BL、port-B BLB〜位元線； PU-1、PU-2〜上拉電晶體；

Wl、W2〜寬度； M]、M2〜金屬化層；

Poly-1、Poly-2〜閘極多晶石夕； STI〜淺溝槽隔離。 0503-A33079TWFl/janec 16

Claims

134420.8 第96127959號專利說明書修正本 (十、申請專利範圍：

年I月]]日修磨換頁 —C i 1.一種積體電路，包括：一第一電晶體，其更包括：一第一主動區（First Active Region )，其包括一第一源極（First Source )與一第一汲極（First Drain );以及一第一閘電極（First Gate Electrode)，其位於該第一主動區上方；以及

一第二電晶體，其更包括：一第二主動區（Second Active Region)，其包括一第二源極（Second Source )與一第二汲極（Second Drain);以及一第二閘電極（Second Gate Electrode)，其位於該第二主動區上方且與該第一閘電極連結；其中，該第一源極與該第二源極相互電性耦接，而該第一汲極與該第二汲極相互電性耦接

一第三主動區（Third Active Region)，其與該第一與第二源極相鄰，並且連結該第一源極及該第二源極。 2.如申請專利範圍第1項所述之積體電路，其更包括：一金屬線（Metal Line )，其位於一金屬化層 (Metallization Layer)中；一第一介層窗，其連結該第一汲極與該金屬線；以及 0503-A33079TWF ] /janec 17 os— 10〇年I月Π日修正替換頁 ^ 96127959號專利說明書修正本一第二介層窗，其連結該第_ I 3.如申料域金屬線。括、<積體電路，其更包一額外金屬線（Additions Metal 、金屬化層中； Metal Llne)，其位於一線；^三介層窗’其連結該第—源極與該額外金屬 4一如第申四^窗，其連結”二源極與該額外金屬線。繁-盘/ 範圍第1項所述之積體電路，其中，該 -盘第;2體係“型⑻，)電晶體，且該第 ”第一源極連結至—電源供應節點VSS。 5.如申明專利範圍第4項所述之積體電路，其更包括與該第型…解）電晶體’其令該1^電晶體〇 /、一電晶體之第一與第二汲極連結，且該p 型電晶體之一源極與_電源供應節點VDD連結。申明專利範圍第1項所述之積體電路，其中，該第一與第二閘電極係為一直導線（Straight c〇nductive Line)的一部分。 7.—種雙蟑靜態隨機存取記憶體單元’包括：第上拉電晶體（First Pull-up Transistor )，其具有一第一源極與—第—汲極；第一上拉電晶體（Second Pull-up Transistor )，其具有一第二源極與一第二汲極；第下拉電晶體（First Pull-down Transistor)，〇503-A33079TWFl/janec 18 134420,8 第96127959號專利說明書修正本

100年1月II日峰·正替換其更包括：一第一汲極端（First Drain End)，其與該第一上拉電晶體之該第一汲極連結；以及一第一閘極端（First Gate End)，其與該第一上拉電晶體之閘極連結；以及一第二下拉電晶體（Second Pull-down Transistor)，其更包括：一第二汲極端（Second Drain End)，其與該第二上

拉電晶體之該第二汲極連結，以及一第二閘極端（Second Gate End)，其與該第二上拉電晶體之閘極連結；其中，該第一下拉電晶體更包括；一第一子電晶體；以及一第二子電晶體；其中，該第一子電晶體之汲極與該第二子電晶體之汲極連結以形成該第一汲極端，該第一子電晶體之源極

與該第二子電晶體之源極連結以形成一第一源極端，以及該第一子電晶體之閘極與該第二子電晶體之閘極連結以形成該第一閘極端，且該第二子電晶體具有一第二主動區，以及 · 、 * 該第二下拉電晶體更包括：一第三子電晶體；以及一第四子電晶體；其中，該第三子電晶體之汲極與該第四子電晶體之 0503-A33079TWF1 /janec 19 ftS4420S-- IU多3替換頁 100年]月丨】曰修正替換頁 ’該第三子電晶體之源極以形成一第二源極端，以第四子電晶體之閘極連結 1 ^ 號專利娩明書修正本汲極連結以形成該第二汲極端與該第四子電晶體之源極連結及該第三子電晶體之閘極與該以形成έ亥第二閘極端；以及 .第與第二傳輸閘極電晶體（pass_gate stor)纟刀別具有連結至該第一下拉電晶體之該第汲極之一源極/汲極（s〇urce/Drain);以及一第三與第四傳輸閘極電晶體，其分別具有連結至該第二:拉電晶體之該第二汲極之—源極你極；以及 ° 該第二主動區延伸超過該第—傳輸祕電晶體之間% 電極線（Gate Electrode Une)，且該第二主動區與該問電極線形成一假電晶體（Dummy Transist()r)。』8.如巾料利範圍第7項職之雙埠靜態隨機存取記憶體單it ’其中’該第—與第二子電晶體之源極藉由一絕緣區（Insulating Regi〇n)而未直接電性連結，並且藉由一金屬線與與一連結接觸層而相互電性連結。 9. 如申凊專利範圍第8項所述之雙轉態隨機存取記憶體單it ’其中，該第—與第二子電晶體之汲極藉由 -絕緣區而未直接電性連結，並且藉由—金屬線與與一連結接觸層而相互電性連結。 10. 如申請專利範圍第8項所述之雙埠靜態隨機存取記憶體單元，其中，該第—與第二子電晶體藉由一主動 Π·如申請專利範圍第8項所述之雙埠靜態隨機存取 0503-A33079TWFl/janec 20 U4.42U8 Poo 年i月丨I 乐替換I #^V r ^ y 100. 第96127959號專利說明書修正本 :隐體單元’其中，該第一電晶體之通道區（c 由，第—絕緣區而與該第二電晶體之通道區 f 該第-電晶體之通道區藉由-第二絕緣區而盥该弟四電晶體之通道區相隔。 /、記憶料利範㈣7項所述之雙埠靜態隨機存取之春二：认該第一、第二、第三與第四傳輸閘極電晶體 ^ 力問極電晶體係更包括與一位元、線（bit-line ) (Additional Source/Drain Kegion ) 取^3^睛專利範圍第〗2項所述之雙埠靜態隨機存極電晶體共享一第一主：广電：體與該第-傳輸閘由—絕緣區而相^ 且該第—與第二主動區藉 14.一種半導體架構，包括：第一靜態隨機存取記憶體（SRAM )單元，其更包括一第一主動區；與該第一主勤, 勒仃之—第二主動區，其中該第— ^第^主動區之長轴方向（LGngitudinalDi⑽ 為—第一方向； -弟一閘極多晶矽（Gatep—)，其自該第一主動 :。曰方延申至該第二主動區的上方，其中該第-閘極夕曰曰矽之長軸方向表示為一第二方向且與該第一方向垂 0503-A3 3079TWF1 /janec 21 -----, μ#. i\ 號專利說明書修正未 ]00年1月II日修正替換頁直；一第一金屬線，其位於一金屬化層中，並且電性連 h第主動區之第一部位（First p⑽丨一主動區之第一部位；以及弟— 一第一導電特性（First C〇nductive Feature )，豆電性連結於該第一主動區之第二部位（Se_d Mon)與邊第二主動區之第二部位’其中該第一主動區之第二部位係位於4第—主動區之該第—部位對應該第一間極多晶矽的相反側（0ppositeSide)，且該第二主動區之第二 I5位係位於d第二主動區之該第—部位對應該第—閘極% 多晶石夕的相反側；以及該第一導電特性包括與該第一與第二主動區之第二立鄰接之—第三主動區，其巾該第三主動區僅位於該第一閘極多晶矽的其中一側。】5·如申請專利範圍第14項所述之半導體架構，其中’該第一導電特性更包括：額外金屬線（Additional Metal Line)，其位於一癱金屬化層中； /、、零 =第一接觸層（Contact)，其連結至該額外金屬線與該第一主動區，之該第二部位；以及一第二接觸層，其連結至該額外金屬線與該第二主動區之該第二部位。 16’如申凊專利範圍第】4項所述之半導體架構，其更包括：〇503-A33079TWFl/janec 22 1344208 第觸测號專利說明書修正本則年1.月u日修正替換贸 ^ 一位於該第-主動區上方之一第二閘極LJ'^，其; 该第二閘極多晶矽平行於該第一閘極多晶矽；以及一字元線，其與該第二閘極多晶矽連結。 17:如申請專利範圍帛16項所述之半導體架構，其中’該第二主動區係僅位於該第二閘極多晶矽的其中一 18.如”專㈣㈣16項所狀半導體架構，其中’该第二主動區延伸於該第二閘極多晶妙的兩侧，且該第二主動區與該第二閘極多晶料成—假電晶體。】9,如申請專利範圍第16項所述之半導體架構，盆更一第二SRAM單元，其更包括：該第一主動區； Φ ^ ^ Ε 一弟四主動區，其中該第四

與=主動=示為該第-方向’且該第…區其自該第一主動區的上方延申其中該第三閘極多晶矽之長軸 —第三閘極多晶石夕，至該第四主動區的上方，方向表示為該第二方向；立w / /、免、S於該第一主動區之第二 °與該— 電性連=:=tc:d~ure)，其與該第四主動區之第」二弟=位（F°urihp。—）弟一4位，其令該第一主動區之第四〇503-A33079TWFJ/janec 23 】〇〇年i月11曰修正替換頁丄瘀96」27959楗專利說巧書修正本 c - 1 Λ巧a j a 7贫止部位係位於該第一主動區之該第三部位^^_____ 多晶矽的相反側，且該第四主、:二閘極穿二+么r 助^之第二部位係位於該弟一主動區之該第一部位對應、側。 Λ弟一閘極多晶矽的相反 20·如申請專利範圍第19 Ji撕、+、— 土….. 包括. 項所述之半導體架構，其更一第三SRAM單元，其更包括：該第一主動區； ϋ極多㈣，其自該第—主動區的上方延中至該弟一主動區的上方’其中該金屬線位於該第一與第« 四閘極多晶矽之間；以及一第三導電特性（Third Conductive Feature )，其電，連結於該第—主動區之第三部位（Third Portion)與該第二主動區之第三部位，其中該第—主動區之第三部位係位於該第-主動區之該第二部位對應該第三閘極多晶矽的,反側’且該第二主動區之第三部位係位於該第二主動區之該第二部位對應該第四閘極多晶石夕的相反側。 0503-A33079TW71/janec 24