CN105140214B - 一种用于监控sram存储阵列中上拉晶体管的测试结构及测试方法 - Google Patents

Abstract

本发明提供一种用于监控SRAM存储阵列中上拉晶体管的测试结构，包括长链式上拉晶体管组，所述长链式上拉晶体管组由位于所述长链式上拉晶体管组第一侧的多个上拉晶体管和位于与所述第一侧相对的第二侧的多个上拉晶体管组成，其中，位于同一侧的上拉晶体管并联，位于不同侧的上拉晶体管的源极和栅极顺序电连接，还包括第一焊盘、第二焊盘、第三焊盘和第四焊盘，所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；所述第三焊盘与所述第二侧的多个上拉晶体管的源极电连接；所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。通过本发明的测试结构，有效监控上拉晶体管的电性能。

Description

一种用于监控SRAM存储阵列中上拉晶体管的测试结构及测试 方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种用于监控SRAM存储阵列上拉晶体管的测试结构及测试方法。

背景技术

随着数字集成电路的不断发展，SRAM(Static Random Access Memory，静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。随着芯片的工艺尺寸的不断缩小,如何控制MOS晶体管的波动对于维持SRAM良率越来越重要。

一般的6T SRAM存储单元包括6个金属-氧化层半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，分别是2个上拉晶体管，2个下拉晶体管和2个传输晶体管，其中，上拉晶体管具有尺寸小、宽度小、对制程中波动变化敏感的特点。

因此，有必要提出一种新的测试结构，以对SRAM存储阵列的上拉晶体管进行监控。

发明内容

针对现有技术的不足，本发明提供一种用于监控SRAM存储阵列中上拉晶体管的测试结构，包括：长链式上拉晶体管组，所述长链式上拉晶体管组由位于所述长链式上拉晶体管组第一侧的多个上拉晶体管和位于与所述第一侧相对的第二侧的多个上拉晶体管组成，其中，位于同一侧的上拉晶体管并联，位于不同侧的上拉晶体管的源极和栅极顺序电连接，

还包括第一焊盘、第二焊盘、第三焊盘和第四焊盘，其中，

所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；

所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；

所述第三焊盘与所述第二侧的多个上拉晶体管的源极电连接；

所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。

进一步，所述第一焊盘、所述第二焊盘、所述第三焊盘和所述第四焊盘位于切割道内。

进一步，通过多个矩形接触窗将所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；

通过多个共享接触窗将所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；

通过多个共享接触窗将所述第三焊盘通过多个矩形接触窗与所述第二侧的多个上拉晶体管的源极电连接；

通过多个共享接触窗将所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。

进一步，所述第一侧的多个上拉晶体管的个数为4或5个，所述第二侧的多个上拉晶体管的个数为4或5个。

进一步，所述测试结构布局取决于所述长链式上拉晶体管组的布局。

本发明还提供一种基于上述测试结构的测试方法，所述测试方法适用于监控所述长链式上拉晶体管组的短路路径和漏电流和/或用于获得所述长链式上拉晶体管组的晶圆允收测试的数据。

进一步，断开所述第一焊盘和所述第四焊盘，连接所述第二焊盘和所述第三焊盘来测试栅极是否短路。

进一步，断开所述第二焊盘和所述第四焊盘，连接所述第一焊盘和所述第三焊盘测试栅极是否短路。

进一步，断开所述第三焊盘和所述第四焊盘，连接所述第一焊盘和所述第二焊盘测试位于所述第一侧的多个上拉晶体管的源-漏路径是否短路。

进一步，断开所述第一焊盘和所述第二焊盘，连接所述第三焊盘和所述第四焊盘测试位于所述第二侧的多个上拉晶体管的源-漏路径是否短路。

进一步，所述晶圆允收测试的数据包括Idsat/Vt/Ioff。

进一步，将所述第一焊盘作为漏极，所述第二焊盘作为源极，所述第三焊盘作为栅极，对所述第一侧的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。

进一步，将所述第四焊盘作为漏极，所述第三焊盘作为源极，所述第二焊盘作为栅极，对所述第二侧的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。

进一步，计算所述晶圆允收测试的数据的平均值，用以监控所述第一侧和所述第二侧的上拉晶体管是否失配。

综上所述，本发明的测试结构，其具有两个功能：一、可以用作测试上拉晶体管的漏电流、断开或短路路径的测试结构；二、可以用于测试上拉晶体管WAT数据(例如：Idsat/Vt/Ioff)的测试结构。通过本发明的测试结构，有效监控上拉晶体管的电性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有的一种6T SRAM存储阵列的布局图；

图2为现有的一种SRAM存储阵列的布局图，其中左图为布局图，右图为对应左图方框中上拉晶体管的电路图；

图3a为本发明实施例一中SRAM存储阵列的上拉晶体管的测试结构俯视图；

图3b为本发明实施例一中SRAM存储阵列的上拉晶体管的测试电路图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图1示出了现有的6T SRAM存储单元的布局图，一般如果想要测量上拉晶体管PU1的电学性能，我们需要将上拉晶体管PU1的漏/源/栅极/体接触与切割道内不同的焊盘相连接。通过晶圆允收测试(Wafer Acceptance Test,WAT)获得上拉晶体管PU1的Idsat/Vt/Ioff值。由于上拉晶体管尺寸小所测数据的波动性大，需要对样品Idsat/Vt/Ioff的数据进行平均值计算。

鉴于此，本发明提出了一种新的测试结构，以对SRAM存储阵列的上拉晶体管进行监控。

实施例一

下面，参照图2和图3a-3b来对本发明实施例的测试结构进行详细描述。

如图2所示，现有的一种SRAM存储阵列的布局图，其中左图为布局图，右图为对应左图方框中上拉晶体管的电路图。多个SRAM存储单元按行和列排列成SRAM阵列。

SRAM存储阵列形成于半导体基底上。半导体基底包括硅。或者基底包括锗、硅化锗或其他适合的半导体材料。半导体基底还可包括其他合适的特征和结构。

在所述半导体基底内形成多个有源区，所述多个有源区彼此之间通过位于所述基底内的隔离结构实现互相绝缘。隔离结构经由合适的技术形成于半导体基底内。在一实施例中，隔离结构经由浅沟槽绝缘(STI)技术形成。在另一实施例中，隔离结构或者可经由硅局部氧化(LOCOS)技术形成。

所述SRAM存储阵列还包括形成在多个有源区内的晶体管，例如多个上拉晶体管。

SRAM存储阵列还包括第一金属层的互连布线。各种互连结构可用来耦合NOMS和PMOS晶体管以形成实际运作的SRAM存储阵列。在一个实例中，通过第一金属层互连布线将第一上拉晶体管PU1的源极和第二上拉晶体管PU2的栅极电连接在一起，通过第一金属层互连布线将第一上拉晶体管PU1的栅极和第二上拉晶体管PU2的源极电连接在一起，通过第一金属层互连布线将第二上拉晶体管PU2的漏极和第三上拉晶体管PU3的漏极相连接，通过第一金属布线层将第三上拉晶体管PU3的源极和第四上拉晶体管PU4的栅极电连接在一起，通过第一金属层互连布线将第四上拉晶体管PU4的源极和第三上拉晶体管PU3的栅极电连接在一起。按此方式，若干个上拉晶体管构成链式上拉晶体管组。在一个示例中，如图3a所述长链式上拉晶体管组300由位于长链式上拉晶体管组第一侧300a的4个上拉晶体管和位于与所述第一侧300a相对的第二侧300b的4个上拉晶体管组成，其中，位于同一侧的上拉晶体管并联，位于不同侧的上拉晶体管的源极和栅极顺序电连接。

值得一提的是，尽管在图3a中只示出了第一侧300a和第二侧300b分别四个并联上拉晶体管，但是本实施例对上拉晶体管的数量不做具体限制，还可根据SRAM存储阵列的大小进行调整。

继续参考附图2，SRAM存储阵列更进一步包括第一金属层的在栅极、漏极端和源极端的各个不同接触窗。接触窗特征的位置与配置是为了布线，包括将掺杂区或栅极电连接至金属层。接触窗的几何结构可根据实际布局需要而设计为各种不同结构。在一个实例中，针对一般接触窗功能，SRAM存储单元的多个接触窗为矩形。在一个实例中，接触窗布线至第一金属层中相应的金属线。在另一个实例中，设计一个或多个接触窗为第一方向上的共享接触窗。

参考图3a-3b，其中，图3a为本发明实施例的SRAM存储阵列中上拉晶体管的测试结构俯视图，图3b本发明实施例的SRAM存储阵列的上拉晶体管的测试电路图。

具体地，通过改变切割道内上拉晶体管的金属连接来实现本发明的测试结构。该测试结构布局来源于SRAM存储阵列中上拉晶体管的布局，没有对有源区和金属布线层进行任何修改。

如图3a所示，所述测试结构包括第一焊盘pad1，第二焊盘pad2，第三焊盘pad3和第四焊盘pad4。其中所述第一焊盘pad1通过多个矩形接触窗与所述第一侧300a的多个上拉晶体管的漏极电连接。所述第二焊盘pad2通过多个共享接触窗与所述第一侧300a的多个上拉晶体管的源极电连接。所述第三焊盘pad3通过多个共享接触窗与所述第二侧300b的多个上拉晶体管的源极电连接。所述第四焊盘pad4通过多个矩形接触窗与所述第二侧300b的多个上拉晶体管的漏极电连接。示例性地，第一侧300a的多个上拉晶体管的个数为4个，第二侧300b的多个上拉晶体管的个数为4个。

每侧上拉晶体管的个数还可以是其他适合的数量，例如每侧分别包括5个上拉晶体管，如图3b所示。第一焊盘pad1与第一侧的5个上拉晶体管的漏极电连接。第二焊盘pad2与所述第一侧的5个上拉晶体管的源极电连接，并与第二侧的5个上拉晶体管的栅极电连接。第三焊盘pad3与所述第二侧的5个上拉晶体管的源极电连接，并与第一侧的5个上拉晶体管的栅极电连接。第四焊盘pad4与第二侧的5个上拉晶体管的漏极电连接。

综上所述，根据本发明的测试结构，其具有两个功能：

一、可以用作测试上拉晶体管的漏电流、断开或短路路径的测试结构；

二、可以用于测试上拉晶体管WAT数据(例如：Idsat/Vt/Ioff)的测试结构。

通过本发明的测试结构，有效监控上拉晶体管的电性能。

实施例二

本实施例提供一种采用实施例一中的测试结构的测试方法，所述测试方法适用于监控所述长链式上拉晶体管组300的短路路径和漏电流。

继续参考图3b，具体地，在测试时，断开任意两个焊盘，连接剩余的两个焊盘。

在一个示例中，断开所述第一焊盘Pad1和所述第四焊盘Pad4，连接所述第二焊盘Pad2和所述第三焊盘Pad3来测试栅极是否短路。

在一个示例中，断开所述第二焊盘Pad2和所述第四焊盘Pad4，连接所述第一焊盘Pad1和所述第三焊盘Pad3测试栅极是否短路。

在一个示例中，断开所述第三焊盘Pad3和所述第四焊盘Pad4，连接所述第一焊盘Pad1和所述第二焊盘Pad2测试位于所述第一侧300a的多个上拉晶体管的源-漏路径是否短路。

在一个示例中，断开所述第一焊盘Pad1和所述第二焊盘Pad2，连接所述第三焊盘Pad3和所述第四焊盘Pad4测试位于所述第二侧300b的多个上拉晶体管的源-漏路径是否短路。

通过上述方法，可实现对上拉晶体管短路路径的测试，还可以实现对漏电流的测试。

实施例三

本实施例提供一种采用实施例一中的测试结构的测试方法，所述测试方法适用于获得所述长链式上拉晶体管组的晶圆允收测试的数据，例如，Idsat/Vt/Ioff值。

继续参考图3b，具体地，将所述第一焊盘Pad1作为漏极，所述第二焊盘Pad2作为源极，所述第三焊盘Pad3作为栅极，对所述第一侧300a的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。所述第一侧的多个上拉晶体管的个数为5。

在一个示例中，将所述第四焊盘Pad4作为漏极，所述第三焊盘Pad3作为源极，所述第二焊盘Pad2作为栅极，对所述第二侧300b的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。所述第二侧的多个上拉晶体管的个数为5。

之后直接计算多个上拉晶体管的晶圆允收测试的数据的平均值，用以监控所述第一侧300a和所述第二侧300b的上拉晶体管的是否失配。

综上所述，采用本发明实施例的测试方法，用于测量并联的多个上拉晶体管的Idsat/Vt/Ioff值，还可对第一侧和第二侧的上拉晶体管进行分别测试，可很好的监控两侧上拉晶体管是否失配。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种用于监控SRAM存储阵列中上拉晶体管的测试结构，包括长链式上拉晶体管组，所述长链式上拉晶体管组由位于所述长链式上拉晶体管组第一侧的多个上拉晶体管和位于与所述第一侧相对的第二侧的多个上拉晶体管组成，其中，位于同一侧的上拉晶体管并联，位于不同侧的上拉晶体管的源极和栅极顺序电连接，其特征在于，还包括第一焊盘、第二焊盘、第三焊盘和第四焊盘，其中，

所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；

所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；

所述第三焊盘与所述第二侧的多个上拉晶体管的源极电连接；

所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。

2.根据权利要求1所述的测试结构，其特征在于，所述第一焊盘、所述第二焊盘、所述第三焊盘和所述第四焊盘位于切割道内。

3.根据权利要求1所述的测试结构，其特征在于，

通过多个矩形接触窗将所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；

通过多个共享接触窗将所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；

通过多个共享接触窗将所述第三焊盘通过多个矩形接触窗与所述第二侧的多个上拉晶体管的源极电连接；

通过多个共享接触窗将所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。

4.根据权利要求1所述的测试结构，其特征在于，所述第一侧的多个上拉晶体管的个数为4或5个，所述第二侧的多个上拉晶体管的个数为4或5个。

5.根据权利要求1所述的测试结构，其特征在于，所述测试结构布局取决于所述长链式上拉晶体管组的布局。

6.一种基于权利要求1-5之一所述的测试结构的测试方法，所述测试方法适用于监控所述长链式上拉晶体管组的短路路径和漏电流和/或用于获得所述长链式上拉晶体管组的晶圆允收测试的数据。

7.根据权利要求6所述的测试方法，其特征在于，断开所述第一焊盘和所述第四焊盘，连接所述第二焊盘和所述第三焊盘来测试栅极是否短路。

8.根据权利要求6所述的测试方法，其特征在于，断开所述第二焊盘和所述第四焊盘，连接所述第一焊盘和所述第三焊盘测试栅极是否短路。

9.根据权利要求6所述的测试方法，其特征在于，断开所述第三焊盘和所述第四焊盘，连接所述第一焊盘和所述第二焊盘测试位于所述第一侧的多个上拉晶体管的源-漏路径是否短路。

10.根据权利要求6所述的测试方法，其特征在于，断开所述第一焊盘和所述第二焊盘，连接所述第三焊盘和所述第四焊盘测试位于所述第二侧的多个上拉晶体管的源-漏路径是否短路。

11.根据权利要求6所述的测试方法，其特征在于，所述晶圆允收测试的数据包括Idsat/Vt/Ioff。

12.根据权利要求6所述的测试方法，其特征在于，将所述第一焊盘作为漏极，所述第二焊盘作为源极，所述第三焊盘作为栅极，对所述第一侧的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。

13.根据权利要求6所述的测试方法，其特征在于，将所述第四焊盘作为漏极，所述第三焊盘作为源极，所述第二焊盘作为栅极，对所述第二侧的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。

14.根据权利要求6所述的测试方法，其特征在于，计算所述晶圆允收测试的数据的平均值，用以监控所述第一侧和所述第二侧的上拉晶体管是否失配。