TWI427772B - 記憶體元件 - Google Patents

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Description

記憶體元件
本發明有關於半導體元件，且特別是有關於用於記憶體單元，特別是靜態隨機存取記憶體單元之結構及布局設計。
靜態隨機存取記憶體(SRAM)廣泛地用於積體電路。嵌入式靜態隨機存取記憶體(embedded SRAM)特別常用於高速通訊(high speed communication)、影像處理、及系統單晶片(system on chip，SOC)之應用。靜態隨機存取記憶體單元(SRAM cells)具有不需更新(refresh)便能保存資料之優點。一般，SRAM單元包括兩個傳輸閘電晶體(pass-gate transistors)，透過傳輸閘電晶體可自SRAM單元讀取位元(bit)，或將位元寫入SRAM單元。這種型式的SRAM單元稱為單埠(single port)SRAM單元。另有一種型式之SRAM單元稱作雙埠(dual port)SRAM單元，其包括四個傳輸閘電晶體。
第1圖顯示一種習知的八電晶體雙埠SRAM單元，其包括上拉電晶體PU-1與PU-2及下拉電晶體PD-1與PD-2。傳輸閘電晶體PG-1與PG-3形成雙埠SRAM單元之第一埠(port A)。傳輸閘電晶體PG-2與PG-4形成雙埠SRAM單元之第二埠(port B)。傳輸閘電晶體PG-1與PG-3之閘極由字元線port-A WL控制，而傳輸閘電晶體PG-2與PG-4由字元線port-B WL控制。由上拉電晶體PU-1與PU-2及下拉電晶體PD-1與PD-2所形成之閂(latch)儲存一位元(bit)。所儲存之位元可透過第一埠(port A)使用位元線port-A BL及port-A BLB而讀取，或者可透過第二埠(port B)使用位元線port-B BL及port-B BLB而讀取。相反地，位元可透過第一埠(port A)或第二埠(port B)寫入SRAM單元。
由於具有雙埠，儲存於SRAM單元之位元可同時自第一埠(port A)及第二埠(port B)讀取。如此，可允許不同應用平行運作(parallel operation)。再者，假如一第一SRAM單元與一第二SRAM單元位於相同的行(column)或相同的列(row)，對於第一SRAM單元之讀取運作亦可與對第二SRAM單元之寫入運作同時進行。
照例，為了支援平行運作，其中兩埠可同時處於”開啟(on)”狀態，下拉電晶體PD-1與PD-2皆需承受兩次每一傳輸閘電晶體PG-1至PG-4之驅動電流(drive current)。因此，在習知設計中，下拉電晶體PD-1與PD-2設計成傳輸閘電晶體PG-1至PG-4之兩倍寬。一般，會使用L型或T型的主動區來提供此不均勻的元件尺寸。第2圖顯示在一常見主動區中，電晶體PG-1及PD-1的習知布局。點狀區域是一主動區，而顏色較暗區是多晶矽閘極線(gate polysilicon lines)。主動區係L型，具有用以形成下拉電晶體PD-1之寬部分，其寬度為窄部分之兩倍或更寬，窄部分用以形成傳輸閘電晶體PG-1。由於光學效應，寬部分與窄部分之間的交叉區I是圓的。假如發生對準誤差，而傳輸閘電晶體PG-1之多晶矽閘極向上移，傳輸閘電晶體PG-1之實際閘極寬度將大於需求寬度。因此，傳輸閘電晶體PG-1與傳輸閘電晶體PG-2至PG-4之間會發生不協調(mismatching)，其接著將影響SRAM單元之效能。
另一附加問題是交叉區I處的電流擁擠效應(current crowding)。在交叉區I中，電流並非均勻分佈。因此，下拉電晶體PD-1與PD-2之一些部分可能具有較其他部分高的電流密度。接面漏電流(junction leakage)也是一個問題。
因此，業界亟需改良的SRAM單元，其可合併雙埠以具備與平行運作有關之優點。
本發明一實施例提供一種多埠靜態隨機存取記憶體單元，包括互耦的第一及第二反相器，具有資料儲存節點及資料帶儲存節點，每一第一及第二反相器皆包括上拉電晶體及下拉元件，其中每一下拉元件包括至少一對下拉電晶體，具有共同連接的源極端、汲極端、及閘極端；以及第一及第二存取埠，耦接至第一及第二字元線導體，每一第一及第二存取埠包括耦接至資料儲存節點之第一傳輸閘電晶體及耦接至資料帶儲存節點之第二傳輸閘電晶體，每一第一傳輸閘電晶體及第二傳輸閘電晶體皆耦接至對應的位元線導體；其中，第一反相器之下拉電晶體形成在第一主動區中，第二反相器之下拉電晶體形成在第二主動區中，耦接至資料儲存節點之第一傳輸閘電晶體形成在第三主動區中，以及耦接至資料帶儲存節點之第二傳輸閘電晶體形成在第四主動區中。
本發明一實施例提供一種多埠靜態隨機存取記憶體單元，包括互耦的第一及第二反相器，具有資料儲存節點及資料帶儲存節點，每一第一及第二反相器皆包括上拉電晶體及下拉元件，其中每一下拉元件包括至少一對下拉電晶體，具有共同連接的源極端、汲極端、及閘極端；第一及第二存取埠，耦接至第一及第二字元線導體，每一第一及第二存取埠包括耦接至資料儲存節點之第一傳輸閘電晶體及耦接至資料帶儲存節點之第二傳輸閘電晶體，每一第一傳輸閘電晶體及第二傳輸閘電晶體皆耦接至對應的位元線導體；第一電源供應導體Vdd及一對第二電源供應導體Vss；第一金屬化層，包括複數個導體，形成第一及第二傳輸閘電晶體與下拉元件之間的區域內單元連接；第二金屬化層，形成在第一金屬化層之上，包括位元線導體、第一電源供應導體Vdd、及第二電源供應導體Vss；以及第三金屬化層，形成在第二金屬化層之上，包括第一及第二字元線導體。
本發明一實施例提供一種多埠靜態隨機存取記憶體單元，包括互耦的第一及第二反相器，具有資料儲存節點及資料帶儲存節點，每一第一及第二反相器皆包括上拉電晶體及下拉元件；第一及第二存取埠，耦接至第一及第二字元線導體，每一第一及第二存取埠包括耦接至資料儲存節點之第一傳輸閘電晶體及耦接至資料帶儲存節點之第二傳輸閘電晶體，每一第一及第二傳輸閘電晶體皆耦接至對應的位元線導體；以及第一電源供應導體Vdd及一對第二電源供應導體Vss；其中，位元線導體、第一電源供應導體Vdd、及第二電源供應導體Vss形成在共同金屬化層中；以及其中，位元線導體、第一電源供應導體Vdd、及第二電源供應導體Vss設置為彼此平行，且第一電源供應導體Vdd位於第一電源供應導體Vdd、第二電源供應導體Vss、及位元線導體的中間，且第二電源供應導體Vss緊鄰第一電源供應導體Vdd而設置，且分別位於第一電源供應導體Vdd之相反兩側。
本發明一實施例提供一種記憶體元件，包括多埠靜態隨機存取記憶體單元；第一位元線導體、第一互補位元線導體、第二位元線導體、及第二互補位元線導體，耦接至靜態隨機存取記憶體單元之存取埠；第一字元線導體及第二字元線導體，耦接至靜態隨機存取記憶體單元之存取埠；以及Vdd電源供應導體及四個Vss電源供應導體，耦接至靜態隨機存取記憶體單元，其中位元線導體及電源供應導體係平行設置於第一共同金屬化層之中，在第一共同金屬化層中，Vdd電源供應導體在這些導體之中係位於中心的，這些位元線導體中之第一對，位於Vdd電源供應導體之第一側上，這些位元線導體中之第二對，位於Vdd電源供應導體之第二側上，四個Vss電源供應導體中的第一個及第二個係鄰接Vdd電源供應導體而設置，分別位於Vdd電源供應導體之第一側及第二側上，第三Vss電源供應導體設置於這些位元線導體之第一對的位元線導體之間，及第四Vss電源供應導體設置於這些位元線導體之第二對的位元線導體之間。
本發明一實施例提供一種記憶體元件，包括多埠靜態隨機存取記憶體單元之陣列，排列成排與列，每一靜態隨機存取記憶體單元包括互耦的第一及第二反相器，具有資料儲存節點及資料帶儲存節點，每一第一及第二反相器皆包括上拉電晶體及下拉元件，其中每一下拉元件包括至少一對下拉電晶體，具有共同連接的源極端、汲極端、及閘極端；以及第一及第二存取埠，耦接至第一及第二字元線導體，每一第一及第二存取埠包括耦接至資料儲存節點之第一傳輸閘電晶體及耦接至資料帶儲存節點之第二傳輸閘電晶體，每一第一及第二傳輸閘電晶體皆耦接至對應的第一位元線導體、第一互補位元線導體、第二位元線導體、及第二互補位元線導體；其中，每一靜態隨機存取記憶體單元耦接至Vdd電源供應導體及四個Vss電源供應導體，其中，位元線導體及電源供應導體係平行設置於第一共同金屬化層中，在第一共同金屬化層中，Vdd電源供應導體在這些導體之中係位於中心的，這些位元線導體中之第一對，位於Vdd電源供應導體之第一側上，這些位元線導體中之第二對，位於Vdd電源供應導體之第二側上，四個Vss電源供應導體中的第一個及第二個係鄰接Vdd電源供應導體而設置，分別位於Vdd電源供應導體之第一側及第二側上，第三Vss電源供應導體設置於這些位元線導體之第一對的位元線導體之間，及第四Vss電源供應導體設置於這些位元線導體之第二對的位元線導體之間。
在以下的敘述中，比較性用語，例如“較低”、“較高”、“水平”、“垂直”、“以上”、“以下”、“上”、“下”、“頂”、“底”及其衍伸用語(例如，“水平地”、“向下地”、“向上地”等)應解釋為在所討論的圖式或內容提及的特定定向。這些比較性用語是為了方便說明本發明實施例，並非意指本發明實施例需於所述特定定向中運作。與黏接、耦接、及其他相似之用語，例如“連接”及“內連接”，指的是結構固定或接於另一結構之關係，可以是直接連接或間接的透過介於其間的結構，可以是堅固或可移動的連接關係。除非特別明確指明，上述各種用語及其他相似用語僅方便本發明實施例之說明，非對本發明實施方式造成限制。
在此將敘述者為一種雙埠SRAM單元布局之改良設計。在本發明實施例中，此設計提供低電阻電流路徑，其限制單元電流下降(cell current degradation)及薄膜雙埠單元之不對稱(asymmetry)問題，例如Y間距(字元線長度)與X間距(位元線長度)之比值大於3.5。在本發明實施例中，SRAM單元使用一種改良的下拉電晶體設計，其緩和其他設計所易遭遇之電流擁擠效應，且亦可緩和資料節點漏失(data node leakage)之問題。所提出之布局還可應用於預期的未來技術。
第4A圖顯示習知雙埠SRAM單元之金屬線路布局(metal routing layout)。如第4A圖所示，對於A埠及B埠，Vss(接地，ground)及Vdd導體設置於相鄰的位元線(即位元線A_BL、A_BLB、B_BL、B_BLB)之間。第4A圖還顯示了字元線WL-A及WL-B。第4B及4C圖顯示一種改良的金屬線路布局，其用於八電晶體或十電晶體之雙埠SRAM單元，在此將說明其變化。由這些圖式可看出，兩Vss導體和Vdd導體係位於中心，其中兩Vss導體直接鄰接於中心之Vdd導體的兩側。Vss導體和Vdd導體可分別作為電源供應導體。埠A及B(亦可稱為儲存埠)之位元線資料帶導體(bit line data bar conductors)設置於電源供應導體(power supply conductors)之一側，以及埠A及B之位元線資料導體設置於電源供應導體之另一相反側。這些導體(即位元線導體及電源供應導體)較佳設置於相同的金屬化層(metallization layer)中，在本發明實施例中，特別是設置於第二金屬化層(M2)，例如以下所述，其中第一金屬化層(M1)用作提供區域內單元連接(local intra-cell connection)。這種特殊M2布局有效地平衡位元線A-BL至A-BLB或位元線B-BL至B-BLB之間的位元線耦合電容(bit line coupling capacitance)。埠A及B之字元線(WL)導體之設置係垂直於位元線及電源供應導體，並位於形成在第二金屬化層上之第三金屬化層(M3)中。這些布局的更詳細地顯示於第5A至5C圖中。
第4D及4E圖顯示另一實施例之雙埠SRAM單元的金屬線路布局。第4D及4E圖顯示在此所揭露之八電晶體或十電晶體之雙埠SRAM單元之改良的金屬線路布局。如這些圖式可見，每一單元具有四個Vss導體，具有直接緊鄰中心Vdd導體之側邊的兩個Vss導體，及設置於埠A與埠B的鄰近位元線之間的兩個Vss導體。埠A及埠B的位元線資料帶導體(bit line data bar conductor)設置於Vdd導體之一側上，而埠A及埠B的位元線資料導體(bit line conductor)設置於Vdd導體之相反側上。這些導體(即，位元線導體及電源供應導體)較佳設置於同一金屬化層之上，特別是實施例中之第二金屬化層(M2)，例如以下將討論的，第一金屬化層(M1)係用以提供區域內單元連接。Vss導體設置於鄰接的位元線之間(即，位於位元線A_BLB與B_BLB之間，及位於位元線A_BL與B_BL之間)有助於減小來自鄰接位元線對(bit line pairs)之間的AC訊號之交叉雜訊耦接(cross-over noise coupling)。金屬化布局亦有效地平衡位元線A_BL至A_BLB或B_BL至B_BLB之間的位元線耦接電容(bit line coupling capacitance)。埠A及埠B之字元線導體(word line conductors)係垂直於位元線及電源供應導體而設置，且係位於形成於第二金屬化層上之第三金屬化層(M3)之中。這些布局之更詳細的金屬線路係顯示於第5D-5E圖之中。
在實施例中，字元線(WL)導體與位元線導體之長度比值(由單位單元定義)為3.5或更大。薄型SRAM單元(thin style SRAM cells)之主要設計考量在於速度。這樣的單元在單位單元(unit cell)中具有短的位元線長度。在一讀取循環(read cycle)期間，這些位元線連接將連接至用作訊號偵測(即偵測邏輯的“0”或“1”)之感測放大器(sense amplifiers)。具有短的位元線可提供較低的耦合電容，因而具較高的速度(或較低的阻容延遲)。其他的好處是單元尺寸縮小，可節省晶片面積。可參考本案發明人曾於2007年4月17日申請之美國專利，該專利之申請號為11/787,677，標題為“Cell Structure for Dual Port SRAM”，其揭示了一種新穎的SRAM單元結構及其相應的布局。第3圖為雙埠SRAM單元結構之電路圖。SRAM單元包括上拉電晶體PU-1與PU-2及下拉電晶體PD-11、PD-12、PD-21、與PD-22，其中這些下拉電晶體可視為下拉元件(pull-down device)。傳輸閘電晶體PG-1與PG-3形成雙埠SRAM單元之第一埠(埠A，port-A)。傳輸閘電晶體PG-2與PG-4形成雙埠SRAM單元之第二埠(埠B，port-B)。傳輸閘電晶體PG-1與PG-3之閘極由標示為port-A WL之字元線控制，而傳輸閘電晶體PG-2與PG-4之閘極由標示為port-B WL之字元線控制。
下拉電晶體PD-11及PD-12之源極、汲極、及閘極分別彼此互連。下拉電晶體PD-21及PD-22之源極、汲極、及閘極分別彼此互連。因此，下拉電晶體PD-11及PD-12功能上充當一單一下拉電晶體，而可共同視為一下拉元件。相似地，下拉電晶體PD-21及PD-22亦功能上充當一單一下拉電晶體，而可共同視為一下拉元件。
第6圖顯示第1圖中之習知八電晶體SRAM單元的範例布局，其中將使用與第1圖相似的標號來標示相似的元件及節點。第6圖顯示單元之主動區、N井及P井、poly-1、接觸點、及M1結構。如第6圖所示，電晶體PD-1及PG-1形成於T型之主動區10中。同樣地，電晶體PD-2及PG-4形成於T型之主動區20中。電晶體PG-3及PG-2獨立形成，分別將主動區30及40分離。電晶體PU-1及PU-2分別形成於主動區50及60中。此技藝人士當可明瞭，主動區可藉由場隔絕(field isolation)而彼此分離，例如是淺溝槽絕緣(STI)區。
共同多晶矽閘極70由電晶體PD-1及PU-1共用，而共同多晶矽閘極80由電晶體PG-1及PG-3共用。同樣地，共同多晶矽閘極90由電晶體PD-2及PU-2共用，而共同多晶矽閘極100由電晶體PG-2及PG-4共用。在本說明書中，“多晶矽閘極”用來指用以形成電晶體之閘極的導電線路，即使導電線路可能由不是多晶矽之其他導電材料所形成，例如可能是金屬、金屬矽化物、金屬氮化物、或前述之組合。因此，亦可稱為(共同)閘極線。特別需注意的是，電晶體PD-1之閘極與電晶體PG-3之源極之間的電性連接係透過多晶矽閘極70(或稱共同閘極線)而形成，其具有相對高的片電阻(sheet resistance)Rs。相似地，電晶體PD-2之閘極與電晶體PG-2之源極之間的電性連接係透過多晶矽閘極90而形成。此高電阻之連接使單元電流減少，對於低操作電壓之元件而言是很嚴重的問題。
第6A圖為第6圖之布局的局部，顯示由於微影鄰近效應(lithography proximity effects)所造成之角圓化(corner rounding)，(箭號所指處)。此角圓化現象可導致上述的電流擁擠及元件不協調。
第7圖顯示第3圖之十電晶體SRAM單元的一種改良的布局，其中與第3圖相似的元件及節點將採用相似的標號標示。第7圖顯示單元之主動區、N井及P井、poly-1、接觸點、及M1結構。如第7圖所示，電晶體PG-1及PG-2形成於第一主動區200中。同樣地，電晶體PG-3及PG-4形成於第二主動區215中。摺疊(folded)電晶體PD-12及PD-11形成在第三主動區205中，而電晶體PD-21及PD-22形成在第四主動區210中。電晶體PU-1及PU-2分別形成在第五主動區220及第六主動區225中。主動區透過場絕緣而彼此隔離，例如是淺溝槽絕緣(STI)區。
如第7圖所示，PD(下拉)及PU(上拉)元件之主動區200、205、210、及215具有簡單的矩形圖案。這些主動區提供改良的元件協調性，因均勻的寬度可精確地定義，且具非常適合的微影環境。在此布局中，電流擁擠及接面漏電流不再是問題。隨著半導體技術持續朝縮小化前進，此布局方法使得設計特別適於高介電常數介電層/金屬閘極之結構及FinFET(鰭式場效電晶體)MOSFET(金氧半場效電晶體)結構。再者，在給定相同面積的情形下，在甚至考量與習知設計之單元電流路徑中具有高電阻之閘極70、90(多晶矽線)之前，此單元設計布局相較於上述舊的設計可提供至少30%的單元電流(cell current，I-cell)增加。例如，給定相同的單元尺寸(固定的X及Y間距)，第7圖之新單元布局可使PG(傳輸閘)及PD(下拉)元件(例如，傳輸閘電晶體及下拉電晶體)具有較寬的通道寬度(channel widths)，相較於習知單元，其通道寬度至少為習知單元尺寸的1.3倍。如此提供至少30%的單元電流增加。
多晶矽閘極(線)230及235分別對應至電晶體PG-2及PG-1，而多晶矽閘極(線)250及255分別對應至電晶體PG-3及PG-4。共用多晶矽閘極(線)240對應至電晶體PU-1、PD-12、及PD-11。如圖所示，此共多晶矽閘極(線)具有U型部分，其與主動區205重疊，為部分的電晶體PD-12及PD-11。相似地，共用多晶矽閘極(線)245對應至電晶體PU-2、PD-21、及PD-22，且包括與主動區210重疊之U型部分。
部分的第一金屬化層亦顯示於第7圖中。除了將PD電晶體之汲極端(drain terminals)耦接至p型PU電晶體之汲極端，第一金屬化層(M1)於PG與PD電晶體之間提供低電阻連接。特別地，第一金屬化層連線(M1 connection)260於電晶體PG-1及PG-2之共用源極端(source terminals)與電晶體PD-11及PD-12之共用汲極端(drain terminals)之間提供低電阻連接。同樣地，第一金屬化層連線(M1 connection)265於電晶體PG-3及PG-4之共用源極端與電晶體PD-21及PD-22之共用汲極端之間提供低電阻連接。
在主動區中，電晶體PD-11及PD-12之汲極端電性耦接在一起，較佳藉由低電阻之矽化物層耦接。電晶體PD-21及PD-22之汲極端藉由相同的方式耦接在一起。在主動區中，電晶體PG-1及PG-2之源極端亦耦接在一起，例如藉由矽化物層，而電晶體PG-3及PG-4之源極端亦然。連接至字元線WL-A的個別接觸點藉由電晶體PG-1及PG-3之閘極端(gate terminals)而形成，而連接至字元線WL-B的個別接觸點藉由電晶體PG-2及PG-4之閘極端而形成。
除了如上述因PD及PG元件之較大通道寬度而增加之單元電流，第7圖之新單元布局之電流損失(current penalties)的問題可減輕或消除，電流損失與習知設計(見第6圖)之單元電流路徑中之高電阻的閘極70、90(多晶矽線)有關。增加的單元電流有益於元件之衰退率(beta ratio)及訊噪比率(signal-to-noise ratio，SNR)，特別是對低操作電壓之需求而言。在習知單元中，有兩種不同的單元電流(I-cell)路徑，其一通過位元線BL，另一通過位元線BLB。這些路徑於傳輸閘元件與下拉元件之間具有不同的連接電阻。這些電阻路徑於第6圖之布局圖中以虛線顯示。通過電晶體PG-4及PD-2且於B-BL帶(B-BL bar)與Vss之間的短的低電阻電流路徑以電阻R1表示，而通過電晶體PG-3及PD-2且於A-BL帶(A-BL bar)與Vss之間的長的高電阻電流路徑以電阻R2表示。衰退率(beta ratio)係對單元電流衝擊(I-cell impact)及連接路徑電阻(connection path resistance)作定義。以下的表格顯示具電位0.85伏特之Vdd導體的模擬結果。其中，電阻(Resistance)係指在一給定單元電流路徑中施加於PG與PD元件之間的附加電阻(additional resistance)。圖表顯示此附加電阻(PG與PD之間)對於單元電流及衰退率之效應。例如，一2000Ω之附加電阻對應至會被預期是一高電阻路徑之電阻，例如是第6圖之布局中，由電晶體PG-3至PD-2之路徑(R2)。
對於顯示於第7圖之元件布局而言，對於位元線BL及BLB之電流路徑的連接路徑電阻皆小於200Ω，其提供小的單元電流損失及傑出的衰退率(beta ratio)。
第8圖顯示第3圖之十電晶體SRAM單元的另一種布局。第8圖之布局大抵與第7圖相似，除了PG、PD、及PU閘極顯示成具有FinFET(鰭式場效電晶體)元件結構。PD及PG元件為多重源極/汲極FinFETs。汲極節點連接可藉由接觸點之方式或藉由磊晶矽/矽化物層。
第9圖顯示在單元陣列中(cell array)第7圖之SRAM單元布局，特別是一個單行雙列之陣列(one column，two row array)。雖然第9圖僅顯示兩個單元(1C x 2R)，熟悉SRAM陣列設計之人士當可了解，一般的SRAM單元陣列會是具4x4單元至512x512單元之矩陣。第9圖係簡單地顯示其中形成有PG及PD電晶體之主動區200、210、205、及215可連續延伸跨越單元之數個列，例如至少跨越單元之4列。
第10圖顯示一陣列之SRAM單元可藉著扭曲位元線導體耦接(twisted bit line conductor coupling)而於一單元陣列中耦接在一起。雖然這種扭曲連接僅於圖中的埠A位元線BL及BLB之連接，但應可了解的是，這種連接方式亦可用於埠B之連接。這種扭曲耦接可有助於補償跨越陣列之環境差異(藉由線路實際地於陣列中交替其位置，因而經歷更為相似的整體環境)及/或提供更容易的製造、節省空間、或其他效能助益。
如上所述，PG及PD電晶體之直邊緣(straight-edge)之使用及連續主動區布局(continue OD layouts)可在較大的操作電壓範圍內(由最高至最低Vdd)於PG元件與PD元件之間提供較佳的元件追蹤(或協調)(device tracking or matching)。於相同的主動區中形成PG元件亦可將傳輸閘元件(電晶體PG-1、PG-2、PG-3、及PG-4)之間的不對稱最小化。這種主動區布局形狀還解決與不規則形狀主動區有關之問題，例如PD元件之電流擁擠問題及微影鄰近效應。再者，新的PD/PG元件布局解決L型或T型主動區所導致的N節點接面漏電流問題，因而提供較佳的Vdd_min效能。此設計於低操作電壓下(例如0.85V或更低)提供改善的衰退率(beta ratio)及雜訊邊際(SNM)。在相同的面積中，新的單元相較於習知設計於單元電流上提供了顯著的改良。此設計還有助於低操作電壓之衰退率及雜訊邊際。
在前述實施例中，兩個下拉(PD)電晶體彼此連接以作為一單一下拉電晶體。假如有需要，三個或更多(例如，3到64個)下拉電晶體可彼此連接以作為一單一下拉電晶體，使電流更為均勻分佈，尤其對具高操作電流之MOS元件而言。此技藝人士當可明瞭其對應布局。取決於下拉電晶體之數目，這些下拉電晶體可皆形成於相同的主動區中或於數個主動區跨越分佈(例如每一主動區具2至4個下拉電晶體)。
再者，雖然所述實施例為雙埠SRAM單元，應了解的是，本發明不限於此，而亦可經修飾而提供更高階的多埠SRAM單元，例如自3至64埠。可調整字元線及單元電晶體的數目以提供元件所需之驅動電流。
再者，若有需求，每一單元可具有形成在多個主動區上之多個上拉元件(例如2至32個)，即每一主動區至少一上拉元件。此設計特別適合應用在使用FinFET元件之單元。在平面MOSFETs中，可增加元件之寬度尺寸以增加電晶體電流。但對於FinFET而言，電晶體電流由鰭(fin)之數目決定。為了高速設計，可使用多個元件(較寬的總通道寬度)。
在實施例中，SRAM元件之基底材質可以是塊材矽、矽鍺、碳化矽、鍺、絕緣層上矽(SOI-Si)、絕緣層上矽鍺(SOI-SiGe)、或前述之組合。在實施例中，SRAM元件導入於系統單晶片(SOC)之設計中。SRAM元件之閘極結構可為多晶矽閘極/SiON介電結構、金屬閘極/高介電結構、或前述之組合。電晶體結構可為平面MOSFET、FinFET MOSFET、或前述之組合。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
PU-1、PU-2、PD-1、PD-11、PD-12、PD-2、PD-21、PD-22、PG-1、PG-2、PG-3、PG-4．．．電晶體
Port-A WL、Port-B WL、WL-A、WL-B．．．字元線
Port-A BL、Port-A BLB、Port-B BL、Port-B BLB、A_BL、A_BLB、B_BL、B_BLB．．．位元線
I．．．交叉區
Vss、Vdd．．．導體
10、20、30、40、50、60、200、205、210、215、220、225．．．主動區
70、80、90、100、230、235、240、245、250、255．．．閘極
260．．．連線
第1圖顯示習知八電晶體雙埠靜態隨機存取記憶體(SRAM)單元之電路圖。
第2圖顯示第1圖之電晶體PG-1及PD-1之部分布局。
第3圖顯示一實施例之雙埠SRAM單元之電路圖。
第4A圖顯示習知雙埠SRAM單元之金屬佈線布局。
第4B-4E圖顯示根據本發明另一實施例之雙埠SRAM單元之金屬佈線布局。
第5A-5E圖顯示第4A-4C圖之金屬佈線布局的更詳細布局圖。
第6圖顯示第1圖之八電晶體SRAM單元的布局圖。
第6A圖顯示第6圖之布局的一部分，顯示因微影鄰近效應之角圓化。
第7圖顯示第3圖之根據本發明一實施例之SRAM單元的布局。
第8圖顯示第7圖之布局的另一種實施例。
第9圖顯示第7圖作為一單元陣列之一部分的布局。
第10圖顯示一實施例中，一陣列之SRAM單元，其藉由扭曲位元線導體耦接。
PU-1、PU-2、PD-11、PD-12、PD-21、PD-22、PG-1、PG-2、PG-3、PG-4．．．電晶體
Port-A WL、Port-B WL．．．字元線
Port-A BL、Port-A BLB、Port-B BL、Port-B BLB．．．位元線
Vss、Vdd．．．導體

Claims (15)

  1. 一種記憶體元件，包括：一多埠靜態隨機存取記憶體單元；一第一位元線導體、一第一互補位元線導體、一第二位元線導體、及一第二互補位元線導體，耦接至該靜態隨機存取記憶體單元之存取埠；一第一字元線導體及一第二字元線導體，耦接至該靜態隨機存取記憶體單元之存取埠；以及一Vdd電源供應導體及四個Vss電源供應導體，耦接至該靜態隨機存取記憶體單元；其中，該些位元線導體及該些電源供應導體係平行設置於一第一共同金屬化層之中，在該第一共同金屬化層中，該Vdd電源供應導體在該些導體之中係位於中心的，該些位元線導體中之一第一對，位於該Vdd電源供應導體之一第一側上，該些位元線導體中之一第二對，位於該Vdd電源供應導體之一第二側上，該四個Vss電源供應導體中的一第一個及一第二個係鄰接該Vdd電源供應導體而設置，分別位於該Vdd電源供應導體之該第一側及該第二側上，一第三Vss電源供應導體設置於該些位元線導體之該第一對的位元線導體之間，及一第四Vss電源供應導體設置於該些位元線導體之該第二對的位元線導體之間。
  2. 如申請專利範圍第1項所述之記憶體元件，其中該些位元線導體中之該第一對包括該第一位元線導體及該第二位元線導體，而該些位元線導體中之該第二對包括該第一互補位元線導體及該第二互補位元線導體。
  3. 如申請專利範圍第1項所述之記憶體元件，其中該些字元線導體形成於一第二共同金屬化層之中，該第二共同金屬化層係形成於該第一金屬化層之上。
  4. 如申請專利範圍第3項所述之記憶體元件，更包括一第三共同金屬化層，設置於該第一共同金屬化層之下，該第一共同金屬化層包括在該靜態隨機存取記憶體單元中形成區域內單元連接之導體。
  5. 一種記憶體元件，包括：一多埠靜態隨機存取記憶體單元之陣列，排列成排與列，每一靜態隨機存取記憶體單元包括：互耦的一第一及一第二反相器，具有一資料儲存節點及一資料帶儲存節點，每一該第一及該第二反相器皆包括一上拉電晶體及一下拉元件，其中每一該下拉元件包括至少一對下拉電晶體，具有共同連接的源極端、汲極端、及閘極端；以及一第一及一第二存取埠，耦接至一第一及一第二字元線導體，每一該第一及該第二存取埠包括耦接至該資料儲存節點之一第一傳輸閘電晶體及耦接至該資料帶儲存節點之一第二傳輸閘電晶體，每一該第一及該第二傳輸閘電晶體皆耦接至對應的一第一位元線導體、一第一互補位元線導體、一第二位元線導體、及一第二互補位元線導體；其中，每一該些靜態隨機存取記憶體單元耦接至一Vdd電源供應導體及四個Vss電源供應導體；其中，該位元線導體及該些電源供應導體係平行設置於一第一共同金屬化層中，在該第一共同金屬化層中，該Vdd電源供應導體在該些導體之中係位於中心的，該些位元線導體中之一第一對，位於該Vdd電源供應導體之一第一側上，該些位元線導體中之一第二對，位於該Vdd電源供應導體之一第二側上，該四個Vss電源供應導體中的一第一個及一第二個係鄰接該Vdd電源供應導體而設置，分別位於該Vdd電源供應導體之該第一側及該第二側上，一第三Vss電源供應導體設置於該些位元線導體之該第一對的位元線導體之間，及一第四Vss電源供應導體設置於該些位元線導體之該第二對的位元線導體之間。
  6. 如申請專利範圍第5項所述之記憶體元件，其中該第一反相器之該些下拉電晶體形成在一第一主動區中，該第二反相器之該些下拉電晶體形成在一第二主動區中，耦接至該資料儲存節點之該些第一傳輸閘電晶體形成在一第三主動區中，以及耦接至該資料帶儲存節點之該些第二傳輸閘電晶體形成在一第四主動區中。
  7. 如申請專利範圍第6項所述之記憶體元件，其中該第一反相器之該上拉電晶體位於一第五主動區中，而該第二反相器之該上拉電晶體位於一第六主動區中。
  8. 如申請專利範圍第6項所述之記憶體元件，其中該第一、該第二、該第三、及該第四主動區在該陣列中延伸跨越多個該些靜態隨機存取記憶體單元。
  9. 如申請專利範圍第6項所述之記憶體元件，其中：該第一反相器之該些下拉電晶體之該些閘極端與該第一反相器之該上拉電晶體之一閘極端藉由一第一共同閘極線而耦接在一起；以及該第二反相器之該些下拉電晶體之該些閘極端與該第二反相器之該上拉電晶體之一閘極端藉由一第二共同閘極線而耦接在一起。
  10. 如申請專利範圍第9項所述之記憶體元件，其中該第一及該第二共同閘極線皆包括一U型部分，分別與該第一及該第二主動區重疊。
  11. 如申請專利範圍第5項所述之記憶體元件，其中該些位元線導體中之該第一對包括該第一位元線導體及該第二位元線導體，而該些位元線導體中之該第二對包括該第一互補位元線導體及該第二互補位元線導體。
  12. 如申請專利範圍第5項所述之記憶體元件，其中該些字元線導體形成於一第二共同金屬化層之中，該第二共同金屬化層係形成於該第一金屬化層之上。
  13. 如申請專利範圍第12項所述之記憶體元件，更包括一第三共同金屬化層，設置於該第一共同金屬化層之下，該第一共同金屬化層包括在該靜態隨機存取記憶體單元中形成區域內單元連接之導體。
  14. 如申請專利範圍第13項所述之記憶體元件，其中該第一共同金屬化層包括在該些傳輸閘電晶體與該些下拉元件之間及在該些下拉元件與該些上拉電晶體之間形成區域內單元連接之導體。
  15. 如申請專利範圍第5項所述之記憶體元件，其中 每一該些靜態隨機存取記憶體單元藉由一扭曲位元線導體耦接而耦接至該陣列中之另一靜態隨機存取記憶體單元。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099172B2 (en) * 2013-01-02 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM connection structure
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8675397B2 (en) 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8514613B1 (en) 2011-06-23 2013-08-20 Altera Corporation Memory elements with a configurable number of ports
CN102385908A (zh) * 2011-09-06 2012-03-21 复旦大学 一种多端口寄存器堆存储单元及其布局布线方法
US8638592B2 (en) * 2011-09-08 2014-01-28 Freescale Semiconductor, Inc. Dual port static random access memory cell
US8717798B2 (en) 2011-09-23 2014-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout for semiconductor memories
US9006841B2 (en) 2011-12-30 2015-04-14 Stmicroelectronics International N.V. Dual port SRAM having reduced cell size and rectangular shape
US10497402B2 (en) 2012-03-30 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
US8743580B2 (en) * 2012-03-30 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
US8976573B2 (en) 2012-04-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for SRAM cells
TWI484488B (zh) * 2013-01-15 2015-05-11 Univ Nat Chiao Tung 具有共享位元線之１０個電晶體之二對埠靜態隨機存取記憶體
KR102072407B1 (ko) 2013-05-03 2020-02-03 삼성전자 주식회사 메모리 장치 및 그 구동 방법
US9076552B2 (en) * 2013-07-08 2015-07-07 Globalfoundries Inc. Device including a dual port static random access memory cell and method for the formation thereof
US8913455B1 (en) * 2013-07-29 2014-12-16 Xilinx, Inc. Dual port memory cell
JP6034764B2 (ja) * 2013-08-05 2016-11-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR20160040577A (ko) * 2013-08-06 2016-04-14 르네사스 일렉트로닉스 가부시키가이샤 반도체 집적 회로 장치
US9129707B2 (en) 2013-10-02 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM with dummy read recovery
US9208854B2 (en) * 2013-12-06 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional dual-port bit cell and method of assembling same
CN103915108A (zh) * 2014-03-05 2014-07-09 复旦大学 一种多端口寄存器堆存储单元
US9305633B2 (en) * 2014-04-17 2016-04-05 Stmicroelectronics International N.V. SRAM cell and cell layout method
US9418728B2 (en) * 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell
US9691471B2 (en) * 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US9806083B2 (en) * 2014-12-03 2017-10-31 Qualcomm Incorporated Static random access memory (SRAM) bit cells with wordlines on separate metal layers for increased performance, and related methods
US9859286B2 (en) * 2014-12-23 2018-01-02 International Business Machines Corporation Low-drive current FinFET structure for improving circuit density of ratioed logic in SRAM devices
US9362292B1 (en) * 2015-04-17 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM cell structure for vertical devices
CN105489608B (zh) * 2016-01-07 2019-02-01 中国科学院上海微***与信息技术研究所 一种soi双端口sram单元及其制作方法
TWI675454B (zh) 2016-07-04 2019-10-21 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
US9935112B1 (en) * 2017-05-19 2018-04-03 Globalfoundries Inc. SRAM cell having dual pass gate transistors and method of making the same
TW201928971A (zh) * 2017-12-20 2019-07-16 蕭志成 記憶體裝置
US11152376B2 (en) * 2017-12-26 2021-10-19 Stmicroelectronics International N.V. Dual port memory cell with improved access resistance
CN110010169B (zh) * 2018-01-04 2022-03-29 联华电子股份有限公司 双端口静态随机存取存储器单元
TWI766082B (zh) 2018-08-15 2022-06-01 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
WO2020070830A1 (ja) 2018-10-03 2020-04-09 株式会社ソシオネクスト 半導体記憶装置
CN109494223B (zh) * 2018-12-12 2021-04-13 上海华力集成电路制造有限公司 Sram的6t存储单元结构
CN109727980B (zh) * 2018-12-29 2020-11-03 上海华力集成电路制造有限公司 一种半导体结构及其制造方法
US11335397B2 (en) 2019-08-26 2022-05-17 Stmicroelectronics International N.V. High-density array, in memory computing
US11444072B2 (en) 2020-02-25 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-port SRAM structure
TW202141703A (zh) 2020-02-25 2021-11-01 台灣積體電路製造股份有限公司 靜態隨機存取記憶體單元
CN113054006A (zh) * 2021-03-18 2021-06-29 广东省大湾区集成电路与***应用研究院 一种半导体器件布局结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050083765A1 (en) * 2001-11-16 2005-04-21 Seong-Ik Jeong Multi-port static random access memory
TW200636745A (en) * 2005-04-08 2006-10-16 Hynix Semiconductor Inc Multi-port memory device
TW200823902A (en) * 2006-11-29 2008-06-01 Taiwan Semiconductor Mfg Multiple port SRAM cells and devices
US20080197419A1 (en) * 2007-02-15 2008-08-21 Jhon-Jhy Liaw Cell structure for dual port SRAM
US20090040858A1 (en) * 2007-08-07 2009-02-12 Taiwan Semiconductor Manufacturing Company SRAM Device with a Power Saving Module Controlled by Word Line Signals

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311477A (en) 1991-07-17 1994-05-10 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory device having flash clear
DE69531092T2 (de) 1994-12-22 2004-04-01 Cypress Semiconductor Corp., San Jose Einseitige Simplex-Zweitorspeicherzelle
US5831897A (en) * 1996-12-12 1998-11-03 Stmicroelectronics, Inc. SRAM memory cell design having complementary dual pass gates
US5828597A (en) * 1997-04-02 1998-10-27 Texas Instruments Incorporated Low voltage, low power static random access memory cell
US5866449A (en) 1997-10-27 1999-02-02 Taiwan Semiconductor Manufacturing Company Ltd. Method of making polysilicon-via structure for four transistor, triple polysilicon layer SRAM cell including two polysilicon layer load resistor
US6380024B1 (en) 2000-02-07 2002-04-30 Taiwan Semiconductor Manufacturing Company Method of fabricating an SRAM cell featuring dual silicide gates and four buried contact regions
US6417032B1 (en) 2000-04-11 2002-07-09 Taiwan Semiconductor Manufacturing Company Method of forming cross strapped Vss layout for full CMOS SRAM cell
JP4885365B2 (ja) 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
US6738305B1 (en) 2002-07-25 2004-05-18 Taiwan Semiconductor Manufacturing Company Standby mode circuit design for SRAM standby power reduction
US6649456B1 (en) 2002-10-16 2003-11-18 Taiwan Semiconductor Manufacturing Company SRAM cell design for soft error rate immunity
US6891745B2 (en) 2002-11-08 2005-05-10 Taiwan Semiconductor Manufacturing Company Design concept for SRAM read margin
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
JP4416428B2 (ja) * 2003-04-30 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
JP4753534B2 (ja) * 2003-12-26 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
SG115742A1 (en) * 2004-04-05 2005-10-28 Taiwan Semiconductor Mfg Sram device having high aspect ratio cell boundary
US20050253287A1 (en) 2004-05-11 2005-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-port SRAM cell structure
US7286438B2 (en) * 2005-04-12 2007-10-23 Integrated Device Technology, Inc. Dual port memory cell with reduced coupling capacitance and small cell size
US7405994B2 (en) 2005-07-29 2008-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dual port cell structure
US20090052262A1 (en) * 2006-02-08 2009-02-26 Koji Nii Semiconductor memory device
JP2008211077A (ja) * 2007-02-27 2008-09-11 Matsushita Electric Ind Co Ltd 半導体メモリセル
JP5362198B2 (ja) * 2007-08-31 2013-12-11 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050083765A1 (en) * 2001-11-16 2005-04-21 Seong-Ik Jeong Multi-port static random access memory
TW200636745A (en) * 2005-04-08 2006-10-16 Hynix Semiconductor Inc Multi-port memory device
TW200823902A (en) * 2006-11-29 2008-06-01 Taiwan Semiconductor Mfg Multiple port SRAM cells and devices
US20080197419A1 (en) * 2007-02-15 2008-08-21 Jhon-Jhy Liaw Cell structure for dual port SRAM
US20090040858A1 (en) * 2007-08-07 2009-02-12 Taiwan Semiconductor Manufacturing Company SRAM Device with a Power Saving Module Controlled by Word Line Signals

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