CN108074930B - 存储器结构及其形成方法、存储器电路及其工作方法 - Google Patents

Abstract

本发明提供一种存储器结构及其形成方法、存储器电路及其工作方法，其中，存储器结构包括：第一下拉晶体管，所述第一下拉晶体管具有第一沟道宽度；第二下拉晶体管，所述第二下拉晶体管具有第三沟道宽度；第一传输晶体管，所述第一传输晶体管具有第二沟道宽度；第二传输晶体管，所述第二传输晶体管具有第四沟道宽度；所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度。所述存储器结构能够增加所述存储器的静态噪声容量。

Description

存储器结构及其形成方法、存储器电路及其工作方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种存储器结构及其形成方法、存储器电路及其工作方法。

背景技术

随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展，同时也对存储器的稳定性提出了更高的要求。

基本的静态存储器(Static Random Access Memory,SRAM)依赖于六个晶体管，这六个晶体管构成两个交叉耦合的反相器。每个反相器包括：一个上拉晶体管、一个下拉晶体管和一个存取晶体管。

为了获得足够的抗干扰能力和读取稳定性，用于形成存储器的晶体管多为鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)。在FinFET晶体管中，栅极为覆盖鳍部三个表面的3D架构，可以大幅改善电路控制。FinFET在存储器中的应用可以提高存储器的数据存储稳定性和集成度。

静态存储器的静态噪声容量是衡量静态存储器抗静态噪声干扰能力的主要标志。静态存储器的静态噪声容量与静态存储器的beta率有关，beta率指的是静态存储器的下拉晶体管的饱和电流与上拉晶体管的饱和电流之比值。而晶体管的饱和电流与晶体管的宽长比有关，晶体管的宽长比为晶体管的沟道的宽度与沟道长度之间的比值，晶体管的宽长比越大，晶体管的饱和电流越大。由此可见，下拉晶体管和传输晶体管宽长比的比值会影响静态存储器的静态噪声容量。

然而，现有技术形成的存储器仍然存在读取噪声容量小，读取稳定性差的缺点。

发明内容

本发明解决的问题是提供一种存储器结构及其形成方法、存储器电路及其工作方法，以提高静态噪声容量。

为解决上述问题，本发明提供一种存储器结构，包括：衬底，所述衬底包括：第一下拉区、第二下拉区、第一传输区和第二传输区；位于衬底第一下拉区的第一下拉晶体管，所述第一下拉晶体管具有第一沟道宽度，所述第一下拉晶体管包括：位于所述衬底上的第一下拉栅极结构，分别位于所述第一下拉栅极结构两侧衬底中的第一下拉源区和第一下拉漏区，所述第一下拉源区用于施加第一电位；位于衬底第二下拉区的第二下拉晶体管，所述第二下拉晶体管具有第三沟道宽度，所述第二下拉晶体管包括：位于所述衬底上的第二下拉栅极结构，分别位于所述第二下拉栅极结构两侧衬底中的第二下拉源区和第二下拉漏区，所述第二下拉栅极结构与所述第一下拉漏区电连接，所述第二下拉漏区与所述第一下拉栅极结构电连接，所述第二下拉源区用于施加所述第一电位；位于第一传输区衬底上的第一传输晶体管，所述第一传输晶体管具有第二沟道宽度，所述第一传输晶体管包括：位于所述衬底上的第一传输栅极结构，位于所述第一传输栅极结构两侧衬底中的第一传输源区和第一传输漏区，所述第一传输源区与所述第一下拉漏区电连接；位于第二传输区衬底上的第二传输晶体管，所述第二传输晶体管具有第四沟道宽度，所述第二传输晶体管包括：位于所述衬底上的第二传输栅极结构；位于所述第二传输栅极结构两侧衬底中的第二传输源区和第二传输漏区，所述第二传输源区与所述第二下拉漏区电连接；所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度；连接所述第一传输栅极结构和所述第二传输栅极结构的字线；连接所述第一传输漏区的第一位线；连接所述第二传输漏区的第二位线。

可选的，所述第一传输区衬底上具有第一传输鳍部，所述第一传输栅极结构横跨所述第一传输鳍部，所述第一传输源区和第一传输漏区分别位于所述第一传输栅极结构两侧的第一传输鳍部中；所述第二传输区衬底具有第二传输鳍部，所述第二传输栅极结构横跨所述第二传输鳍部，所述第二传输源区和第二传输漏区分别位于所述第二传输栅极结构两侧的第二传输鳍部中；所述第一下拉区衬底包括第一下拉鳍部，所述第一下拉栅极结构横跨所述第一下拉鳍部，且位于所述第一下拉鳍部部分侧壁和顶部表面，所述第一下拉源区和所述第一下拉漏区分别位于所述第一下拉栅极结构两侧的第一下拉鳍部中；所述第二下拉区衬底包括第二下拉鳍部，所述第二下拉栅极结构横跨所述第二下拉鳍部，且位于所述第二下拉鳍部部分侧壁和顶部表面，所述第二下拉源区和所述第二下拉漏区分别位于所述第二下拉栅极结构两侧的第二下拉鳍部中。

可选的，所述衬底还包括第一连接区和第二连接区；所述第一连接区、第一下拉区和所述第一传输区相互接触，所述第二连接区、第二下拉区和所述第二传输区接触；所述第一连接区衬底包括第一连接鳍部，所述第一连接鳍部与所述第一下拉鳍部连接；所述第一传输鳍部与所述第一下拉鳍部连接；所述存储器结构还包括：横跨所述第一连接鳍部的第一连接栅极结构，所述第一连接栅极结构与所述第一传输栅极结构连接；位于所述第一连接栅极结构两侧第一连接鳍部中的第一连接源区与第一连接漏区，所述第一连接漏区与所述第一下拉漏区连接，所述第一连接源区与所述第一位线不接触；所述第二连接区衬底包括第二连接鳍部，所述第二连接鳍部与所述第二下拉鳍部连接；所述第二传输鳍部与所述第二下拉鳍部连接；所述存储器结构还包括：横跨所述第二连接鳍部的第二连接栅极结构，所述第二连接栅极结构与所述第二传输栅极结构连接；位于所述第二连接栅极结构两侧第二连接鳍部中的第二连接源区与第二连接漏区，所述第二连接漏区与所述第二下拉漏区连接，所述第二连接源区与所述第二位线不接触。

可选的，所述第一下拉鳍部、第二下拉鳍部、第一传输鳍部和第二传输鳍部的宽度相同，所述第一下拉鳍部、第二下拉鳍部、第一传输鳍部和第二传输鳍部的高度相同；所述第一下拉鳍部个数多于所述第一传输鳍部的个数，所述第二下拉鳍部的个数多于所述第二传输鳍部的个数。

可选的，所述衬底还包括：第一上拉区和第二上拉区；所述存储器结构还包括：位于衬底第一上拉区的第一上拉晶体管；所述第一上拉晶体管包括：位于所述衬底上的第一上拉栅极结构，所述第一上拉栅极结构与所述第一下拉栅极结构电连接；分别位于所述第一上拉栅极结构两侧衬底中的第一上拉漏区和第一上拉源区，所述第一上拉源区与所述第一下拉漏区电连接，所述第一上拉漏区用于施加第二电位，所述第二电位大于第一电位；位于所述衬底第二上拉区的第二上拉晶体管，所述第二上拉晶体管包括：位于衬底上的第二上拉栅极结构，所述第二上拉栅极结构与所述第二下拉栅极结构电连接；分别位于所述第二上拉栅极结构两侧衬底中的第二上拉源区和第二上拉漏区，所述第二上拉漏区与所述第二下拉漏区电连接，所述第二上拉源区用于施加所述第二电位。

可选的，所述衬底至少包括：第一分流区或第二分流区；所述第一分流区衬底上具有第一分流结构，所述第一分流结构包括第一连接部和第二连接部，所述第一连接部用于施加所述第一电位；所述第二连接部与所述第一位线电连接，或者所述存储器还包括第三位线，所述第二连接部连接所述第三位线；所述第二分流区衬底上具有第二分流结构，所述第二分流结构包括第三连接部和第四连接部，所述第三连接部用于施加所述第一电位；所述第四连接部与所述第二位线电连接，或者所述存储器还包括第四位线，所述第四连接部连接所述第四位线。

可选的，所述第一分流结构包括：第一分流晶体管，所述第一分流晶体管包括位于所述第一分流区衬底上的第一分流栅极结构，所述第一分流栅极结构与所述第一下拉栅极结构电连接；分别位于所述第一分流栅极结构两侧第一分流区衬底中的第一分流源区和第一分流漏区，所述第一连接部包括所述第一分流源区；第二分流晶体管，所述第二分流晶体管包括：位于所述第二分流区衬底上的第二分流栅极结构，所述第二分流栅极结构与所述第二传输栅极结构电连接；位于所述第二分流栅极结构两侧第二分流区衬底中的第二分流源区和第二分流漏区，所述第二连接部包括所述第二分流漏区；连接所述第二分流源区与所述第一分流漏区的第一源漏连接线；所述第二分流结构包括：第三分流晶体管，所述第三分流晶体管包括：位于所述第三分流区衬底上的第三分流栅极结构，所述第三分流栅极结构与所述第二下拉栅极结构电连接；分别位于所述第三分流栅极结构两侧第二分流区衬底中的第三分流源区和第三分流漏区，所述第三连接部包括所述第三分流源区；第四分流晶体管，所述第四分流晶体管包括：位于所述第二分流区衬底上的第四分流栅极结构，所述第四分流栅极结构与所述第二下拉栅极结构电连接；分别位于所述第四分流栅极结构两侧第二分流区衬底中的第四分流源区和第四分流漏区，所述第四连接部包括所述第四分流漏区；连接所述第四分流源区与所述第三分漏源区的第二源漏连接线。

相应的，本发明还提供一种形成存储器结构的方法，包括：提供衬底，所述衬底包括：第一下拉区、第二下拉区、第一传输区和第二传输区；在所述衬底第一下拉区形成第一下拉晶体管，所述第一下拉晶体管具有第一沟道宽度，形成所述第一下拉晶体管的步骤包括：在所述衬底上形成第一下拉栅极结构；在所述第一下拉栅极结构两侧的衬底中分别形成第一下拉源区和第一下拉漏区，所述第一下拉源区用于施加第一电位；在所述第一传输区衬底上形成第一传输晶体管，所述第一传输晶体管具有第二沟道宽度，形成所述第一传输晶体管的步骤包括：在所述衬底上形成第一传输栅极结构，在所述第一传输栅极结构两侧的衬底中分别形成第一传输源区和第一传输漏区，所述第一传输源区与所述第一下拉漏区电连接；在所述衬底第二下拉区形成第二下拉晶体管，所述第二下拉晶体管具有第三沟道宽度，形成所述第二下拉晶体管的步骤包括：在所述衬底上形成第二下拉栅极结构，在所述第二下拉栅极结构两侧的衬底中分别形成第二下拉源区和第二下拉漏区，所述第二下拉栅极结构与所述第一下拉漏区电连接，所述第二下拉漏区与所述第一下拉栅极结构电连接，所述第二下拉源区用于施加所述第一电位；在所述第二传输区衬底上形成第二传输晶体管，所述第二传输晶体管具有第四沟道宽度，形成所述第二传输晶体管包括：在所述衬底上形成第二传输栅极结构，在所述第二传输栅极结构两侧衬底中分别形成第二传输源区和第二传输漏区，所述第二传输源区与所述第二下拉漏区电连接；所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度；形成所述第一传输晶体管和第二传输晶体管之后，形成连接所述第一传输栅极结构和所述第二传输栅极结构的字线；形成连接所述第一传输漏区的第一位线；形成连接所述第二传输漏区的第二位线。

本发明还提供一种存储器结构，包括：衬底，所述衬底包括存储区、第一传输区、第二传输区和分流区；位于所述衬底存储区的存储结构，所述存储结构包括第一连接部、第二连接部和接地部，所述接地部用于施加第一电位；位于所述衬底第一传输区的第一传输晶体管，所述第一传输晶体管包括：位于所述第一传输区衬底上的第一传输栅极结构，分别位于所述第一传输栅极结构两侧衬底中的第一传输漏区和第一传输源区，所述第一传输源区与所述第一连接部电连接；与所述第一传输漏区电连接的第一位线；位于所述衬底第二传输区的第二传输晶体管，所述第二传输晶体管位于所述第二传输区衬底上的第二传输栅极结构，分别位于所述第二传输栅极结构两侧衬底中的第二传输漏区和第二传输源区，所述第二传输源区与所述第二连接部电连接；与所述第一传输栅极结构和所述第二传输栅极结构电连接的字线；与所述第二传输漏区电连接的第二位线；所述分流区至少包括第一分流区或第二分流区，所述衬底第一分流区具有第一分流结构，所述第一分流结构包括：第一分流输入部和第一分流输出部，所述第一分流输入部用于施加预设电位，所述第一分流输出部与所述接地部电连接；所述衬底第二分流区具有第二分流结构，所述第二分流结构包括：第二分流输入部和第二分流输出部，所述第二分流输入部用于施加所述预设电位，所述第二分流输出部与所述接地部电连接。

可选的，所述第一分流输入部与所述第一位线电连接；所述第二分流输入部与所述第二位线电连接。

可选的，还包括：连接所述第一分流输入部的第三位线；连接所述第四输入部的第四位线。

可选的，所述存储区包括：第一下拉区和第二下拉区，所述存储结构包括：位于所述衬底第一下拉区的第一下拉晶体管，所述第一下拉晶体管包括：位于所述第一下拉区衬底上的第一下拉栅极结构；分别位于所述第一下拉栅极结构两侧衬底中的第一下拉源区和第一下拉漏区，所述第一连接部包括所述第一下拉漏区，所述接地部包括：所述第一下拉源区；位于所述衬底第二下拉区的第二下拉晶体管，所述第二下拉晶体管包括：位于所述第二下拉区衬底上的第二下拉栅极结构，所述第二下拉栅极结构与所述第一下拉漏区电连接；分别位于所述第二下拉栅极结构两侧衬底中的第二下拉源区和第二下拉漏区，所述第二下拉漏区与所述第一下拉栅极结构电连接，且所述第二连接部包括所述第二下拉漏区，所述接地部包括所述第二下拉源区。

可选的，所述第一下拉晶体管具有第一沟道宽度，所述第一传输晶体管具有第二沟道宽度，所述第二下拉晶体管具有第三沟道宽度，所述第二传输晶体管具有第四沟道宽度；所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度。

可选的，所述第一传输区衬底包括第一传输鳍部，所述第一传输栅极结构横跨所述第一传输鳍部，且所述第一传输栅极结构位于所述第一传输鳍部部分侧壁和顶部表面，所述第一传输源区和第一传输漏区分别位于所述第一传输栅极结构两侧的第一传输鳍部中；所述第二传输区衬底包括第二传输鳍部，所述第二传输栅极结构横跨所述第二传输鳍部，且所述第二传输栅极结构位于所述第二传输鳍部部分侧壁和顶部表面，所述第二传输源区和第二传输漏区分别位于所述第二传输栅极结构两侧的第二传输鳍部中；所述第一下拉区衬底包括第一下拉鳍部，所述第一下拉栅极结构横跨所述第一下拉鳍部，且所述第一下拉栅极结构位于所述第一下拉鳍部部分侧壁和顶部表面，所述第一下拉源区和所述第一下拉漏区分别位于所述第一下拉栅极结构两侧的第一下拉鳍部中；所述第二下拉区衬底包括第二下拉鳍部，所述第二下拉栅极结构横跨所述第二下拉鳍部，且所述第二下拉栅极结构位于所述第二下拉鳍部部分侧壁和顶部表面，所述第二下拉源区和所述第二下拉漏区分别位于所述第二下拉栅极结构两侧的第二下拉鳍部中；所述第一下拉鳍部、第二下拉鳍部、第一传输鳍部和第二传输鳍部的宽度相同，所述第一下拉鳍部、第二下拉鳍部、第一传输鳍部和第二传输鳍部的高度相同；所述第一下拉鳍部个数多于所述第一传输鳍部的个数，所述第二下拉鳍部的个数多于所述第二传输鳍部的个数。

可选的，所述存储区还包括第一上拉区和第二上拉区；所述存储器结构还包括：位于所述衬底第一上拉区的第一上拉负载，所述第一上拉负载包括：第一负载输入部，所述第一负载输入部用于输入第二电位，所述第二电位大于第一电位；第一负载输出部，所述第一负载输出部与所述第一下拉晶体管漏区电连接；位于所述衬底第二上拉区的第二上拉负载，所述第二上拉负载包括：第二负载输入部，所述第二负载输入部用于输入所述第二电位；第二负载输出部，所述第二负载输出部与所述第二下拉晶体管漏区电连接。

可选的，所述第一上拉负载包括第一上拉晶体管，所述第一上拉晶体管包括：位于所述衬底上的第一上拉栅极结构，所述第一上拉栅极结构与所述第一下拉栅极结构电连接；位于所述第一上拉栅极结构两侧衬底中的第一上拉漏区和第一上拉源区，所述第一负载输出部包括所述第一上拉源区，所述第一负载输入部包括所述第一上拉漏区；所述第二负载包括第二上拉晶体管，所述第二上拉晶体管包括：位于所述衬底上的第二上拉栅极结构，所述第二上拉栅极结构与所述第二下拉栅极结构电连接；分别位于所述第二上拉栅极结构两侧衬底中的第二上拉源区和第二上拉漏区，所述第二负载输入部包括所述第二上拉漏区，所述第二负载输出部包括所述第二上拉源区；或者，所述第一上拉负载包括第一上拉电阻，所述第一上拉电阻包括：位于所述衬底中的第一上拉掺杂区和第二上拉掺杂区，所述第一负载输入部包括所述第一上拉掺杂区，所述第一负载输出部包括所述第二上拉掺杂区；所述第二上拉负载包括第二上拉电阻，所述第二上拉电阻包括：位于所述第二上拉区衬底中的第三上拉掺杂区和第四上拉掺杂区，所述第二负载输入部包括所述第三上拉掺杂区，所述第二负载输出部包括所述第四上拉掺杂区。

可选的，所述第一分流结构包括：位于衬底第一分流区的第一分流晶体管，所述第一分流晶体管包括：位于所述第一分流区衬底上的第一分流栅极结构，所述第一分流栅极结构与所述第一下拉栅极结构电连接；分别位于所述第一分流栅极结构两侧第一分流区衬底中的第一分流源区和第一分流漏区，所述第一分流输出部包括所述第一分流源区；所述第一分流结构还包括位于第一分流区的第二分流晶体管，所述第二分流晶体管包括：位于所述第一分流区衬底上的第二分流栅极结构，所述第二分流栅极结构与所述第二传输栅极结构电连接；分别位于所述第二分流栅极结构两侧第一分流区衬底中的第二分流源区和第二分流漏区，所述第二分流源区与所述第一分流漏区电连接，所述第一分流输入部包括所述第二分流漏区；所述第二分流结构包括：位于所述衬底第二分流区的第三分流晶体管和位于所述衬底第二分流区的第四分流晶体管；所述第三分流晶体管包括：位于第二分流区衬底上的第三分流栅极结构，所述第三分流栅极结构与所述第二下拉栅极结构电连接；分别位于所述第三分流栅极结构两侧第二分流区衬底中的第三分流源区和第三分流漏区，所述第二分流输出部包括所述第三分流源区；所述第四分流晶体管包括：位于所述第二分流区衬底上的第四分流栅极结构，所述第四分流栅极结构与所述第二传输栅极结构电连接；分别位于所述第四分流栅极结构两侧衬底中的第四分流源区和第四分流漏区，所述第二分流输入部包括所述第四分流漏区，所述第四分流源区与所述第三分流漏区电连接。

可选的，还包括：连接所述第二分流源区与所述第一下拉源区的第一源线；连接所述第四分流源区与所述第二下拉源区的第二源线。

相应的，本发明还提供一种存储器结构的形成方法，包括：提供衬底，所述衬底包括存储区、第一传输区、第二传输区和分流区，所述分流区至少包括第一分流区或第二分流区；在所述衬底存储区形成存储结构，所述存储结构包括第一连接部和第二连接部；在所述衬底的第一传输区形成第一传输晶体管，形成所述第一传输晶体管的步骤包括：在所述衬底上形成第一传输栅极结构，分别在所述第一传输栅极结构两侧的衬底中形成第一传输源区和第一传输漏区，所述第一传输源区与所述第一连接部电连接；在所述衬底第二传输区形成第二传输晶体管，形成所述第二传输晶体管的步骤包括：在所述衬底上形成第二传输栅极结构，分别在所述第二传输栅极结构两侧的衬底中形成第二传输漏区和第二传输源区，所述第二传输源区与所述第二连接部电连接；在所述衬底第一分流区形成第一分流结构；或者在衬底第一分流区形成第二分流结构；或者在所述衬底第一分流区形成第一分流结构，并在衬底第一分流区形成第二分流结构；所述第一分流结构包括：第一分流输入部和第一分流输出部，所述第一分流输入部用于输入预设电位，所述第一输出部用于施加第一电位；所述第二分流结构包括：第二分流输入部和第二分流输出部，所述第二分流输入部用于输入所述预设电位，所述第二分流输出部用于施加所述第一电位；形成连接所述第一传输栅极结构和所述第二传输栅极结构的字线；形成连接所述第一传输漏区的第一位线；形成连接所述第二传输漏区的第二位线。

此外，本发明还提供一种存储器电路，包括：存储单元，所述存储单元包括：第一连接端、第二连接端和接地端，所述接地端用于施加第一电位；第一传输晶体管，所述第一传输晶体管包括：第一传输栅极，第一传输源极和第一传输漏极，所述第一传输源极与所述第一连接端连接；连接所述第一传输漏极的第一位线；第二传输晶体管，所述第二传输晶体管包括：第二传输栅极，第二传输源极和第二传输漏极，所述第二传输源极与所述第二连接端连接；连接所述第一传输栅极和第二传输栅极的字线；连接所述第二传输漏极的第二位线；分流单元，所述分流单元至少包括第一分流单元或第二分流单元；所述第一分流单元包括：第一分流输入端和第一分流输出端，所述第一分流输出端与所述接地端相连，所述第一分流输入端用于输入预设电位；所述第二分流单元包括：第二分流输入端和第二分流输出端，所述第二分流输出端与所述接地端连接，所述第二分流输入端用于输入所述预设电位。

可选的，所述第一分流输入端与所述第一位线连接，所述第二分流输入端与所述第二位线连接。

可选的，所述第一分流单元包括：第一分流晶体管，所述第一分流晶体管包括：第一分流栅极，所述第一分流栅极与所述第一下拉栅极连接；第一分流源极和第一分流漏极，所述第一分流源极与所述第一分流输出端连接；所述第一分流单元还包括第二分流晶体管，所述第二分流晶体管包括：第二分流栅极，所述第二分流栅极与所述第一传输栅极连接；第二分流源极，所述第二分流源极与所述第一分流漏极连接；第二分流漏极，所述第二分流漏极与所述第一分流输入端连接；所述第二分流单元包括：第三分流晶体管，所述第三分流晶体管包括：第三分流栅极，所述第三分流栅极与所述第二下拉栅极连接；第三分流源极和第三分流漏极，所述第三分流源极与所述第二分流输出端连接；第四分流晶体管，所述第四分流晶体管包括：第四分流栅极，所述第四分流栅极与所述第二传输栅极连接；第四分流源极，所述第四分流源极与所述第三分流漏极连接；第四分流漏极，所述第四分流漏极与所述第二分流输入端连接。

可选的，还包括：第三位线，所述第三位线连接所述第一分流输入端；第四位线，所述第四位线连接所述第二分流输入端。

可选的，所述第一分流单元包括：第一分流晶体管，所述第一分流晶体管包括：第一分流栅极，所述第一分流栅极与所述第一下拉栅极连接；第一分流源极，所述第一分流源极连接所述第一分流输出端；第一分流漏极，所述第一分流漏极连接所述第一分流输入端；所述第二分流单元包括：第三分流晶体管，所述第三分流晶体管包括：第三分流栅极，所述第三分流栅极与所述第二下拉栅极电连接；第三分流源极，所述第三分流源极与所述第二分流输出端连接；第三分流漏极，所述第三分流漏极连接所述第二分流输入端。

可选的，所述存储单元包括：第一下拉晶体管，所述第一下拉晶体管包括：第一下拉栅极；第一下拉漏极，所述第一下拉漏极与所述第一传输源极连接；第一下拉源极，所述第一下拉源极与所述第一电位连接；第二下拉晶体管，所述第二下拉晶体管包括：第二下拉栅极，所述第二下拉栅极与所述第一下拉漏极连接；第二下拉源极，所述第二下拉漏极与所述第一分流输出端连接；第二下拉漏极，所述第二下拉漏极与所述第一下拉栅极连接。

可选的，所述存储单元还包括：第一上拉负载，所述第一上拉负载包括：第一负载输入端，所述第一负载输入端用于输入第二电位，所述第二电位大于第一电位；第一负载输出端，所述第一负载输出端连接所述第一下拉晶体管漏极；第二上拉负载，所述第二上拉负载包括：第二负载输入端，所述第二负载输入端用于输入所述第二电位；第二负载输出端，所述第二负载输出端连接所述第二下拉晶体管漏极。

可选的，所述第一上拉负载包括第一上拉晶体管，所述第一上拉晶体管包括：第一上拉栅极，所述第一上拉栅极与所述第一下拉栅极连接；第一上拉漏极，所述第一上拉漏极连接所述第一负载输入端，第一上拉源极，所述第一上拉源极连接所述第一负载输出端；所述第二上拉负载包括第二上拉晶体管，所述第二上拉晶体管包括：第二上拉栅极，所述上拉栅极连接所述第二下拉栅极；第二上拉源极，第二上拉漏极连接所述第二负载输入端；第二上拉源极，所述第二上拉漏极连接所述第二负载输出端；或者，所述第一上拉负载包括第一电阻，所述第一电阻包括：第一电阻输入端和第一电阻输出端，所述第一电阻输入端连接所述第一负载输入端，所述第一电阻输出端连接所述第一负载输出端；所述第二上拉负载为第二电阻，所述第二电阻包括：第二电阻输入端和第二电阻输出端，所述第二电阻输入端连接所述第二负载输入端，所述第二电阻输出端连接所述第二负载输出端。

本发明还提供一种存储器电路的工作方法，包括：提供存储器电路；在所述接地端上施加第一电位；在所述字线上施加字线电位，所述字线电位大于所述第一电位；在所述第一位线和所述第二位线上施加工作电位。

可选的，所述第一分流输入端与所述第一位线连接；所述第二分流输入端与所述第二位线连接；在所述第一位线和所述第二位线上施加工作电位的步骤包括：在所述第一位线和第二位线上施加预设电位，所述预设电位与存储单元相互作用形成读取信号；所述工作方法还包括：通过所述第一字线和第二位线获取所述读取信号；通过所述第一字线和第二位线获取所述读取信号的步骤包括：在所述第一位线和所述第二位线上施加预设电位，所述预设电位大于所述第一电位，所述预设电位与所述存储单元作用形成读取信号；在所述第三位线和第四位线上获取所述读取信号。

可选的，所述存储器电路包括：第一分流单元和第二分流单元；所述存储器电路还包括：连接所述第一分流输入端的第三位线；连接所述第二分流输入端的第四位线；在所述第一位线和所述第二位线上施加工作电位的步骤包括：在所述第一位线和所述第二位线上施加存储电位，在所述存储单元中形成存储信号；在所述存储单元中形成存储信号之后，所述工作方法还包括：在所述第三位线和第四位线上施加预设电位，所述预设电位大于所述第一电位，所述预设电位与所述存储单元作用形成读取信号；在所述第三位线和第四位线上获取所述读取信号。

可选的，所述存储单元还包括：第一上拉负载，所述第一上拉负载包括：第一负载输入端和第一负载输出端，所述第一负载输出端连接所述第一下拉晶体管漏区；第二上拉负载，所述第二上拉负载包括：第二负载输入端和第二负载输出端，所述第二负载输出端连接所述第二下拉晶体管漏区；在所述第一位线和所述第二位线上施加工作电位之前，所述工作方法还包括：对所述第一负载输入端和所述第二负载输入端施加第二电位，所述第二电位大于所述第一电位。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的静态存储结构中，所述第二沟道宽度小于所述第一沟道宽度；或者所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度。

当所述第二沟道宽度小于所述第一沟道宽度时，则所述第一传输晶体管的宽长比小于所述第一下拉晶体管的宽长比，从而使所述第一传输晶体管的饱和电流小于所述第一下拉晶体管的饱和电流，进而能够增加所述第一下拉晶体管的饱和电流与所述第一传输晶体管饱和电流之间的比值，降低第一位线上的静态噪声对所述存储器结构产生的干扰。

当所述第四沟道宽度小于所述第三沟道宽度时，则所述第二传输晶体管的宽长比小于所述第二下拉晶体管的宽长比，从而使所述第二传输晶体管的饱和电流小于所述第二下拉晶体管的饱和电流，进而能够增加所述第二下拉晶体管的饱和电流与所述第二传输晶体管饱和电流之间的比值，能够降低第二位线上的静态噪声对所述存储器结构产生的干扰。

当所述第二沟道宽度小于所述第一沟道宽度且所述第四沟道宽度小于所述第三沟道宽度，从而能够使所述第一传输晶体管的宽长比小于所述第一下拉晶体管的宽长比，所述第二传输晶体管的宽长比小于所述第二下拉晶体管的宽长比，进而能够使所述第一传输晶体管的饱和电流小于所述第一下拉晶体管的饱和电流，所述第二传输晶体管的饱和电流小于所述第二下拉晶体管的饱和电流，进而能够增加所述第一下拉晶体管饱和电流与所述第一传输晶体管饱和电流之间的比值，第二下拉晶体管饱和电流与所述第二传输晶体管饱和电流之间的比值，因此，能够增加所述存储器的静态噪声容量，降低静态噪声对存储器结构产生的干扰。

进一步，所述存储器结构包括第一分流结构和第二分流结构。在所述存储器的应用过程中，如果所述第一下拉漏区与所述第一传输漏区连接处的电位为低电平“0”，则所述第一分流结构导通，从而能够使所述第一位线与所述第一电位连接，进而能够使所述第一电位通过所述第一分流结构拉低所述第一位线上的电位，防止所述第一位线上的电位使所述第一下拉漏区与所述第一传输漏区连接处的电位抬高，进而能够避免所述第一位线上的电位使所述第一下拉漏区与所述第一传输漏区连接处的电位反转，因此，能够少静态噪声对所述存储器结构的干扰，增加所述存储器结构的静态噪声容量。

如果所述第二下拉漏区与所述第二传输漏区连接处的电位为低电平“0”，则所述第二分流结构导通，从而能够使所述第二位线与所述第二电位连接，进而能够使所述第二电位通过所述第二分流结构拉低所述第二位线上的电位，防止所述第二位线上的电位使所述第二下拉漏区与所述第二传输漏区连接处的电位抬高，进而能够避免所述第二位线上的电位使所述第二下拉漏区与所述第二传输漏区连接处的电位反转。因此，所述分流结构能够减少静态噪声对所述存储器结构的干扰，增加所述存储器结构的静态噪声容量。

本发明的技术方案提供的存储器的形成方法中，使所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度，能够增加所形成的存储器结构的静态噪声容量，降低静态噪声对存储器结构产生的干扰。

本发明的技术方案提供的存储器结构中，所述存储器结构至少包括第一分流结构和第二分流结构。所述存储器在读取操作中，在所述第一分流输入部施加预设电位，所述预设电位为高电平“1”。

当所述存储器结构包括第一分流结构时，如果所述第一连接部的电位为低电平“0”时，所述第一分流结构导通，使所述第一连接部与所述接地部连接。所述接地部能够通过所述第一分流结构拉低所述预设电位，从而减少所述预设电压对所述第一连接部的电位的影响，避免所述第一连接部的电位发生反转，因此，所述第一分流结构能够降低所述第一分流输入部上的静态噪声对所述存储器结构的干扰。

当所述存储器结构包括第二分流结构时，如果所述第二连接部的电位为低电平“0”时，所述第二分流结构导通，使所述第二连接部与所述接地部连接。所述接地部能够通过所述第二分流结构拉低所述预设电位，从而减少所述预设电压对所述第二连接部的电位的影响，避免所述第二连接部的电位发生反转，从而能够降低所述第二分流输入部上的静态噪声对所述存储器结构的干扰。

当所述存储器结构包括第一分流和第二分流结构时，如果所述第一连接部的电位为低电平“0”，所述第二连接部的电位为高电平“1”时，所述第一分流结构导通，所述第一分流结构能够降低所述第一分流输入部上的静态噪声对所述存储器结构的干扰；如果所述第二连接部的电位为低电平“0”，所述第一连接部的电位为高电平“1”时，所述第二分流结构导通，所述第二分流结构能够降低所述第二分流输入部上的静态噪声对所述存储器结构的干扰。因此，所述分流结构能够减小静态噪声对存储器的干扰，增加所述存储器的静态噪声容量。

进一步，所述第一分流输入部连接所述第一位线，所述第二分流输入部连接所述第二位线。在所述存储器的读取过程中，需要在所述第一位线和所述第二位线上施加预设电位，所述预设电位为高电平“1”。如果所述第一连接部的电位为低电平“0”，所述第二连接部的电位为高电平“1”，则所述第一分流结构导通，所述第一位线通过所述第一分流结构与所述接地部连接，从而能够使所述接地部的电位通过所述第一分流结构拉低所述第一位线上的预设电位，进而防止所述预设电位抬高所述第一连接部的电位，防止所述第一连接部的电位发生反转，因此，所述分流结构能够降低静态噪声对存储器的干扰。同理，如果所述第二连接部的电位为低电平“0”，所述第一连接部的电位为高电平“1”，则所述第二分流结构导通，所述第二位线通过所述第二分流结构与所述第二电位连接，从而能够使所述接地部的电位通过所述第二分流结构拉低所述第二位线上的预设电位，进而防止所述预设电位抬高所述第二连接部的电位，防止所述第二连接部的电位发生反转，因此，所述分流结构能够降低静态噪声对存储器的干扰。

进一步，所述存储器结构还包括：第三位线，所述第三位线连接所述第一分流输入部；第四位线，所述第四位线连接所述第二分流输入部。在所述存储器的读取操作过程中，在所述三位线和第四位线上施加预设电位。如果所述第一连接部的电位为低电平“0”，所述第二连接部的电位为高电平“1”，则所述第一分流结构导通，所述第三位线通过所述第一分流结构与所述接地部相连，因此，所述预设电位不会施加在所述第一连接部上，从而不会抬高所述第一连接部的电位，从而能够防止第一连接部电位出现反转，降低静态噪声对所述静态存储结构的干扰；如果所述第二连接部的电位为低电平“0”，所述第一连接部的电位为高电平“1”，则所述第二分流结构导通，所述第四位线通过所述第二分流结构与所述接地部相连，因此，所述预设电位不会施加在所述第二连接部上，从而不会抬高所述第二连接部的电位，能够防止第二连接部电位出现反转。由此可见，所述预设电位不会施加在所述第一连接部和第二连接部，从而能够避免所述预设电位干扰所述第一连接部和第二连接部的电位，进而不容易出现读取错误，因此，能够增加所述存储器结构的静态噪声容量。

本发明的技术方案提供的存储器结构的形成方法中，使所述存储器结构至少包括第一分流结构和第二分流结构，且所述存储器电路至少包括第一分流单元和第二分流单元。所述第一分流单元能够降低所述第一分流输入端上的静态噪声对所述存储器电路的干扰；所述第二分流单元能够降低所述第二分流输入端上的静态噪声对所述存储器电路的干扰，由此可见，所述形成方法能够减小静态噪声对存储器结构的干扰，增加所述存储器结构的静态噪声容量。

本发明的技术方案提供的存储器电路中，所述存储器电路至少包括第一分流单元和第二分流单元。所述第一分流单元能够降低所述第一分流输入端上的静态噪声对所述存储器电路的干扰；所述第二分流单元能够降低所述第二分流输入端上的静态噪声对所述存储器电路的干扰。由此可见，静态噪声对存储器电路的干扰较小，所述存储器的静态噪声容量较大。

本发明的技术方案提供的存储器电路的工作方法中，所述存储器电路至少包括第一分流单元和第二分流单元。所述第一分流单元能够降低所述第一分流输入端上的静态噪声对所述存储器电路的干扰；所述第二分流单元能够降低所述第二分流输入端上的静态噪声对所述存储器电路的干扰。由此可见，静态噪声对所述存储器电路的干扰较小，所述存储器电路的静态噪声容量较大。

附图说明

图1是一种静态存储器结构的结构示意图；

图2至图5是本发明的存储器结构的形成方法一实施例各个步骤的结构示意图；

图6至图10是本发明存储器结构的形成方法另一实施例各个步骤的结构示意图；

图11是本发明的存储器电路一实施例的电路示意图；

图12是本发明的存储器电路另一实施例的电路示意图。

具体实施方式

现有技术的存储器结构具有诸多问题，例如静态存储器的静态噪声容量较小，抗干扰能力差。

现结合现有技术的存储器，分析导致存储器静态噪声容量小，抗干扰能力差的原因：

图1是一种静态存储器结构的结构示意图。

请参考图1，所述静态存储器包括：两个成镜像对称的反向器；所述反相器包括：衬底100，所述衬底100包括：传输区1、下拉区2和上拉区3；位于所述传输区1、下拉区2和上拉区3衬底上的鳍部101，所述传输区1、下拉区2和上拉区3的鳍部101相互相同，且所述传输区1与所述下拉区2的鳍部101相互连接；横跨所述鳍部101的栅极结构110，所述栅极结构110覆盖所述鳍部101部分侧壁和顶部表面；分别位于所述栅极结构110两侧鳍部101中的源区和漏区；与所述源区相连的源线；与所述漏区相连的漏线，所述传输区1的源线、下拉区2的漏线和上拉区3的源线相互连接构成存储节点10，与所述传输区1漏线连接的位线11；与所述栅极结构110连接的栅极线130。

在所述静态存储器的读取操作过程中，需要在所述位线11上施加预设电位，所述预设电位为高电平“1”，由于所述静态存储器具有两个镜像对称的反向器，因此所述静态存储器包括两个存储节点10，且这两个存储节点10的电位相反，也就是说两个存储节点10中必有一个节点的电位为低电平“0”，则电位为低电平“0”的存储节点10为低电平节点。在与所述低电平节点相连的传输区1的位线11上施加预设电位时，所述预设电位容易抬高所述低电平节点的电位值，从而容易使所述低电平节点的电位发生反转，进而容易使读取结果出现错误。因此，所述静态存储器的噪声容量较低。

为解决所述技术问题，本发明提供了一种存储器结构，包括：衬底，所述衬底包括：第一下拉区、第二下拉区、第一传输区和第二传输区；位于衬底第一下拉区的第一下拉晶体管，所述第一下拉晶体管具有第一沟道宽度，所述第一下拉晶体管包括：位于所述衬底上的第一下拉栅极结构，分别位于所述第一下拉栅极结构两侧衬底中的第一下拉源区和第一下拉漏区，所述第一下拉源区用于接第一电位；位于衬底第二下拉区的第二下拉晶体管，所述第二下拉晶体管具有第三沟道宽度，所述第二下拉晶体管包括：位于所述衬底上的第二下拉栅极结构，分别位于所述第二下拉栅极结构两侧衬底中的第二下拉源区和第二下拉漏区，所述第二下拉栅极结构与所述第一下拉漏区电连接，所述第二下拉漏区与所述第一下拉栅极结构电连接，所述第二下拉源区用于施加所述第一电位；位于第一传输区衬底上的第一传输晶体管，所述第一传输晶体管具有第二沟道宽度，所述第一传输晶体管包括：位于所述衬底上的第一传输栅极结构，位于所述第一传输栅极结构两侧的衬底中的第一传输源区和第一传输漏区，所述第一传输源区与所述第一下拉漏区电连接；位于第二传输区衬底上的第二传输晶体管，所述第二传输晶体管具有第四沟道宽度，所述第二传输晶体管包括：位于所述衬底上的第二传输栅极结构；位于所述第二传输栅极结构两侧衬底中的第二传输源区和第二传输漏区，所述第二传输源区与所述第二下拉漏区电连接；所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度；连接所述第一传输栅极结构和所述第二传输栅极结构的字线；连接所述第一传输漏区的第一位线；连接所述第二传输漏区的第二位线。

其中，所述存储器的静态噪声容量加大，静态噪声对所述存储器结构产生的干扰较小。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图5是本发明的存储器的形成方法一实施例各步骤的结构示意图。

请参考图2，提供衬底，所述衬底包括：第一下拉区212、第二下拉区222、第一传输区211和第二传输区221。

所述第一传输区211为后续用于形成第一传输晶体管的区域；所述第一下拉区212为后续用于形成第一下拉晶体管的区域；所述第二传输区221为后续用于形成第二传输晶体管的区域；所述第二下拉区222为后续用于形成第二下拉晶体管的区域。

本实施例中，所述存储器为静态存储器，所述衬底用于形成静态存储器。

本实施例中，所述衬底还包括：第一上拉区213和第二上拉区223。在其他实施例中，所述衬底还可以不包括第一上拉区和第二上拉区。

所述第一上拉区213后续用于形成第一上拉负载，所述第二上拉区223后续用于形成第二上拉负载。在其他实施例中，所述衬底还可以不包括所述第一上拉区和第二上拉区。

本实施例中，所述衬底包括：基底200和位于所述第一传输区211、第一下拉区212、第一上拉区213、所述第二传输区221、第二下拉区222、第一上拉区213基底200上的鳍部201。

本实施例中，所述鳍部201包括：位于所述第一传输区211基底200上的第一传输鳍部；位于所述第二传输区221基底上的第二传输鳍部；位于所述第一下拉区212基底200上的第一下拉鳍部；位于所述第二下拉区222基地200上的第二下拉鳍部；位于所述第一上拉区213基底200上的第一上拉鳍部；位于所述第二上拉区223基底200上的第二上拉鳍部。

本实施例中，所述第一传输鳍部与所述第一下拉鳍部延伸方向相同，所述第一传输鳍部与所述第一下拉鳍部连接。在其他实施例中，所述第一传输鳍部与所述第一下拉鳍部还可以不相互连接。

本实施例中，所述第二传输鳍部与所述第二下拉鳍部延伸方向相同，所述第二传输鳍部与所述第二下拉鳍部连接。在其他实施例中，所述第二传输鳍部与所述第二下拉鳍部还可以不相互连接。

需要说明的是，本实施例中，所述第一沟道宽度为所述第一下拉鳍部的个数乘以第一下拉鳍部宽度与两倍的第一下拉鳍部高度之和；所述第二沟道宽度为所述第二传输鳍部个数乘以所述第二传输鳍部宽度与两倍的第二传输鳍部高度之和；所述第三沟道宽度为所述第二下拉鳍部的个数乘以第二下拉鳍部宽度与两倍的第二下拉鳍部高度之和。所述第四沟道宽度为所述第一传输鳍部个数乘以所述第一传输鳍部宽度与两倍的第一传输鳍部高度之和。

在其他实施例中，所述衬底为平面衬底，所述第一沟道宽度为第一下拉源区沿第一下拉栅极结构延伸方向的宽度，所述第二沟道宽度为第一传输源区沿第一传输栅极结构延伸方向的宽度，所述第三沟道宽度为第二下拉源区沿第二下拉栅极结构延伸方向的宽度，所述第四沟道宽度为第二传输源区沿第二传输栅极结构延伸方向的宽度。

本实施例中，所述衬底200还包括第一连接区214和第二连接区224。在其他实施例中，所述衬底还可以不包括第一连接区和第二连接区。

本实施例中，所述第一连接区214、第一下拉区212和所述第一传输区211相互接触，所述第二连接区224、第二下拉区222和所述第二传输区221相互接触。

本实施例中，所述第一连接区214衬底还包括第一连接鳍部，所述第一连接鳍部与所述第一下拉鳍部的延伸方向相同，且所述第一连接鳍部与所述第一下拉鳍部连接。

本实施例中，所述第二连接区224衬底200包括第二连接鳍部，所述第二连接鳍部与所述第二下拉鳍部的延伸方向相同，所述第二连接鳍部与所述第二下拉鳍部连接。

本实施例中，所述鳍部201的宽度相同。在其他实施例中，所述鳍部的宽度还可以不相同。

本实施例中，所述鳍部201的高度相同。在其他实施例中，所述鳍部的高度还可以不相同。

本实施例中，所述第一传输鳍部个数小于所述第一下拉鳍部个数，且所述第二传输鳍部个数小于所述第二下拉鳍部个数。在其他实施例中，所述第一传输鳍部个数小于所述第一下拉鳍部个数，或者所述第二传输鳍部个数小于所述第二下拉鳍部个数。由此可见，本实施例中，所述第一沟道宽度大于所述第二沟道宽度，所述第三沟道宽度大于所述第四沟道宽度。

具体的，本实施例中，所述第一传输鳍部的个数为1个，所述第一下拉鳍部的个数为2个，所述第一上拉鳍部的个数为1个；所述第二传输鳍部的个数为1个，所述第二下拉鳍部的个数为2个，所述第二上拉鳍部的个数为1个。在其他实施例中，所述第一传输鳍部、第一下拉鳍部、所述第一上拉鳍部、所述第二传输鳍部、所述第二下拉鳍部和所述第二上拉鳍部的个数还可以为其他值。

本实施例中，所述第一连接鳍部与所述第二连接鳍部的个数为1个。在其他实施例中，所述第一连接鳍部与所述第二连接鳍部的个数还可以为其他值。

本实施例中，形成所述衬底的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成基底200，位于所述第一传输区211基底200上的第一传输鳍部，位于所述第一下拉区212基底200上的第一下拉鳍部，位于所述第二传输区221基底200上的第二传输鳍部，位于所述第二下拉区222基底200上的第二下拉鳍部。

本实施例中，所述基底200和鳍部201的材料相同。具体的，所述基底200和鳍部201的材料为硅。在其他实施例中，基底和鳍部的材料还可以为锗或硅锗。

在其他实施例中，所述衬底还可以为平面衬底。所述衬底可以为硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底等半导体衬底。

本实施例中，形成所述衬底之后，所述形成方法还包括：在所述鳍部201之间的基底200上形成隔离结构(图中未示出)，所述隔离结构覆盖所述鳍部201部分侧壁和顶部表面。

所述隔离结构用于实现不同鳍部201之间的电隔离。

本实施例中，所述隔离结构的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。

后续在所述衬底第一下拉区212形成第一下拉晶体管，所述第一下拉晶体管具有第一沟道宽度，形成所述第一下拉晶体管的步骤包括：在所述第一下拉区212衬底上形成第一下拉栅极结构；在所述第一下拉栅极结构两侧衬底中分别形成第一下拉源区和第一下拉漏区，所述第一下拉源区用于施加第一电位；

在所述第一传输区211衬底上形成第一传输晶体管，所述第一传输晶体管具有第二沟道宽度，形成所述第一传输晶体管的步骤包括：在所述衬底上形成第一传输栅极结构；在所述第一传输栅极结构两侧的衬底中形成第一传输源区和第一传输漏区，所述第一传输源区与所述第一下拉漏区电连接；

在所述衬底第二下拉区222形成第二下拉晶体管，所述第二下拉晶体管具有第三沟道宽度，形成所述第二下拉晶体管的步骤包括：在所述第二下拉区222衬底上形成第二下拉栅极结构；在所述第二下拉栅极结构两侧的衬底中分别形成第二下拉源区和第二下拉漏区，所述第二下拉栅极结构与所述第一下拉漏区电连接，所述第二下拉漏区与所述第一下拉栅极结构电连接，所述第二下拉源区用于施加第一电位；

在所述第二传输区221衬底上形成第二传输晶体管，形成所述第二传输晶体管的步骤包括：在衬底上形成第二传输栅极结构；在所述第二传输栅极结构两侧的衬底中分别形成第二传输源区和第二传输漏区，所述第二传输源区与所述第二下拉漏区电连接，所述第二传输晶体管具有第四沟道宽度；

所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度。

本实施例中，所述衬底还包括第一上拉区213和第二上拉区223。所述第一上拉负载为第一上拉晶体管，所述第二上拉负载为第二上拉晶体管。在其他实施例中，所述第一上拉负载还可以包括电阻，所述第二上拉负载还可以包括电阻。

本实施例中，所述形成方法还包括：在所述衬底的第一上拉区213形成第一上拉晶体管，所述第一上拉晶体管包括：位于所述第一上拉区213衬底上的第一上拉栅极结构，分别位于所述第一上拉栅极结构两侧衬底中的第一上拉漏区和第一上拉源区；在所述衬底的第二上拉区223形成第二上拉晶体管，所述第二上拉晶体管包括：位于所述第二上拉区223衬底上的第二上拉栅极结构，分别位于所述第二上拉栅极结构两侧衬底中的第二上拉源区和第二上拉漏区。

本实施例中，形成所述第一传输晶体管、第二传输晶体管、第一下拉晶体管和第二下拉晶体管的步骤如图3和图4所示。

请参考图3，形成横跨所述鳍部201的栅极结构240，所述栅极结构覆盖所述鳍部201部分侧壁和顶部表面。

形成横跨所述鳍部201的栅极结构240的步骤包括：形成横跨所述第一下拉鳍部的第一下拉栅极结构，所述第一下拉栅极结构覆盖所述第一下拉鳍部部分侧壁和顶部表面；形成横跨所述第一传输鳍部的第一传输栅极结构，所述第一传输栅极结构覆盖所述第一传输鳍部部分侧壁和顶部表面；形成横跨所述第二下拉鳍部的第二下拉栅极结构，所述第二下拉栅极结构覆盖所述第二下拉鳍部部分侧壁和顶部表面；形成横跨所述第二传输鳍部的第二传输栅极结构，所述第二传输栅极结构覆盖所述第二传输鳍部部分侧壁和顶部表面。

本实施例中，所述衬底200还包括：第一上拉区213和第二上拉区223。所述栅极结构240还包括：横跨所述第一上拉鳍部的第一上拉栅极结构，所述第一上拉栅极结构位于所述第一上拉鳍部部分侧壁和顶部表面；横跨所述第二上拉鳍部的第二上拉栅极结构，所述第二上拉栅极结构位于所述第二上拉鳍部部分侧壁和顶部表面。

本实施例中，形成所述栅极结构240的步骤还包括：形成横跨所述第一上拉鳍部的第一上拉栅极结构，所述第一上拉栅极结构覆盖所述第一上拉鳍部部分侧壁和顶部表面；形成横跨所述第二上拉鳍部的第二上拉栅极结构，所述第二上拉栅极结构覆盖所述第二上拉鳍部部分侧壁和顶部表面。

本实施例中，所述衬底200还包括：第一连接区214和第二连接区224。所述栅极结构240还包括：横跨所述第一连接鳍部的第一连接栅极结构，所述第一连接栅极结构覆盖所述第一连接鳍部部分侧壁和顶部表面；横跨所述第二连接鳍部的第二连接栅极结构，所述第二连接栅极结构覆盖所述第二连接鳍部部分侧壁和顶部表面。在其他实施例中，所述衬底不包括所述第一连接区和第二连接区，则所述鳍部不包括第一连接鳍部和第二连接鳍部，所述栅极结构还可以不包括第一连接栅极结构和第二连接栅极结构。

本实施例中，形成所述栅极结构240的步骤还包括：形成横跨所述第一连接鳍部的第一连接栅极结构，所述第一连接栅极结构位于所述第一连接鳍部部分侧壁和顶部表面；形成横跨所述第二连接鳍部的第二连接栅极结构，所述第二连接栅极结构位于所述第二连接鳍部部分侧壁和顶部表面。

本实施例中，所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构、第二传输栅极结构、第一连接栅极结构和第二连接栅极结构的延伸方向相同。在其他实施例中，所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构和第二传输栅极结构的延伸方向还可以不相同。

本实施例中，所述第一下拉栅极结构与所述第一上拉栅极结构接触，从而实现所述第一下拉栅极结构与所述第一上拉栅极结构之间的电连接；所述第二下拉栅极结构与所述第二上拉栅极结构接触，从而实现所述第二下拉栅极结构与所述第二上拉栅极结构之间的电连接。在其他实施例中，所述第一下拉栅极结构与所述第一上拉栅极结构还可以不接触，所述第一下拉栅极结构与所述第一上拉栅极结构通过导电结构实现电连接；所述第二下拉栅极结构与所述第二上拉栅极结构还可以不接触，所述第二下拉栅极结构与所述第二上拉栅极结构通过导电结构实现电连接。

本实施例中，所述第一连接栅极结构与所述第一下拉栅极结构的延伸方向相同，且所述第一连接栅极结构与所述第一下拉栅极结构接触。

本实施例中，所述第二连接栅极结构与所述第二连接栅极结构的延伸方向相同，且所述第二连接栅极结构与所述第二连接栅极结构接触。

请参考图4，在所述栅极结构240两侧的鳍部201中形成掺杂区202。

所述掺杂区202用于形成晶体管的源区和漏区。

本实施例中，通过离子注入在所述栅极结构240两侧的鳍部201中形成掺杂区202。在其他实施例中，还可以通过外延生长工艺形成所述掺杂区。

本实施例中，所述第一传输区211用于形成NMOS晶体管，即所述第一传输晶体管为NMOS晶体管；所述第一下拉区212用于形成NMOS晶体管，即所述第一下拉晶体管为NMOS晶体管；所述第一上拉区213用于形成PMOS晶体管，所述第一上拉晶体管为PMOS晶体管；所述第二传输区221用于形成NMOS晶体管，即所述第二传输晶体管为NMOS晶体管；所述第二下拉区222用于形成NMOS晶体管，即所述第二下拉晶体管为NMOS晶体管；所述第二上拉区223用于形成PMOS晶体管，所述第二上拉晶体管为PMOS晶体管。在其他实施例中，所述第一上拉区和第二上拉区还可以用于形成电阻。

本实施例中，所述掺杂区202包括：分别位于所述第一传输栅极结构两侧第一传输鳍部中的第一传输源区和第一传输漏区；位于所述第一下拉栅极结构两侧第一下拉鳍部中的第一下拉源区和第一下拉漏区；位于所述第一上拉栅极结构两侧第一上拉鳍部中的第一上拉漏区和第一上拉源区；分别位于所述第二传输栅极结构两侧第二传输鳍部中的第二传输源区和第二传输漏区；位于所述第二下拉栅极结构两侧第二下拉鳍部中的第二下拉源区和第二下拉漏区；位于所述第二上拉栅极结构两侧第二上拉鳍部中的第二上拉源区和第一上拉源区。

本实施例中，所述掺杂区202还包括：位于所述第一连接栅极结构两侧第一连接鳍部中的第一连接源区与第一连接漏区，所述第一连接漏区与第一下拉漏区连接，所述第一连接源区与后续形成的第一位线不连接。

本实施例中，所述掺杂区202还包括：位于所述第二连接栅极结构两侧第二连接鳍部中的第二连接源区与第二连接漏区，所述第二连接漏区与所述二连接鳍部中的第二下拉漏区连接，所述第二连接源区与后续形成的第二位线不连接。

本实施例中，形成所述掺杂区202的步骤包括：形成覆盖所述第一上拉鳍部、第二上拉鳍部顶部和侧壁表面的第一光刻胶；以所述第一光刻胶为掩膜对所述第一下拉鳍部、第一传输鳍部、第二下拉鳍部和第二传输鳍部，进行第一离子注入，形成所述第一传输源区、第一传输漏区、第一下拉漏区、第一下拉源区、第二传输源区、第二传输漏区、第二下拉漏区和第二下拉源区；所述第一离子注入之后，形成覆盖所述第一传输鳍部、第一下拉鳍部、第二传输鳍部和第二下拉鳍部顶部和侧壁表面的第二光刻胶；以所述第二光刻胶为掩膜对所述第一上拉鳍部和第二上拉鳍部进行第二离子注入，形成第一上拉漏区、第一上拉源区、第二上拉源区和第二上拉漏区。

本实施例中，所述第一离子注入在所述第一传输源区、第一传输漏区、第一下拉漏区、第一下拉源区、第二传输源区、第二传输漏区、第二下拉漏区和第二下拉源区中注入第一掺杂离子。所述第一掺杂离子为N型离子，例如，磷离子或砷离子。

本实施例中，所述第二离子注入在所述第一上拉漏区、第一上拉源区、第二上拉源区和第二上拉漏区中注入第二掺杂离子，所述第二掺杂离子为P型离子，例如硼离子或BF^2-离子。

本实施例中，形成所述掺杂区202的步骤还包括：通过所述第一离子注入在所述第一连接栅极结构两侧的第一连接鳍部中形成第一连接源区和第一连接漏区，所述第一连接漏区与所述第一下拉漏区连接；通过所述第二离子注入在所述第二连接栅极结构两侧的第二连接鳍部中形成第二连接源区和第二连接漏区，所述第二连接漏区与所述第二下拉漏区连接。在其他实施例中，还可以不形成所述第一连接漏区、第一连接源区、第二连接漏区和第二连接源区。

本实施例中，所述第一传输源区与所述第一下拉漏区相互接触，形成第一公共掺杂区，所述第二传输源区与所述第二下拉漏区相互接触，形成第二公共掺杂区。

请参考图5，形成连接所述第一传输栅极结构和所述第二传输栅极结构的字线230；形成连接所述第一传输漏区的第一位线251；形成连接所述第二传输漏区的第二位线252。

本实施例中，所述第一连接源区与所述第一位线不连接，所述第二连接源区与所述第二位线不连接。

所述字线230用于控制所述第一传输晶体管和第二传输晶体管的开启和关断；所述第一位线251和第二位线252用于读取所形成的存储器中的数据，并向所述存储器中写入数据。

本实施例中，所述形成方法还包括：形成连接所述第一公共掺杂区、第一下拉漏区以及所述第一上拉源区的第一连接线271；形成连接所述第二公共掺杂区、第二下拉漏区以及所述第二上拉源区的第二连接线272。

所述第一连接线271用于实现第一下拉漏区、第一传输源区以及所述第一上拉源区之间的电连接；所述第二连接线272用于实现第二下拉漏区、第二传输源区以及所述第二上拉源区之间的电连接。

本实施例中，所述形成方法还包括：形成连接所述第一下拉源区的第一下拉源线231，所述第一下拉源线231用于对所述第一下拉源区施加第一电位；连接所述第二下拉源区的第二下拉源线232，所述第二下拉源线232用于对所述第二下拉源区施加所述第一电位。

本实施例中，所述第一电位为零电位，所述第一下拉源线231和第二下拉源线232用于接地。

本实施例中，所述形成方法还包括：形成连接所述第一上拉漏区的第一上拉漏线281，所述第一上拉漏线281用于对所述第一上拉漏区施加第二电位，所述第二电位大于所述第一电位；形成连接所述第二上拉源区的第二上拉漏线282，所述第二上拉漏线282用于对所述第二上拉源区施加所述第二电位。

本实施例中，所述形成方法还包括：形成连接所述第一连接线271与所述第二上拉栅极结构的第一栅极线261，所述第一栅极线261用于实现所述第二上拉栅极结构与所述第一下拉漏区之间的电连接；形成连接所述第二连接线272与所述第一上拉栅极结构的第二栅极线262，所述第二栅极线262用于实现所述第一上拉栅极结构与所述第二下拉漏区之间的电连接。

需要说明的是，本实施例中，所述第一位线251用于连接第一传输漏区。与所述第一位线251相连的晶体管为第一传输晶体管。形成所述第一传输晶体管的鳍部201为第一传输鳍部，所述第一传输鳍部所在的区域为第一传输区211。因此，所述第一传输鳍部的宽度与高度之和乘以所述第一传输鳍部的个数决定了所形成第一传输晶体管的第二沟道宽度。

本实施例中，形成所述第一下拉晶体管的鳍部201为第一下拉鳍部，所述第一下拉鳍部所在的区域为第一下拉区212。因此，所述第一下拉鳍部的宽度与高度之和乘以第一下拉鳍部个数决定了所形成第一传输晶体管的第一沟道宽度。

本实施例中，所述第一下拉鳍部与所述第一传输鳍部的宽度相等，所述第一下拉鳍部与所述第一传输鳍部的高度相等。所述第一下拉鳍部的个数多于所述第一传输鳍部的个数。因此，所述第二沟道宽度小于所述第一沟道宽度。

本实施例中，所述第二位线252用于连接第二传输漏区。与所述第二位线252相连的晶体管为第二传输晶体管。形成所述第二传输晶体管的鳍部201为第二传输鳍部，所述第二传输鳍部所在的区域为第二传输区221。所述第二传输鳍部的宽度与高度之和乘以所述第二传输鳍部的个数决定了所形成第二传输晶体管的第四沟道宽度。

本实施例中，形成所述第二下拉晶体管所的鳍部201为第二下拉鳍部，所述第二下拉鳍部所在的区域为第二下拉区222。所述第二下拉鳍部的宽度与高度之和乘以第二下拉鳍部个数决定了所形成第二下拉晶体管的第三沟道宽度。

本实施例中，所述第二下拉鳍部与所述第二传输鳍部的宽度相等，所述第二下拉鳍部与所述第二传输鳍部的高度相等。所述第二下拉鳍部的个数多于所述第二传输鳍部的个数。因此，所述第四沟道宽度小于所述第三沟道宽度。

本实施例中，所述第一下拉晶体管和第二下拉晶体管为下拉晶体管，所述第一传输晶体管和第二传输晶体管为传输晶体管。

本实施例中，所述存储器为静态存储器。

由于静态存储器的静态噪声容量与静态存储器的beta率有关，beta率越大静态存储器的静态噪声容量越大，beta率越小静态存储器的静态噪声容量越小。所述beta率为下拉晶体管和传输晶体管饱和电流之间的比值。

下拉晶体管的饱和电流与下拉晶体管的尺寸有关，传输晶体管的饱和电流与传输晶体管的尺寸有关。具体的，晶体管饱和电流与晶体管尺寸具有以下关系。

其中，k为比例系数，W为晶体管的宽度，L为晶体管的长度，V_GS为栅源电位，V_th为晶体管的阈值电位。

由此可见，晶体管的饱和电流与晶体管的宽长比有直接关系。晶体管的宽长比越大，则晶体管的饱和电流越大。

本实施例中，通过使第一传输晶体管的第二沟道宽度小于所述第一下拉晶体管的第一沟道宽度，从而增加第一下拉晶体管与第一传输晶体管的饱和电流之比值，进而增加所述存储器的静态噪声容量。

同时，本实施例中，通过使第二传输晶体管的第四沟道宽度小于所述第二下拉晶体管的第三沟道宽度，从而增加第二下拉晶体管与第二传输晶体管的饱和电流之比值，进一步增加所述存储器的静态噪声容量。

综上，本发明实施例提供的存储器的形成方法中，使所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度。

当所述第二沟道宽度小于所述第一沟道宽度时，所述第一传输晶体管的宽长比小于所述第一下拉晶体管的宽长比，从而使所述第一传输晶体管的饱和电流小于所述第一下拉晶体管的饱和电流，进而能够增加所述第一下拉晶体管的饱和电流与所述第一传输晶体管饱和电流之间的比值，降低第一位线上的静态噪声对所述存储器结构产生的干扰。

当所述第四沟道宽度小于所述第三沟道宽度时，所述第二传输晶体管的宽长比小于所述第二下拉晶体管的宽长比，从而使所述第二传输晶体管的饱和电流小于所述第二下拉晶体管的饱和电流，进而能够增加所述第二下拉晶体管的饱和电流与所述第二传输晶体管饱和电流之间的比值，能够降低第二位线上的静态噪声对所述存储器结构产生的干扰。

当所述第二沟道宽度小于所述第一沟道宽度且所述第四沟道宽度小于所述第三沟道宽度时，能够使所述第一传输晶体管的宽长比小于所述第一下拉晶体管的宽长比，所述第二传输晶体管的宽长比小于所述第二下拉晶体管的宽长比，从而使所述第一传输晶体管的饱和电流小于所述第一下拉晶体管的饱和电流，所述第二传输晶体管的饱和电流小于所述第二下拉晶体管的饱和电流，进而能够增加所述第一下拉晶体管饱和电流与所述第一传输晶体管饱和电流之间的比值，第二下拉晶体管饱和电流与所述第二传输晶体管饱和电流之间的比值，因此，能够增加所述存储器的静态噪声容量，降低静态噪声对存储器结构产生的干扰。

继续参考图5，本发明还提供了一种存储器结构的实施例，包括：

衬底，所述衬底包括：第一下拉区212、第二下拉区222、第一传输区211和第二传输区221；

位于衬底第一下拉区212的第一下拉晶体管，所述第一下拉晶体管具有第一沟道宽度，所述第一下拉晶体管包括：位于所述第一下拉区212衬底上的第一下拉栅极结构；分别位于所述第一下拉栅极结构两侧的第一下拉区212衬底中的第一下拉源区和第一下拉漏区，所述第一下拉源区用于施加第一电位；

位于衬底第二下拉区222的第二下拉晶体管，所述第二下拉晶体管具有第三沟道宽度，所述第二下拉晶体管包括：位于所述第二下拉区222衬底上的第二下拉栅极结构；分别位于所述第二下拉栅极结构两侧的衬底中的第二下拉源区和第二下拉漏区，所述第二下拉栅极结构与所述第一下拉漏区电连接，所述第二下拉漏区与所述第一下拉栅极结构电连接，所述第二下拉源区用于施加第一电位；

位于第一传输区211衬底上的第一传输晶体管，所述第一传输晶体管具有第二沟道宽度，所述第一传输晶体管包括：位于所述第一传输区211衬底上的第一传输栅极结构；分别位于所述第一传输栅极结构两侧的第一传输区211衬底中的第一传输源区和第一传输漏区，所述第一传输源区与所述第一下拉漏区电连接；

位于第二传输区221衬底上的第二传输晶体管，所述第二传输晶体管包括：位于所述第二传输区221衬底上的第二传输栅极结构；位于所述第二传输栅极结构两侧的第二传输区221衬底中的第二传输源区和第二传输漏区，所述第二传输源区与所述第二下拉漏区电连接，所述第二传输晶体管具有第四沟道宽度；

所述第四沟道宽度小于所述第三沟道宽度；

或者所述第二沟道宽度小于所述第一沟道宽度，或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度；

连接所述第一传输栅极结构和所述第二传输结构的字线230；

连接所述第一传输漏区的第一位线251；

连接所述第二传输漏区的第二位线252。

所述第一下拉区212为后续用于形成第一下拉晶体管的区域，所述第二下拉区222为后续用于形成第二下拉晶体管的区域，所述第一传输区211为后续用于形成第一传输晶体管的区域，所述第二传输区221为后续用于形成第二传输晶体管的区域。

本实施例中，所述衬底还包括：第一上拉区213和第二上拉区223。所述第一上拉区213用于形成第一上拉负载，所述第二上拉区223后续用于形成第二上拉负载。在其他实施例中，所述衬底还可以不包括所述第一上拉区和第二上拉区。

本实施例中，所述衬底200还包括第一连接区214和第二连接区224。在其他实施例中，所述衬底还可以不包括第一连接区和第二连接区。

本实施例中，所述第一连接区214、第一下拉区212和所述第一传输区211相互接触，所述第二连接区224、第二下拉区222和所述第二传输区221相互接触。

本实施例中，所述衬底包括：基底200和位于所述第一传输区211、第一下拉区212、第一上拉区213、所述第二传输区221、第二下拉区222、第一上拉区213基底200上的鳍部201。

本实施例中，所述鳍部201包括：位于所述第一传输区211基底200上的第一传输鳍部；位于所述第二传输区221基底上的第二传输鳍部；位于所述第一下拉区212基底200上的第一下拉鳍部；位于所述第二下拉区222基地200上的第二下拉鳍部；位于所述第一上拉区213基底200上的第一上拉鳍部；位于所述第二上拉区223基底200上的第二上拉鳍部。

需要说明的是，本实施例中，所述第一沟道宽度为所述第一下拉鳍部的个数乘以第一下拉鳍部宽度与两倍的第一下拉鳍部高度之和；所述第二沟道宽度为所述第二传输鳍部个数乘以所述第二传输鳍部宽度与两倍的第二传输鳍部高度之和；所述第三沟道宽度为所述第二下拉鳍部的个数乘以第二下拉鳍部宽度与两倍的第二下拉鳍部高度之和。所述第四沟道宽度为所述第一传输鳍部个数乘以所述第一传输鳍部宽度与两倍的第一传输鳍部高度之和。

在其他实施例中，所述衬底为平面衬底，所述第一沟道宽度为第一下拉源区沿第一下拉栅极结构延伸方向的宽度，所述第二沟道宽度为第一传输源区沿第一传输栅极结构延伸方向的宽度，所述第三沟道宽度为第二下拉源区沿第二下拉栅极结构延伸方向的宽度，所述第四沟道宽度为第二传输源区沿第二传输栅极结构延伸方向的宽度。

本实施例中，所述第一连接区214衬底还包括第一连接鳍部，所述第一连接鳍部与所述第一下拉鳍部的延伸方向相同，且所述第一连接鳍部与所述第一下拉鳍部连接。

本实施例中，所述第二连接区224衬底200包括第二连接鳍部，所述第二连接鳍部与所述第二下拉鳍部的延伸方向相同，所述第二连接鳍部与所述第二下拉鳍部连接。

本实施例中，所述鳍部201的宽度相同。在其他实施例中，所述鳍部的宽度还可以不相同。

本实施例中，所述鳍部201的高度相同。在其他实施例中，所述鳍部的高度还可以不相同。

本实施例中，所述第一传输鳍部个数小于所述第一下拉鳍部个数，且所述第二传输鳍部个数小于所述第二下拉鳍部个数。在其他实施例中，所述第一传输鳍部个数小于所述第一下拉鳍部个数，或者所述第二传输鳍部个数小于所述第二下拉鳍部个数。由此可见，本实施例中，所述第一沟道宽度大于所述第二沟道宽度，所述第三沟道宽度大于所述第四沟道宽度。

具体的，本实施例中，所述第一传输鳍部的个数为1个，所述第一下拉鳍部的个数为2个，所述第一上拉鳍部的个数为1个；所述第二传输鳍部的个数为1个，所述第二下拉鳍部的个数为2个，所述第二上拉鳍部的个数为1个。在其他实施例中，所述第一传输鳍部、第一下拉鳍部、所述第一上拉鳍部、所述第二传输鳍部、所述第二下拉鳍部和所述第二上拉鳍部的个数还可以为其他值。

本实施例中，所述第一连接鳍部与所述第二连接鳍部的个数为1个。在其他实施例中，所述第一连接鳍部与所述第二连接鳍部的个数还可以为其他值。

本实施例中，所述基底200和鳍部201的材料相同。具体的，所述基底200和鳍部201的材料为硅。在其他实施例中，基底和鳍部的材料还可以为锗或硅锗。

在其他实施例中，所述衬底还可以为平面衬底。所述衬底可以为硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底等半导体衬底。

本实施例中，所述第一传输区211与所述第一下拉区212接触，所述第一传输鳍部与部分所述第一下拉鳍部连接；所述第二传输区221与所述第二下拉区222接触，所述第二传输鳍部与部分所述第二下拉鳍部连接。

本实施例中，所述鳍部201的延伸方向相互相同。

本实施例中，所述存储器还包括：位于所述鳍部201之间的基底200上的隔离结构(图中未示出)，所述隔离结构覆盖所述鳍部201部分侧壁和顶部表面。

所述隔离结构用于实现不同鳍部201之间的电隔离。

本实施例中，所述隔离结构的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。

本实施例中，所述第一传输栅极结构横跨所述第一传输鳍部，所述第一传输栅极结构覆盖所述第一传输鳍部部分侧壁和顶部表面；所述第一传输源区和第一传输漏区分别位于所述第一传输栅极结构两侧的第一传输鳍部中。

本实施例中，所述第一下拉栅极结构横跨所述第一下拉鳍部，所述第一下拉栅极结构覆盖所述第一下拉鳍部部分侧壁和顶部表面；所述第一下拉源区和第一下拉漏区分别位于所述第一下拉栅极结构两侧的第一下拉鳍部中。

本实施例中，所述第二传输栅极结构横跨所述第二传输鳍部，所述第二传输栅极结构覆盖所述第二传输鳍部部分侧壁和顶部表面；所述第二传输源区和第二传输漏区分别位于所述第二传输栅极结构两侧的第二传输鳍部中。

本实施例中，所述第二下拉栅极结构横跨所述第二下拉鳍部，所述第二下拉栅极结构覆盖所述第二下拉鳍部部分侧壁和顶部表面；所述第二下拉源区和第二下拉漏区分别位于所述第二下拉栅极结构两侧的第二下拉鳍部中。

本实施例中，所述衬底还包括第一上拉区213和第二上拉区223。所述存储器还包括位于所述衬底第一上拉区213的第一上拉负载，位于所述衬底第二上拉区223的第二上拉负载。其他实施中，所述存储器还可以不包括所述第一上拉负载和所述第二上拉负载。

本实施例中，所述第一上拉负载包括第一上拉晶体管，所述第二上拉负载包括第二上拉晶体管。其他实施中，所述第一上拉负载和所述第二上拉负载还可以包括电阻。

本实施例中，所述第一上拉晶体管包括：位于所述第一上拉区213衬底上的第一上拉栅极结构，分别位于所述第一上拉栅极结构两侧衬底中的第一上拉漏区和第一上拉源区；所述第二上拉晶体管包括：位于所述第二上拉区223衬底上的第二上拉栅极结构，分别位于所述第二上拉栅极结构两侧衬底中的第二上拉源区和第二上拉漏区。

本实施例中，所述第一上拉栅极结构横跨所述第一上拉鳍部，所述第一上拉栅极结构覆盖所述第一上拉鳍部部分侧壁和顶部表面；所述第二上拉源区和第二上拉漏区分别位于所述第二上拉栅极结构两侧的第二上拉鳍部中。

本实施例中，所述第二上拉栅极结构横跨所述第二上拉鳍部，所述第二上拉栅极结构覆盖所述第二上拉鳍部部分侧壁和顶部表面；所述第一上拉漏区和第一上拉源区分别位于所述第一上拉栅极结构两侧的第一上拉鳍部中。

本实施例中，所述衬底200还包括：第一连接区214和第二连接区224。所述栅极结构240还包括：横跨所述第一连接鳍部的第一连接栅极结构，所述第一连接栅极结构覆盖所述第一连接鳍部部分侧壁和顶部表面；横跨所述第二连接鳍部的第二连接栅极结构，所述第二连接栅极结构覆盖所述第二连接鳍部部分侧壁和顶部表面。在其他实施例中，所述衬底不包括所述第一连接区和第二连接区，则所述鳍部不包括第一连接鳍部和第二连接鳍部，所述栅极结构还可以不包括第一连接栅极结构和第二连接栅极结构。

本实施例中，所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构和第二传输栅极结构的延伸方向相同。在其他实施例中，所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构和第二传输栅极结构的延伸方向还可以不相同。

本实施例中，所述第一下拉栅极结构与所述第一上拉栅极结构连接，从而实现所述第一下拉栅极结构与所述第一上拉栅极结构之间的电连接；所述第二下拉栅极结构与所述第二上拉栅极结构连接，从而实现所述第二下拉栅极结构与所述第二上拉栅极结构之间的电连接。在其他实施例中，所述第一下拉栅极结构与所述第一上拉栅极结构还可以不连接，所述第一下拉栅极结构与所述第一上拉栅极结构通过导电结构相连；所述第二下拉栅极结构与所述第二上拉栅极结构还可以不连接，所述第二下拉栅极结构与所述第二上拉栅极结构通过导电结构相连。

本实施例中，所述第一连接栅极结构与所述第一下拉栅极结构的延伸方向相同，且所述第一连接栅极结构与所述第一下拉栅极结构接触。

本实施例中，所述第二连接栅极结构与所述第二连接栅极结构的延伸方向相同，且所述第二连接栅极结构与所述第二连接栅极结构接触。

本实施例中，所述栅极结构240包括：所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构、第二传输栅极结构、第一连接栅极结构和第二连接栅极结构。

本实施例中，所述第一传输区211用于形成NMOS晶体管，即所述第一传输晶体管为NMOS晶体管；所述第一下拉区212用于形成NMOS晶体管，即所述第一下拉晶体管为NMOS晶体管；所述第一上拉区213用于形成PMOS晶体管，所述第一上拉晶体管为PMOS晶体管；所述第二传输区221用于形成NMOS晶体管，即所述第二传输晶体管为NMOS晶体管；所述第二下拉区222用于形成NMOS晶体管，即所述第二下拉晶体管为NMOS晶体管；所述第二上拉区223用于形成PMOS晶体管，所述第二上拉晶体管为PMOS晶体管。在其他实施例中，所述第一上拉区和第二上拉区还可以用于形成电阻。

本实施例中，所述第一传输源区、第一传输漏区、第一下拉漏区、第一下拉源区、第二传输源区、第二传输漏区、第二下拉漏区和第二下拉源区中第一掺杂离子。所述第一掺杂离子为N型离子，例如，磷离子或砷离子。

本实施例中，所述第一上拉漏区、第一上拉源区、第二上拉源区和第二上拉漏区中具有第二掺杂离子，所述第二掺杂离子为P型离子，例如硼离子或BF^2-离子。

本实施例中，所述掺杂区202还包括：位于所述第一连接栅极结构两侧第一连接鳍部中的第一连接源区与第一连接漏区，所述第一连接漏区与第一下拉漏区连接，所述第一连接源区与后续形成的第一位线不连接。所述第一连接源区与第一连接漏区中具有所述第一掺杂离子。

本实施例中，所述掺杂区202还包括：位于所述第二连接栅极结构两侧第二连接鳍部中的第二连接源区与第二连接漏区，所述第二连接漏区与所述二连接鳍部中的第二下拉漏区连接，所述第二连接源区与后续形成的第二位线不连接。所述第二连接源区与第二连接漏区中具有所述第一掺杂离子。

本实施例中，所述部分第一下拉漏区与所述第一传输源区相互连接，形成第一公共掺杂区，所述部分第二下拉漏区与所述第二传输源区相互连接，形成第二公共掺杂区。

本实施例中，掺杂区202包括：所述第一上拉漏区、第一上拉源区、第二上拉源区和第二上拉漏区、所述第一上拉漏区、第一上拉源区、第二上拉源区、第二上拉漏区、第一连接源区、第一连接漏区、第二连接源区和第二连接漏区。

所述字线230用于控制所述第一传输晶体管和第二传输晶体管的开启和关断；所述第一位线251和第二位线252用于读取所形成的存储器中的数据，并向所述存储器中写入数据。

本实施例中，所述存储器还包括：连接所述第一公共掺杂区、第一下拉漏区以及所述第一上拉源区的第一连接线271；连接所述第二公共掺杂区、第二下拉漏区以及所述第二上拉漏区的第二连接线272。

所述第一连接线271用于实现第一下拉漏区、第一传输源区以及所述第一上拉源区之间的电连接；所述第二连接线272用于实现第二下拉漏区、第二传输源区以及所述第二上拉源区之间的电连接。

本实施例中，所述存储器还包括：连接所述第一下拉源区的第一下拉源线231，所述第一下拉源线231用于对所述第一下拉源区施加第一电位；连接所述第二下拉源区的第二下拉源线232，所述第二下拉源线232用于对所述第二下拉源区施加所述第一电位。

本实施例中，所述第一电位为零电位，即所述第一下拉源线231和第二下拉源线232用于接地。

本实施例中，所述存储器还包括：连接所述第一上拉漏区的第一上拉漏线281，所述第一上拉漏线281用于对所述第一上拉漏区施加第二电位，所述第二电位大于所述第一电位；连接所述第二上拉漏区的第二上拉漏线282，所述第二上拉漏线282用于对所述第二上拉漏区施加所述第二电位。

本实施例中，所述存储器还包括：连接所述第一连接线271与所述第二上拉栅极结构的第一栅极线261，所述第一栅极线261用于实现所述第二上拉栅极结构与所述第一下拉漏区之间的电连接；连接所述第二连接线272与所述第一上拉栅极结构的第二栅极线262，所述第二栅极线262用于实现所述第一上拉栅极结构与所述第二下拉漏区之间的电连接。

需要说明的是，本实施例中，所述第一位线251用于连接第一传输漏区。与所述第一位线251相连的晶体管为第一传输晶体管。形成所述第一传输晶体管的鳍部201为第一传输鳍部，所述第一传输鳍部所在的区域为第一传输区211。所述第一传输鳍部的宽度与高度之和乘以所述第一传输鳍部的个数决定了所形成第一传输晶体管的第二沟道宽度。

本实施例中，形成所述第一下拉晶体管的鳍部201为第一下拉鳍部，所述第一下拉鳍部所在的区域为第一下拉区212。因此，所述第一下拉鳍部的宽度与高度之和乘以第一下拉鳍部个数决定了所形成第一传输晶体管的第一沟道宽度。

本实施例中，所述第一下拉鳍部与所述第一传输鳍部的宽度相等，所述第一下拉鳍部与所述第一传输鳍部的高度相等。所述第一下拉鳍部的个数多于所述第一传输鳍部的个数。因此，所述第二沟道宽度小于所述第一沟道宽度。

本实施例中，所述第二位线252用于连接第二传输漏区。与所述第二位线252相连的晶体管为第二传输晶体管。形成所述第二传输晶体管的鳍部201为第二传输鳍部，所述第二传输鳍部所在的区域为第二传输区221。

所述第二传输鳍部的宽度与高度之和乘以所述第二传输鳍部的个数决定了所形成第二传输晶体管的第四沟道宽度。

本实施例中，形成所述第二下拉晶体管所的鳍部201为第二下拉鳍部，所述第二下拉鳍部所在的区域为第二下拉区222。所述第二下拉鳍部的宽度与高度之和乘以第二下拉鳍部个数决定了所形成第二下拉晶体管的第三沟道宽度。

本实施例中，所述第二下拉鳍部与所述第二传输鳍部的宽度相等，所述第二下拉鳍部与所述第二传输鳍部的高度相等。所述第二下拉鳍部的个数多于所述第二传输鳍部的个数。因此，所述第四沟道宽度小于所述第三沟道宽度。

本实施例中，所述第一下拉晶体管和第二下拉晶体管为下拉晶体管，所述第一传输晶体管和第二传输晶体管为传输晶体管。

本实施例中，所形成的存储器为静态存储器。

由于静态存储器的静态噪声容量与静态存储器的beta率有关，beta率越大静态存储器的静态噪声容量越大，beta率越小静态存储器的静态噪声容量越小。所述beta率为下拉晶体管和传输晶体管饱和电流之间的比值。

下拉晶体管的饱和电流与下拉晶体管的尺寸有关，传输晶体管的饱和电流与传输晶体管的尺寸有关。具体的，晶体管饱和电流与晶体管尺寸具有以下关系。

其中，k为比例系数，W为晶体管的宽度，L为晶体管的长度，V_GS为栅源电位，V_th为晶体管的阈值电位。

由此可见，晶体管的饱和电流与晶体管的宽长比有直接关系。晶体管的宽比越大，则晶体管的饱和电流越大。

本实施例中，通过使第一传输晶体管的第二沟道宽度小于所述第一下拉晶体管的第一沟道宽度，从而增加第一下拉晶体管与第一传输晶体管的饱和电流之比值，进而增加所述存储器的静态噪声容量。

同时，本实施例中，通过使第二传输晶体管的第四沟道宽度小于所述第二下拉晶体管的第三沟道宽度，从而增加第二下拉晶体管与第二传输晶体管的饱和电流之比值，进一步增加所述存储器的静态噪声容量。

综上，本发明实施例提供的存储器结构中，所述第二沟道宽度小于所述第一沟道宽度；或者所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度。

当所述第二沟道宽度小于所述第一沟道宽度时，则所述第一传输晶体管的宽长比小于所述第一下拉晶体管的宽长比，从而使所述第一传输晶体管的饱和电流小于所述第一下拉晶体管的饱和电流，进而能够增加所述第一下拉晶体管的饱和电流与所述第一传输晶体管饱和电流之间的比值，降低第一位线上的静态噪声对所述存储器结构产生的干扰；

当所述第四沟道宽度小于所述第三沟道宽度时，则所述第二传输晶体管的宽长比小于所述第二下拉晶体管的宽长比，从而使所述第二传输晶体管的饱和电流小于所述第二下拉晶体管的饱和电流，进而能够增加所述第二下拉晶体管的饱和电流与所述第二传输晶体管饱和电流之间的比值，能够降低第二位线上的静态噪声对所述存储器结构产生的干扰；

当所述第二沟道宽度小于所述第一沟道宽度且所述第四沟道宽度小于所述第三沟道宽度时，从而能够使所述第一传输晶体管的宽长比小于所述第一下拉晶体管的宽长比，所述第二传输晶体管的宽长比小于所述第二下拉晶体管的宽长比，从而使所述第一传输晶体管的饱和电流小于所述第一下拉晶体管的饱和电流，所述第二传输晶体管的饱和电流小于所述第二下拉晶体管的饱和电流，进而能够增加所述第一下拉晶体管饱和电流与所述第一传输晶体管饱和电流之间的比值，第二下拉晶体管饱和电流与所述第二传输晶体管饱和电流之间的比值，因此，能够增加所述存储器的静态噪声容量，降低静态噪声对存储器结构产生的干扰。

为了提高存储器的静态噪声容量，本发明的实施例还提供一种存储器电路，包括：存储单元，所述存储单元包括：第一连接端、第二连接端和接地端，所述接地端用于施加第一电位；第一传输晶体管，所述第一传输晶体管包括：第一传输栅极，第一传输源极和第一传输漏极，所述第一传输源极与所述第一连接端连接；连接所述第一传输漏极的第一位线；第二传输晶体管，所述第二传输晶体管包括：第二传输栅极，第二传输源极和第二传输漏极，所述第二传输源极与所述第二连接端连接；连接所述第一传输栅极和第二传输栅极的第一字线；连接所述第二传输漏极的第二位线；分流单元，所述分流单元至少包括第一分流单元或第二分流单元；所述第一分流单元包括：第一分流输入端和第一分流输出端，所述第一分流输出端与所述接地端相连，所述第一分流输入端用于输入预设电位；所述第二分流单元包括：第二分流输入端和第二分流输出端，所述第二分流输出端与所述接地端连接，所述第二分流输入端用于输入所述预设电位。

其中，所述存储器电路至少包括第一分流单元或第二流单元。所述存储器在使用过程中，所述分流单元能够在干扰信号与所述接地端之间形成通路，从而减小所述干扰信号对存储单元内存储的数据的影响。因此，所述分流单元能够减小静态噪声对存储器的干扰，增加所述存储器的静态噪声容量。

图6至图9是本发明的存储器的形成方法另一实施例各步骤的结构示意图。

请参考图6，提供衬底，所述衬底包括存储区、第一传输区311、第二传输区321和分流区，所述分流区至少包括第一分流区314或第二分流区324。

所述存储区用于后续形成存储单元；所述第一传输区311为后续用于形成第一传输晶体管的区域，所述第二传输区322为后续用于形成第二传输晶体管的区域；所述分流区为后续用于形成第一分流结构和第二分流结构的区域。

本实施例中，所述存储区包括：第一下拉区312和第二下拉区322。

所述第一下拉区312为后续用于形成第一下拉晶体管的区域，所述第二下拉区322为后续用于形成第二下拉晶体管的区域，

本实施例中，所述存储区还包括：第一上拉区313和第二上拉区323。所述第一上拉区313用于形成第一上拉负载，所述第二上拉区323后续用于形成第二上拉负载。在其他实施例中，所述衬底还可以不包括所述第一上拉区和第二上拉区。

本实施例中，所述分流区包括：第一分流区314和第二分流区324。所述第一分流区后续用于形成第一分流结构，所述第二分流区后续用于形成第二分流结构。

本实施例中，所述衬底包括：基底300和位于所述基底300上的鳍部301。

本实施例中，所述鳍部301包括：位于所述第一传输区311基底300上的第一传输鳍部；位于所述第二传输区321基底上的第二传输鳍部；位于所述第一下拉区312基底300上的第一下拉鳍部；位于所述第二下拉区322基地200上的第二下拉鳍部；位于所述第一上拉区313基底300上的第一上拉鳍部；位于所述第二上拉区323基底300上的第二上拉鳍部；位于所述第一分流区314基底200上的第一分流鳍部；位于所述第二分流区324基底200上的第二分流鳍部。

本实施例中，所述鳍部201的宽度相同，所述鳍部201的高度相同。在其他实施例中，所述鳍部的宽度还可以不相同，所述鳍部的高度还可以不相同。

本实施例中，所述第一传输鳍部个数等于所述第一下拉鳍部个数，且所述第二传输鳍部个数等于所述第二下拉鳍部个数。在其他实施例中，所述第一传输鳍部个数还可以小于或大于所述第一下拉鳍部个数，所述第二传输鳍部个数还可以小于或大于所述第二下拉鳍部个数。

具体的，本实施例中，所述第一传输鳍部的个数为1个，所述第一下拉鳍部的个数为1个，所述第一上拉鳍部的个数为1个；所述第二传输鳍部的个数为1个，所述第二下拉鳍部的个数为1个，所述第二上拉鳍部的个数为1个。在其他实施例中，所述第一传输鳍部、第一下拉鳍部、所述第一上拉鳍部、所述第二传输鳍部、所述第二下拉鳍部和所述第二上拉鳍部的个数还可以为其他值。

本实施例中，形成所述衬底的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成基底300，位于所述第一传输区311基底300上的第一传输鳍部，位于所述第一下拉区312基底上的第一下拉鳍部，位于所述第一分流区314基底300上的第一分流鳍部，位于所述第二传输区321基底300上的第二传输鳍部，位于所述第二下拉区322基底300上的第二下拉鳍部，位于所述第二分流区324基底300上的第二分流鳍部。

本实施例中，所述基底300和鳍部301的材料相同。具体的，所述基底300和鳍部301的材料为硅。在其他实施例中，基底和鳍部的材料还可以为锗或硅锗。

在其他实施例中，所述衬底还可以为平面衬底。所述衬底可以为硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底等半导体衬底。

本实施例中，所述第一传输区311与所述第一下拉区312接触，所述第一传输鳍部与所述第一下拉鳍部连接；所述第二传输区321与所述第二下拉区322接触，所述第二传输鳍部与所述第二下拉鳍部连接。

本实施例中，所述鳍部301的延伸方向相同。在其他实施例中，所述鳍部的延伸方向还可以不相同。

本实施例中，形成所述衬底之后，所述形成方法还包括：在所述鳍部201之间的基底300上形成隔离结构(图中未示出)，所述隔离结构覆盖所述鳍部301部分侧壁和顶部表面。

所述隔离结构用于实现不同鳍部301之间的电隔离。

本实施例中，所述隔离结构的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。

后续在所述存储区形成存储结构；在所述衬底的第一传输区311形成第一传输晶体管，形成所述第一传输晶体管的步骤包括：在所述第一传输区311衬底上形成第一传输栅极结构，分别在所述第一传输栅极结构两侧的第一传输区311衬底中形成第一传输源区和第一传输漏区，所述第一传输源区与所述第一连接部电连接；

在所述衬底第二传输区321形成第二传输晶体管，形成所述第二传输晶体管的步骤包括：在所述第二传输区321衬底上形成第二传输栅极结构，分别在所述第二传输栅极结构两侧的第二传输区321衬底中形成第二传输漏区和第二传输源区，所述第二传输源区与所述第二连接部电连接；

在所述衬底第一分流区314形成第一分流结构；

或者在衬底第一分流区314形成第二分流结构；

或者在所述衬底第一分流区314形成第一分流结构，并在衬底第一分流区314形成第二分流结构；

所述第一分流结构包括：第一分流输入部和第一分流输出部，所述第一分流输入部用于输入预设电位，所述第一分流输出部用于接第一电位；所述第二分流结构包括：第二分流输入部和第二分流输出部，所述第二分流输入部用于输入所述预设电位，所述第二分流输出部用于施加所述第一电位。

具体的，本实施例中，形成所述存储结构和所述分流结构的步骤如图7和图8所示。

请参考图7，形成横跨所述鳍部301的栅极结构340，所述栅极结构340覆盖所述鳍部部分侧壁和顶部表面。

具体的，形成所述栅极结构340的步骤包括：形成横跨所述第一下拉鳍部的第一下拉栅极结构，所述第一下拉栅极结构覆盖所述第一下拉鳍部部分侧壁和顶部表面；形成横跨所述第一传输鳍部的第一传输栅极结构，所述第一传输栅极结构覆盖所述第一传输鳍部部分侧壁和顶部表面；形成横跨所述第二下拉鳍部的第二下拉栅极结构，所述第二下拉栅极结构覆盖所述第二下拉鳍部部分侧壁和顶部表面；形成横跨所述第二传输鳍部的第二传输栅极结构，所述第二传输栅极结构覆盖所述第二传输鳍部部分侧壁和顶部表面；形成横跨所述第一分流鳍部的第一分流栅极组，所述第一分流栅极组位于所述第一分流鳍部部分顶部和侧壁表面；形成横跨所述第二分流鳍部的第二分流栅极组，所述第二分流栅极组位于所述第二分流鳍部部分顶部和侧壁表面。

所述形成方法包括：形成横跨所述第一上拉鳍部的第一上拉栅极结构，所述第一上拉栅极结构覆盖所述第一上拉鳍部部分侧壁和顶部表面；形成横跨所述第二上拉鳍部的第二上拉栅极结构，所述第二上拉栅极结构覆盖所述第二上拉鳍部部分侧壁和顶部表面。

本实施例中，所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构和第二传输栅极结构的延伸方向相同。在其他实施例中，所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构和第二传输栅极结构的延伸方向还可以不相同。

本实施例中，所述第一下拉栅极结构与所述第一上拉栅极结构接触，从而实现所述第一下拉栅极结构与所述第一上拉栅极结构之间的电连接；所述第二下拉栅极结构与所述第二上拉栅极结构接触，从而实现所述第二下拉栅极结构与所述第二上拉栅极结构之间的电连接。在其他实施例中，所述第一下拉栅极结构与所述第一上拉栅极结构还可以不接触，所述第一下拉栅极结构与所述第一上拉栅极结构通过导电结构相连；所述第二下拉栅极结构与所述第二上拉栅极结构还可以不接触，所述第二下拉栅极结构与所述第二上拉栅极结构通过导电结构相连。

本实施例中，所述第一分流栅极组包括：与所述第一下拉栅极结构连接的第一分流栅极结构；与所述第一传输栅极结构连接的第二分流栅极结构。

本实施例中，第一分流栅极结构与所述第一下拉栅极结构接触，从而实现第一分流栅极结构与所述第一下拉栅极结构的电连接；所述第二分流栅极结构与所述第一传输栅极结构接触，从而实现所述第一分流栅极结构与所述第一传输栅极结构的电连接。在其他实施例中，所述第一分流栅极结构与所述第一下拉栅极结构还可以不接触，通过导电结构实现电连接；所述第二分流栅极结构与所述第一传输栅极结构还可以不接触，通过导电结构实现电连接。

本实施例中，所述第二分流栅极组包括：与所述第一下拉栅极结构电连接的第三分流栅极结构；与所述第二传输栅极结构电连接的第四分流栅极结构。

本实施例中，所述第三分流栅极结构与所述第二下拉栅极结构接触，从而实现第三分流栅极结构与所述第二下拉栅极结构的电连接；所述第四分流栅极结构与所述第一传输栅极结构接触，从而实现的第四分流栅极结构与所述第二传输栅极结构的电连接。在其他实施例中，所述第三分流栅极结构与所述第二下拉栅极结构还可以不接触，通过导电结构实现电连接；所述第四分流栅极结构与所述第二传输栅极结构还可以不接触，通过导电结构实现电连接。

本实施例中，所述栅极结构340包括：所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结构、第二下拉栅极结构、第一传输栅极结构、第二传输栅极结构、第一分流栅极组和第二分流栅极组。

请参考图8，在所述栅极结构340两侧的鳍部301中形成掺杂区302。

所述掺杂区302用于形成晶体管的源区和漏区。

本实施例中，通过离子注入在所述栅极结构340两侧的鳍部301中形成掺杂区302。在其他实施例中，还可以通过外延生长工艺形成所述掺杂区。

本实施例中，所述第一传输区311用于形成NMOS晶体管，即所述第一传输晶体管为NMOS晶体管；所述第一下拉区312用于形成NMOS晶体管，即所述第一下拉晶体管为NMOS晶体管；所述第一上拉区313用于形成PMOS晶体管，所述第一上拉晶体管为PMOS晶体管；所述第二传输区321用于形成NMOS晶体管，即所述第二传输晶体管为NMOS晶体管；所述第二下拉区322用于形成NMOS晶体管，即所述第二下拉晶体管为NMOS晶体管；所述第二上拉区323用于形成PMOS晶体管，所述第二上拉晶体管为PMOS晶体管。在其他实施例中，所述第一上拉区和第二上拉区还可以用于形成电阻。

本实施例中，所述第一分流晶体管、第二分流晶体管、第三分流晶体管和第四分流晶体管为NMOS晶体管。

本实施例中，所述掺杂区302包括：分别位于所述第一传输栅极结构两侧第一传输鳍部中的第一传输源区和第一传输漏区；位于所述第一下拉栅极结构两侧第一下拉鳍部中的第一下拉源区和第一下拉漏区；位于所述第一上拉栅极结构两侧第一上拉鳍部中的第一上拉漏区和第一上拉源区；分别位于所述第二传输栅极结构两侧第二传输鳍部中的第二传输源区和第二传输漏区；位于所述第二下拉栅极结构两侧第二下拉鳍部中的第二下拉源区和第二下拉漏区；位于所述第二上拉栅极结构两侧第二上拉鳍部中的第二上拉源区和第二上拉源区；位于所述第一分流栅极结构两侧第一分流鳍部中的第一分流漏区和第一分流源区；位于所述第二分流栅极结构两侧第一分流鳍部中的第二分流漏区和第二分流源区；位于所述第三分流栅极结构两侧第二分流鳍部中的第三分流漏区和第三分流源区；位于所述第四分流栅极结构两侧第二分流鳍部中的第四分流漏区和第四分流源区。

本实施例中，形成所述掺杂区302的步骤包括：形成覆盖所述第一上拉鳍部和第二上拉鳍部顶部和侧壁表面的第一光刻胶；以所述第一光刻胶为掩膜对所述第一下拉鳍部、第一传输鳍部、第二下拉鳍部、第二传输鳍部、第一分流鳍部和第二分流鳍部进行第一离子注入，形成第一传输源区、第一传输漏区、第一下拉漏区、第一下拉源区、第二传输源区、第二传输漏区、第二下拉漏区、第二下拉源区、第一分流源区、第一分流漏区、第二分流源区、第二分流漏区、第三分流源区、第三分流漏区、第四分流源区和第四分流漏区；所述第一离子注入之后，形成覆盖所述第一传输鳍部、第一下拉鳍部、第二传输鳍部、第二下拉鳍部、第一分流鳍部和第二分流鳍部顶部和侧壁表面的第二光刻胶；以所述第二光刻胶为掩膜对所述第一上拉鳍部和第二上拉鳍部进行第二离子注入，形成第一上拉漏区、第一上拉源区、第二上拉源区和第二上拉漏区。

本实施例中，所述第一传输源区、第一传输漏区、第一下拉漏区、第一下拉源区、第二传输源区、第二传输漏区、第二下拉漏区、第二下拉源区第一分流源区、第一分流漏区、第二分流源区、第二分流漏区、第三分流源区、第三分流漏区、第四分流源区和第四分流漏区中具有第一掺杂离子。所述第一掺杂离子为N型离子，例如，磷离子或砷离子。

本实施例中，所述第一上拉漏区、第一上拉源区、第二上拉源区和第二上拉漏区中具有第二掺杂离子，所述第二掺杂离子为P型离子，例如硼离子或BF^2-离子。

本实施例中，所述第一下拉漏区与所述第一传输源区相互连接，形成第一公共掺杂区，所述第二下拉漏区与所述第二传输源区相互连接，形成第二公共掺杂区。

本实施例中，所述第一分流漏区与所述第二分流源区接触，形成第一分流共掺杂区，从而实现第一分流漏区与所述第二分流源区之间的电连接；所述第三分流漏区与所述第四分流源区接触，形成第二分流共掺杂区，从而实现第三分流漏区与所述第四分流源区之间的电连接。

本实施例中，所述存储结构包括：位于第一下拉区312的第一下拉晶体管。

所述衬底第一下拉区312具有第一下拉晶体管，所述第一下拉晶体管包括：位于所述第一下拉区312衬底上的第一下拉栅极结构；分别位于所述第一下拉栅极结构两侧衬底的第一下拉源区和第一下拉漏区，所述第一下拉源区用于接第一电位；

所述衬底第二下拉区322具有第二下拉晶体管，所述第二下拉晶体管包括：位于所述衬底上的第二下拉栅极结构；分别位于所述第二下拉栅极结构两侧的衬底中的第二下拉源区和第二下拉漏区，所述第二下拉栅极结构与所述第一下拉漏区电连接，所述第二下拉漏区与所述第一下拉栅极结构电连接，所述第二下拉源区用于施加第一电位；

位于所述第一传输区311衬底上的第一传输晶体管，所述第一传输晶体管包括：位于所述衬底上的第一传输栅极结构；分别位于所述第一传输栅极结构两侧衬底中的第一传输源区和第一传输漏区，所述第一传输源区与所述第一下拉漏区电连接；

位于所述第二传输区321衬底上的第二传输晶体管，所述第二传输晶体管包括：在所述第二传输区321衬底上形成第二传输栅极结构；在所述第二传输栅极结构两侧第二传输区321衬底中形成第二传输源区和第二传输漏区，所述第二传输源区与所述第二下拉漏区电连接。

本实施例中，所述衬底还包括第一上拉区313和第二上拉区323。所述衬底第一上拉区313具有第一上拉负载，所述衬底第二上拉区323具有第二上拉负载，

所述第一上拉负载包括第一上拉晶体管，所述第二上拉负载包括第二上拉晶体管。在其他实施例中，所述第一上拉负载和所述第二上拉负载还可以包括电阻。

本实施例中，所述存储结构还包括：位于所述衬底的第一上拉区313的第一上拉晶体管，所述第一上拉晶体管包括：位于所述第一上拉区313衬底上的第一上拉栅极结构，分别位于所述第一上拉栅极结构两侧衬底中的第一上拉漏区和第一上拉源区；位于所述衬底的第二上拉区323的第二上拉晶体管，所述第二上拉晶体管包括：位于所述第二上拉区323衬底上的第二上拉栅极结构，分别位于所述第二上拉栅极结构两侧衬底中的第二上拉源区和第二上拉漏区。

本实施例中，所述衬底第一分流区314具有第一分流结构；所述第二分流区324具有第二分流结构。

所述第一分流结构包括：第一分流晶体管，所述第一分流晶体管包括：位于所述第一分流区314衬底上的第一分流栅极结构，所述第一分流栅极结构与所述第一下拉栅极结构电连接；位于所述第一分流栅极结构两侧第一分流区314衬底中的第一分流源区和第一分流漏区，所述第一分流输出部包括所述第一分流源区。

所述第一分流结构还包括第二分流晶体管，所述第二分流晶体管包括：位于所述第一分流区314衬底上的第二分流栅极结构，所述第二分流栅极结构与所述第二下拉栅极结构电连接；分别位于所述第二分流栅极结构两侧第一分流区314衬底中的第二分流源区和第二分流漏区，所述第一分流输入部包括所述第二分流漏区，所述第二分流源区与所述第一分流漏区电连接。

本实施例中，所述第二分流结构包括：第三分流晶体管和第四分流晶体管。

本实施例中，所述第三分流晶体管包括：位于第二分流区324衬底上的第三分流栅极结构，所述第三分流栅极结构与所述第二下拉栅极结构电连接；位于所述第三分流栅极结构两侧第二分流区324衬底中的第三分流源区和第三分流漏区，所述第二分流输出部包括所述第三分流源区。

本实施例中，所述第四分流晶体管包括：位于所述第二分流区324衬底上的第四分流栅极结构，所述第四分流栅极结构与所述第二传输栅极结构电连接；位于所述第四分流栅极结构两侧第二分流栅极结构两侧衬底中的第四分流源区和第四分流漏区，所述第二分流输入部包括所述第四分流源区，所述第四分流漏区与所述第三分流源区电连接。

在其他实施例中，所述第一分流结构还可以仅包括第一分流晶体管，所述第一分流输出部包括所述第一分流源区，所述第一分流栅极结构与所述第一下拉栅极结构电连接，所述第一分流输入部包括所述第一分流漏区。

在其他实施例中，所述第二分流结构还可以仅包括第三分流晶体管，所述第二分流输出部包括所述第三分流源区，所述第三分流栅极结构与所述第二下拉栅极结构电连接，所述第二分流输入部包括所述第三分流漏区。

请参考图9，形成连接所述第一传输栅极结构和所述第二传输结构的字线330；形成连接所述第一传输漏区的第一位线351；形成连接所述第二传输漏区的第二位线352。

所述字线330用于控制所述第一传输晶体管和第二传输晶体管的开启和关断；所述第一位线351和第二位线352用于读取所形成的存储器结构中的数据，并向所述存储器结构中写入数据。

本实施例中，所述第一位线351还连接所述第一分流输入部；所述第二位线352还连接所述第二分流输入部。

在其他实施例中，所述第一位线还可以不连接所述第一分流输入部；所述第二位线还可以不连接所述第二分流输入部。所述存储器结构还包括：与所述第一分流输入部电连接的第三位线；与所述第二分流输入部电连接的第四位线。

需要说明的是，在所述存储器结构的读取操作过程中，在所述第一位线351和第二位线352上施加预设电位，所述预设电位为高电平“1”；在所述字线330上施加高电平“1”，则所述第二分流晶体管导通；同时，如果所述第一下拉漏区与所述第一传输源区相连的节点的电位为低电平“0”，则第一分流晶体管导通，从而使所述第一分流结构导通。所述第一分流结构导通能够使所述预设电位通过所述第一分流结构与接地端连接，所述接地端能够拉低所述预设电位，从而能够减小预设电位对所述第一下拉漏区与所述第一传输源区相连的节点电位的影响，从而能够降低静态噪声对所形成存储器的干扰，进而能够提高存储器的静态噪声容量。

本实施例中，所述形成方法还包括：形成连接所述第一公共掺杂区、以及所述第一上拉源区的第一连接线371；形成连接所述第二公共掺杂区、以及所述第二上拉漏区的第二连接线372。

所述第一连接线371用于实现第一下拉漏区、第一传输源区以及所述第一上拉源区之间的电连接；所述第二连接线372用于实现第二下拉漏区、第二传输源区以及所述第二上拉漏区之间的电连接。

本实施例中，所述形成方法还包括：形成连接所述第一下拉源区的第一下拉源线331，所述第一下拉源线331用于对所述第一下拉源区施加第一电位；形成连接所述第二下拉源区的第二下拉源线332，所述第二下拉源线332用于对所述第二下拉源区施加所述第一电位。

本实施例中，所述第一电位为零电位，所述第一下拉源线331和第二下拉源线332用于接地。

本实施例中，所述形成方法还包括：形成连接所述第一上拉漏区的第一上拉漏线381，所述第一上拉漏线381用于对所述第一上拉漏区施加第二电位，所述第二电位大于所述第一电位；形成连接所述第二上拉源区的第二上拉漏线382，所述第二上拉漏线382用于对所述第二上拉漏区施加所述第二电位。

本实施例中，所述形成方法还包括：形成连接所述第一连接线371与所述第二上拉栅极结构的第一栅极线361，所述第一栅极线361用于实现所述第二上拉栅极结构与所述第一下拉漏区之间的电连接；形成连接所述第二连接线372与所述第一上拉栅极结构的第二栅极线362，所述第二栅极线362用于实现所述第一上拉栅极结构与所述第二下拉漏区之间的电连接。

综上，本发明实施例提供的存储器结构的形成方法中，在所述衬底分流区中形成有分流结构。所述存储器在使用过程中，所述分流结构能够在干扰信号与所述第一传输源区之间形成通路，从而减小所述干扰信号对存储结构内存储的数据的影响因此，所述分流结构能够减小静态噪声对存储器的干扰，增加所述存储器的静态噪声容量。

本发明还提供一种存储器结构的实施例，继续参考图9，所述存储器结构包括：

衬底，所述衬底包括存储区、第一传输区311和第二传输区321；

位于所述衬底存储区的存储结构，所述存储结构包括第一连接部、第二连接部和接地部，所述接地部用于施加第一电位；

位于所述衬底第一传输区311的第一传输晶体管，所述第一传输晶体管包括：位于所述第一传输区311衬底上的第一传输栅极结构，分别位于所述第一传输栅极结构两侧衬底中的第一传输漏区和第一传输源区，所述第一传输源区与所述第一连接部连接；

与所述第一传输漏区电连接的第一位线；

位于所述衬底第二传输区321的第二传输晶体管，所述第二传输晶体管位于所述第二传输区321衬底上的第二传输栅极结构，分别位于所述第二传输栅极结构两侧第二传输区321衬底中的第二传输漏区和第二传输源区，所述第二传输源区与所述第二连接部电连接；

与所述第一传输栅极结构和所述第二传输栅极结构电连接的字线；

与所述第二传输漏区电连接的第二位线；

所述衬底至少还包括第一分流区314或第二分流区324，所述衬底第一分流区314具有第一分流结构，所述第一分流结构包括：第一分流输入部和第一分流输出部，所述第一分流输入部用于施加预设电位，所述第一分流输出部用于连接所述接地部；所述衬底第二分流区324具有第二分流结构，所述第二分流结构包括：第二分流输入端和第二分流输出端，第二分流输入部和第二分流输出部，所述第二分流输入部用于施加所述预设电位，所述第二分流输出部用于接所述接地部。

所述存储区用于后续形成存储结构；所述第一传输区311为后续用于形成第一传输晶体管的区域，所述第二传输区321为后续用于形成第二传输晶体管的区域；所述分流区为后续用于形成第一分流结构和第二分流结构的区域。

本实施例中，所述存储区包括：第一下拉区312和第二下拉区322。

所述第一下拉区312为后续用于形成第一下拉晶体管的区域，所述第二下拉区322为后续用于形成第二下拉晶体管的区域，

本实施例中，所述存储区还包括：第一上拉区313和第二上拉区323。所述第一上拉区313用于形成第一上拉负载，所述第二上拉区323后续用于形成第二上拉负载。在其他实施例中，所述衬底还可以不包括所述第一上拉区和第二上拉区。

本实施例中，所述衬底包括：基底300和位于所述基底300上的鳍部301。

本实施例中，所述鳍部301包括：位于所述第一传输区311基底300上的第一传输鳍部；位于所述第二传输区321基底上的第二传输鳍部；位于所述第一下拉区312基底300上的第一下拉鳍部；位于所述第二下拉区322基地300上的第二下拉鳍部；位于所述第一上拉区313基底300上的第一上拉鳍部；位于所述第二上拉区323基底300上的第二上拉鳍部；位于所述第一分流区314基底300上的第一分流鳍部；位于所述第二分流区324基底300上的第二分流鳍部。

本实施例中，所述鳍部301的宽度相同，所述鳍部301的高度相同，。在其他实施例中，所述鳍部的宽度还可以不相同，所述鳍部的高度还可以不相同。

本实施例中，所述第一传输鳍部个数等于所述第一下拉鳍部个数，且所述第二传输鳍部个数等于所述第二下拉鳍部个数。在其他实施例中，所述第一传输鳍部个数还可以小于或大于所述第一下拉鳍部个数，所述第二传输鳍部个数还可以小于或大于所述第二下拉鳍部个数。

具体的，本实施例中，所述第一传输鳍部的个数为1个，所述第一下拉鳍部的个数为1个，所述第一上拉鳍部的个数为1个；所述第二传输鳍部的个数为1个，所述第二下拉鳍部的个数为1个，所述第二上拉鳍部的个数为1个。在其他实施例中，所述第一传输鳍部、第一下拉鳍部、所述第一上拉鳍部、所述第二传输鳍部、所述第二下拉鳍部和所述第二上拉鳍部的个数还可以为其他值。

本实施例中，所述基底300和鳍部301的材料相同。具体的，所述基底300和鳍部301的材料为硅。在其他实施例中，基底和鳍部的材料还可以为锗或硅锗。

在其他实施例中，所述衬底还可以为平面衬底。所述衬底可以为硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底等半导体衬底。

本实施例中，所述第一传输区311与所述第一下拉区312连接，所述第一传输鳍部与所述第一下拉鳍部连接；所述第二传输区321与所述第二下拉区322连接，所述第二传输鳍部与所述第二下拉鳍部连接。

本实施例中，所述鳍部301的延伸方向相同。在其他实施例中，所述鳍部的延伸方向还可以不相同。

本实施例中，所述存储器结构还包括位于基底上的隔离结构(图中未示出)

所述隔离结构用于实现不同鳍部301之间的电隔离。

本实施例中，所述隔离结构的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。

本实施例中，所述存储结构包括：位于第一下拉区312的第一下拉晶体管、位于第一传输区311的第一传输晶体管、位于第二下拉区322的第二下拉晶体管、位于第二传输区321的第二传输晶体管。

本实施例中，所述接地部用于施加第一电位，具体的，使所述接地部接地，从而在所述接地部施加第一电位。

所述第一下拉晶体管包括：位于所述第一下拉区312衬底上的第一下拉栅极结构；位于所述第一下拉栅极结构两侧的第一下拉区312衬底中的第一下拉源区和第一下拉漏区，所述第一下拉源区用于施加第一电位。

本实施例中，所述第一下拉栅极结构横跨所述第一下拉鳍部，所述第二下拉栅极结构覆盖所述第一下拉鳍部部分侧壁和顶部表面；所述第一下拉源区与所述第一下拉漏区分别位于所述第一下拉栅极结构两侧的第一下拉鳍部中。

本实施例中，所述第二下拉晶体管包括：位于所述第二下拉区322衬底上的第二下拉栅极结构；位于所述第二下拉栅极结构两侧第二下拉区322衬底中的第二下拉源区和第二下拉漏区，所述第二下拉栅极结构与所述第一下拉漏区电连接，所述第二下拉漏区与所述第一下拉栅极结构电连接，所述第二下拉源区用于施加第一电位。

本实施例中，所述第二下拉栅极结构横跨所述第二下拉鳍部，所述第二下拉栅极结构覆盖所述第二下拉鳍部部分侧壁和顶部表面；所述第二下拉源区与所述第二下拉漏区分别位于所述第二下拉栅极结构两侧的第二下拉鳍部中。

所述第一传输晶体管包括：位于所述第一传输区311衬底上的第一传输栅极结构；位于所述第一传输栅极结构两侧的第一传输区311衬底中的第一传输源区和第一传输漏区，所述第一传输源区与所述第一下拉漏区电连接。

本实施例中，第一传输栅极结构横跨所述第一传输鳍部，所述第一传输栅极结构覆盖所述第一传输鳍部部分侧壁和顶部表面。

本实施例中，所述第一传输源区与所述第一传输漏区分别位于所述第一传输栅极结构两侧的第一传输鳍部中。

本实施例中，所述第二传输晶体管包括：位于所述第二传输区321衬底上的第二传输栅极结构；位于所述第二传输栅极结构两侧的第二传输区321衬底中的第二传输源区和第二传输漏区，所述第二传输源区与所述第二下拉漏区电连接。

本实施例中，所述第二传输栅极结构横跨所述第二传输鳍部，所述第二传输栅极结构覆盖所述第二传输鳍部部分侧壁和顶部表面。

本实施例中，所述第二传输源区与所述第二传输漏区分别位于所述第二传输栅极结构两侧的第二传输鳍部中。

本实施例中，所述第一分流结构包括：横跨所述第一分流鳍部的第一分流栅极组，所述第一分流栅极组位于所述第一分流鳍部部分顶部和侧壁表面。

本实施例中，所述第二分流结构包括：横跨所述第二分流鳍部的第二分流栅极组，所述第二分流栅极组位于所述第二分流鳍部部分顶部和侧壁表面。

本实施例中，所述衬底还包括第一上拉区313和第二上拉区323。所述存储结构还包括：位于第一上拉区313的第一上拉负载；位于第二上拉323区的第二负载。在其他实施例中，所述存储区还可以不包括所述第一上拉区和第二上拉区，所述存储结构还可以不包括所述第一上拉负载和第二上拉负载。

所述第一上拉负载包括第一上拉晶体管，所述第二上拉负载包括第二上拉晶体管。在其他实施例中，所述第一上拉晶体管和第二上拉晶体管还可以包括电阻。

本实施例中，所述第一上拉晶体管包括：位于所述第一上拉区313衬底上的第一上拉栅极结构，分别位于所述第一上拉栅极结构两侧衬底中的第一上拉漏区和第一上拉源区。

本实施例中，第一上拉栅极结构横跨所述第一上拉鳍部，所述第一上拉栅极结构覆盖所述第一上拉鳍部部分侧壁和顶部表面。

本实施例中，所述第一上拉漏区与所述第一传输漏区分别位于所述第一上拉栅极结构两侧的第一上拉鳍部中。

本实施例中，所述第二上拉晶体管包括：位于所述第二上拉区323衬底上的第二上拉栅极结构，分别位于所述第二上拉栅极结构两侧衬底中的第二上拉源区和第二上拉漏区。

本实施例中，第二上拉栅极结构横跨所述第二上拉鳍部，所述第二上拉栅极结构覆盖所述第二上拉鳍部部分侧壁和顶部表面。

本实施例中，所述第二上拉源区与所述第一上拉漏区分别位于所述第二上拉栅极结构两侧的第二上拉鳍部中。

本实施例中，所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构和第二传输栅极结构的延伸方向相同。在其他实施例中，所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构和第二传输栅极结构的延伸方向还可以不相同。

本实施例中，所述第一下拉栅极结构与所述第一上拉栅极结构接触，从而实现所述第一下拉栅极结构与所述第一上拉栅极结构之间的电连接；所述第二下拉栅极结构与所述第二上拉栅极结构接触，从而实现所述第二下拉栅极结构与所述第二上拉栅极结构之间的电连接。

在其他实施例中，所述第一下拉栅极结构与所述第一上拉栅极结构还可以不接触，所述第一下拉栅极结构与所述第一上拉栅极结构通过导电结构相连；所述第二下拉栅极结构与所述第二上拉栅极结构还可以不接触，所述第二下拉栅极结构与所述第二上拉栅极结构通过导电结构相连。

本实施例中，所述衬底分流区包括第一分流区314和第二分流区324，所述衬底第一分流区314具有第一分流结构，所述第一分流结构包括：第一分流输入部和第一分流输出部，所述第一分流输入部用于施加预设电位，所述第一分流输出部用于连接所述接地部；所述衬底第二分流区324具有第二分流结构，所述第二分流结构包括：第二分流输入部和第二分流输出部，所述第二分流输入部用于施加所述预设电位，所述第二分流输出部用于接所述接地部。在其他实施例中，所述衬底还可以仅包括第一分流区或第二分流区。

所述第一分流结构包括：第一分流晶体管，所述第一分流晶体管包括：位于所述第一分流区314衬底上的第一分流栅极结构，所述第一分流栅极结构与所述第一下拉栅极结构电连接；位于所述第一分流栅极结构两侧第一分流区衬底中的第一分流源区和第一分流漏区，所述第一分流输出部包括所述第一分流源区。

所述第一分流结构还包括第二分流晶体管，所述第二分流晶体管包括：位于所述第一分流区衬底上的第二分流栅极结构，所述第二分流栅极结构与所述第一传输栅极结构电连接；分别位于所述第二分流栅极结构两侧第一分流区衬底中的第二分流源区和第二分流漏区，所述第一分流输入部包括所述第二分流漏区，所述第二分流源区与所述第一分流漏电区连接。

本实施例中，所述第一分流栅极结构与所述第二分流栅极结构构成第一分流栅极组。

本实施例中，所述第二分流结构包括：第三分流晶体管和第四分流晶体管。

本实施例中，所述第三分流晶体管包括：位于第二分流区324衬底上的第三分流栅极结构，所述第三分流栅极结构与所述第二下拉栅极结构电连接；位于所述第三分流栅极结构两侧第二分流区324衬底中的第三分流源区和第三分流漏区，所述第二分流输出部包括所述第三分流源区。

本实施例中，所述第四分流晶体管包括：位于所述第二分流区324衬底上的第四分流栅极结构，所述第四分流栅极结构与所述第二传输栅极结构电连接；位于所述第四分流栅极结构两侧衬底中的第四分流源区和第四分流漏区，第二分流输入部包括所述第四分流漏区，所述第四分流源区与所述第三分流漏区电连接。

本实施例中，所述第三分流栅极结构与所述第四分流栅极结构构成第二分流栅极组。

在其他实施例中，所述第一分流结构还可以仅包括第一分流晶体管，所述第一分流输出部包括所述第一分流源区，所述第一分流输出部包括所述第一分流漏区。

在其他实施例中，所述第二分流结构还可以仅包括第二分流晶体管，所述第二分流输出部包括所述第三分流源区，所述第二分流输出部包括所述第四分流漏区。

本实施例中，第一分流栅极结构与所述第一下拉栅极结构接触，从而实现第二分流栅极结构与所述第一下拉栅极结构的电连接；第二分流栅极结构与所述第一传输栅极结构接触，从而实现的第一分流栅极结构与所述第一传输栅极结构的电连接。在其他实施例中，第一分流栅极结构与所述第一下拉栅极结构还可以不接触，通过导电结构实现电连接；所述第二分流栅极结构与所述第一传输栅极结构还可以不接触，通过导电结构实现电连接。

本实施例中，所述第三分流栅极结构与所述第二下拉栅极结构接触，从而实现第三分流栅极结构与所述第二下拉栅极结构之间的电连接；所述第四分流栅极结构与所述第二传输栅极结构接触，从而实现所述第四分流栅极结构与所述第一传输栅极结构之间的电连接。在其他实施例中，第三分流栅极结构与所述第二下拉栅极结构还可以不接触，通过导电结构实现电连接；所述第四分流栅极结构与所述第二传输栅极结构还可以不接触，通过导电结构实现电连接。

本实施例中，所述第一上拉栅极结构、所述第二上拉栅极结构、所述第一下拉栅极结、第二下拉栅极结构、第一传输栅极结构、第二传输栅极结构、第一分流栅极组和第二分流栅极组构成栅极结构340。

本实施例中，所述第一传输源区、第一传输漏区、第一下拉漏区、第一下拉源区、第二传输源区、第二传输漏区、第二下拉漏区、第二下拉源区第一分流源区、第一分流漏区、第二分流源区、第二分流漏区、第三分流源区、第三分流漏区、第四分流源区、第四分流漏区、所述第一上拉漏区、第一上拉源区、第二上拉源区和第二上拉漏区构成掺杂区304。

本实施例中，所述第一传输区311用于形成NMOS晶体管，即所述第一传输晶体管为NMOS晶体管；所述第一下拉区312用于形成NMOS晶体管，即所述第一下拉晶体管为NMOS晶体管；所述第一上拉区313用于形成PMOS晶体管，所述第一上拉晶体管为PMOS晶体管；所述第二传输区321用于形成NMOS晶体管，即所述第二传输晶体管为NMOS晶体管；所述第二下拉区322用于形成NMOS晶体管，即所述第二下拉晶体管为NMOS晶体管；所述第二上拉区323用于形成PMOS晶体管，所述第二上拉晶体管为PMOS晶体管。在其他实施例中，所述第一上拉区和第二上拉区还可以用于形成电阻。

本实施例中，所述第一分流晶体管、第二分流晶体管、第三分流晶体管和第四分流晶体管为NMOS晶体管。

本实施例中，所述第一传输源区、第一传输漏区、第一下拉漏区、第一下拉源区、第二传输源区、第二传输漏区、第二下拉漏区、第二下拉源区第一分流源区、第一分流漏区、第二分流源区、第二分流漏区、第三分流源区、第三分流漏区、第四分流源区和第四分流漏区中具有第一掺杂离子。所述第一掺杂离子为N型离子，例如，磷离子或砷离子。

本实施例中，所述第一上拉漏区、第一上拉源区、第二上拉源区和第二上拉漏区中具有第二掺杂离子，所述第二掺杂离子为P型离子，例如硼离子或BF^2-离子。

本实施例中，所述第一下拉漏区与所述第一传输源区相互连接，形成第一公共掺杂区，所述第二下拉漏区与所述第二传输源区相互连接，形成第二公共掺杂区。

本实施例中，所述第一分流漏区与所述第二分流源区接触，形成第一分流共掺杂区，从而实现第一分流漏区与所述第二分流源区之间的电连接；所述第三分流漏区与所述第四分流源区接触，形成第二分流共掺杂区，从而实现第三分流漏区与所述第四分流源区之间的电连接。

所述字线330用于控制所述第一传输晶体管和第二传输晶体管的开启和关断；所述第一位线351和第二位线352用于读取所形成的存储器中的数据，并向所述存储器中写入数据。

本实施例中，所述第一位线351还连接所述第一分流输入部；所述第二位线352还连接所述第二分流输入部。在其他实施例中，所述第一位线还可以不连接所述第一分流输入部；所述第二位线还可以不连接所述第二分流输入部。

需要说明的是，在所述存储器结构的读取操作过程中，在所述存储器结构的读取操作过程中，在所述第一位线351和第二位线352上施加预设电位，所述预设电位为高电平“1”；在所述字线330上施加高电平“1”，则所述第二分流晶体管导通；同时，如果所述第一下拉漏区与所述第一传输源区相连的节点的电位为低电平“0”，则第一分流晶体管导通，从而使所述第一分流结构导通。所述第一分流结构导通能够使所述预设电位通过所述第一分流结构与接地端连接，所述接地端能够拉低所述预设电位，从而能够减小预设电位对所述第一下拉漏区与所述第一传输源区相连的节点电位的影响，从而能够降低静态噪声对所形成存储器的干扰，进而能够提高存储器的静态噪声容量。

本实施例中，所述存储器还包括：连接所述第一公共掺杂区、以及所述第一上拉源区的第一连接线371；连接所述第二公共掺杂区、以及所述第二上拉漏区的第二连接线372。

所述第一连接线371用于实现第一下拉漏区、第一传输源区以及所述第一上拉源区之间的电连接；所述第二连接线372用于实现第二下拉漏区、第二传输源区以及所述第二上拉漏区之间的电连接。

本实施例中，所述存储器还包括：连接所述第一下拉源区的第一下拉源线331，所述第一下拉源线331用于对所述第一下拉源区施加第一电位；连接所述第二下拉源区的第二下拉源线332，所述第二下拉源线332用于对所述第二下拉源区施加所述第一电位。

本实施例中，所述第一电位为零电位，即所述第一下拉源线331和第二下拉源线332用于接地。

本实施例中，所述存储器还包括：连接所述第一上拉漏区的第一上拉漏线381，所述第一上拉漏线381用于对所述第一上拉漏区施加第二电位，所述第二电位大于所述第一电位；连接所述第二上拉漏区的第二上拉漏线382，所述第二上拉漏线382用于对所述第二上拉漏区施加所述第二电位。

本实施例中，所述存储器还包括：连接所述第一连接线371与所述第二上拉栅极结构的第一栅极线361，所述第一栅极线361用于实现所述第二上拉栅极结构与所述第一下拉漏区之间的电连接；连接所述第二连接线372与所述第一上拉栅极结构的第二栅极线362，所述第二栅极线362用于实现所述第一上拉栅极结构与所述第二下拉漏区之间的电连接。

综上，本发明的实施例提供的存储器结构中，所述存储器结构至少包括第一分流结构和第二分流结构，且所述存储器电路至少包括第一分流单元和第二分流单元。所述第一分流单元能够降低所述第一分流输入端上的静态噪声对所述存储器电路的干扰；所述第二分流单元能够降低所述第二分流输入端上的静态噪声对所述存储器电路的干扰，由此可见，所述形成方法能够减小静态噪声对存储器结构的干扰，增加所述存储器结构的静态噪声容量。

图10是本发明的存储器结构又一实施例的结构示意图。

请参考图10，本实施例的存储器结构与上一实施例的相同之处在此不多做赘述，不同之处包括：

本实施例中，所述第一分流输入部不与所述第一位线电连接；所述第二分流输入部不与所述第二位线电连接。

所述存储器结构还包括：连接所述第一分流输入部的第三位线411；连接所述第四输入部的第四位线421。

本实施例中，在读取所述存储结构中存储的数据的过程中，在所述字线330上施加高电平“1”，使所述第一传输晶体管和所述第二传输晶体管导通，同时所述第一分流晶体管和所述第二分流晶体管导通。

本实施例中，在读取所述存储结构中存储的数据的过程中，通过所述第三位线411和第四位线421进行读取。

具体的，在所述第三位线411和所述第四位线421上施加预设电位，所述预设电位为高电平“1”。

所述第一下拉漏区与所述第一传输漏区连接处为所述存储器的第一存储节点；所述第二下拉漏区与所述第二传输漏区连接处为所述存储器的第二存储节点。

如果所述第一存储节点的电位为高电平“1”，所述第二下拉栅极结构上的电位为高电平“1”，第二下拉栅极结构上的电位与所述第二存储节点电位相反，所述第二存储节点的电位为低电平“0”，从而所述第一下拉栅极结构的电位为低电平“0”。

由于所述第二下拉栅极结构的电位为高电平“1”，第二上拉晶体管栅极结构与所述第二下拉栅极结构电连接，则第二上拉晶体管截止，第二下拉晶体管和第三分流晶体管导通，从而使所述第四位线421与接地部之间形成通路，所述第一电位能够拉低所述第四位线421的电位，从而使所述第四位线421输出低电平“0”，与所述第二存储节点电位相同，从而可以通过所述第四位线421读取第二存储节点的存储数据。

由于所述第一下拉栅极结构的电位为低电平“0”，第一上拉栅极结构与第一下拉栅极结构电连接，则第一上拉晶体管导通，第一下拉晶体管和第一分流晶体管截止，从而使所述第三位线411与所述第一电位断开，进而所述第三位线411上施加的预设电位不会被拉低，从而使所述第三位线411输出高电平“1”，从而能够通过第三位线411读取所述第一存储节点存储的数据。

如果所述第二存储节点的电位为高电平“1”，所述第一下拉栅极结构上的电位为高电平“1”，第一下拉栅极结构与所述第一存储节点电位相反，所述第一存储节点的电位为低电平“0”，从而所述第二下拉栅极结构的电位为低电平“0”。

由于所述第一下拉栅极结构的电位为高电平“1”，第一上拉晶体管截止，第一下拉晶体管和第一分流晶体管导通，从而使所述第三位线411与第一电位之间形成通路，所述第一电位能够拉低所述第三位线411的电位，从而使所述第三位线411输出低电平“0”，与所述第一存储节点电位相同，从而可以通过所述第三位线411读取第一存储节点的存储数据。

由于所述第二下拉栅极结构的电位为低电平“0”，第二上拉晶体管导通，第二下拉晶体管和第三分流晶体管截止，从而使所述第四位线421与所述第一电位断开，进而所述第四位线421上施加的预设电位不会被拉低，从而使所述第四位线421输出高电平“1”，从而能够通过第四位线421读取所述第二存储节点存储的数据。

由以上分析可以得出，本实施例中，通过所述第三位线411和第四位线421读取所述存储结构中的数据，在所述读取过程中，所述预设电位不会施加到所述第一存储节点和第二存储节点上，从而不容易影响所述存储结构中存储的数据，从而不容易发生读取错误，因此，所述存储器的抗噪声干扰能力得到提高，静态噪声容量得到增加。

综上，本发明实施例提供的存储器结构中，使所述存储器结构至少包括第一分流结构和第二分流结构。所述存储器在读取操作中，在所述第一分流输入部施加预设电位，所述预设电位为高电平“1”。

当所述存储器结构包括第一分流结构时，如果所述第一连接部的电位为低电平“0”时，所述第一分流结构导通，使所述第一连接部与所述接地部连接。所述接地部能够通过所述第一分流结构拉低所述预设电位，从而减少所述预设电压对所述第一连接部的电位的影响，避免所述第一连接部的电位发生反转，因此，所述第一分流结构能够降低所述第一分流输入部上的静态噪声对所述存储器结构的干扰。

当所述存储器结构包括第二分流结构时，如果所述第二连接部的电位为低电平“0”时，所述第二分流结构导通，使所述第二连接部与所述接地部连接。所述接地部能够通过所述第二分流结构拉低所述预设电位，从而减少所述预设电压对所述第二连接部的电位的影响，避免所述第二连接部的电位发生反转，从而能够降低所述第二分流输入部上的静态噪声对所述存储器结构的干扰。

当所述存储器结构包括第一分流和第二分流结构时，如果所述第一连接部的电位为低电平“0”，所述第二连接部的电位为高电平“1”时，所述第一分流结构导通，所述第一分流结构能够降低所述第一分流输入部上的静态噪声对所述存储器结构的干扰；如果所述第二连接部的电位为低电平“0”，所述第一连接部的电位为高电平“1”时，所述第二分流结构导通，所述第二分流结构能够降低所述第二分流输入部上的静态噪声对所述存储器结构的干扰。因此，所述分流结构能够减小静态噪声对存储器的干扰，增加所述存储器的静态噪声容量。

图11是本发明的存储器电路一实施例的电路示意图。

具体的，本实施例为图10的存储器结构的电路图。

请参考图11，所述存储器电路包括：存储单元20，所述存储单元20包括：第一连接端31、第二连接端32和接地端，所述接地端用于施加第一电位；

第一传输晶体管PG1，所述第一传输晶体管PG1包括：第一传输栅极，第一传输源极和第一传输漏极，所述第一传输源极与所述第一连接端31连接；

连接所述第一传输漏极的第一位线BL1；

第二传输晶体管PG2，所述第二传输晶体管PG2包括：第二传输栅极，第二传输源极和第二传输漏极，所述第二传输源极与所述第二连接端32连接；

连接所述第一传输栅极和第二传输栅极的第一字线WL；

连接所述第二传输漏极的第二位线BL2；

分流单元，所述分流单元至少包括第一分流单元12或第二分流单元22；所述第一分流单元12包括：第一分流输入端和第一分流输出端，所述第一分流输入端用于输入预设电位，所述第一分流输出端用于与所述接地端相连；所述第二分流单元22包括：第二分流输入端和第二分流输出端，所述第二分流输出端与所述接地端连接，所述第二分流输入端用于输入所述预设电位。

本实施例中，所述第一分流输入端通过第一位线输入所述预设电位，所述第二分流输入端通过第二位线输入所述预设电位。

本实施例中，所述存储器为六管存储器。在其他实施例中，所述存储器还可以为四管存储器或四管加两电阻存储器。

本实施例中，所述存储单元20包括：第一下拉晶体管PD1，所述第一下拉晶体管PD1包括：第一下拉栅极；第一下拉源极和第一下拉漏极，所述第一下拉漏极与所述第一传输源极连接；

第二下拉晶体管PD2，所述第二下拉晶体管PD2包括：第二下拉栅极，所述第二下拉栅极与所述第一下拉漏极连接；第二下拉源极，所述第二下拉漏极与所述第二传输源极连接；第二下拉漏极，所述第二下拉漏极与所述第一下拉栅极连接。

本实施例中，所述第一电位为低电平，通过使所述接地端接地在所述接地端施加第一电位。

本实施例中，所述存储器电路还包括：第一上拉负载，所述第一上拉负载包括：第一负载输入端，所述第一负载输入端用于输入第二电位Vdd，所述第二电位Vdd大于第一电位Vss；第一负载输出端，所述第一负载输出端连接所述第一下拉晶体管漏极；第二上拉负载，所述第二上拉负载包括：第二负载输入端，所述第二负载输入端用于输入所述第二电位Vdd；第二负载输出端，所述第二负载输出端连接所述第二下拉晶体管漏极。在其他实施例中，所述存储单元还可以不包括第一上拉负载和第二上拉负载。

本实施例中，所述第一上拉负载包括第一上拉晶体管PU1，所述第一上拉晶体管PU1包括：第一上拉栅极，所述第一上拉栅极与所述第一下拉栅极连接；第一上拉漏极，所述第一上拉漏极连接所述第一负载输入端，第一上拉源极，所述第一上拉源极连接所述第一负载输出端；

本实施例中，所述第二上拉负载包括第二上拉晶体管PU2，所述第二上拉晶体管PU2包括：第二上拉栅极，所述上拉栅极连接所述第二下拉栅极；第二上拉漏极，第二上拉漏极连接所述第二负载输入端；第二上拉源极，所述第二上拉源极连接所述第二负载输出端。

本实施例中，所述第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PG1、第二传输晶体管PG2为NMOS晶体管；所述第一上拉晶体管PU1和第二上拉晶体管PU2为PMOS晶体管。

本实施例中，所述第一下拉晶体管PD1和第一上拉晶体管PU1构成第一反相器；所述第二下拉晶体管PD2和第二上拉晶体管PU2构成第二反向器。则所述第一反向器与所述第二反向器形成存储单元。所述存储单元通过锁存的作用实现对数据的存储。

本实施例中，所述第一上拉源极与所述第一下拉漏极的连接点处形成所述存储器的第一存储节点A；所述第二上拉漏极与所述第二下拉漏极的连接点处形成所述存储器的第二存储节点B；所述第一上拉栅极和第一下拉栅极连接的连接点处为第一连接点1，所述第二上拉栅极和第二下拉栅极连接的连接点处为第二连接点2。

由于第一下拉晶体管PD1与第一上拉晶体管PU1构成第一反向器，所述第一存储节点A与所述第一连接点1的电位相反，所述第一连接点1与所述第二存储节点B的电位相同，因此，所述第二存储节点B与第一存储节点A的电位相反，又由于第二存储节点B的电位与第二连接点2的电位相反，从而实现锁存的功能。

具体的，如果存储节点A的电位为高电平“1”，第一连接点1的电位与第一存储节点A的电位相反，则第一连接点1的电位为低电平“0”，从而第二存储节点B的电位为低电平“0”，又由于第二存储节点B与第二连接点2的电位相反，所述第二连接点2的电位为高电平“1”，存储节点A为高电平“1”。由此可见，所述存储单元能够实现锁存的功能。

本实施例中，所述第一电位为零电位。具体的，所述第一分流输出端、所述第一下拉晶体管源极、所述第二分流输出端和所述第二下拉晶体管源极接地。

本实施例中，所述字线WL用于控制第一传输晶体管PG1和第二传输晶体管PG2的开启与关断。从而实现对存储单元的选择，并对所选择的存储单元30中的数据进行读取、写入与存储。

本实施例中，在所述字线WL上施加高电平“1”可以使第一传输晶体管PG1和第二传输晶体管PG2导通，从而使第一位线BL1与所述存储单元30相连，使所述第二位线BL2与所述存储单元30相连。

在读取所述存储单元30中存储的数据的过程中，需要在所述第一位线BL1和第二位线BL2上施加预设电位，所述预设电位为高电平“1”。由于所述第一存储节点A和第二存储节点B的电位相反，第一存储节点A和第二存储节点B中必有一个节点的电位为低电平“0”，所述预设电位容易使为低电平“0”的存储节点的电位发生反转，从而发生读取错误。所述第一分流单元11和第二分流单元12能够在读取过程中导通，从而使第一电位Vss通过所述分流单元拉低与为低电平“0”的存储节点连接的预设电位，从而能够减少读取错误，进而能够增加所述存储器的抗干扰能力，增加所述存储器的静态噪声容量。

本实施例中，为了减少静态噪声对所述存储器的干扰，所述存储器电路包括：第一分流单元12，所述第一分流单元12包括：第一分流输入端和第一分流输出端，所述第一分流输入端与所述第一位线BL1连接，所述第一分流输出端用于与接地端连接；第二分流单元22，所述第二分流单元22包括：第二分流输入端和第二分流输出端，所述第二分流输入端与所述第二位线BL2连接，所述第二分流输出端与所属接地端连接。

本实施例中，所述第一分流单元12包括：第一分流晶体管FD1，所述第一分流晶体管FD1包括：第一分流栅极，所述第一分流栅极与所述第一下拉栅极连接；第一分流源极和第一分流漏极，所述第一分流源极连接所述接地端。

本实施例中，所述第一分流单元12还包括第二分流晶体管FG1，所述第二分流晶体管FG1包括：第二分流栅极，所述第二分流栅极与所述第一传输栅极连接；第二分流源极，所述第二分流源极与所述第一分流漏极连接；第二分流漏极，所述第二分流漏极与所述第一分流输入端连接。

本实施例中，如果所述第一存储节点A为低电平“0”，第一连接点1为高电平“1”，所述第一位线BL1上施加的预设电位为第一预设电位；在读取过程中，所述字线WL接高点位“1”，第一传输晶体管PG1和第二分流晶体管FG1导通，第一连接点1为高电平“1”，则第一下拉晶体管PD1和所述第一分流晶体管FD1导通，因此，所述第一预设电位与所述接地端可以通过所述第一分流单元12形成通路，从而使所述第一电位Vss能够通过所述第一分流单元12拉低所述预设电位，从而能够防止所述预设电位使所述第一存储节点A的电位发生反转，进而能够使所述第一位线BL1能够输出正确的读取结果。因此，所述第一分流单元12能够降低静态噪声对所述存储器的干扰，从而能够增加所述存储器的静态噪声容量。

所述第二分流单元22包括：第三分流晶体管FD2，所述第三分流晶体管FD2包括：第三分流栅极，所述第三分流栅极与所述第二下拉栅极连接；第三分流源极和第三分流漏极，所述第三分流源极与第二分流输出端连接；

第四分流晶体管FG2，所述第四分流晶体管FG2包括：第四分流栅极，所述第四分流栅极与所述第二传输栅极连接；第四分流源极，所述第四分流源极连接第三分流漏极；第四分流漏极，所述第四分流漏极与所述第二分流输入端连接。

本实施例中，如果所述第二存储节点B为低电平“0”，第二连接点2为高电平“1”，所述第二位线BL2上施加的预设电位为预设电位；在读取过程中，所述字线WL接高点位“1”，第二传输晶体管PG2和第四分流晶体管FG2导通，第二连接点为高电平“1”，则第二下拉晶体管PD2和所述第三分流晶体管FD2导通，因此，所述预设电位与所述接地端可以通过所述第二分流单元22形成通路，从而使所述接地端能够通过所述第二分流单元22拉低所述第二预设电位，从而使所述第二位线BL2能够输出正确的读取结果。因此，所述第二分流单元22能够降低静态噪声对所述存储器的干扰，从而能够增加所述存储器的静态噪声容量。

在其他实施例中，所述第一分流单元还可以仅包括所述第一分流晶体管，所述第一分流源区与所述接地端连接，所述第一分流漏区与所述第一位线连接；所述第二分流单元还可以仅包括所述第三分流晶体管，所述第三分流源区与所述接地端连接，所述第三分流漏区与所述第二位线连接。

在其他实施例中，所述第一分流单元和第二分流单元还可以包括电阻。

本发明实施例提供的存储器电路中，所述存储器电路至少包括第一分流单元和第二分流单元。所述第一分流单元能够降低所述第一分流输入端上的静态噪声对所述存储器电路的干扰；所述第二分流单元能够降低所述第二分流输入端上的静态噪声对所述存储器电路的干扰。由此可见，静态噪声对存储器电路的干扰较小，所述存储器的静态噪声容量较大。

图12是本发明存储器电路另一实施例的结构示意图。

本实施例中，所述存储器电路与上一实施例的相同之处在此不多做赘述，不同之处如图12所示。

请参考图12，所述存储器电路还包括：第三位线BL1a，所述第三位线BL1a连接所述第一分流输入端；第四位线BL2a，所述第四位线BL2a连接所述第二分流输入端。

本实施例中，通过所述第三位线BL1a对所述第一分流输入端施加所述预设电位，通过所述第四位线BL2a对所述第二分流输入端施加所述预设电位。

本实施例中，在读取所述存储单元30中存储的数据的过程中，在所述字线WL上施加高电平“1”，使所述第一传输晶体管PG1和所述第二传输晶体管PG2导通，同时所述第一分流晶体管FD1和所述第四分流晶体管FG2导通。

本实施例中，在读取所述存储单元30中存储的数据的过程中，通过所述第三位线BL1a和第四位线BL2a进行读取。

具体的，在所述第三位线BL1a和所述第四位线BL2a上施加预设电位，所述预设电位为高电平“1”。

如果所述第一存储节点A的电位为高电平“1”，所述第二连接点2的电位为高电平“1”，第二连接点2与所述第二存储节点电位相反，所述第二存储节点B的电位为低电平“0”，从而所述第一连接点1的电位为低电平“0”。

由于所述第二连接点2的电位为高电平“1”，第二上拉晶体管PU2截止，第二下拉晶体管PD2和第三分流晶体管FD2导通，从而使所述第四位线BL2a与接地端之间形成通路，所述接地端能够拉低所述第四位线BL2a上的电位，从而使所述第四位线BL2a输出低电平“0”，从而使第四位线BL2a的电位于所述第二存储节点B电位相同，从而可以通过所述第四位线BL2a读取第二存储节点B的存储数据。

由于所述第一连接点1的电位为低电平“0”，第一上拉晶体管PU1导通，第一下拉晶体管PD1和第一分流晶体管FD1截止，从而使所述第三位线BL1a与所述接地端断开，进而所述第三位线BL1a上施加的预设电位不会被拉低，从而使所述第三位线BL1a输出高电平“1”，从而能够通过第三位线BL1a读取所述第一存储节点A存储的数据。

如果所述第二存储节点B的电位为高电平“1”，所述第一连接点1的电位为高电平“1”，第一连接点1与所述第一存储节点A电位相反，所述第一存储节点A的电位为低电平“0”，从而所述第二连接点2的电位为低电平“0”。

由于所述第一连接点1的电位为高电平“1”，第一上拉晶体管PU1截止，第一下拉晶体管PD1和第一分流晶体管FD1导通，从而使所述第三位线BL1a与接地端之间形成通路，所述接地端能够拉低所述第三位线BL1a上的电位，从而使所述第三位线BL1a输出低电平“0”，与所述第一存储节点A电位相同，从而可以通过所述第三位线BL1a读取第一存储节点A的存储数据。

由于所述第二连接点2的电位为低电平“0”，第二上拉晶体管PU2导通，第二下拉晶体管PD2和第三分流晶体管FD2截止，从而使所述第四位线BL2a与所述接地端断开，因此所述第四位线BL2a上施加的预设电位不会被拉低，从而使所述第四位线BL2a输出高电平“1”，从而能够通过第四位线BL2a读取所述第二存储节点B存储的数据。

由以上分析可以得出，本实施例中，能够通过所述第三位线BL1a和第四位线BL2a读取所述存储单元30中的数据，在所述读取过程中，所述预设电位不会施加到所述第一存储节点A和第二存储节点B上，从而不容易影响所述存储单元30中存储的数据，从而不容易发生读取错误，因此，所述存储器的抗噪声干扰能力得到提高，静态噪声容量得到增加。

本实施例中，所述第一分流单元12包括：第一分流晶体管FD1和第二分流晶体管FG1；所述第二分流单元22包括：第三分流晶体管FD2和第四分流晶体管FG2。

在其他实施例中，所述第一分流单元还可以仅包括所述第一分流晶体管，且所述第一分流漏极与所述第三位线连接，所述第一分流源区与所述接地端连接；所述第二分流单元还可以仅包括所述第三分流晶体管，所述第三分流漏极与所述第四位线连接，所述第三分流源区与所述接地端连接。

综上，本发明实施例提供的存储器电路中，所述存储器电路至少包括第一分流单元和第二分流单元。所述第一分流单元能够降低所述第一分流输入端上的静态噪声对所述存储器电路的干扰；所述第二分流单元能够降低所述第二分流输入端上的静态噪声对所述存储器电路的干扰。由此可见，静态噪声对存储器电路的干扰较小，所述存储器的静态噪声容量较大。

本发明还提供一种存储器的工作方法的实施例。

继续参考图11提供存储器电路。

本实施例中，所述存储器电路与所述存储器电路一实施例所述的存储器电路相同，在此不多做赘述。

本实施例中，所述第一分流输入端与所述第一位线BL1连接；所述第二分流输入端连接所述第二位线BL2。

继续参考图11，对所述接地部施加第一电位。

本实施例中，所述第一电位为低电平“0”。

本实施例中，通过使所述第一下拉源区和所述第二下拉源区接地，从而在所述第一下拉晶体管源区和所述第二下拉晶体管源区上施加第一电位。

本实施例中，所述存储单元30还包括：第一上拉负载，所述第一上拉负载包括：第一负载输入端和第一负载输出端，所述第一负载输出端连接所述第一下拉晶体管漏区，所述第一负载输入端用于施加第二电位，所述第二电位大于所述第一电位；第二上拉负载，所述第二上拉负载包括：第二负载输入端和第二负载输出端，所述第二负载输出端连接所述第二下拉晶体管漏区，所述第二负载输入端用于施加所述第二电位Vdd。

所述工作方法还包括：对所述第一负载输入端和所述第二负载输入端施加第二电位Vdd，所述第二电位Vdd大于第一电位Vss。

本实施例中，所述第二电位Vdd为高电平“1”。

在其他实施例中，所述存储器电路不包括所述第一上拉负载和所述第二上拉负载。所述工作方法不包括：对所述第一负载输入端和所述第二负载输入端施加第二电位的步骤。

继续参考图11，在所述字线WL上连接字线电位，所述第字线电位大于所述第一电位Vss。

本实施例中，所述字线电位为高电平“1”。

本实施例中，由于所述第一传输晶体管PG1和所述第二传输晶体管PG2为NMOS晶体管，所述字线电位为高电平“1”，则第一传输晶体管PG1和第二传输晶体管PG2导通。

本实施例中，所述第二分流晶体管FG1和第四分流晶体管FG2为NMOS晶体管，则所述第二分流晶体管FG1和第四分流晶体管FG2导通。

继续参考图11，在所述第一位线BL1和所述第二位线BL2上施加工作电位。

本实施例中，所述工作方法包括：写入操作和读取操作。

在所述写入操作中，所述工作电位为存储电位。

在所述第一位线BL1和所述第二位线BL2上施加存储电位的步骤包括：在所述第一位线BL1和所述第二位线BL2上施加存储电位，在所述存储单元30中形成存储信号。

具体的，如果所要存储的信号为高电平“1”，则在所述第一位线BL1上施加的存储电位为高电平“1”；在所述第二位线BL2上施加的存储电位为低电平“0”。

由于所述第一位线BL1上的电位为高电平“1”，所述第一存储节点A的电位为高电平“1”；由于所述第二位线BL2上的电位为低电平“0”，则所述第二存储节点B上的电位为低电平“0”。

所述第一存储节点A的电位为高电平“1”，则所述第二连接点2的电位为高电平“1”，从而所述第二下拉晶体管PD2导通，所述第二存储节点B施加所述第一电位Vss，所述第一电位为低电平“0”，因此，所述第二存储节点B电位为低电平“0”，则所述第一连接点1的电位为低电平“0”，则所述第一下拉晶体管截止，第一上拉晶体管PU1导通，从而使所述第一存储节点A施加所述第二电位Vdd，所述第二电位Vdd为高电平“1”，从而使所述第一存储节点A存储高电平“1”。

如果所要存储的信号为低电平“0”，则在所述第一位线BL1上施加的存储电位为高电平“0”；在所述第二位线BL2上施加的存储电位为高电平“1”。

由于所述第一位线BL1上的电位为低电平“0”，所述第一存储节点A的电位为低电平“0”；由于所述第二位线BL2上的电位为高电平“1”，则所述第二存储节点B上的电位为高电平“1”。

所述第一存储节点A的电位为低电平“0”，则所述第二连接点2的电位为低电平“0”，从而所述第二下拉晶体管PD2截止，所述第二上拉晶体管PU2导通，从而使所述第二存储节点B施加所述第二电位Vdd，所述第二电位为高电平“1”，因此，所述第二存储节点电位为高电平“1”；所述第二存储节点B的电位为高电平“1”，则所述第一连接点1的电位为高电平“1”，则所述第一下拉晶体管PD1导通，第一上拉晶体管PU1截止，从而使所述第一存储节点A施加所述第一电位Vss，所述第一电位Vss为高电平“0”，从而使所述第一存储节点A存储低电平“0”。

由以上分析可得，所述存储器的工作方法能够在所述存储器中写入存储信号。

在所述读取操作中，所述工作电位为预设电位。在所述第一位线BL1和所述第二位线BL2上施加工作电位的步骤包括：在所述第一位线BL1和所述第二位线BL2上施加预设电位，所述预设电位大于所述第一电位Vss。

本实施例中，所述预设电位为高电平“1”。

本实施例中，如果所述存储节点A的电位为高电平“1”，则所述第二连接点2的电位为高电平“1”，则所述第二上拉晶体管PU2截止，所述第二下拉晶体管PD2导通，则在所述第二位线BL2上施加所述第一电位Vss。由于所述第一电位Vss为低电平“1”，则所述第二位线BL2的预设电位被拉低为低电平“0”，形成读取电位非。同时，所述第二存储节点B为低电平“0”，所述第一连接点1的电位为低电平“0”，则所述第一下拉晶体管PD1截止，所述第一上拉晶体管PU1导通，从而使所述第一位线BL1施加所述第二电位Vdd，所述第二电位Vdd为高电平“1”，因此，所述第一位线BL1的预设电位为高电平“1”，形成读取电位。所述读取信号包括所述读取电位非与所述读取电位。

需要说明的是，由以上分析，在所述第一位线BL1和第二位线BL2上施加所述预设电位的过程中，当所述第一存储节点A的电位为高电平“1”时，所述第二存储节点B的电位为低电平“0”，所述第二连接点2的电位为高电平“1”，由于所述第三分流栅极与所述第二连接点2连接，因此，所述第三分流晶体管FD2导通，且由于所述第四分流晶体管FG2导通，因此，所述第二分流单元22导通，从而使所述第二位线BL2通过所述第二分流单元22施加所述第一电位Vss，因此，所述第一电位Vss还可以通过所述第二分流单元22拉低所述第二位线BL2上的预设电位，从而能够避免所述预设电位抬高所述第二存储节点B的电位，避免出现电位的反转，进而能够减少静态噪声对所述存储器的干扰，增加所述存储器的静态存储容量。

此外，在所述第一位线BL1和第二位线BL2上施加所述预设电位的过程中，当所述第二存储节点B的电位为高电平“1”，所述第一存储节点A的电位为低电平“0”时，所述第一连接点的电位为高电平“1”，由于所述第一分流栅极与所述第一连接点1连接，因此，所述第一分流晶体管FD1导通，且由于所述第二分流晶体管FG1导通，因此，所述第一分流单元12导通，从而使所述第一位线BL1通过所述第一分流单元12施加所述第一电位Vss，因此，所述第一电位Vss还可以通过所述第一分流单元12拉低所述第一位线BL1上的预设电位，从而能够防止所述预设电位抬高所述第一存储节点A的电位，避免出现电位的反转，进而能够减少静态噪声对所述存储器的干扰，增加所述存储器的静态存储容量。

本实施例中，所述第一下拉晶体管PD1的第一沟道宽度大于所述第一传输晶体管PG1的第二沟道宽度，从而能够使所述第一下拉晶体管PD1的饱和电流大于所述第一传输晶体管PG1的跑和电流。同时，所述第二下拉晶体管PD2的第三沟道宽度大于所述第二传输晶体管PG2的第四沟道宽度，从而能够使所述第二下拉晶体管PD2的饱和电流大于所述第二传输晶体管PG2的饱和电流。从而能够增加所述存储器的beta率，进而能够增加所述存储器的静态噪声容量。

在其他实施例中，所述第一下拉晶体管的第一沟道宽度还可以等于所述第一传输晶体管的第二沟道宽度；所述第二下拉晶体管的第三沟道宽度还可以等于所述第二传输晶体管的第四沟道宽度。

本发明实施例提供的存储器的工作方法中，所述存储器电路至少包括第一分流单元和第二分流单元。所述第一分流单元能够降低所述第一分流输入端上的静态噪声对所述存储器电路的干扰；所述第二分流单元能够降低所述第二分流输入端上的静态噪声对所述存储器电路的干扰。因此，静态噪声对存储器电路的干扰较小，所述存储器电路的静态噪声容量较大。

本发明的存储器的工作方法还提供了另一实施例，所述存储器的工作方法如图12所示。

请参考图12，本实施例与上一实施例的相同之处在此不多做赘述，不同之处包括：

本实施例中，所述存储器还包括：连接所述第一分流输入端的第三位线BL1a；连接所述第二分流输入端的第四位线BL2a。

本实施例中，所述第一分流输入端部不与所述第一位线BL1连接，所述第二分流输入端不与所述第二位线BL2连接。

本实施例中，所述存储器的写入操作通过所述第一位线BL1和第二位线BL2实现，所述存储器的读取操作通过所述第三位线BL1a和第四位线BL2a实现。

在写入操作中，在所述第一位线BL1和所述第二位线BL2上施加工作电位的步骤包括：在所述第一位线BL1和所述第二位线BL2上施加存储电位，在所述存储单元中形成存储信号。

具体的，在所述写入操作中，所述工作电位为存储电位。

在所述第一位线BL1和所述第二位线BL2上施加存储电位的步骤包括：在所述第一位线BL1和所述第二位线BL2上施加存储电位，在所述存储单元30中形成存储信号。

具体的，如果所要存储的信号为高电平“1”，则在所述第一位线BL1上施加的存储电位为高电平“1”；在所述第二位线BL2上施加的存储电位为低电平“0”。

由于所述第一位线BL1上的电位为高电平“1”，所述第一存储节点A的电位为高电平“1”；由于所述第二位线BL2上的电位为低电平“0”，则所述第二存储节点B上的电位为低电平“0”。

所述第一存储节点A的电位为高电平“1”，则所述第二连接点2的电位为高电平“1”，从而所述第二下拉晶体管PD2导通，所述第二存储节点B施加所述第一电位Vss，所述第一电位Vss为低电平“0”，因此，所述第二存储节点B电位为低电平“0”，则所述第一连接点1的电位为低电平“0”，则所述第一下拉晶体管PD1截止，第一上拉晶体管PU1导通，从而使所述第一存储节点A施加所述第二电位Vdd，所述第二电位Vdd为高电平“1”，从而使所述第一存储节点A存储高电平“1”。

如果所要存储的信号为低电平“0”，则在所述第一位线BL1上施加的存储电位为高电平“0”；在所述第二位线BL2上施加的存储电位为高电平“1”。

由于所述第一位线BL1上的电位为低电平“0”，所述第一存储节点A的电位为低电平“0”；由于所述第二位线BL2上的电位为高电平“1”，则所述第二存储节点B上的电位为高电平“1”。

所述第一存储节点A的电位为低电平“0”，则所述第二连接点2的电位为低电平“0”，从而所述第二下拉晶体管PD2截止，所述第二上拉晶体管PU2导通，所述第二存储节点B施加所述第二电位Vdd，所述第二电位为高电平“1”，因此，所述第二存储节点B电位为高电平“1”，则所述第一连接点1的电位为高电平“1”，则所述第一下拉晶体管PD1导通，第一上拉晶体管PU1截止，从而使所述第一存储节点A施加所述第一电位Vss，所述第一电位Vss为低电平“0”，从而使所述第一存储节点A存储低电平“0”。

在读取操作中，所述工作方法还包括：在所述第三位线BL1a和第四位线BL2a上施加预设电位，所述预设电位与所述存储单元作用，形成读取信号；在所述第三位线BL1a和第四位线BL2a上获取所述读取信号。

具体的，在读取操作中，在所述字线WL上施加字线信号，所述字线信号为高电平“1”，则所述第一传输晶体管PG1和所述第二分流晶体管FG1导通，且所述第二传输晶体管PG2和所述第四分流晶体管FG2导通。

在所述第三位线BL1a和第四位线BL2a上施加预设电位。

本实施例中，所述预设电位为高电平“1”。

如果所述第一存储节点A的电位为高电平“1”，所述第二存储节点B的电位为低电平“0”，则所述第二连接点2的电位为高电平“1”，从而使所述第二下拉晶体管PD2和所述第三分流晶体管FD2导通，则所述第二分流单元22导通，从而使所述第四位线BL2a施加所述第一电位Vss，由于所述第一电位Vss为低电平“0”，所述第一电位Vss会拉低所述第四位线BL2a上的预设电位，形成读取电位非，从而使所述第四位线BL2a输出低电平“0”，从而使所述读取电位非与所述第二存储节点B的电位相同。同时，由于所述第一连接点1的电位为低电平“0”，所述第一下拉晶体管PD1和所述第一分流晶体管FD1截止，所述第三位线BL1a上的预设电位不会被所述第一电位Vss拉低，从而使所述第三位线BL1a输出读取电位，所述读取电位为高电平“1”，所述读取电位与所述第一存储节点A的电位相同。

如果所述第一存储节点A的电位为低电平“0”，所述第二存储节点B的电位为高电平“1”，则所述第一连接点1的电位为高电平“1”，从而使所述第一下拉晶体管PD1和所述第一分流晶体管FD1导通，则所述第一分流单元12导通，从而在所述第三位线BL1a上施加所述第一电位Vss，由于所述第一电位Vss为低电平“0”，所述第一电位Vss会拉低所述第三位线BL1a上的预设电位，形成读取电位，即使所述第三位线BL1a输出低电平“0”，从而所述读取电位与所述第一存储节点A的电位相同。同时，由于所述第二连接点2的电位为低电平“0”，所述第二下拉晶体管PD2和所述第三分流单元FD2截止，所述第四位线BL2a上的预设电位不会被所述第一电位Vss拉低，从而使所述第四位线BL2a输出高电平“1”，形成读取电位。因此，所述读取电位与所述第二存储节点B的电位相同。

由以上分析可得，本实施例中，可以通过所述第三位线BL1a和所述第四位线BL2a读取所述存储单元30中的存储数据。

需要说明的是，在所述读取操作中，所述预设电位施加在所述第三位线BL1a和所述第四位线BL2a上，当所述第一存储节点A为低电平“0”时，所述第一分流单元12导通，所述预设电位通过第一分流单元12与所述第一电位Vss连接，因此，所述预设电位不会施加在所述第一存储节点A上，从而不会抬高所述第一存储节点A的电位，也就不容易引起第一存储节点A电位的反转，进而不容易出现读取错误，因此，所述工作方法能够降低静态噪声对所述存储器的干扰，进而能够增加所述存储器的静态噪声容量；

当所述第二存储节点B为低电平“0”时，所述第二分流单元22导通，所述预设电位通过第二分流单元22与所述第二电位Vdd连接，因此，所述预设电位不会施加在所述第二存储节点B上，从而不会抬高所述第二存储节点B的电位，也就不容易引起第二存储节点B电位的反转，进而不容易出现读取错误，因此，所述工作方法能够降低静态噪声对所述存储器的干扰，进而能够增加所述存储器的静态噪声容量。

综上，本发明的实施例提供的存储器的工作方法中，所述存储器电路至少包括第一分流单元和第二分流单元。所述第一分流单元能够降低所述第一分流输入端上的静态噪声对所述存储器电路的干扰；所述第二分流单元能够降低所述第二分流输入端上的静态噪声对所述存储器电路的干扰。由此可见，静态噪声对所述存储器电路的干扰较小，所述存储器电路的静态噪声容量较大。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (30)

1.一种存储器结构，其特征在于，包括：

衬底，所述衬底包括：第一下拉区、第二下拉区、第一传输区和第二传输区，以及第一分流区或第二分流区；

位于衬底第一下拉区的第一下拉晶体管，所述第一下拉晶体管具有第一沟道宽度，所述第一下拉晶体管包括：位于所述衬底上的第一下拉栅极结构，分别位于所述第一下拉栅极结构两侧衬底中的第一下拉源区和第一下拉漏区，所述第一下拉源区用于施加第一电位；

位于衬底第二下拉区的第二下拉晶体管，所述第二下拉晶体管具有第三沟道宽度，所述第二下拉晶体管包括：位于所述衬底上的第二下拉栅极结构，分别位于所述第二下拉栅极结构两侧衬底中的第二下拉源区和第二下拉漏区，所述第二下拉栅极结构与所述第一下拉漏区电连接，所述第二下拉漏区与所述第一下拉栅极结构电连接，所述第二下拉源区用于施加所述第一电位；

位于第一传输区衬底上的第一传输晶体管，所述第一传输晶体管具有第二沟道宽度，所述第一传输晶体管包括：位于所述衬底上的第一传输栅极结构，位于所述第一传输栅极结构两侧衬底中的第一传输源区和第一传输漏区，所述第一传输源区与所述第一下拉漏区电连接；

位于第二传输区衬底上的第二传输晶体管，所述第二传输晶体管具有第四沟道宽度，所述第二传输晶体管包括：位于所述衬底上的第二传输栅极结构；位于所述第二传输栅极结构两侧衬底中的第二传输源区和第二传输漏区，所述第二传输源区与所述第二下拉漏区电连接；

所述第四沟道宽度小于所述第三沟道宽度；

或者所述第二沟道宽度小于所述第一沟道宽度；

或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度；

连接所述第一传输栅极结构和所述第二传输栅极结构的字线；

连接所述第一传输漏区的第一位线；

连接所述第二传输漏区的第二位线；

位于衬底第一分流区上的第一分流结构，所述第一分流结构包括第一连接部和第二连接部，所述第一连接部用于施加所述第一电位；所述第二连接部与所述第一位线电连接，或者所述存储器还包括第三位线，所述第二连接部连接所述第三位线；

位于衬底第二分流区上的第二分流结构，所述第二分流结构包括第三连接部和第四连接部，所述第三连接部用于施加所述第一电位；所述第四连接部与所述第二位线电连接，或者所述存储器还包括第四位线，所述第四连接部连接所述第四位线。

2.如权利要求1所述的存储器结构，其特征在于，所述第一传输区衬底上具有第一传输鳍部，所述第一传输栅极结构横跨所述第一传输鳍部，所述第一传输源区和第一传输漏区分别位于所述第一传输栅极结构两侧的第一传输鳍部中；

所述第二传输区衬底具有第二传输鳍部，所述第二传输栅极结构横跨所述第二传输鳍部，所述第二传输源区和第二传输漏区分别位于所述第二传输栅极结构两侧的第二传输鳍部中；

所述第一下拉区衬底包括第一下拉鳍部，所述第一下拉栅极结构横跨所述第一下拉鳍部，且位于所述第一下拉鳍部部分侧壁和顶部表面，所述第一下拉源区和所述第一下拉漏区分别位于所述第一下拉栅极结构两侧的第一下拉鳍部中；

所述第二下拉区衬底包括第二下拉鳍部，所述第二下拉栅极结构横跨所述第二下拉鳍部，且位于所述第二下拉鳍部部分侧壁和顶部表面，所述第二下拉源区和所述第二下拉漏区分别位于所述第二下拉栅极结构两侧的第二下拉鳍部中。

3.如权利要求2所述的存储器结构，其特征在于，所述衬底还包括第一连接区和第二连接区；

所述第一连接区、第一下拉区和所述第一传输区相互接触，所述第二连接区、第二下拉区和所述第二传输区接触；

所述第一连接区衬底包括第一连接鳍部，所述第一连接鳍部与所述第一下拉鳍部连接；所述第一传输鳍部与所述第一下拉鳍部连接；

所述存储器结构还包括：横跨所述第一连接鳍部的第一连接栅极结构，所述第一连接栅极结构与所述第一传输栅极结构连接；位于所述第一连接栅极结构两侧第一连接鳍部中的第一连接源区与第一连接漏区，所述第一连接漏区与所述第一下拉漏区连接，所述第一连接源区与所述第一位线不接触；

所述第二连接区衬底包括第二连接鳍部，所述第二连接鳍部与所述第二下拉鳍部连接；所述第二传输鳍部与所述第二下拉鳍部连接；

所述存储器结构还包括：横跨所述第二连接鳍部的第二连接栅极结构，所述第二连接栅极结构与所述第二传输栅极结构连接；位于所述第二连接栅极结构两侧第二连接鳍部中的第二连接源区与第二连接漏区，所述第二连接漏区与所述第二下拉漏区连接，所述第二连接源区与所述第二位线不接触。

4.如权利要求2所述的存储器结构，其特征在于，所述第一下拉鳍部、第二下拉鳍部、第一传输鳍部和第二传输鳍部的宽度相同，所述第一下拉鳍部、第二下拉鳍部、第一传输鳍部和第二传输鳍部的高度相同；所述第一下拉鳍部个数多于所述第一传输鳍部的个数，所述第二下拉鳍部的个数多于所述第二传输鳍部的个数。

5.如权利要求1所述的存储器结构，其特征在于，所述衬底还包括：第一上拉区和第二上拉区；

所述存储器结构还包括：位于衬底第一上拉区的第一上拉晶体管；所述第一上拉晶体管包括：位于所述衬底上的第一上拉栅极结构，所述第一上拉栅极结构与所述第一下拉栅极结构电连接；分别位于所述第一上拉栅极结构两侧衬底中的第一上拉漏区和第一上拉源区，所述第一上拉源区与所述第一下拉漏区电连接，所述第一上拉漏区用于施加第二电位，所述第二电位大于第一电位；

位于所述衬底第二上拉区的第二上拉晶体管，所述第二上拉晶体管包括：位于衬底上的第二上拉栅极结构，所述第二上拉栅极结构与所述第二下拉栅极结构电连接；分别位于所述第二上拉栅极结构两侧衬底中的第二上拉源区和第二上拉漏区，所述第二上拉漏区与所述第二下拉漏区电连接，所述第二上拉源区用于施加所述第二电位。

6.如权利要求1所述的存储器结构，其特征在于，所述第一分流结构包括：第一分流晶体管，所述第一分流晶体管包括位于所述第一分流区衬底上的

第一分流栅极结构，所述第一分流栅极结构与所述第一下拉栅极结构电连接；分别位于所述第一分流栅极结构两侧第一分流区衬底中的第一分流源区和第一分流漏区，所述第一连接部包括所述第一分流源区；

第二分流晶体管，所述第二分流晶体管包括：位于所述第二分流区衬底上的第二分流栅极结构，所述第二分流栅极结构与所述第二传输栅极结构电连接；位于所述第二分流栅极结构两侧第二分流区衬底中的第二分流源区和第二分流漏区，所述第二连接部包括所述第二分流漏区；

连接所述第二分流源区与所述第一分流漏区的第一源漏连接线；

所述第二分流结构包括：第三分流晶体管，所述第三分流晶体管包括：位于所述第二分流区衬底上的第三分流栅极结构，所述第三分流栅极结构与所述第二下拉栅极结构电连接；分别位于所述第三分流栅极结构两侧第二分流区衬底中的第三分流源区和第三分流漏区，所述第三连接部包括所述第三分流源区；

第四分流晶体管，所述第四分流晶体管包括：位于所述第二分流区衬底上的第四分流栅极结构，所述第四分流栅极结构与所述第二下拉栅极结构电连接；分别位于所述第四分流栅极结构两侧第二分流区衬底中的第四分流源区和第四分流漏区，所述第四连接部包括所述第四分流漏区；

连接所述第四分流源区与所述第三分流漏区的第二源漏连接线。

7.一种形成如权利要求1至权利要求6任意一项权利要求所述的存储器结构的方法，其特征在于，包括：

提供衬底，所述衬底包括：第一下拉区、第二下拉区、第一传输区和第二传输区，以及第一分流区或第二分流区；

在所述衬底第一下拉区形成第一下拉晶体管，所述第一下拉晶体管具有第一沟道宽度，形成所述第一下拉晶体管的步骤包括：在所述衬底上形成第一下拉栅极结构；在所述第一下拉栅极结构两侧的衬底中分别形成第一下拉源区和第一下拉漏区，所述第一下拉源区用于施加第一电位；

在所述第一传输区衬底上形成第一传输晶体管，所述第一传输晶体管具有第二沟道宽度，形成所述第一传输晶体管的步骤包括：在所述衬底上形成第一传输栅极结构，在所述第一传输栅极结构两侧的衬底中分别形成第一传输源区和第一传输漏区，所述第一传输源区与所述第一下拉漏区电连接；

在所述衬底第二下拉区形成第二下拉晶体管，所述第二下拉晶体管具有第三沟道宽度，形成所述第二下拉晶体管的步骤包括：在所述衬底上形成第二下拉栅极结构，在所述第二下拉栅极结构两侧的衬底中分别形成第二下拉源区和第二下拉漏区，所述第二下拉栅极结构与所述第一下拉漏区电连接，所述第二下拉漏区与所述第一下拉栅极结构电连接，所述第二下拉源区用于施加所述第一电位；

在所述第二传输区衬底上形成第二传输晶体管，所述第二传输晶体管具有第四沟道宽度，形成所述第二传输晶体管包括：在所述衬底上形成第二传输栅极结构，在所述第二传输栅极结构两侧衬底中分别形成第二传输源区和第二传输漏区，所述第二传输源区与所述第二下拉漏区电连接；

所述第四沟道宽度小于所述第三沟道宽度；

或者所述第二沟道宽度小于所述第一沟道宽度；

或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度；

形成所述第一传输晶体管和第二传输晶体管之后，形成连接所述第一传输栅极结构和所述第二传输栅极结构的字线；

形成连接所述第一传输漏区的第一位线；

形成连接所述第二传输漏区的第二位线；

在衬底第一分流区上形成第一分流结构，所述第一分流结构包括第一连接部和第二连接部，所述第一连接部用于施加所述第一电位；所述第二连接部与所述第一位线电连接，或者所述存储器还包括第三位线，所述第二连接部连接所述第三位线；

在衬底第二分流区上形成第二分流结构，所述第二分流结构包括第三连接部和第四连接部，所述第三连接部用于施加所述第一电位；所述第四连接部与所述第二位线电连接，或者所述存储器还包括第四位线，所述第四连接部连接所述第四位线。

8.一种存储器结构，其特征在于，包括：

衬底，所述衬底包括存储区、第一传输区、第二传输区和分流区；

位于所述衬底存储区的存储结构，所述存储结构包括第一连接部、第二连接部和接地部，所述接地部用于施加第一电位；

位于所述衬底第一传输区的第一传输晶体管，所述第一传输晶体管包括：位于所述第一传输区衬底上的第一传输栅极结构，分别位于所述第一传输栅极结构两侧衬底中的第一传输漏区和第一传输源区，所述第一传输源区与所述第一连接部电连接；

与所述第一传输漏区电连接的第一位线；

位于所述衬底第二传输区的第二传输晶体管，所述第二传输晶体管位于所述第二传输区衬底上的第二传输栅极结构，分别位于所述第二传输栅极结构两侧衬底中的第二传输漏区和第二传输源区，所述第二传输源区与所述第二连接部电连接；

与所述第一传输栅极结构和所述第二传输栅极结构电连接的字线；

与所述第二传输漏区电连接的第二位线；

所述分流区至少包括第一分流区或第二分流区，所述衬底第一分流区具有第一分流结构，所述第一分流结构包括：第一分流输入部和第一分流输出部，所述第一分流输入部用于施加预设电位，所述第一分流输出部与所述接地部电连接；所述衬底第二分流区具有第二分流结构，所述第二分流结构包括：第二分流输入部和第二分流输出部，所述第二分流输入部用于施加所述预设电位，所述第二分流输出部与所述接地部电连接。

9.如权利要求8所述的存储器结构，其特征在于，所述第一分流输入部与所述第一位线电连接；所述第二分流输入部与所述第二位线电连接。

10.如权利要求8所述的存储器结构，其特征在于，还包括：连接所述第一分流输入部的第三位线；连接所述第二分流输入部的第四位线。

11.如权利要求8所述的存储器结构，其特征在于，所述存储区包括：第一下拉区和第二下拉区，所述存储结构包括：位于所述衬底第一下拉区的第一下拉晶体管，所述第一下拉晶体管包括：位于所述第一下拉区衬底上的第一下拉栅极结构；分别位于所述第一下拉栅极结构两侧衬底中的第一下拉源区和第一下拉漏区，所述第一连接部包括所述第一下拉漏区，所述接地部包括：所述第一下拉源区；

位于所述衬底第二下拉区的第二下拉晶体管，所述第二下拉晶体管包括：位于所述第二下拉区衬底上的第二下拉栅极结构，所述第二下拉栅极结构与所述第一下拉漏区电连接；分别位于所述第二下拉栅极结构两侧衬底中的第二下拉源区和第二下拉漏区，所述第二下拉漏区与所述第一下拉栅极结构电连接，且所述第二连接部包括所述第二下拉漏区，所述接地部包括所述第二下拉源区。

12.如权利要求11所述的存储器结构，其特征在于，所述第一下拉晶体管具有第一沟道宽度，所述第一传输晶体管具有第二沟道宽度，所述第二下拉晶体管具有第三沟道宽度，所述第二传输晶体管具有第四沟道宽度；所述第四沟道宽度小于所述第三沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度；或者所述第二沟道宽度小于所述第一沟道宽度，且所述第四沟道宽度小于所述第三沟道宽度。

13.如权利要求11所述的存储器结构，其特征在于，所述第一传输区衬底包括第一传输鳍部，所述第一传输栅极结构横跨所述第一传输鳍部，且所述第一传输栅极结构位于所述第一传输鳍部部分侧壁和顶部表面，所述第一传输源区和第一传输漏区分别位于所述第一传输栅极结构两侧的第一传输鳍部中；

所述第二传输区衬底包括第二传输鳍部，所述第二传输栅极结构横跨所述第二传输鳍部，且所述第二传输栅极结构位于所述第二传输鳍部部分侧壁和顶部表面，所述第二传输源区和第二传输漏区分别位于所述第二传输栅极结构两侧的第二传输鳍部中；

所述第一下拉区衬底包括第一下拉鳍部，所述第一下拉栅极结构横跨所述第一下拉鳍部，且所述第一下拉栅极结构位于所述第一下拉鳍部部分侧壁和顶部表面，所述第一下拉源区和所述第一下拉漏区分别位于所述第一下拉栅极结构两侧的第一下拉鳍部中；

所述第二下拉区衬底包括第二下拉鳍部，所述第二下拉栅极结构横跨所述第二下拉鳍部，且所述第二下拉栅极结构位于所述第二下拉鳍部部分侧壁和顶部表面，所述第二下拉源区和所述第二下拉漏区分别位于所述第二下拉栅极结构两侧的第二下拉鳍部中；

所述第一下拉鳍部、第二下拉鳍部、第一传输鳍部和第二传输鳍部的宽度相同，所述第一下拉鳍部、第二下拉鳍部、第一传输鳍部和第二传输鳍部的高度相同；所述第一下拉鳍部个数多于所述第一传输鳍部的个数，所述第二下拉鳍部的个数多于所述第二传输鳍部的个数。

14.如权利要求11所述的存储器结构，其特征在于，所述存储区还包括第一上拉区和第二上拉区；所述存储器结构还包括：位于所述衬底第一上拉区的第一上拉负载，所述第一上拉负载包括：第一负载输入部，所述第一负载输入部用于输入第二电位，所述第二电位大于第一电位；第一负载输出部，所述第一负载输出部与所述第一下拉晶体管漏区电连接；

位于所述衬底第二上拉区的第二上拉负载，所述第二上拉负载包括：第二负载输入部，所述第二负载输入部用于输入所述第二电位；第二负载输出部，所述第二负载输出部与所述第二下拉晶体管漏区电连接。

15.如权利要求14所述的存储器结构，其特征在于，所述第一上拉负载包括第一上拉晶体管，所述第一上拉晶体管包括：位于所述衬底上的第一上拉栅极结构，所述第一上拉栅极结构与所述第一下拉栅极结构电连接；位于所述第一上拉栅极结构两侧衬底中的第一上拉漏区和第一上拉源区，所述第一负载输出部包括所述第一上拉源区，所述第一负载输入部包括所述第一上拉漏区；

所述第二负载包括第二上拉晶体管，所述第二上拉晶体管包括：位于所述衬底上的第二上拉栅极结构，所述第二上拉栅极结构与所述第二下拉栅极结构电连接；分别位于所述第二上拉栅极结构两侧衬底中的第二上拉源区和第二上拉漏区，所述第二负载输入部包括所述第二上拉漏区，所述第二负载输出部包括所述第二上拉源区；

或者，所述第一上拉负载包括第一上拉电阻，所述第一上拉电阻包括：位于所述衬底中的第一上拉掺杂区和第二上拉掺杂区，所述第一负载输入部包括所述第一上拉掺杂区，所述第一负载输出部包括所述第二上拉掺杂区；

所述第二上拉负载包括第二上拉电阻，所述第二上拉电阻包括：位于所述第二上拉区衬底中的第三上拉掺杂区和第四上拉掺杂区，所述第二负载输入部包括所述第三上拉掺杂区，所述第二负载输出部包括所述第四上拉掺杂区。

16.如权利要求11所述的存储器结构，其特征在于，所述第一分流结构包括：位于衬底第一分流区的第一分流晶体管，所述第一分流晶体管包括：位于所述第一分流区衬底上的第一分流栅极结构，所述第一分流栅极结构与所述第一下拉栅极结构电连接；分别位于所述第一分流栅极结构两侧第一分流区衬底中的第一分流源区和第一分流漏区，所述第一分流输出部包括所述第一分流源区；

所述第一分流结构还包括位于第一分流区的第二分流晶体管，所述第二分流晶体管包括：位于所述第一分流区衬底上的第二分流栅极结构，所述第二分流栅极结构与所述第二传输栅极结构电连接；分别位于所述第二分流栅极结构两侧第一分流区衬底中的第二分流源区和第二分流漏区，所述第二分流源区与所述第一分流漏区电连接，所述第一分流输入部包括所述第二分流漏区；

所述第二分流结构包括：位于所述衬底第二分流区的第三分流晶体管和位于所述衬底第二分流区的第四分流晶体管；

所述第三分流晶体管包括：位于第二分流区衬底上的第三分流栅极结构，所述第三分流栅极结构与所述第二下拉栅极结构电连接；分别位于所述第三分流栅极结构两侧第二分流区衬底中的第三分流源区和第三分流漏区，所述第二分流输出部包括所述第三分流源区；

所述第四分流晶体管包括：位于所述第二分流区衬底上的第四分流栅极结构，所述第四分流栅极结构与所述第二传输栅极结构电连接；分别位于所述第四分流栅极结构两侧衬底中的第四分流源区和第四分流漏区，所述第二分流输入部包括所述第四分流漏区，所述第四分流源区与所述第三分流漏区电连接。

17.如权利要求16所述的存储器结构，其特征在于，还包括：连接所述第一分流源区与所述第一下拉源区的第一源线；连接所述第三分流源区与所述第二下拉源区的第二源线。

18.一种形成如权利要求8至权利要求17任意一项权利要求所述的存储器结构的方法，其特征在于，包括：

提供衬底，所述衬底包括存储区、第一传输区、第二传输区和分流区，所述分流区至少包括第一分流区或第二分流区；

在所述衬底存储区形成存储结构，所述存储结构包括第一连接部和第二连接部；

在所述衬底的第一传输区形成第一传输晶体管，形成所述第一传输晶体管的步骤包括：在所述衬底上形成第一传输栅极结构，分别在所述第一传输栅极结构两侧的衬底中形成第一传输源区和第一传输漏区，所述第一传输源区与所述第一连接部电连接；

在所述衬底第二传输区形成第二传输晶体管，形成所述第二传输晶体管的步骤包括：在所述衬底上形成第二传输栅极结构，分别在所述第二传输栅极结构两侧的衬底中形成第二传输漏区和第二传输源区，所述第二传输源区与所述第二连接部电连接；

在所述衬底第一分流区形成第一分流结构；

或者在衬底第一分流区形成第二分流结构；

或者在所述衬底第一分流区形成第一分流结构，并在衬底第一分流区形成第二分流结构；所述第一分流结构包括：第一分流输入部和第一分流输出部，所述第一分流输入部用于输入预设电位，所述第一分流输出部用于施加第一电位；所述第二分流结构包括：第二分流输入部和第二分流输出部，所述第二分流输入部用于输入所述预设电位，所述第二分流输出部用于施加所述第一电位；

形成连接所述第一传输栅极结构和所述第二传输栅极结构的字线；

形成连接所述第一传输漏区的第一位线；

形成连接所述第二传输漏区的第二位线。

19.一种存储器电路，其特征在于，包括：

存储单元，所述存储单元包括：第一连接端、第二连接端和接地端，所述接地端用于施加第一电位；

第一传输晶体管，所述第一传输晶体管包括：第一传输栅极，第一传输源极和第一传输漏极，所述第一传输源极与所述第一连接端连接；

连接所述第一传输漏极的第一位线；

第二传输晶体管，所述第二传输晶体管包括：第二传输栅极，第二传输源极和第二传输漏极，所述第二传输源极与所述第二连接端连接；

连接所述第一传输栅极和第二传输栅极的字线；

连接所述第二传输漏极的第二位线；

分流单元，所述分流单元至少包括第一分流单元或第二分流单元；所述第一分流单元包括：第一分流输入端和第一分流输出端，所述第一分流输出端与所述接地端相连，所述第一分流输入端用于输入预设电位；所述第二分流单元包括：第二分流输入端和第二分流输出端，所述第二分流输出端与所述接地端连接，所述第二分流输入端用于输入所述预设电位。

20.如权利要求19所述的存储器电路，其特征在于，所述第一分流输入端与所述第一位线连接，所述第二分流输入端与所述第二位线连接。

21.如权利要求19所述的存储器电路，其特征在于，所述存储单元包括：第一下拉晶体管，所述第一下拉晶体管包括：第一下拉栅极；第一下拉漏极，所述第一下拉漏极与所述第一传输源极连接；第一下拉源极，所述第一下拉源极与所述第一电位连接；

第二下拉晶体管，所述第二下拉晶体管包括：第二下拉栅极，所述第二下拉栅极与所述第一下拉漏极连接；第二下拉源极，所述第二下拉源极与所述第一分流输出端连接；第二下拉漏极，所述第二下拉漏极与所述第一下拉栅极连接。

22.如权利要求21所述的存储器电路，其特征在于，所述第一分流单元包括：第一分流晶体管，所述第一分流晶体管包括：第一分流栅极，所述第一分流栅极与所述第一下拉栅极连接；第一分流源极和第一分流漏极，所述第一分流源极与所述第一分流输出端连接；

所述第一分流单元还包括第二分流晶体管，所述第二分流晶体管包括：第二分流栅极，所述第二分流栅极与所述第一传输栅极连接；第二分流源极，所述第二分流源极与所述第一分流漏极连接；第二分流漏极，所述第二分流漏极与所述第一分流输入端连接；

所述第二分流单元包括：第三分流晶体管，所述第三分流晶体管包括：第三分流栅极，所述第三分流栅极与所述第二下拉栅极连接；第三分流源极和第三分流漏极，所述第三分流源极与所述第二分流输出端连接；

第四分流晶体管，所述第四分流晶体管包括：第四分流栅极，所述第四分流栅极与所述第二传输栅极连接；第四分流源极，所述第四分流源极与所述第三分流漏极连接；第四分流漏极，所述第四分流漏极与所述第二分流输入端连接。

23.如权利要求19所述的存储器电路，其特征在于，还包括：第三位线，所述第三位线连接所述第一分流输入端；第四位线，所述第四位线连接所述第二分流输入端。

24.如权利要求21所述的存储器电路，其特征在于，所述第一分流单元包括：第一分流晶体管，所述第一分流晶体管包括：第一分流栅极，所述第一分流栅极与所述第一下拉栅极连接；第一分流源极，所述第一分流源极连接所述第一分流输出端；第一分流漏极，所述第一分流漏极连接所述第一分流输入端；

所述第二分流单元包括：第三分流晶体管，所述第三分流晶体管包括：第三分流栅极，所述第三分流栅极与所述第二下拉栅极电连接；第三分流源极，所述第三分流源极与所述第二分流输出端连接；第三分流漏极，所述第三分流漏极连接所述第二分流输入端。

25.如权利要求21所述的存储器电路，其特征在于，所述存储单元还包括：

第一上拉负载，所述第一上拉负载包括：第一负载输入端，所述第一负载输入端用于输入第二电位，所述第二电位大于第一电位；第一负载输出端，所述第一负载输出端连接所述第一下拉晶体管漏极；

第二上拉负载，所述第二上拉负载包括：第二负载输入端，所述第二负载输入端用于输入所述第二电位；第二负载输出端，所述第二负载输出端连接所述第二下拉晶体管漏极。

26.如权利要求25所述的存储器电路，其特征在于，所述第一上拉负载包括第一上拉晶体管，所述第一上拉晶体管包括：第一上拉栅极，所述第一上拉栅极与所述第一下拉栅极连接；第一上拉漏极，所述第一上拉漏极连接所述第一负载输入端，第一上拉源极，所述第一上拉源极连接所述第一负载输出端；

所述第二上拉负载包括第二上拉晶体管，所述第二上拉晶体管包括：第二上拉栅极，所述上拉栅极连接所述第二下拉栅极；第二上拉源极，第二上拉漏极连接所述第二负载输入端；第二上拉源极，所述第二上拉漏极连接所述第二负载输出端；

或者，所述第一上拉负载包括第一电阻，所述第一电阻包括：第一电阻输入端和第一电阻输出端，所述第一电阻输入端连接所述第一负载输入端，所述第一电阻输出端连接所述第一负载输出端；

所述第二上拉负载为第二电阻，所述第二电阻包括：第二电阻输入端和第二电阻输出端，所述第二电阻输入端连接所述第二负载输入端，所述第二电阻输出端连接所述第二负载输出端。

27.一种存储器电路的工作方法，其特征在于，包括：

提供如权利要求21所述的存储器电路；

在所述接地端上施加第一电位；

在所述字线上施加字线电位，所述字线电位大于所述第一电位；

在所述第一位线和所述第二位线上施加工作电位。

28.如权利要求27所述的存储器电路的工作方法，其特征在于，所述第一分流输入端与所述第一位线连接；所述第二分流输入端与所述第二位线连接；在所述第一位线和所述第二位线上施加工作电位的步骤包括：在所述第一位线和第二位线上施加预设电位，所述预设电位与存储单元相互作用形成读取信号；

所述工作方法还包括：通过所述第一位线和第二位线获取所述读取信号；通过所述第一位线和第二位线获取所述读取信号的步骤包括：在所述第一位线和所述第二位线上施加预设电位，所述预设电位大于所述第一电位，所述预设电位与所述存储单元作用形成读取信号；在所述第一位线和所述第二位线上获取所述读取信号。

29.如权利要求27所述的存储器电路的工作方法，其特征在于，所述存储器电路包括：第一分流单元和第二分流单元；

所述存储器电路还包括：连接所述第一分流输入端的第三位线；连接所述第二分流输入端的第四位线；

在所述第一位线和所述第二位线上施加工作电位的步骤包括：在所述第一位线和所述第二位线上施加存储电位，在所述存储单元中形成存储信号；在所述存储单元中形成存储信号之后，所述工作方法还包括：在所述第三位线和第四位线上施加预设电位，所述预设电位大于所述第一电位，所述预设电位与所述存储单元作用形成读取信号；在所述第三位线和第四位线上获取所述读取信号。

30.如权利要求27所述的存储器电路的工作方法，其特征在于，所述存储单元还包括：第一上拉负载，所述第一上拉负载包括：第一负载输入端和第一负载输出端，所述第一负载输出端连接所述第一下拉晶体管漏区；

第二上拉负载，所述第二上拉负载包括：第二负载输入端和第二负载输出端，所述第二负载输出端连接所述第二下拉晶体管漏区；

在所述第一位线和所述第二位线上施加工作电位之前，所述工作方法还包括：对所述第一负载输入端和所述第二负载输入端施加第二电位，所述第二电位大于所述第一电位。

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