TW586201B - Semiconductor device and the manufacturing method thereof - Google Patents

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TW586201B
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TW
Taiwan
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semiconductor wafer
main surface
semiconductor
wiring substrate
electrodes
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TW91110661A
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Yoshiyuki Kado
Takahiro Naito
Toshihiko Sato
Hikaru Ikegami
Takafumi Kikuchi
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Hitachi Ltd
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586201 經濟部智慧財產局員工消費合作社印製 A7 ______B7五、發明説明（D 本發明是關於，半導體裝置及其製造技術，特別是關 於’應用在，將多數半導體晶片搭載在同一配線基板上的 多晶片模組（Multi-chip Module ; M C Μ )，或多晶片封 裝體（Multi-chip Package ; M C Ρ )時很有效的技術。 有各種提案，建議將形成快閃記憶器或D R A Μ ( Dynamic Random Access Memory)等記憶 L S I 的半導 體晶片（記憶晶片）堆疊封裝在單一封裝體的記憶器模組 構造，作爲將此等記憶L S I大容量化的一種對策。 例如’日本特開平4 - 3 0 2 1 6 4號公報揭示有， 在一個封裝體內，介由絕緣層成台階狀堆疊同一功能、同 一尺寸的多數半導體晶片，再經由導線以電氣方式連接分 別露出在半導體晶片的台階狀部分的焊接墊，與封裝體的 內部引線的封裝體構造。 而，日本特開平1 1 - 204720號公報揭示有， 在絕緣性基板上，介由熱壓接片搭載第1半導體晶片，再 介由熱壓接片在此第1半導體晶片上搭載外形尺寸較第1 半導體晶片小的第2半導體晶片，經由導線以電氣方式連 接第1及第2半導體晶片的焊接墊，與絕緣性基板上的配 線層’而以樹脂封裝第1 、第2半導體晶片及導線的封裝 體構造。 發明人正開發在一個封裝體內安裝多數個半導體晶片 (以下簡稱，晶片）的多晶片模組。 本發明人等在開發中的多晶片模組，是將形成有 DRAM (Dynamic Random Access Memory )的晶片、 (請先閱讀背面之注意事項再填寫本頁) % 裝. 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4- 586201 A7 __ B7 五、發明説明（9 形成有快閃記憶器的晶片、與形成有高速微處理器（M p U :超小型運算處理裝置）的晶片，封裝在單一的樹脂封 (請先閱讀背面之注意事項再填寫本頁) 裝體內’藉此以實現廣泛應用性較以樹脂封裝多數個記憶 晶片的傳統的記憶模組高的系統。 而此多晶片丨吴組爲了縮小其安裝面積，將3個晶片中 的形成有D R A Μ的晶片及形成有快閃記憶器的晶片排列 配置在封裝體基板的主面上，以倒裝片方式安裝。而形成 有微處理器的第3晶片則堆疊在上述兩個晶片的上面，而 以線焊接方式安裝。 但從局密度安裝的觀點，上述構造的多晶片模組，其 排列配置的兩個記憶晶片的間隔僅有數1 〇 μιη左右，十分 狹窄，而且，由於是在此兩記憶晶片的上面堆疊第3晶片 ’若要以塑模用樹脂封裝此等3個晶片，便會有樹脂很難 進入兩個記憶晶片間的空隙的問題。 經濟部智慧財產局員工消費合作社印製 一般來講，爲了使塑模用樹脂的熱膨脹係數接近矽晶 片的熱膨脹係數，在塑模用樹脂中會加入氧化矽塡充物。 但因此氧化矽塡充物的粒徑（例如7 〇〜1 〇 〇 μ m )較上 述兩個記憶晶片的間隔（數1 〇 μ m )大，因而成爲塑模樹 脂很難進入記憶晶片的空隙的原因的一。 兩個記憶晶片間的空隙未被樹脂塡滿，便會在此形成 氣泡，而起因於氣泡內的空氣的重複熱膨脹，以氣泡爲中 心擴大塑模用樹脂與晶片的剝離，例如以M C P作爲安裝 基板利用回流技術安裝時，便有可能會引起封裝體龜裂之 慮0 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -5- 586201 A7 B7 五、發明説明（3 本發明的目的在提供，能夠促進，在配線基板搭載多 數個晶片而以樹脂封裝其主面的多晶片模組的可靠性、局 密度安裝化、低成本化的技術。 本發明的另一目的在提供，能夠提高，在多數個晶片 的上面堆疊其他晶片，而以樹脂封裝的多晶片模組的可靠 性的技術。 本發明的再一目的在提供，能夠降低，在多數個晶片 的上面堆疊其他晶片，而以樹脂封裝的多晶片模組的製造 成本的技術。 本發明的上述及其他目的以及新穎的特徵，可以從本 說明書的記述及附圖獲得進一步的.瞭解。 本發明所揭示的發明中具代表性者的槪要如下。 本發明的多晶片模組是由：在其主面有多數配線及多 數電極墊的配線基板；安裝在上述配線基板主面的第1領 域，經由多數第1突塊電極電氣方式連接在上述配線的第 1半導體晶片；安裝在上述配線基板主面的第2領域，經 由多數第2突塊電極電氣方式連接在上述配線的第2半導 體晶片；堆疊在上述第1、第2半導體晶片上，經由多數 焊接線電氣方式連接在上述電極墊的第3半導體晶片；塡 充在上述第1 、第2半導體晶片與上述配線基板間，及上 述第1半導體晶片與第2半導體晶片間的空隙的第1封裝 樹脂；以及，氣密狀封裝上述第1、第2、第3半導體晶 片的第2封裝樹脂，所構成。 而，本發明的多晶片模組的製造方法，包含有下列製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 經液部智慧財產局員工消費合作社印製 -6- 586201 A7 B7 五、發明説明（4 程。 (a )分別準備，其主面被區劃成多數配線基板形成 領域，在上述多數配線基板形成領域分別形成有多數配線 及多數電極墊的長方形狀基板（多配線基板）；主面形成 有多數第1突塊電極的第1半導體晶片；主面形成有多數 第2突塊電極的第2半導體晶片；及第3半導體晶片的製 程； (b )在上述多數配線基板形成領域的各第1領域， 配置上述％ 1半導體晶片’使其主面面對上述多配線基板 的主面，在上述多數配線基板形成領域的各第2領域，配 置上述第2半導體晶片，使其主面面對上述多配線基板的 主面，藉此，經由上述多數第1突塊電極以電氣方式連接 上述第1半導體晶片與上述多配線基板的配線，經由上述 多數第2突塊電極以電氣方式連接上述第2半導體晶片與 上述多配線基板的配線的製程； (c )在上述桌1、第2半導體晶片與上述多配線基 板間，及上述第1半導體晶片間的空隙塡充第1樹脂的製 程； (d )在上述第1 、第2半導體晶片上堆疊第3半導 體晶片，使其背面面對上述第1、第2半導體晶片後，經 由多數導線以電氣方式連接上述第3半導體晶片與上述電 極墊的製程； (e )以第2封裝樹脂氣密封裝安裝在上述多配線基 板主面的上述第1、第2、第3半導體晶片的製程； 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） ---1 — i---— I (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局κ工消費合作社印製 586201 A7 B7 五、發明説明（$ (f )沿上述多數配線基板形成領域的境界部切割上 述多配線基板，獲得在其主面安裝有上述第1 、第2、第 3半導體晶片的配線基板的製程。 茲參照附圖，詳細說明本發明的實施形態如下。再者 ，在說明實施形態的所有圖式，具有相同功能者標示相同 的記號，省略重複的說明。 (實施形態1 ) 第1圖是表示本實施形態的半導體裝置的上面的平面 圖，第2圖是此半導體裝置的截面圖，第3圖是表示此實 施形態的半導體裝置的下面的平面圖。 本實施形態的半導體裝置是在封裝體基板1的主面上 安裝3個的晶片2 A、2 B、2 C，以嚴模樹脂3封裝此 等晶片2 A、2 B、2 C的多晶片模組（μ C μ ) 。3個 晶片2 Α〜2 C中的兩個晶片2 A、2 Β是排列配置在封 裝體基板1的主面上，經由形成在該等主面的多數個A u 突塊4電氣方式連接在封裝體基板1的配線5。亦即，晶 片2 A、2 B疋以倒裝片方式安裝。 在晶片2 A、2 B的主面（下面）與封裝體基板1的 主面間的空隙塡充有塡充樹脂（封裝樹脂）6。晶片2 A 是例如形成有D R A Μ的矽晶片，晶片2 β是例如形成有 快閃記憶器的政晶片。 晶片2 C是以跨越兩個晶片2 a、2 Β狀配置，而以 接合劑7接合在晶片2 A、2 B上面。形成在晶片2 C主 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公瘦） (請先閲讀背面之注意事項再填寫本頁) •裝· 經濟部智慧財產局員工消費合作社印製 -8- 經濟部智慈財產局員工消f合作社印製 586201 A7 B7 五、發明説明（弓 面的焊接墊1 3由多條A U線8成電氣方式連接在封裝體 基板1的焊接墊9。亦即，晶片2 C是藉由線焊接方式安 裝。晶片2 C是例如形成有包含以程式動作的處理器電路 的高速微處理器（Μ P U ··超小型運算處理裝置）的矽晶 片。 安裝上述3個晶片2Α、2Β、2 C的封裝體基板1 是以如含有玻璃纖維的環氧樹脂（玻璃•環氧樹脂）的萬 用樹脂爲主體構成的多層配線基板，其主面（上面）、下 面及內部形成有4〜6層左右的配線5。 在封裝體基板1的下面成矩陣狀配置有跟上述配線5 成電氣方式連接的多數電極墊1 〇，在各個電極墊1 〇分 別連接有構成多晶片模組（M C Μ )的外部連接端子的焊 錫突塊1 1。多晶片模組（M C Μ )則經由此等焊錫突塊 1 1安裝在電子機器的配線基板等。封裝體基板1的主面 及下面，除了配線5與晶片2 A、2 Β的連接部、焊接墊 9、電極墊1 〇等的表面以外，均塗敷有環氧系樹脂或丙 稀系樹脂等構成的抗焊錫劑（絕緣膜）1 2。 說明上述多晶片模組（M C Μ )的尺寸的一個例子如 下。封裝體基板1的外形尺寸爲縱X橫=1 3 m m X 1 3 m m、厚度爲〇 · 3 m 1Ώ。安裝在封裝體基板1的晶片 2 A、2 Β、2 C的厚度分別爲〇 · 1 5 m m、並排配置 的兩個晶片2 A、2 B的間隔爲2 Ο μ m〜1 〇 μ m。封裝 晶片2 A、2 B、2 C的塑模樹脂3的厚度爲0 · 6 6 m m ;從塑模樹脂3的上面至焊錫突塊1 1的下端的距離 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁)
-9 - 586201 A7 __B7__ 五、發明説明（3 ，亦即，多晶片模組（M C Μ )的安裝高度爲1 · 4 6 8 mm ° 紫次，再參照第4圖〜第2 6圖說明如上述構成的本 實施形態的半導體裝置的製造方法。 滿4圖〜第8圖表示製造多晶片模組（M C Μ )時使 用的長方形的基板（以下稱作多配線基板或多配線基板 10 0)。第4圖是表示此多配線基板1 0 0的主面（晶 片安裝面）的整體平面圖，第5圖是表示背面的整體平面 圖，第6圖是表示多配線基板1 0 0的一部分的平面圖及 側面圖，第7圖是表示多配線基板1 0 0的一部分的截面 圖，第8圖是表示多配線基板1 0 0的一部分（封裝體基 板一片分的領域）的放大平面圖。 多配線基板1 0 0是成爲上述封裝體基板1的母體的 基板。將此多配線基板1 0 0沿第4圖、第5圖所示的切 割線L格子狀切斷，單片化，便可以獲得多數個的封裝體 基板1。圖上所示的多配線基板1 0 0 ，其長邊方向規劃 成6方塊的封裝體基板形成領域，短邊方向規劃成3方塊 的封裝體基板形成領域，因此可以獲得3 X 6二1 8片封 裝體基板1。 上述多配線基板1 0 0是以例如玻璃•環氧樹脂的萬 用樹脂爲主體構成的多層配線基板。在多配線基板1 0 0 的主面形成有配線5及焊接墊9，背面形成有電極墊1 〇 。同時，在多配線基板1 〇 〇的內層形成有多層的配線5 。由於使用廉價的萬用樹脂製造封裝體基板1 ，可以降低 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .JL. 裝· 經濟部智慧財產局員工消費合作社印製 -10- 經濟部智慧財產局員工消費合作社印製 586201 A7 _____B7__ 五、發明説明（今 多晶片丨旲組（MCM)的製造成本。 多配線基板1 〇 〇的主面的配線5及焊接墊9，背面 的電極墊1 0 ’是藉由蝕刻貼在多配線基板1 〇 〇兩面的 C U箔而形成。多配線基板1 〇 〇的主面的配線5中，未 被抗焊錫劑1 2覆蓋的領域，亦即，晶片2 A、2 B的未 連接A u突塊4的領域的表面，施加有N i及A u的電鍍 。同時，焊接墊9的表面及電極墊1 〇的表面也施加有 N i及A u的電鍍。此等電鍍可以藉由無電解電鍍法形成 ，但以無電解電鍍法形成的電鍍層的膜厚度較薄，在焊接 墊9上連接A u突塊4很難確保充分的接合強度，因此， 上述N i及A u的電鍍是以可以獲得膜厚度較無電解電鍍 法爲厚的電解電鍍法形成。 在配線5、焊接墊9及電極墊1 0的表面以電解電鍍 法施加N i及A u的電鍍時，是在配線5、焊接墊9及電 極墊1 0在多配線基板1 0 0的整個領域導通的狀態進行 電鍍處理，接著以切割器切斷切割線L的配線5後，進行 各封裝體基板形成領域的導通試驗。因此，如第6圖及第 7圖所示，在多配線基板1 0 0的主面的切割線L殘留有 以切割器切斷此領域的配線5時的溝1 0 1。藉由上述切 割器加工，可以切斷爲了進行導通試驗而連續形成在各封 裝體基板間的配線，因此可以個別進行導通試驗。同時， 因爲未完全切斷多配線基板1 0 0，因此可以簡單進行整 批塑模處理或其後的基板運送處理。切斷的配線的端部從 溝1 0 1的側面露出。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁)
586201 A7 B7 經濟部智慧財產局Η工消費合作社印製 五、發明説明（9 β口第8圖所示，封裝體基板形成領域的周邊部，形成 有圍繞晶片安裝領域的多數焊接墊1 3。焊接墊1 3是沿 封裝體基板形成領域的4邊配置兩列。焊接墊1 3與晶片 安裝領域間以圍繞晶片安裝領域狀設有堰堤（d a m )領 域1 6。此堰堤領域1 6是未形成抗焊錫劑1 2的領域， 表面的高度較其內側及外側的形成有抗焊錫劑1 2的領域 的表面低，因此具有，在晶片2 A、2 B的下部塡入塡充 樹脂6時，防止此塡充樹脂6流到封裝體基板形成領域， 亦即流到形成焊接墊1 3的領域的功能。 使用上述多配線基板1 0 0製造多晶片模組（M C Μ )時，是如第9圖（表示封裝體基板兩個分的領域的截面 圖）及第1 0圖（表示封裝體基板一個分的領域的截面圖 )所示，在多配線基板1 0 0的主面的晶片安裝領域黏貼 樹脂帶6 a。樹脂帶6 a是，例如分散粒徑3 μιη前後的氧 化矽的熱硬化型環氧系樹脂構成者，預先裁剪成大致上與 兩片晶片（晶片2Α、2Β)同大的尺寸。樹脂帶6 a也 可以令導電性的微粉末分散於樹脂中的異方性導電性樹脂 (A C F )等來構成。樹脂帶6也可以使用與各半導體晶 片2 A、2 B大致上同大的兩片分割的樹脂帶。 再者，放置在大氣中的多配線基板1 〇 〇侵入有大氣 中的水分，因此，直接黏貼樹脂帶6 a時’雙方的接合性 有可能降低。因此，要在多配線基板1 0 0的主面黏貼樹 脂帶6 a時，之前最好能夠先烘烤多配線基板1 0 0去除 水分。烘烤條件是，例如1 2 5 ° C ’兩個小時左右。同時 (請先閱讀背面之注意事項存填寫本頁) •装· J--1 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -12- 586201 A7 B7 _______ 五、發明説明（D〇 ，緊接上述烘烤處理後對多配線基板1 0 0施以電漿處理 ，將其表面活性化，便可以進一步提高樹脂帶6 a與多配 線基板1 0 0的接合性。 接著，如第1 1圖及第1 2圖所示，在黏貼於多配線 基板1 0 0的主面的樹脂帶6 a上以面朝下方式搭載兩個 晶片2 A、2 B。這時，將晶片2 A與晶片2 B間的空隙 設定在2 0 μ m〜1 〇 〇 μ m前後。因爲樹脂帶6 a所含的 氧化矽的粒徑在3 μιη前後，因此，縱使晶片2 A與晶片 2 B間的空隙縮小至2 0 μιη，仍可在空隙塡入塡充樹脂6 。另一方面’如果晶片2 Α與晶片2 Β間的空隙太大，這 個空隙便無法以塡充樹脂6完全塡滿，在事後的塑模製程 有時會在此空隙生成氣泡。同時，加大晶片2 A與晶片 2 B間的空隙表示是加大各個配線基板的面積，會阻礙高 密度安裝。 如第1 3圖所示，在形成有D R A Μ的晶片2 A的主 面，預先使用球焊接法形成A u突塊4。並如第1 4圖所 示，在形成有快閃記憶器的晶片2 B的主面，也以同樣的 方法形成A u突塊4。此等A u突塊4是在晶圓處理的最 後製程形成。亦即，在完成通常的晶圓處理後，在晶圓的 焊接墊上使用球焊接法形成A u突塊4，然後切割晶圓， 獲得單片化的.晶片2 A、2 B。 通常，D R A Μ的焊接墊是成一列配置在晶片的中央 ’但快閃g5憶器的焊接墊是沿晶片的短邊配置兩列。因此 ，D R A Μ的焊接墊的間隔較快閃記憶器的焊接墊的間隔 本紙張尺度適财關家鮮（CNS ) Α4規格（2Η)Χ297公慶) -- -13- (請先閲讀背面之注意事項再填寫本頁) -裝. Ή---•-訂 經濟部智慧財產局員工消費合作社印製 586201 A7 B7 五、發明説明（％ ϊ夾窄’因此焊接墊的徑也小（例如，快閃記憶器的端子間 距在1 5 0 μ m時，D R A Μ的端子間距則只有8 5 μ m前 後）。因此，在D R A Μ的焊接墊上形成A u突塊4時， 通常是使用細徑（例如直徑2 〇 μ m )的A u線，在快閃記 憶器的焊接墊上形成A u突塊4時，通常是使用粗徑（例 如直徑3 0 μ m )的A u線。 惟’本實施形態的多晶片模組（M C Μ )是在兩個晶 片2Α、2 Β上堆疊第3的晶片2 C，因此有必要在兩個 晶片2 A、2 Β使晶片的厚度與A u突塊4的徑相同，藉 此使雙方的安裝高度同高。因此，本實施形態在快閃記憶 器的焊接墊上形成A u突塊4時使用的A u線，與在 D R A Μ的焊接墊上形成A u突塊4時使用的A u線的徑 相同（例如直徑2 0 μιη )。這時，若考慮抗焊錫劑1 2的 厚度（例如2 5 μπι )，使用細A u線形成的A u突塊4與 焊接墊的接觸面積較小，有可能造成接觸不良。因的，本 實施形態則爲了確保A u突塊4與焊接墊的接觸面積，採 用在A u突塊4上重疊A u突塊4的多層突塊構造。 其次，如箄/ 1 5圖所示，在兩個晶片2 A、2 B上擠 壓底面平坦的加熱工具（有時稱作加熱塊）1 0 2。加熱 工具1 02的加壓壓力爲例如1 5Kg/l 〇mm2、溫度 爲例如2 3 5。C。藉此，使樹脂帶6 a溶融，在晶片2 A 、2 B與多配線基板1 0 0間的空隙，及晶片2 A與晶片 2 B間的空隙塡入塡充樹脂6 ’同時，以電氣方式連接晶 片2 A、2 B的A u突塊4與多配線基板1 0 〇的配線5 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0><297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 、\st» 經濟部智慧財產局員工消費合作社印製 -14- 586201 A7 B7 五、發明説明（12 (第1 5圖未圖示）。塡充樹脂6是以，保護晶片2 A、 2 B的主面（半導體元件及電極（焊接墊）形成面）；夺 晶片2 A、2 B連接在多配線基板1 〇 〇、確保A u突塊 4與多配線基板1 〇 〇的電極墊的連接強度等目的而形成 〇 如此，本實施形態是令加工成與晶片2 A、2 B差不 多同一尺寸的樹脂帶6 a溶融，藉此在晶片2 A、2 B與 多配線基板1 0 0間的空隙，及晶片2 A與晶片2 B間的 空隙塡入塡充樹脂6。依據此方法時，較之，例如在晶片 2 A、2 B的周邊使用調合器（dispehser)供應液狀的塡 充樹脂的塡充方法，可以減少塡充樹脂溢出晶片2 A、 2 B的周圍的量，因此，圍繞晶片2 A、2 B狀配置的多 配線基板1 0 0上的焊接墊9不會被塡充樹脂覆蓋。 其次，如第1 6圖及第1 7圖所示，在兩個晶片2A 、2 B上搭載晶片2 C。如第1 8圖所示，形成有微處理 器的晶片2 C的主面，沿其4邊形成有焊接墊1 3。焊接 墊1 3的數目較形成在晶片2 A或晶片2 B的焊接墊的數 目多。如此，藉由突塊電極將焊接墊數較少的晶片面朝下 安裝，藉由線焊接將焊接墊數較多的晶片面朝上安裝，便 可以降低配線基板的配線密度（間距））或配線的布放， 提供低成本而高密度安裝的封裝體。 晶片2 C配置在各封裝體基板形成領域的中央，使連 接多配線基板1 0 0與晶片2 C的A u線8的長度儘可能 均一。同時，在晶片2 C的背面黏貼預先裁剪成與晶片 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁} •裝- 、-口 經濟部智慧財產局員工消費合作社印製 -15- 586201 A7 B7 五、發明説明（伯 2 C同大的帶狀的接合劑7。要在晶片2 C的背面黏貼帶 狀的接合劑7時’是例如第1 9圖及第2 0圖所示，在完 成普通的晶圓處理的晶圓1 4的背面黏貼切割帶1 5時， 在晶圓1 4與切割帶1 5的間夾入帶狀的接合劑7，以此 狀態切割晶圓1 4，而獲得晶片2 C。然後去除晶片2 C 背面的切割帶1 5，便會在晶片2 C的背面殘留與晶片 2 C同尺寸的接合劑7。接合劑7使用例如聚醯胺樹脂系 的接合劑。 然後，在加熱爐內將多配線基板1 0 0加熱到1 8 0 °C、1個小時左右。由於此加熱處理可使接合劑7軟化， 在晶片2 A、2 B上接合晶片2 C。 接著，如第2 1圖及第2 2圖所示，以A u線8連接 多配線基板1 0 0的焊接墊9與晶片2 C的焊接墊1 3 (第2 1圖、第2 2圖未圖示）。A u線8的連接可以使 用例如倂用超音波振動與熱壓接的線焊接。 接著，如第2 3圖及第2 4圖所示，將多配線基板 1 0 0裝設在塑模用金屬模具（未圖示），以樹脂一次封 裝多配線基板1 0 0的整個主面。塑模樹脂3是由分散例 如粒徑7 0 μ m〜1 〇 〇 μ m程度的氧化矽的熱硬化型環氧 系樹脂構成。如上述，在晶片2 A、2 B與多配線基板 1 0 0間的空隙，及晶片2 A與晶片2 B間的空隙塡滿塡 充樹脂6 ，因此以樹脂封裝多配線基板1 0 0的主面時， 不會在此等空隙形成氣泡。 然後，如第2 5圖所示，在多晶片模組（M C Μ )背 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐1 (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 -16- 586201 A7 _B7_ 五、發明説明（识 面的電極墊9 (第2 5圖未圖示）連接焊錫突塊1 1。焊 錫突塊1 1的連接，是向電極墊9表面供應低融點的由 P b - S η共晶合金構成的焊錫球後，令焊錫求回流而連 接。 然後，如第2 6圖所示，沿著第5圖所示的切割線L 切斷多配線基板1 0 0，將其單片化，完成上述第4圖、 第5圖所示的本實施形態的多晶片模組（M C Μ )。在切 斷多配線基板1 0 0時，使用寬度較形成在多配線基板 1 0 0的切割線L的溝1 〇 1 (參照第6圖及第7圖）的 寬度狹窄的切割刃。如此，則可以封裝體基板1的側面的 一部分被塑模用樹脂3覆蓋（參照第2圖），因此可減少 從封裝體基板1的側面侵入的水份的量，可提高多晶片模 組（M C Μ )的可靠性。單片化的多晶片模組（M C Μ ) 則介由焊錫突塊1 1安裝在例如印刷電路基板（P C Β ) 等的安裝用配線基板。 (實施形態2 ) 以下參照第2 7圖〜第3 4圖，按製程的順序說明本 實施形態的半導體裝置的製造方法。 .上述實施形態1是在形成有D R A Μ的晶片2 A的主 面及形成有快閃記憶器的晶片2 B的主面分別形成a u突 塊4，但本實施形態是使用焊錫突塊2 0取代A u突塊4 〇 第2 7圖是表示在形成有DRAM的晶片2 A的主面 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " -17- (請先閲讀背面之注意事項再填寫本頁) 裝.
、1T 經濟部智慧財產局員工消費合作社印製 586201 A7 B7 五、發明説明（* 形成焊錫突塊2 0的狀態 (請先閱讀背面之注意事項再填寫本頁) 的平面圖。如圖示，焊錫突塊2 0是成陣列狀配置在 晶片2 A的主面。焊接墊1 3與焊錫突塊2 0是經由C u 配線2 1成電氣方式連接。C u配線2 1具有將焊接墊 1 3的間距變換成焊錫突塊2 0的間距的介入物（ interposer)的功能，可以藉此使焊錫突塊2 0的間距較焊 接墊1 3的間距寬，因此，封裝體基板1不必使用昂貴的 合成基板，可以使用配線的間距較寬的廉價的樹脂基板。 經濟部智慧財產局員工消費合作社印製 C u配線2 1及焊錫突塊2 0是在晶圓處理的最終製 程形成。亦即，C u配線2 1是在晶圓1 4的表面保護膜 上形成聚醯胺樹脂等的有機絕緣膜後，使用電解電鍍法等 形成在此有機絕緣膜上。C u配線2 1與焊接墊1 3是通 過形成在焊接墊1 3的有機絕緣膜上的通孔電氣方式連接 在一起。同時，焊錫突塊2 0是在C u配線2 1的一端的 以屏蔽印刷法印刷焊錫糊漿，然後，將晶圓加熱使焊錫糊 漿溶融而形成。焊錫突塊2 0是以例如含2重量％的S η 的P b - S η合金（液相線溫度3 2 0。C〜3 2 5 °C )等 所構成。再者，雖未圖示，但形成有快閃記憶器的晶片 2 B的主面上也以同樣的方法形成C u配線2 1及焊錫突 塊2 0。 其次，如第2 8圖所示，在多配線基板1 0 0的各封 裝體基板形成領域將兩個晶片2 A、2 A定位後，在電氣 爐內將多配線基板1 0 0加熱到3 4 0 ° C前後，使焊錫突 塊2 0回流，藉此以電氣方式連接晶片2 A、2 A的焊錫 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18- 586201 A7 B7 五、發明説明（* 突塊2 0與多配線基板1 0 .0的配線5。 其次，如第2 9圖所示，在兩個晶片2 A、2 A上搭 載晶片2 C。晶片2 A、2 A與晶片2 C的接合是與上述 實施形態1同樣，使用黏貼在晶片2 C背面的接合劑7。 其次，如第3 0圖及第3 1圖所示，以A u線8連接 多配線基板1 0 0的焊接墊9與晶片2 C的焊接墊1 3。 A u線8的連接是與上述實施形態1同樣，使用例如倂用 超音波振動與熱壓接的線焊接器實施。 其次，如第3 5圖所示，使用擴散器等在晶片2 A、 2 A的周邊部供給液體狀的塡充樹脂6後，將塡充樹脂 6加熱使其硬化，藉此在晶片2 A、2 A與多配線基板 1 0 0間的空隙，及晶片2 A與2 B間的空隙塡入塡充樹 脂6。液狀的塡充樹脂6的流動性很高，而添加的氧化矽 塡充物的粒徑較晶片2 A與晶片2 B間的空隙（2 0 μ m 〜1 0 0 μ m )小（約3 μ m )，因此，可以用塡充樹脂6 完全塡滿晶片2 A與晶片2 B間的空隙。 同時，本實施形態在將液狀的塡充樹脂6供給晶片 2 A、2 A的周邊部時，也同時供給封裝體基板形成領域 的周邊部’以塡充樹脂6覆蓋焊接墊1 3的表面。塡充樹 脂6沒有必要完全覆蓋所有的焊接墊1 3的表面。在此狀 態下’ 一旦塡充樹脂6硬化，連接在焊接墊1 3表面的 A u線8的一端部則被塡充樹脂6固定，因此，焊接墊 1 3與A u線8的連接可靠性可以提高。同時，在塡入塡 充樹脂6前線焊接製程已完成，因此也可以避免以塡充樹 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 經濟部智慧財產局R工消費合作杜印製 -19- 586201 A7 B7 五、發明説明（ 脂6污染形成在基板上的電極墊。 (請先閲讀背面之注意事項再填寫本頁) 其次，如第3 3圖所示，將多配線基板1 〇 〇裝配在 塑模用金屬模具（未圖示），以樹脂一次封裝多配線基板 1 0 0的整個主面。塑模樹脂3是由分散例如粒徑7 Ο μιη 〜1 Ο Ο μπι程度的氧化矽的熱硬化型環氧系樹脂構成。如 上述，在晶片2 A、2 Β與多配線基板1 〇 〇間的空隙， 及晶片2 A與晶片2 B間的空隙塡有塡充樹脂6 ，因此以 樹脂封裝多配線基板1 0 〇的主面時，不會在此等空隙形 成氣泡。同時，本實施形態的A u線8的一端部被塡充樹 脂6固定在焊接墊1 3的表面，因此可以確實防止將溶融 的塑模樹脂3注入塑模用金屬模具時的壓力使A u線8斷 線。 然後，如第3 4圖所示，在多配線基板1 0 0的背面 的電極墊1 〇連接焊錫突塊1 1。雖未圖示，但在此後， 以跟上述實施形態1相同的方法切斷多配線基板1 〇 〇， 便可完成本實施形態的多晶片模組（M C Μ )。 經濟部智慧財產局員工消費合作社印製 (ν寶施形態3 ) 以下參照第3 5圖〜第3 7圖，按製程的順序說明本 實施形態的半導體裝置的製造方法。
首先如第3 5圖所示，電氣方式連接晶片2Α、2Β 的焊錫突塊2 0與多配線基板1 〇 〇的配線5 ，接著，介 由接合劑7將晶片2 C搭載於兩個晶片2 A、2 Β上後， 以A u線8連接多配線基板1 〇 〇的焊接墊9與晶片2 C 本紙張尺度適用中國國家標準（CNS ) A4規格（210χ 297公釐） -20- 586201 A7 ___B7 五、發明説明（仴 的焊接墊1 3。這一部分的製程與上述實施形態2的第 2 7圖〜第3 1圖所示的製程相同。 (請先閲讀背面之注意事項再填寫本頁) 接著，如第3 6圖所示，將多配線基板1 〇 〇裝配在 塑模用金屬模具（未圖示），以樹脂一次封裝多配線基板 1 0 0的整個主面。這時，本實施形態是使用與上述實施 形態1、2所使用的塡充樹脂6同樣的添加粒徑在3 μ m前 後的氧化砂的塑模樹脂3。因爲添加在此塑模樹脂3的氧 化砂的粒徑較晶片2 A與晶片2 B間的空隙（2 0 μ m〜 1 0 0 μ m )小，因此，可以完全塡充晶片2 A、2 B與多 配線基板1 0 0間的空隙，及晶片2 A與晶片2 B間的空 隙。此塑模樹脂3較上述實施形態1、2所使用的添加粒 徑7 0 μ m〜1 〇 〇 μ m程度的氧化矽的塑模樹脂3昂貴， 但可以省略以塡充樹脂6塡充晶片2 A、2 B與多配線基 板1 0 0間的空隙，及晶片2 A與晶片2 B間的空隙的製 程。 經濟部智慧財產局員工消費合作社印製 然後，如第3 7圖所示，以跟上述實施形態1、2同 樣的方法，在多配線基板1 〇 〇的背面的電極墊1 〇連接 焊錫突塊1 1。雖未圖示，但在此後，以跟上述實施形態 1、2相同的方法切斷多配線基板1 〇 〇，便可完成本實 施形態的多晶片模組（M C Μ )。 (實施形態4 ) 第3 8圖是表示本實施形態的半導體裝置的截面圖。 第3 9圖是放大第3 8圖的一部分表示的截面圖。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -21 - 586201 A7 B7 五、發明説明（伯 本實施形態的半導體裝置是在封裝體基板1的主面上 女裝，形成有DRAM的一個晶片2A，同時，在晶片 2 A上堆疊形成有高速微處理器（MPU)的一個晶片 2 C ，而以塑模樹脂3封裝此等兩個晶片2 A、2 C的多 晶片模組（M C Μ )。 下層的晶片2 Α是經由形成在封裝體基板1的主面上 的A u突塊4，與封裝體基板1的配線5電氣方式連接在 一起。亦即，晶片2 A是以倒裝片方式安裝。晶片2 A的 主面（下面）與封裝體基板1的主面間的空隙塡充有塡充 樹脂6。 上層的晶片2 C是藉由接合劑7接合在晶片2 A的上 面。形成在晶片2 C的主面的焊接墊1 3是經由多條a u 線8與封裝體基板1的焊接墊9電氣方式連接在一起。亦 即.，晶片2 C是以線焊接方式安裝。 安裝上述兩個晶片2A、2 C的封裝體基板1的下面 成矩陣狀配置有電器方式連接在上述配線5的多數電極墊 1 ◦，各電極墊1 0連接有構成多晶片模組（M C Μ )的 外部連接端子的焊錫突塊1 1。在封裝體基板1的主面及 下面’除了配線5與晶片2 Α的連接部、焊接墊9、電極 墊1 0等的表面以外，均塗敷有環氧系樹脂或丙烯系樹脂 等構成的抗焊錫劑1 2。 如上述第1 3圖所示，形成有DRAM的晶片2A具 有長方形的平面形狀，其主面的中央配置有一列的多數 A u突塊4。同時，如上述第1 8圖所示，形成有微處理 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---：---------裝-- (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -22- 586201 A7 B7 五、發明説明（龙 器的晶片2 C具有略呈正方形的平面形狀，沿其主面的4 邊形成有焊接墊1 3。形成在晶片2 C的焊接墊1 3的數 目較形成在晶片2 A的焊接墊（A u突塊4 )的數目多。 如上述，要堆疊焊接墊數少，焊接墊的最小間距大的 晶片2 A，與焊接墊數多，焊接墊的最小間距小的晶片 2 C時，藉由A u突塊4將焊接墊的最小間距大的晶片 2 A以面朝下的方式安裝，藉由線焊接將焊接墊的最小間 距小的晶片2 C以面朝上的方式安裝。藉此，可以緩和對 封裝體基板1的配線密度的要求，因此，封裝體基板1可 以使用廉價基板，可提供低成本而可以高密度安裝的封裝 體。 如第3 9圖所示，在如上述的具有長方形的平面形狀 的1個晶片2 A上堆疊具有略成正方形的平面形狀的晶片 2 C時，有時上層的晶片2 C的周邊部會突出下層的晶片 2 A的周邊部外側。 這時，如果突出量大，則在形成於此晶片2 C的周邊 部的焊接墊1 3上焊接A u線8時，加在晶片2 C周邊部 的負荷有可能使晶片2 C裂開。其對策可以考慮增加塡充 於下層的晶片與基板間的空隙的樹脂量，而同時在晶片 2 C周邊部下方也塡充樹脂的方法（日本特開2 0 0 0 -2 9 9 4 3 1號公報）。採這種方法時，在線焊接時於晶 片2 C的周邊部施加負荷時，由於晶片2 C的周邊部由樹 脂支撐，可以防止晶片2 C的裂開。 但是，上述對策是藉由控制塡充樹脂6的供應量，來 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ---：---------裝-- (請先閲讀背面之注意事項再填寫本頁} -訂 經濟部智慧財產局員工消費合作社印製 586201 A 7 B7 五、發明説明（2)| (請先閱讀背面之注意事項再填寫本頁) 控制塡充樹脂6的從下層晶片2 A向外周的溢出量，要正 確控制此溢出量很困難。尤其是，在下層晶片2 A的接合 製程，由於有過剩的塡充樹脂6溢出而污染到封裝體基板 1主面上的焊接墊9時，則在後續的線，焊接製程，有可能 會招致焊接線與焊接墊9的接觸不良。而爲了解決這種問 題，想要確保從配設上層晶片2 C的焊接墊1 3的領域至 焊接墊9的距離，以便在有過剩的塡充樹脂6溢出時，避 免污染到焊接墊9，則會引起封裝體基板1的大型化，連 同使M C Μ大型化，並不理想。 因此，本實施形態是如第3 9圖所示，在上層晶片 2 C突出下層晶片2 Α外側時，採不以塡充樹脂6的溢出 部支撐上層晶片2 C的焊接墊1 3的架構，以免在塡充樹 脂6的溢出量參差不齊時發生焊接墊9的污染，同時，爲 了防止線焊接時的晶片2 C的龜裂，上層晶片2 A的未被 支撐的部分的長度（h )設定成最大1 · 5 m m以下，最 好是1 m m以下。 經濟部智慧財產局員工消費合作社印製 第4 0圖是本實施形態的多晶片模組（M C Μ )的端 子（插腳）配置圖。 本實施形態的多晶片模組（M C Μ )所使用的封裝體 基板1 ，與設計來安裝形成有高速微處理器（MPU)的 1個晶片2 C的封裝體基板具有共同的端子配置。因此’ 第4 0圖所示的端子中，兩個晶片2 A、2 C的共同端子 的控制用插腳（CASL、RASL、CS3、RDWR ;W E 1、E W 〇 :以下全部標示爲C )、位址插腳（ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24- 586201 A7 - _________B7______ 五、發明説明（龙 A 0〜A 1 4 :以下全部標示爲A )及資料用插腳（D ◦ 〜D 1 5 :以下全部標示爲D )分別用共同的配線5連接 〇 (請先閲讀背面之注意事項再填寫本頁) 同時，除了晶片2 C以外另安裝晶片2 A以構成多晶 片模組（M C Μ )時，封裝體基板1將需要測試晶片2 C 的電氣特性用的插腳以外另需要測試晶片2 Α的特性用插 腳（D R A Μ時需要兩個左右）。因此，本實施形態是如 第4 1圖所示，在晶片安裝領域的直下方配置晶片2 Α的 測試用插腳1 1 t。 經濟部智慧財產局員工消費合作社印製 這時，若將測試用插腳1 1 t配置在封裝體基板1的 中央附近，連接在測試用插腳1 1 t的配線5便會太長， 封裝體基板1的配線設計變困難。另一方面，爲了要使連 接在測試用插腳1 1 t的配線5的長度爲最短，而在鄰接 於配置其他插腳（焊錫突塊1 1 )的領域配置測試用插腳 焊錫突塊1 1時，其他插腳（焊錫突塊1 1 )與測試用插 腳1 1 t的距離會變短，因此連接在鄰接測試用插腳 1 1 t的其他插腳的配線5的布置變困難，這個時候，安 裝M C Μ的安裝基板的配線設計會很困難。 爲了解決上述問題，如第4 1圖所示，不在鄰接於配 置其他插腳（焊錫突塊1 1 )的領域配置測試用插腳 1 1 t ，將測試用插腳腳1 1 t配置在再往內側1列處較 佳。而在其他插腳（焊錫突塊1 1 )內有兩個以上的未連 接插腳時，可將測試用插腳1 1 t配置在配置此未連接插 腳的領域。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25- 5^62〇! A7 B7 i Λ發明説明（本 如此，使用與設計用來安裝形成有高速微處理器（ (請先閲讀背面之注意事項再填寫本頁) M p U )的1個晶片2 C的封裝體基板具有共同的端子配 慶（測試用插腳1 1 t除外）的封裝體基板1構成多晶片 檁組（M C Μ )，便可以降低封裝體基板1的設計成本。 同時，封裝體基板1也可以更好用。 第4 2圖表示封裝體基板1的位址插腳（Α )群與資 料插腳（D )群的配置。如圖示，安裝有例如高速微處理 器（Μ P U )的插腳數多的晶片2 C的封裝體基板1 ’ 一 般是將位址插腳（A )相互與資料插腳（D )相互集中配 ®在特定領域，同時，將位址插腳（A )群與資料插腳（ D )相鄰配置，便可以縮短例如將封裝體基板1與外部附 設的記憶晶片連接時的配線長度。 另一方面，如第4 3圖所示，形成有DRAM的晶片 2 A —般是在晶片2 A的長邊方向的一端側配置位址插腳 (A )群，在另一端側配置資料插腳（D )。 經濟部智慧財產局員工消費合作社印製 因此，如本實施形態，在晶片2 A上堆疊晶片2 C構 成多晶片模組（M C Μ )時，最好是如第4 4圖所示布置 晶片2 Α的方向，使封裝體基板1的位址插腳（A )群與 晶片2 A的位址插腳（A )群，以及封裝體基板1的資料 插腳（D )群與晶片2 A的資料插腳（D )群相互接近配 置。 藉此，可以將連接封裝體基板1的位址插腳（A )群 與晶片2 A的位址插腳（A )群的配線5群，以及，連接 封裝體基板1的資料插腳（D )群與晶片2 A的資料插腳 1紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ' " - -26- 586201 A7 B7 -------------- 五、發明説明（洳 (D )群的配線5群適宜加以布置，使其不會在封裝體基 板1上相交叉，因此封裝體基板1的設計很容易。 第4 5圖（a )〜（c )是例示封裝體基板1的位±止 插腳（A )群與資料插腳（D )群的布置。在此，標示雪己 號（D > A )的領域是主要配置資料插腳（D )群的領域 ’標示記號（A > D )的領域是主要配置位址插腳（A ) 群的領域。在此等例子，由於在形成有D R A Μ的晶片 2 Α布置成圖示的方向，而得將連接封裝體基板1的位ί止 插腳（A )群與晶片2 Α的位址插腳（A )群的配線5群 ，以及，連接封裝體基板1的資料插腳（D )群與晶片 2 A的資料插腳（D )群的配線5群適宜加以布置，使其 不會在封裝體基板1上相交叉。 本實施形態是在形成有D R A Μ的晶片2 A上堆疊晶 片2 C的多晶片模組（M C Μ )，但，在例如上述第1 4 圖所示的形成有快閃記憶器的晶片2 Β上堆疊晶片2 C以 構成多晶片模組（M C Μ )時，也是將晶片2 Β的方向布 置成如上述較理想。 亦即，在如上述第1 4圖所示的形成有快閃記憶器的 晶片2 Β ，一般是在對向的兩短邊的一方配置位址插腳（ Α)群，在另一方配置資料插腳（D)群。因此，這個時 候也是，藉由布置晶片2 Β的方向，使封裝體基板1的位 址插腳（A )群與晶片2 Β的位址插腳（A )群，以及封 裝體基板1的資料插腳（D )群與晶片2 B的資料插腳（ D )群相互接近配置，便可以將連接封裝體基板1的位址 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） f請先閑讀背面之注意事¾再填寫本頁}
經濟部智慧財產局員工消費合作社印製 -27- 586201 Α7 Β7 五、發明説明（本 (請先閱讀背面之注意事項再填寫本頁) 插腳（A )群與晶片2 B的位址插腳（A )群的配線5群 ’以及’連接封裝體基板1的資料插腳（D )群與晶片 2 B的資料插腳（d )群的配線5群適宜加以布置，使其 不會在封裝體基板1上相互交叉。 又如上述實施形態1的多晶片模組（M C Μ )，在形 成有D R A Μ的晶片2 Α及形成有快閃記憶器的晶片2 Β 上’堆疊形成有高速微處理器（MPU)的晶片2 C時， 成爲上述Μ P U晶片2 C的基台的晶片2 A及晶片2 B的 中心有時與封裝體基板1的中心無法一致。通常，要在配 線基板上堆疊晶片時，需將堆疊的晶片與成爲基台的晶片 的中心對準，如果在形成有D R A Μ的晶片2 A及形成有 快閃記憶器的晶片2 B上，堆疊插腳多、最小焊接墊間距 也小的形成有Μ P U的晶片2 C時，爲了對準成爲基台的 晶片的中心，而偏離封裝體基板1的中心，便會有招致焊 接線長度不均一的問題。 經濟部智慧財產局員工消費合作社印製 亦即，與Μ P U晶片2 C連接所需要的封裝體基板工 上的焊接墊9的數目很多，因此，爲了確保焊接墊9的間 隔，儘量要沿封裝體基板1外周配置。但是，Μ P U晶片 2 C的配置愈偏離封裝體基板1的中心，沿μ ρ υ晶片 2 C的外周配置的焊接墊1 3，與封裝體基板1上的焊接 墊9的距離愈會不均一，因此，焊接線8的長度會有偏差 ’尤其是焊接線8變長的部分會在樹脂封裝時發生焊接線 流動、短路等的問題。 爲了解決這種問題，要在Μ P U晶片2 C的配置偏離 本紙張尺度適用中.國國家標準（CNS ) Α4規格（210X297公釐） -28- 586201 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（法 封裝體基板1的中心的情況下，使焊接墊1 3與焊接墊9 的距離均一，只有縮小焊接墊9的間隔，使其能收容在封 裝體基板1的主面上，或者放大封裝體基板丨使能完全配 置焊接墊9。 因此，要在配置於偏離基板中心的位置的晶片2 a ' 晶片2 B上堆疊晶片2 C時，如果晶片2 C的插腳數較晶 片2 A '晶片2 B的插腳數多，有必要緩和對應晶片2 c 的焊接墊9的間距時，使晶片2 C的中心較晶片2 A的中 心更接近封裝體基板1的中心爲理想。 以上是依照上述實施形態具體說明由本發明人所完成 的發明’但本發明並非限定如上述實施形態，當然可以在 不脫離其主旨的範圍內作各種變更。 例如在上述實施形態4，組合形成有D R A Μ的1個 晶片2 Α與形成有Μ P U的1個晶片2 C以構成多晶片模 組（M C Μ )時，也可以如第4 6圖所示，在封裝體基板 1排列配置形成有D R A Μ的1個晶片2 Α與虛擬的晶片 2 D，而在此等兩個晶片2 A、2 D的上部堆疊晶片2 C 。這時的虛擬晶片2 D是例如切割未形成積體電路的鏡面 晶圓形成，其厚度爲晶片2 A的厚度加上A u突塊4的厚 度。這種安裝方法對於，例如上層的晶片2 C的外徑尺寸 較下層的晶片2 A的外徑尺寸大很多，在上述第3 9圖所 說明的對下層的晶片2 A的上層的晶片2 C的突出量（h )無法設定在1 · 5 m m以下時很有效。 以倒裝片方式安裝在封裝體基板上的晶片不限定爲’ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
-29 - 586201 A7 B7 五、發明説明（涉 D R A Μ單獨、快閃記憶器單獨、D R A Μ與快閃記憶器 的組合，也可以如，D R A Μ相互、快閃記憶器相互、 D R A Μ或快閃記憶器與S R A M ( Static Random
Access Memory )等，任意組合各種記憶晶片。同時，堆 疊在記憶晶片上的晶片也不限定爲微處理器或A S I C， 也可以使用形成較記憶晶片的間距小的L S I的晶片。而 且，安裝在封裝體基板的晶片數也不限定爲兩個或3個。 封裝體基板上也可以安裝電容或電阻元件等晶片以外 的小型電子零件。例如，沿著記憶晶片外周搭載晶片電容 器，便可以降低記憶晶片的驅動時產生的雜訊，實現高速 動作。 同時，安裝晶片的封裝體基板可以使用合成基板，或 在封裝體基板的一部分安裝散熱用的蓋體等，可以在不脫 離本發明主旨的範圍內作各種變更設計。 依據本發明可取的一實施形態時，可以提高，在多數 個晶片上堆疊其他晶片再以樹脂封裝的多晶片模組的可靠 性。 依據本發明可取的另一實施形態時，可以降低，在多 數個晶片上堆疊其他晶片再以樹脂封裝的多晶片模組的製 造成本。 圖式的簡單說明 第1圖是本發明一實施形態的半導體裝置的平面圖。 第2圖是本發明一實施形態的半導體裝置的截面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）一 ---- -30- (請先閲讀背面之注意事項再填寫本頁) -裝. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 586201 _____B7_ 五、發明説明（雄 第3圖是本發明一實施形態的半導體裝置的平面圖。 第4圖是製造本發明一實施形態的半導體裝置時使用 的多配線基板的平面圖。 第5圖是製造本發明一實施形態的半導體裝置時使用 的多配線基板的平面圖。 第6圖是第5圖所示多配線基板的主要部分放大平面 圖。 第7圖是第5圖所示多配線基板的主要部分放大截面 圖。 第8圖是第5圖所示多配線基板的主要部分放大平面 圖。 第9圖是表示本發明一實施形態的半導體裝置製造方 法的多配線基板的主要部分放大截面圖。 第10圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大平面圖。 第11圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大截面圖。 第1 2圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大平面圖。 第1 3圖是製造本發明一實施形態的半導體裝置時使 用的半導體晶片的平面圖。 桌1 4圖是製造本發明一貫施形態的半導體裝置時使 用的半導體晶片的平面圖。 第15圖是表示本發明一實施形態的半導體裝置製造 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ' ---- -31 - (請先閱讀背面之注意事項再填寫本頁)
586201 A7 _B7_ 五、發明説明（法 方法的多配線基板的主要部分放大截面圖。 第1 6圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大截面圖。 第1 7圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大平面圖。 第1 8圖是製造本發明一實施形態的半導體裝置時使 用的半導體晶片的平面圖。 第1 9圖是表示本發明一實施形態的半導體裝置製造 方法的半導體晶圓的斜視圖。 第2 0圖是表示本發明一實施形態的半導體裝置製造 方法的半導體晶圓的側面圖。 第2 1圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大截面圖。 第2 2圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大平面圖。 第2 3圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的平面圖。 第2 4圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大截面圖。 第2 5圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大截面圖。 第2 6圖是表示本發明一實施形態的半導體裝置製造 方法的多配線基板的主要部分放大截面圖。 第2 7圖是製造本發明其他實施形態的半導體裝置時 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝_ -I訂 經濟部智慧財產局員工消費合作社印製 -32- 586201 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（亦 使用的半導體晶片的平面圖。 第2 8圖是表示本發明其他實施形態的半導體裝置製 造方法的多配線基板的主要部分放大截面圖。 第2 9圖是表示本發明其他實施形態的半導體裝置製 造方法的多配線基板的主要部分放大截面圖。 第3 0圖是表示本發明其他實施形態的半導體裝置製 造方法的多配線基板的主要部分放大截面圖。 第3 1圖是表示本發明其他實施形態的半導體裝竃製 造方法的多配線基板的主要部分放大平面圖。 第3 2圖是表示本發明其他實施形態的半導體裝窻製 造方法的多配線基板的主要部分放大截面圖。 第3 3圖是表示本發明其他實施形態的半導體裝慶_ 造方法的多配線基板的主要部分放大截面圖。 第3 4圖是表示本發明其他實施形態的半導體裝® _ 造方法的多配線基板的主要部分放大截面圖。 第3 5圖是表示本發明其他實施形態的半導體裝置_ 造方法的多配線基板的主要部分放大截面圖。 第3 6圖是表示本發明其他實施形態的半導體裝置_ 造方法的多配線基板的主要部分放大截面圖。 第3 7圖是表示本發明其他實施形態的半導體裝慶_ 造方法的多配線基板的主要部分放大截面圖。 第3 8圖是表示本發明其他實施形態的半導體裝胃％ 平面圖。 第3 9圖是放大第3 8圖的一部分表示的截面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
(請先閱讀背面之注意事項再填寫本頁J •裝 -33- 586201 A7 B7 五、發明説明（动 第4 0圖是本發明其他實施形態的半導體裝置的插腳 (端子）配置圖。 (請先閱讀背面之注意事項再填寫本頁) 第4 1圖是表示本發明其他實施形態的半導體裝置的 、測試用插腳的配置的多配線基板平面圖。 第4 2圖是表示本發明其他實施形態的半導體裝置的 位址用插腳群與資料用插腳群的配置的多配線基板平面圖 〇 第4 3圖是表示記憶晶片的位址用插腳群與資料用插 腳群的配置的平面圖。 第4 4圖是表示本發明其他實施形態的半導體裝置的 記憶晶片的最合適安裝方向的平面圖。 第4 5圖（a )〜（c )是表示本發明其他實施形態 的半導體裝置的記憶晶片的最合適安裝方向的槪略平面圖 〇 第4 6圖是表示本發明其他實施形態的半導體裝置的 截面圖。 經濟部智慧財產局員工消費合作社印製 主要元件對照表 1 :封裝體基板 2 :半導體晶圓 2 A、2 B、2 C :半導體晶片 3 :塑模樹脂 4 : A u突塊 5 :配線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -34· 經濟部智慧財產局員工消費合作社印製 586201 A7 B7 五、發明説明（ 6 :塡充樹脂 6 a :樹脂帶 7 :接合劑 8 : A u 線 9 :焊接墊 1 0 :電極墊 1 1 :焊錫突塊 1 2 :抗焊錫劑 1 3 :焊接墊 1 4 ··晶圓 1 5 :切割帶 2 0 :焊錫突塊 2 1 : C u配線 2 1 a :電極墊 2 2 :表面保護膜 2 3 :有機絕緣膜 2 4 :通孔 1 0 0 :多配線基板 1 0 1 :溝 1 0 2 :加熱工具 2 0 0 :母板 L :切割線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
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Claims (1)

  1. 586201 A8 B8 C8 D8 六、申請專利範圍 ， (請先閱讀背面之注意事項再填寫本頁) 第 91110661號專利申請案 中文申請專利範圍 民國 1 · 一種半導體裝置的製造方法，其特徵在於，含有 下列製程： (a )準備其主面具有多數配線的配線基板的製程； (b )準備其主面形成有多數半導體元件及多數電極 的第1半導體晶片、及第2半導體晶片的製程； · (c )經由多數第1突塊電極，將上述第1半導體晶 片搭載於在上述配線基板的主面，使上述第1半導體晶片 的主面面對上述配線基板的主面的製程； (d )經由多數第2突塊電極，將上述第2半導體晶 片搭載於在上述配線基板的主面，使上述第2半導體晶片· 的主面面對上述配線基板的主面，且，上述第1及第2半 導體晶片的一側面相鄰接的製程； 經濟部智慧財產局員工消費合作社印製 (e )以第1樹脂塡充，由上述第1及第2半導體晶 片的相鄰接的一側面，與上述配線基板的主面所規定的領 域的製程； (f )在上述（e )製程的後，以第2樹脂封裝上述 第1及第2半導體晶片的製程。 2 ·如申請專利範圍第1項的半導體裝.置的製造方法 ，其中， 在上述製程（c )及製程（d )，上述第1及第2半 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 586201 A8 B8 C8 D8 々、申請專利範圍 2 導體晶片各自是由配置在上述配線基板的主面與上述第工 及第2半導體晶片的各主面間的帶狀樹脂接合， 在上述製程（e )的上述第1樹脂是上述帶狀樹脂的 一部分。 3 ·如申請專利範圍第1或第2項的半導體裝置的製 造方法，含有， 在上述（e )製程之後，且在上述製程（f )之前， 以覆蓋由上述第1及第2半導體晶片的相鄰接的一側面， 與上述配線基板的主面所規定的領域狀，進一步在上述第 1及第2半導體晶片上，堆疊第3半導體晶片的製程。 4 ·如申請專利範圍第丨項之半導體裝置的製造方法 ，含有， 在上述（e )製程之後，且在上述製程（f )之前， 進一步在上述第1及第2半導體晶片上，堆疊第3半導體· 晶片的製程， 上述第3半導體晶片在其主面有多數半導體元件及多 數電極，且堆疊成，其背面面對上述第1及第2半導體晶 片的背面， 上述配線基板進一步具有，配置在上述第1及第2半 導體晶片的周圍，且與上述第3半導體晶片的多數電極電 氣方式相連接用的電極墊， 以焊接線連接上述配線基板的多數電極墊與上述第3 半導體晶片的多數電極的製程。 5 · —種半導體裝置的製造方法，其特徵在於，含有 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ------τ----裝-- (請先閱讀背面之注意事項再填寫本頁} -丁 、一scr. 經濟部智慧財產局員工消費合作社印製 -2- 586201 A8 B8 C8 D8 六、申請專利範圍 3 下列製程： (a )準備在其主面具有多數配線的配線基板的製程 (b )準備在其主面形成有多數半導體元件及多數突 塊電極的第1半導體晶片、及其主面形成有多數半導體元 件及多數電極的第2半導體晶片的製程； (c )經由上述多數突塊電極，將上述第1半導體晶 片搭載於在上述配線基板的主面，使上述第1半導體晶片 的主面面對上述配線基板的主面，且，以帶狀樹脂接合上 述第1半導體晶片的主面與上述配線基板的主面的製程； (d )在上述第1半導體晶片上堆疊第2半導體晶片 ，使上述第1半導體晶片的背面與上述第2半導體晶片的 背面成面對面的製程； (e )以多數焊接線連接上述配線基板的多數配線與· 上述第3半導體晶片的多數電極的製程； (f )以樹脂封裝上述第1半導體晶片、上述第2半 導體晶片及上述多數焊接線的製程， 上述配線基板進一步具有，配置在上述第1半導體晶 片周圍的多數電極墊， 上述多數焊接線的一端部連接在上述配線基板的相對 應的上述多數電極墊。 6 · —種半導體裝置的製造方法，其特徵在於，含有 下列製程： (a )準備在其主面具有多數配線的配線基板的製程 本紙張尺度適用中國國豕標準（CNS ) A4規格（210X297公董） (請先閲讀背面之注意事項再填寫本頁) .裝 經濟部智慧財產局員工消費合作社印製 -3- 586201 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 4 y (b )準備在其主面形成有多數半導體元件及多數第 1突塊電極的第1半導體晶片、在其主面形成有多數半導 體元件及多數第2突塊電極的第2半導體晶片，在其主面 形成有多數半導體元件及多數電極的第3半導體晶片的製 程； (c )經由上述多數第1突塊電極，將上述第1半導 體晶片搭載於在上述配線基板的主面，使上述第1半導體 晶片的主面面對上述配線基板的主面，且，以帶狀樹脂接 合上述第1半導體晶片的主面與上述配線基板的主面的製 程； (d )經由上述多數第2突塊電極，將上述第2半導 體晶片搭載於在上述配線基板的主面，使上述第2半導體 晶片的主面面對上述配線基板的主面，且，上述第1半導‘ 體晶片與第2半導體晶片的一側面相鄰接，且，以帶狀樹 脂接合上述第2半導體晶片的主面與上述配線基板的主面 的製程； (e )在上述製程（d )之後，令加熱塊接觸於上述 弟1及桌2半導體晶片的背面，以此狀態，將上述加熱塊 推壓向上述配線基板的主面方向的製程； (f )在上述（e)製程之後，在上述第1及第2半 導體晶片上，堆疊第3半導體晶片，使上述第1及第2半 導體晶片的背面與上述第3半導體晶片的背面成面對面。 7 · —種半導體裝置的製造方法，其特徵在於，含有 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝. —訂 -4- 586201 A8 B8 C8 D8 六、申請專利範圍 5 下列製程： (a )準備在其主面具有多數配線及多數電極墊的配 線基板的製程； (b)準備在其主面形成有多數半導體元件及多數突 塊電極； (C )經由上述多數突塊電極，將上述第1半導體晶 片搭載於在上述配線基板的主面，使上述第1半導體晶片 的主面面對上述配線基板的主面的製程； (d )在上述第1半導體晶片上堆疊第2半導體晶片 ，使上述第1半導體晶片的背面與上述第2半導體晶片的 .背面成面對面的製程； (e )以多數焊接線連接上述配線基板的多數電極墊 與上述第2半導體晶片的多數電極的製程； (f )在上述製程（e )之後，在上述第1半導體晶· 片的主面與上述配線基板的主面的間，注入第1樹脂的製 程； (g )在上述製程（F )之後，以第2樹脂封裝上雄 第1半導體晶片、上述第2半導體晶片及上述多數焊接，辕 的製程。 8 · —種半導體裝置，其特徵在於，具備有： (a )在其主面有多數配線及多數電極墊的四方形状 的配線基板； (b )在其主面有多數半導體元件及多數電極，意_ 由多數第1突塊電極搭載在上述配線基板的主面上，使# C请先閱讀背面之法意事項真填寫本頁) 装- 訂 經濟部智慧財產局員工消費合作社印製
    經濟部智慧財產局員工消費合作社印製 586201 A8 B8 C8 D8 穴、申請專利乾圍 6 主面面向上述配線基板的主面的四方形狀的第1半導體晶 片； (C )在其主面有多數半導體元件及多數電極，且經 由多數第2突塊電極搭載在上述配線基板的主面上，使其 主面面向上述配線基板的主面，且配置成其一側面與上述 第1半導體晶片的一側面相鄰接的四方形狀的第2半導體 晶片； (d )在其主面有多數半導體元件及多數電極，且堆 疊在上述第1半導體晶片與第2半導體晶片上，其背面分 別面對上述第1半導體晶片與第2半導體晶片的各背面的 第3半導體晶片； (e )以電氣方式連接上述配線基板的多數電極墊及 上述第3半導體晶片的多數電極的多數焊接線； (f )用以封裝上述第1 、第2及第3半導體晶片及’ 上述多數焊接線的樹脂體， 上述配線基板的多數電極墊是配置在上述.第1半導體 晶片與上述配線基板的第1邊之間，及上述第2半導體晶 片與面對上述第1邊的上述配線基板的第2邊之間， 上述第1及第2半導體晶片的相鄰接的一側面間的距 離，較上述第1半導體晶片與上述配線基板的第1邊間的 距離，及上述第2半導體晶片與上述配線基板的第2邊間 的距離爲短。 9 · 一種半導體裝置，其特徵在於，具備有： (a )在其主面有多數配線及多數電極墊的配線基板 本紙張尺度適用中國國家標準（CNS〉A4規格（2 Η) X 297公釐） (請先閲讀背面之注意事項再填寫本頁)
    -6 - 586201 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 7 9 (b )在其主面有.多數半導體元件及多數電極，且經 由多數突塊電極搭載在上述配線基板的主面上，使其主面 面向上述配線基板的主面的第1半導體晶片； (c)在其主面有多數半導體元件及多數電極，且堆 疊在上述第1半導體晶片上，其背面面對上述第1半導體 晶片的背面的第2半導體晶片； (d )以電氣方式連接上述配線基板的多數電極墊及 上述第2半導體晶片的多數電極的多數焊接線； (e )用以封裝上述第1及第2半導體晶片及上述多 .數焊接線的樹脂體， 上述第1半導體晶片的多數電極間間距，較上述第2 半導體晶片的多數電極間間距大。 1 〇 · —種半導體裝置，其特徵在於，具備有： (a )在其主面有多數配線及多數電極墊的配線基板 t (b )在其主面有多數半導體元件及多數電極，且經 由多數突塊電極搭載在上述配線基板的主面上，使其主面 面向上述配線基板的主面的第1半導體晶片； (c )在其主面有多數半導體元件及多數電極，且堆 豐在上述弟1半導體晶片上，其背面面對上述第1半導體 晶片的背面的第2半導體晶片； (d )以電氣方式連接上述配線基板的多數電極墊及 上述第2半導體晶片的多數電極的多數焊接線； 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先閲讀背面之注意事項再填寫本頁)
    -7- 586201 A8 B8 C8 _ D8 六、申請專利範圍 8 (e )用以封裝上述第1及第2半導體晶片及上述多 數焊接線的樹脂體， 上述多數突塊電極間最小間距，較上述第2半導體晶 片的多數電極間最小間距大。 1 1 · 一種半導體裝置的製造方法，其特徵在於，含 有下列製程： (a )分別準備其主面被區劃成多數配線基板形成領 域’在上述多數配線基板形成領域分別形成有多數配線及 多數電極墊的多數配線基板，主面形成有多數第1突塊電 極的第1半導體晶片、主面形成有多數第2突塊電極的第 2半導體晶片、及第3半導體晶片的製程； (b )在上述多數配線基板形成領域的各第1領域配 置上述第1半導體晶片，使其主面面對上述多數配線基板 的主面，在上述多數配線基板形成領域的各第2領域配置· 上述第2半導體晶片，使其主面面對上述多數配線基板的 主面，藉此，經由上述多數第1突塊電極以電.氣方式連接 上述第1半導體晶片與上述多數配線基板的配線，經由上 述多數第2突塊電極以電氣方式連接上述第2半導體晶片 與上述多配線基板的配線的製程； (c )在上述第1、第2半導體晶片與上述多數配線 基板間，及上述第1半導體晶片間的空隙塡充第1樹脂的 製程； (d )在上述第1 、第2半導體晶片上堆疊第3半導 體晶片，使其背面面對上述第1 、第2半導體晶片後，經 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ ~ (請先閲讀背面之注意事項再填寫本頁) 裝· 經濟部智慧財產局員工消費合作社印製 -8- 586201 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 9 由多數導線以電氣方式連接上述第3半導體晶片與上述多 數配線基板之上述電極墊的製程； (e )以第2封裝樹脂封裝安裝在上述多數配線基板 主面的上述第1、第2、第3半導體晶片的製程； (f )沿上述多數配線基板形成領域的境界部切割上 述多數配線基板，獲得在其主面安裝有上述第1 、第2、 第3半導體晶片的配線基板的製程。 1 2 ·如申請專利範圍第1 1項的半導體裝置的製造 方法，其中，在上述多配線基板的主面，沿上述多數配線 基板形成領域的各領域的境界部形成有溝，經由前述溝部 .’於前述各複數之配線基板範圍間，前述複數之配線間被 絕緣者。 1 3 ·如申請專利範圍第1 2項的半導體裝置的製造 方法，其中，在上述製程（f )切割上述多數配線基板的· 境界部時，以上述溝的內側較上述溝的寬度爲窄的寬度切 1 4 .如申請專利範圍第1項的半導體裝置的製造方 法，其中， 上述第1樹脂含有第1氧化矽塡充物，上述第1氧化 矽塡充物的粒徑較上述第1及第2半導體晶片的相鄰接的 一側面間的距離小， 上述第2樹脂含有第2氧化矽塡充物，.上述第2氧化 矽塡充物的粒徑較上述第1及第2半導體晶片的相鄰接的 一側面間的距離大。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· -訂 -9- 586201 A8 B8 C8 D8 六、申請專利範圍 1Q 1 5 ·如申請專利範圍第1項的半導體裝置的製造方 法，其中， 上述第1樹脂的添加物不含塡充物， 上述第2樹脂含有氧化矽塡充物，上述氧化矽塡充物 的粒徑較上述第1及第2半導體晶片的相鄰接的一側面間 的距離大。 1 6 ·如申請專利範圍第1項的半導體裝置的製造方 法，其中，上述多數第1及第2突塊電極是Αία突塊。 1 7 .如申請專利範圍第9項的半導體裝置，其中， 上述第1及第2半導體晶片的各多數電極，是在各個主面 上以一定間隔排列的多數焊接墊，上述多數突塊電極，是 配置在對應的上述多數焊接墊上。 1 8 ·如申請專利範圍第1 〇項的半導體裝置，其中 ，上述多數突塊電極是Au突塊。 1 9 ·如申請專利範圍第1 〇項的半導體裝置，其中 上述第1及第2半導體晶片的各多數電極，是在各個 主面上以一定間隔排列的多數焊接墊， 上述第i半導體晶片的上述多數突塊電極，是藉由形 成在上述第1半導體晶片的主面的多數配線層，電氣方式 連接在對應的上述多數焊接墊， 上述多數突塊電極間間距較上述第1半導體晶片的多 數焊接墊的間隔大。 2 0 ·如申請專利範圍第1 8項的半導體裝置，其中 本紙張尺度適用中國國家標準（CNS ) A4規格(YlOX297公釐） 一 (請先閲讀背面之注意事項再填寫本頁) -裝· 經濟部智慧財產局員工消費合作社印製 -10- 586201 A8 B8 C8 D8 六、申請專利範圍 u ，上述多數突塊電極是焊錫突塊。 2 1 ·如申請專利·範圍第1 7項的半導體裝置，其中 ，上述第1半導體晶片的電極數較上述第2半導體晶片的 電極數少。 2 2 _如申請專利範圍第1 9項的半導體裝置，其中 ，上述第1半導體晶片的電極數較上述第2半導體晶片的 電極數少。 2 3 ·如申請專利範圍第1項的半導體裝置的製造方 法，進一步含有，在面向上述配線基板的主面的背面側形 成多數第3突塊電極的製程。 2 4 · —種半導體裝置，其特徵在於，具備有： (a )在其主面有多數配線及多數電極墊的配線基板 t (b )在其主面有多數半導體元件及多數電極，且經_ 由多數突塊電極搭載在上述配線基板的主面上，使其主面 面向上述配線基板的主面的第1半導體晶片； (c )在其主面有多數半導體元件及多數電極，且堆 疊在上述第1半導體晶片上，其背面面對上述第1半導體 晶片的背面的第2半導體晶片； (d )以電氣方式連接上述配線基板的多數電極墊及 上述第2半導體晶片的多數電極的多數焊接線； (e )用以封裝上述第1及第2半導體晶片及上述多 數焊接線的樹脂體， 上述第2半導體晶片的多數電極的數目，較上述第1 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） "" (請先閲讀背面之注意事項再填寫本頁) .裝- « 1= •-·" 經濟部智慧財產局員工消費合作社印製 -11 - 586201 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 12 半導體晶片的多數電極的數目多。 2 5 · —種半導體裝置的製造方法，其特徵在於，具 備有： (a )分別準備其主面被區劃成多數配線基板形成領 域’在上述多數配線基板形成領域分別形成有多數配線及 多數電極墊的多數配線基板，及各個主面形成有多數半導 體元件及多數電極的多數半導體晶片的製程； (b )在上述多數配線基板形成領域的各領域搭載上 述半導體晶片的製程； (c )以電氣方式連接上述半導體晶片的多數電極與 .上述配線基板的配線的製程； (d )對搭載於上述多數配線基板形成領域的各領域 的半導體晶片施加電氣試驗的製程； (e )以樹脂封裝安裝在上述多數配線基板主面的上· 述多數半導體晶片的製程； (f )在上述製程（e )後，沿上述多數配線基板形 成領域的境界部切割上述以樹脂封裝的上述多數配線基板 ’獲得在其主面安裝有上述半導體晶片的配線基板的製程 j 上述多數配線基板在上述多數配線基板形成領域的境 界部有從其主面向其深度方向形成的溝部， 經由前述溝部，於前述各複數之配線基板範圍間，前 述複數之配線間被絕緣者，上述溝部是在上述製程（d ) 之前形成。 (請先閱讀背面之注意事項再填寫本頁) 、τ+ 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -12- 586201 A8 B8 C8 D8 六、申請專利範圍 13 2 6 ·如申請專利範圍第2 5項的半導體裝置的製造 I : !11 r._ = " - - —Is - - - --1 I (請先閲讀背面之注意事項再填寫本頁) 方法，其中，上述多配線基板的上述多數配線的一部分， 終端於上述溝部的側面。 2 7 _如申請專利範圍第1 〇項的半導體裝置，其中 ’上述第1半導體晶片含有，具備多數記憶元件的記憶電 路，上述第2半導體晶片含有，以程式動作的處理器。 2 8 ·如申請專利範圍第1 〇項的半導體裝置，其中 ’上述第1半導體晶片含有，具備多數記憶元件的記憶電 路，上述第2半導體晶片含有，以程式動作的處理器〆 29 ·—種半導體裝置，其特徵在於，具備有： (a )在其主面有多數配線及多數電極墊的配線基板 (b )在其主面有多數半導體元件及多數電極，且經 由多數突塊電極搭載在上述配線基板的主面上，使其主面· 面向上述配線基板的主面的第1半導體晶片； 經濟部智慧財產局員工消費合作社印製 (c )在其主面有多數半導體元件及多數電極，且堆 疊在上述第1半導體晶片上，其背面面對上述第1半導體 晶片的背面的第2半導體晶片； (d )以電氣方式連接上述配線基板的多數電極墊及 上述第2半導體晶片的多數電極的多數焊接線； (e )用以封裝上述第1及第2半導體晶片及上述多 數焊接線的樹脂體， 上述第2半導體晶片是堆疊成至少其一部分從上述第 1半導體晶片突出外側，對上述第1半導體晶片的上述第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 586201 A8 B8 C8 D8 夂、申請專利範圍 14 2半導體晶片的突出量爲1 . 5 m m以下。 3 0 ·如申請專利範圍第2 9項的半導體裝置，其中 (請先閱讀背面之注意事項再填寫本頁) ’對上述第1半導體晶片的上述第2半導體晶片的突出量 爲1 m m以下。 3 1 ·如申請專利範圍第2 9項的半導體裝置，其中 ’上述配線基板的主面與上述第1半導體晶片的主面間的 空隙塡充有樹脂。 3 2 · —種半導體裝置，其特徵在於，具備有·· (a )在其主面有多數配線及多數電極墊的多數配線 基板； (b )在其主面有多數半導體元件及多數電極，且經 由多數突塊電極搭載在上述多數配線基板的主面上，使其 主面面向上述多配線基板的主面的第1半導體晶片； (c )在其主面有多數半導體元件及多數電極，且堆· 疊在上述第1半導體晶片上，其背面面對上述第1半導體 晶片的背面的第2半導體晶片； 經濟部智慧財產局員工消費合作社印製 (d )以電氣方式連接上述多數配線基板的多數電極 墊及上述第2半導體晶片的多數電極的多數焊接線； (e )用以封裝上述第1及第2半導體晶片及上述多 數焊接線的樹脂體， 上述多數配線基板的端子配置與設計成僅安裝上述第 1半導體晶片的配線基板的端子配置相同。 3 3 ·如申請專利範圍第3 2項的半導體裝置，其中 ，上述多配線基板進一步備有測§式上述桌2半導體晶片的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 586201 A8 B8 C8 D8 六、申請專利乾圍 15 電氣特性的測試用端子，上述測試用端子是配設在，配置 有上述第1半導體晶片的未連接端子的位置。 3 4 ·如申請專利範圍第3 3項的半導體裝置，其中 ，上述多配線基板進一步備有測試上述第2半導體晶片的 電氣特性的測試用端子，上述測試用端子是配設在，較矩 陣狀配置在上述多配線基板的端子列中，最內側的端子列 再兩列內側的位置。 3 5 · —種半導體裝置，其特徵在於，具備有： (a )在其主面有多數配線及多數電極墊的配線基板 » (b )在其主面有多數半導體元件及多數電極，且經 由多數突塊電極搭載在上述配線基板的主面上，使其主面 面向上述配線基板的主面的第1半導體晶片； (c )在其主面有多數半導體元件及多數電極，且堆· 疊在上述第1半導體晶片上，其背面面對上述第1半導體 晶片的背面的第2半導體晶片； (d )以電氣方式連接上述配線基板的多數電極墊及 上述第2半導體晶片的多數電極的多數焊接線； (e )用以封裝上述第1及第2半導體晶片及上述多 數焊接線的樹脂體， 上述第2半導體晶片是堆疊成，其中心位置與上述配 線基板的中心位置相一致。 3 6 · —種半導體裝置，其特徵在於，具備有： (a )在其主面有多數配線及多數電極墊的配線基板 本$張尺度適财關家標準（€叫八4規格（21(^297公釐) (請先閱讀背面之注意事項再填寫本頁) -裝 經濟部智慧財產局員工消費合作社印製 -15- 586201 A8 B8 C8 D8 六、申請專利範圍 ie f (請先閲讀背面之注意事項再填寫本頁) (b )在其主面有多數半導體元件及多數電極，且經 由多數突塊電極搭載在上述配線基板的主面上，使其主面 面向上述配線基板的主面的第1半導體晶片； (c)在其主面有多數半導體元件及多數電極，且堆 疊在上述第1半導體晶片上，其背面面對上述第1半導體 晶片的背面的第2半導體晶片，· (d )以電氣方式連接上述配線基板的多數電極墊及 上述第2半導體晶片的多數電極的多數焊接線； (e)用以封裝上述第1及第2半導體晶片及上述多 數焊接線的樹脂體， 上述配線基板具有，主要是集中配置於前述第2半導 體晶片’藉由接合線連接之多數位址端子的第1領域，及 配置成鄰接於上述第1領域，主要是集中配置於前述第2 ‘ 半導體晶片，藉由接合線連接之多數資料端子的第2領域 ， 經濟部智慧財產局員工消費合作社印製 上述第1半導體晶片的主面的一端側，主要是集中配 置多數位址端子，另一端側則主要是集中配置多數資料端 子， 前述配線基板之複數之位址端子係藉由形成於配線基 板上之配線，與前述第1半導體晶片之複數位址端子電氣 性連接， 前述配線基板之複數之資料端子係藉由形成於配線基 板上之配線，與前述第1半導體晶片之複數資料端子電氣 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -16- 586201 ABICD 六、申請專利範圍 17 性連接， 搭載在上述配線基.板的主面上的上述第1半導體晶片 ，是排列成，集中配置上述多數位址端子的一端側，與上 述配線基板的上述第1領域相互靠近，集中配置上述多數 資料端子的另一端側，與上述配線基板的上述第2領域相 互靠近。 3 7 ·如申請專利範圍第3 6項的半導體裝置，其中 ，在上述第1半導體晶片的主面形成有D R A Μ或快閃記 憶器。 3 8 ·如申請專利範圍第4項之半導體裝置之製造方 .法，其中，於堆積前述第3半導體晶片之工程中，前述第 3半導體晶片之主面之中央較前述第1半導體晶片之主面 之中央及前述第2半導體晶片之主面之中央，更爲位於前 述配線基板之主面之中央的附近地，堆積前述第3半導體 晶片者。 3 9 · —種半導體裝置，其特徵係具有 (a )具有相互在於相反側之主面及背面，和形成於 該主面上之複數配線及複數之電極墊片的配線基板， 和（b )具有相互在於相反側之主面及背面，和形成 於該主面上之複數半導體元件，和形成於該主面上，與此 複數之半導體元件電氣性連接的複數之突塊電極；將該主 面與前述配線基板之主面相向配合配置，藉.由該複數之突 塊電極，與前述配線基板之複數之配線電氣性連接的第1 半導體晶片， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· -訂 經濟部智慧財產局員工消費合作社印製 -17- 586201 ABCD 穴、申請專利範圍 18 和（c )具有相互在於相反側之主面及背面，和形成 於該主面上之複數半導體元件，和形成於該主面上，與此 複數之半導體元件電氣性連接的複數之電極；於前述第1 半導體晶片上，將該背面朝向前述第1半導體晶片之背面 加以堆積的第2半導體晶片， 和（d )將前述配線基板之複數之電極墊，和前述第 2半導體晶片之複數之電極各別加以電氣連接的複數焊接 線， 和（e )固定於前述配線基板之主面上，封閉前述第 1半導體晶片，和前述第2半導體晶片，和前述複數之焊 接線的第1樹脂體； 前述第1半導體晶片之複數之突塊電極之數係較前述 第2半導體晶片之複數之電極間之數爲少。 4 0 ·如申請專利範圍第3 9項之半導體裝置，其中‘ ，前述配線基板係具有形成於該背面上之複數外部連接端 子。 4 1 .如申請專利範圍第4 0項之半導體裝置，其中 經濟部智慧財產局員工消費合作社印製 ，前述複數之外部連接端子係各經由銲錫突塊電極所構成 〇 4 2 ·如申請專利範圍第4 1項之半導體裝置，其中 ，前述第1半導體晶片之主面，和前述配線基板之主面間 係經由第2樹脂體所塡充。 4 3 ·如申請專利範圍第4 2項之半導體裝置，其中 ’前述第1半導體晶片係包含具有複數之記億元件的記億 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18- 586201 A8 B8 C8 D8 六、申請專利範圍 19 電路，前述第2半導體晶片乃包含以程式動作的處理器電 路。 4 4 ·如申請專利範圍第4 3項之半導體裝置，其中 ，前述第1半導體晶片乃包含動態隨機存取記憶體。 4 5 .如申請專利範圍第4 3項之半導體裝置，其中 ，前述第1半導體晶片乃包含快閃記憶體。 4 6 ·如申請專利範圍第3 9項之半導體裝置，其中 ，前述第1半導體晶片爲記憶晶片。 4 7 .如申請專利範圍第4 6項之半導體裝置/其中 ，前述第2半導體晶片爲包含處理器電路。 4 8 .如申請專利範圍第4 2項之半導體裝置，其中 ，前述第2半導體晶片乃至少該一部分較前述第1半導體 晶片向外側展開地加以堆積，對於前述第1半導體晶片之 前述第2半導體晶片之展開量爲1 · 5 m m以下。 4 9 .如申請專利範圍第4 2項之半導體裝置，其中 ，前述第1半導體晶片之複數之突塊電極間之.最小間隔， 較前述第2半導體晶片之複數之電極間之最小間隔爲大者 〇 50.—種半導體裝置，其特徵係具有 (a )具有相互在於相反側之主面及背面，和形成於 該主面上之複數配線及複數之電極墊片的配線基板， 和（b )具有相互在於相反側之主面及背面，和側面 ，和形成於該主面上之複數半導體元件，和形成於該主面 上，與此複數之半導體元件電氣性連接的複數之突塊電極 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· 錄 經濟部智慧財產局員工消費合作社印製 -19- 586201 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 2Q •，將該主面與前述配線基板之主面相向配合配置，藉由該 複數之突塊電極，與前述配線基板之複數之配線電氣性連 接的第1半導體晶片， 和（c )具有相互在於相反側之主面及背面，和側面 ，和形成於該主面上之複數半導體元件，和形成於該主面 上，與此複數之半導體元件電氣性連接的複數之突塊電極 ;將該主面與前述配線基板之主面相向配合配置，將該側 面與前述第1半導體晶片之側面相向配合配置，藉由該複 數之突塊電極，與前述配線基板之複數之配線電氣性連接 的第2半導體晶片， 和（d )具有相互在於相反側之主面及背面，和形成 於該主面上之複數之半導體元件，和形成於該主面上，與 該複數之半導體元件電氣性連接的複數之電極，於前述第 1半導體晶片及前述第2半導體晶片上，將該背面朝向前 述第1半導體晶片之背面及前述第2半導體晶片之背面加 以堆積的第3半導體晶片， 和（e )將前述配線基板之複數之電極墊，和前述第 3半導體晶片之複數之電極各別加以電氣連接的複數焊接 線， 和（f )固定於前述配線基板之主面上，封閉前述第 1半導體晶片，和前述第2半導體晶片，和前述第3半導 體晶片，和前述複數之焊接線的第1樹脂體；. 前述第1半導體晶片之複數之突塊電極之數，及前述 第2半導體晶片之複數之突塊電極之數係較前述第3半導 本紙張尺度適用中國國家標準（CMS ) A4規格（2H)X；297公釐) *** (請先閱讀背面之注意事項再填寫本頁) -裝- 、1T 絲 -20- 經濟部智慧財產局員工消費合作社印製 586201 A8 B8 C8 D8 __ 六、申請專利範圍 21 體晶片之複數之電極間之數爲少。 5 1 .如申請專利範圍第5 0項之半導體裝置’其中 ，前述配線基板係具有形成於該背面上之複數外部連接端 子。 5 2 ·如申請專利範圍第5 1項之半導體裝置’其中 ，前述複數之外部連接端子係各經由銲錫突塊電極所構成 〇 5 3 .如申請專利範圍第5 2項之半導體裝置，其中 ，前述第1半導體晶片之主面，和前述配線基板之主面間 係經由第2樹脂體所塡充。 5 4 .如申請專利範圍第5 2項之半導體裝置，其中 ，相互相向之前述第1半導體晶片之側面，和前述第2半 導體晶片之側面間係經由第2樹脂體所塡充。 5 5 ·如申請專利範圍第5 3項之半導體裝置，其中_ ，前述第1半導體晶片及前述第2半導體晶片係包含具有 複數之記憶元件的記憶電路，前述第3半導體.晶片乃包含 以程式動作的處理器電路。 5 6 ·如申請專利範圍第5 5項之半導體裝置，其中 ，前述第1半導體晶片乃包含動態隨機存取記憶體。 5 7 ·如申請專利範圍第5 5項之半導體裝置，其中 ，前述第1半導體晶片乃包含快閃記憶體。 5 8 ·如申請專利範圍第5 0項之半導體裝置，其中 ’前述第1半導體晶片及前述第2半導體晶片各爲記憶晶 片。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' '"" (請先閣讀背面之注意事項再填寫本頁)
    -21 - 經濟部智慧財產局員工消費合作社印製 586201 A8 B8 C8 D8 六、申請專利範圍 22 5 9 .如申請專利範圍第5 8項之半導體裝置，其中 ，前述第3半導體晶片爲包含處理器電路。 6 〇 .如申請專利範圍第5 3項之半導體裝置，其中 ，前述第1半導體晶片之複數之突塊電極間之最小間隔及 前述第2半導體晶片之複數之突塊電極間之最小間隔，較 前述第3半導體晶片之複數之電極間之最小間隔爲大者。 6 1 . —種半導體裝置之製造方法，其特徵係具有 (a )準備具有相互在於相反側之主面及背面，和形 成於該主面上之複數配線及複數之電極墊的配線基板的I 程， 和（b )準備具有相互在於相反側之主面及背面，和 側面，和形成於該主面上之複數半導體元件，和形成於該 主面上，與此複數之半導體元件電氣性連接的複數之突塊 電極的第1半導體晶片的工程， 和（c )準備具有相互在於相反側之主面及背面，和 側面，和形成於該主面上之複數半導體元件，.和形成於該 主面上，與此複數之半導體元件電氣性連接的複數之突塊 電極的第2半導體晶片， 和（d )將前述第1半導體晶片，令該主面與前述配 線基板之主面相向地加以配置，將該複數之突塊電極，與 前述配線基板之複數之配線電氣連接的工程， 和（e )將前述第2半導體晶片，令該主面與前述配 線基板之主面相向地加以配置，且該側面與配置於前述配 線基板之主面上的第1半導體晶片之側面相向地加配置， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閣讀背面之注意事項再填寫本頁)
    -22- 經濟部智慧財產局員工消費合作社印製 586201 A8 B8 C8 D8 六、申請專利範圍 23 將該複數之突塊電極，與前述配線基板之複數之配線電氣 連接的工程， 和（f )於前述（d )工程及（e )工程之後，形成 塡充前述第1半導體晶片之主面，和前述配線基板之主面 之間，以及前述第2半導體晶片之主面，和前述配線基板 之主面之間的第1之樹脂體的工程， 和（g )準備具有相互在於相反側之主面及背面，和 形成於該主面上之複數之半導體元件，和形成於該主面上 ，與該複數之半導體元件電氣性連接的複數之電極的第3 半導體晶片， 和（h)於前述（f )工程之後，將前述第3半導體 晶片，將該背面朝向前述第1半導體晶片之背面及前述第 2半導體晶片之背面加以堆積之工程， 和（i )於前述（h )工程後，將前述配線基板之複_ 數之電極墊，和前述第3半導體晶片之複數之電極各別藉 由焊接線電氣連接之工程， 和（j )於前述（i )工程後，於前述配線基板之主 面上，形成封閉前述第1半導體晶片’和前述第2半導體 晶片，和前述第3半導體晶片’和前述複數之焊接線的第 2樹脂體的工程。 6 2 .如申請專利範圍第6 1項之半導體裝置之製造 方法，其中，於前述（f )工程中，經由前述第1之樹脂 體，塡充相互相向之前述第1半導體晶片之側面’和前述 第2半導體晶片之側面之間。 ^紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐1 (請先閲讀背面之注意事項再填寫本頁)
    -23- 經濟部智慧財產局員工消費合作社印製 586201 A8 B8 C8 D8 六、申請專利範圍 24 6 3 ·如申請專利範圍第6 1項之半導體裝置之製造 方法，其中，前述第1半導體晶片之複數之突塊電極數， 及前述第2半導體晶片之複數之突塊電極數，乃較前述第 3半導體晶片之複數之電極間之數爲少。 6 4 .如申請專利範圍第6 1項之半導體裝置之製造 方法，其中，前述配線基板係具有形成於該背面上之複數 外部連接端子。 6 5 .如申請專利範圍第6 4項之半導體裝置之製造 方法，其中，前述複數之外部連接端子係各經由銲錫突塊 電極所構成。 6 6 ·如申請專利範圍第6 4項之半導體裝置之製造 方法，其中，前述第1半導體晶片及則述第2半導體晶片 係各包含具有複數之記憶元件的記憶電路，前述第3半導 體晶片乃包含以程式動作的處理器電路。 6 7 ·如申請專利範圍第6 6項之半導體裝置之製造 方法，其中，前述第1半導體晶片乃包含動態隨機存取記 憶體。 6 8 .如申請專利範圍第6 6項之半導體裝置之製造 方法，其中，前述第1半導體晶片乃包含快閃記憶體。 6 9 ·如申請專利範圍第6 1項之半導體裝置之製造 方法，其中，前述第1半導體晶片及前述第2半導體晶片 各爲記憶晶片。 7 〇 ·如申請專利範圍第6 9項之半導體裝置之製造 方法，其中，前述第3半導體晶片爲包含處理器電路。 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐) — " (請先閱讀背面之注意事項再填寫本頁)
    -24- 586201 A8 B8 C8 D8 々、申請專利範圍 25 7 1 .如申請專利範圍第6 1項之半導體裝置之製造 方法，其中，前述第1半導體晶片之複數之突塊電極間之 最小間隔及前述第2半導體晶片之複數之突塊電極間之最 小間隔，較前述第3半導體晶片之複數之電極間之最小間 隔爲大者。 (請先閲讀背面之注意事項再填寫本頁) 裝· ,ιτ 絲 經濟部智慧財產局員工消資合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25-
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