JP2009054684A - 半導体pop装置 - Google Patents
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Abstract
【解決手段】 半導体POP装置200を主に複数の半田微接点を有する半導体パッケージ210、220と半田微接点を半田付け接続する半田材230とで構成する。各半導体パッケージ210、220は基板211、221および基板上に置くチップ212、222を有する。下方半導体パッケージ210の半田微接点は基板211の上表面211Aにある複数の上層バンプ213に位置し、上方半導体パッケージ220の半田微接点は基板221の下表面221Bにある複数の下層バンプ223に位置する。上層バンプ213群と下層バンプ223群とを半田材230で接合させるように下層バンプ223群はそれぞれ上層バンプ213群に照準し、半田付けが均等になされる。
【選択図】図2
Description
このような課題を解決するために、複数の半導体パッケージを縦方向3次元的に積層した小型高密度な構造、すなわちPOP(Package-On-Package)という装置を実現できる。従来は、両半導体パッケージの間に半田ボールや上下表面に半田材を有する転送ボードを介して電気的導通をとっていた。半田ボールを採用すると断裂現象が出現するので半田ボールを大きくすることが必要となり、積層間に間隔が出来、半田ボール短絡(ブリッジ)および半田材汚染の不具合を発生しやすい。前記間隔内の半田ボールは半田微接点の要求に達することができなくなり、リード数と配線レイアウトが制限される。一方、転送ボードを採用すると、転送ボードの中央部に開口を有する収容槽を設置しなければならず、収容槽の周辺に導通穴を設置してコストが高くなる。
複数の第1ボンディングワイヤ114を用い、第1基板111の第1スロット111Cを通して、第1チップ112のボンディングパッドと第1基板111とを電気接続し、第1ボンディングワイヤ114群を第1封止体115で封止する。
前記の第1半導体パッケージ110と同様に第2半導体パッケージ120も、第2基板121、第2基板121の上表面121Aに設置される第2チップ122、及び第2基板121の下表面121Bに形成される複数のバンプ123、例えば銅バンプやリフローができない柱状バンプ、を有する。複数の第2ボンディングワイヤ124を用い、第2基板121の第2スロット121Cを通して第2チップ122と第2基板121とを電気接続し、第2ボンディングワイヤ124群を第2封止体125で封止する。
第1半導体パッケージ110の第1基板111の上表面111Aに複数の平面状の接続パッド111Dが設置され、第2半導体パッケージ120のバンプ123群と第1半導体パッケージ110の対応接続パッド111Dとを半田材130で接続し、半田微接点の形態となる。
このように、第1半導体パッケージ110と第2半導体パッケージ120を積層する際にバンプ123群を半田微接点とすることにより、信号用リード数を増加させることができ、配線面積も増大させることができ、さらにPOP積層の隙間を縮小することができる。
なお、半田接合の形状と面積が異なるため、リフローした後にバンプ123群と接続パッド111D群に対して半田接合強度は一致しないことが知られ、特に、接続パッド111D群の半田付け表面は平面状となるゆえ、せん断応力(即ち、第1基板111の膨張収縮により起きる熱応力であり)に対し半田材130の抵抗力が比較的に弱い。
また、接続パッド111D群の表面にNi‐Auメッキ層を有し、このNi‐Au層は熔けて半田材130に流れ込むことより半田材130内に金属脆化現象を発生して半田付け接触面の強度はさらに弱くなる。よって、従来の半導体POP装置100は高速演算あるいは放熱不良な環境において、接続パッド111D群と半田付けとの接触面やバンプ123群の表面で、半田微接点が容易に断裂する。
本発明のもう1つの目的は、半導体積層時に半田微接点の断裂を避ける半導体POP装置を提供することにより、熱放散を可能にすると共に微小間隔を保持することにある。
前記第1半導体パッケージは、第1基板、第1チップ及び複数の上層バンプを有し、前記上層バンプ群及び前記第1チップは前記第1基板の上表面に設置されている。
また、前記第2半導体パッケージは、第2基板、第2チップ及び複数の下層バンプを有し、前記下層バンプ群は前記第2基板の下表面に設置され、前記第2チップは前記第2基板の上表面に設置されている。
前記半田材群は前記上層バンプと前記下層バンプとの接合用として用いられる。
前記第2半導体パッケージは前記第1半導体パッケージの上方に積層され、前記下層バンプ群はそれぞれ前記上層バンプ群に照準させて、均等に半田付けがなされる。
また、前記第2下層バンプの被覆用として、第2半田材を有することができる。
前記第1半導体パッケージはさらに複数の第1ボンディングワイヤを有することができ、前記第1基板は第1スロットを有し、前記第1ボンディングワイヤは前記第1スロットを通して前記第1チップと前記第1基板とを電気接続している。
前記第1封止体は前記第1チップを被覆することなく露出してもよい。
また、前記第2半導体パッケージは実質的に前記第1半導体パッケージと同様に、複数の第2ボンディングワイヤと第2封止体を有する。
そして、前記下層バンプ群と前記上層バンプ群とは円錐台状もしくは円筒状である。
また、前記下層バンプ群と前記上層バンプ群とは銅柱にすることができる。
前記ダミーバンプ群は前記第1チップの背面に接触することができる。
前記半田材群はH状な半田付け断面を有することができる。
(第1実施例)
本発明の第1実施例による半導体POP装置200は、図2に示すように、主に第1半導体パッケージ210、第2半導体パッケージ220及び複数の半田材230を有する。
第1半導体パッケージ210は、第1基板211、第1チップ212及び複数の第1上層バンプ213を有し、第1上層バンプ213と第1チップ212とは第1基板211の上表面211Aに設置される。第1基板211は両面導通基板、例えばプリント基板である。第1チップ212の能動面を第1基板211に向けるよう、ダイアタッチ接着剤、接着剤付きテープあるいはフリップチップバンプを用いて第1チップ212が第1基板211の上表面211Aに接合される。
第1実施例において、第1基板211は第1スロット211Cを有し、第1スロット211Cは第1基板211の上表面211Aと下表面211Bを貫通している。第1半導体パッケージ210は複数の第1ボンディングワイヤ215を有することができ、それらの第1ボンディングワイヤ215はワイヤーボンディング方式で形成され、第1スロット211Cを通して第1チップ212の複数の第1ボンディングパッド212Aと第1基板211とを電気接続している。
第2半導体パッケージ220は、第2基板221、第2チップ222および複数の第1下層バンプ223を有し、第1下層バンプ223群は第2基板221の下表面221Bに設置され、第2チップ222は第2基板221の上表面221Aに設置される。
第1実施例において、第1上層バンプ213群と第1下層バンプ223群との高度は約0.08mm‐0.15mmとなり、バンプの頂部表面サイズは0.06mm以上であり、バンプの底部表面サイズは0.18mmぐらいである。なお、第1半導体パッケージ210と第2半導体パッケージ220とを積層した後の間隔高度は約0.275mmとなる。第1実施例において、ソルダボールと接合用の基板連結パッド群相互の間隔はさらに縮小することが可能であるため、高密度と高端子数の要求に対応できる。
本発明の第2実施例による半導体POP装置300は、図5に示すように、第1半導体パッケージ310、第2半導体パッケージ320および複数の第1半田材330を有する。第1半導体パッケージ310は第1基板311、第1チップ312および複数の上層バンプ313を有し、それらの上層バンプ313と第1チップ312とは第1基板311の上表面311Aに設置される。第2実施例において、第1チップ312はフリップチップ接合方式を用いて第1基板311に設置される。
第2半導体パッケージ320は、第2基板321、第2チップ322および複数の下層バンプ323を有し、それらの下層バンプ323は第2基板321の下表面321Bに設置され、第2チップ322は第2基板321の上表面321Aに設置される。
好ましくは、第2半導体パッケージ320は複数のダミーバンプ324を有することができ、それらのダミーバンプ324は、第2基板321の下表面321Bに設置され、かつ第1半導体パッケージ310の第1チップ312の上方に位置して熱放散の役割をしている。なお、ダミーバンプ324群は第1チップ312の背面に接触することができることによって、熱放散ができると共に微小間隔を保持することも可能である。
以上、本発明をその好適な実施例に基づいて説明したが、本発明の保護範囲は特許請求の範囲で限定されて、この保護範囲を基準として、本発明の精神と範囲内に触れるどの様な変更や修正も本発明の保護範囲に属する。
Claims (23)
- 第1基板、第1チップ及び複数の上層バンプを有し、前記上層バンプと前記第1チップとは前記第1基板の上表面に設置される第1半導体パッケージと、
第2基板、第2チップ及び複数の下層バンプを有し、前記下層バンプは前記第2基板の下表面に設置され、前記第2チップは前記第2基板の上表面に設置される第2半導体パッケージと、
前記上層バンプ群と前記下層バンプ群とを接合するよう使用され、かつ前記下層バンプ群を前記上層バンプ群に照準させて均等に半田付けすることに有利である複数の半田材と、
を有することを特徴とする半導体POP装置。 - 前記第1半導体パッケージはさらに複数の第2下層バンプを有し、前記第2下層バンプは前記第1基板の下表面に設置されることを特徴とする請求項1に記載の半導体POP装置。
- 前記第2下層バンプの被覆用として第2半田材を有することを特徴とする請求項2に記載の半導体POP装置。
- 前記第2半導体パッケージは複数の第2上層バンプを有し、前記第2上層バンプは前記第2基板の上表面に設置されることを特徴とする請求項1に記載の半導体POP装置。
- 前記第1半導体パッケージはさらに複数の第1ボンディングワイヤを有し、前記第1基板は第1スロットを有し、前記第1ボンディングワイヤは前記第1スロットを通して前記第1チップと前記第1基板とを電気接続していることを特徴とする請求項1に記載の半導体POP装置。
- 前記第1半導体パッケージは第1封止体を有し、前記第1封止体は前記第1スロットに形成されて前記第1ボンディングワイヤ群を密封していることを特徴とする請求項5に記載の半導体POP装置。
- 前記第1封止体は前記第1チップを露出することを特徴とする請求項5に記載の半導体POP装置。
- 前記第2半導体パッケージは実質的に前記第1半導体パッケージと同様、複数の第2ボンディングワイヤと第2封止体とを有することを特徴とする請求項6及び7に記載の半導体POP装置。
- 前記下層バンプ群は前記上層バンプ群と同様なサイズおよび外形を持つことを特徴とする請求項1に記載の半導体POP装置。
- 前記下層バンプ群と前記上層バンプ群とは円錐台状もしくは円筒状であることを特徴とする請求項1に記載の半導体POP装置。
- 前記下層バンプ群と前記上層バンプ群とは銅柱であることを特徴とする請求項1に記載の半導体POP装置。
- 前記第2半導体パッケージは複数のダミーバンプを有し、前記ダミーバンプは前記第2基板の下表面に設置され、かつ前記第1半導体パッケージの前記第1チップの上方に位置して熱放散の役割をすることを特徴とする請求項1に記載の半導体POP装置。
- 前記ダミーバンプ群は前記第1チップの背面に接触していることを特徴とする請求項12に記載の半導体POP装置。
- 前記半田材群はH状の半田付け断面を有することを特徴とする請求項1に記載の半導体POP装置。
- 前記半田材群は鉛フリー半田剤であることを特徴とする請求項1に記載の半導体POP装置。
- 基板、チップ、複数の下層バンプおよび複数の上層バンプを有し、前記下層バンプ群は前記基板の下表面に設置され、前記上層バンプ群と前記チップとは前記基板の上表面に設置され、前記上層バンプ群と前記下層バンプ群とは同様な半田接合形状と面積とを有し、相互に積層する複数の半導体パッケージを有することを特徴とする半導体POP装置。
- 前記上層バンプ群と前記下層バンプ群との半田付けによる接合形状はU状の大きい開口になることを特徴とする請求項16に記載の半導体POP装置。
- 前記各半導体パッケージはさらに複数のボンディングワイヤを有し、前記基板はスロットを有し、前記ボンディングワイヤは前記スロットを通して前記チップと前記基板とを電気接続していることを特徴とする請求項16に記載の半導体POP装置。
- 前記各半導体パッケージはさらに封止体を有し、前記封止体は前記スロットに形成されて前記ボンディングワイヤ群を密封していることを特徴とする請求項18に記載の半導体POP装置。
- 前記各封止体は前記チップを露出することを特徴とする請求項19に記載の半導体POP装置。
- 前記下層バンプ群と前記上層バンプ群とは円錐台状もしくは円筒状であることを特徴とする請求項16に記載の半導体POP装置。
- 前記下層バンプ群と前記上層バンプ群とは銅柱であることを特徴とする請求項16に記載の半導体POP装置。
- 前記各半導体パッケージは複数のダミーバンプを有し、前記ダミーバンプは熱放散のため基板の下表面に設置されることを特徴とする請求項16に記載の半導体POP装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007218122A JP4829853B2 (ja) | 2007-08-24 | 2007-08-24 | 半導体pop装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007218122A JP4829853B2 (ja) | 2007-08-24 | 2007-08-24 | 半導体pop装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009054684A true JP2009054684A (ja) | 2009-03-12 |
JP4829853B2 JP4829853B2 (ja) | 2011-12-07 |
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ID=40505528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007218122A Expired - Fee Related JP4829853B2 (ja) | 2007-08-24 | 2007-08-24 | 半導体pop装置 |
Country Status (1)
Country | Link |
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JP (1) | JP4829853B2 (ja) |
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A131 | Notification of reasons for refusal |
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