TW563242B - Semiconductor memory device and manufacturing method thereof - Google Patents

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Shigeru Kawanaka
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563242 五、發明說明（1) 互相參照的有關申請案 ‘ 本專利申請案係基於在2001年2月2曰所申請的曰本專 利申請案2 0 0 1 - 2 7 1 9 7號請求其優先權，其全體内容可編入 _ 作為參考。 ， 發明所屬之技術領域 本發明係關於一種半導體記憶體裝置，特別關於用絕 緣膜上所形成的絕緣體上有矽S Ο I ( s i 1 i c ο η Ο η Insulator)元件之MIS型半導體記憶體裝置。 先前技術 在用金屬-絕緣體-半導體（MIS :
Metal-Insulator — Semiconductor)型半導體元件之言己憶、體春 LSI(Large Scale Integration Circuit)大規模積體電 路，元件積體度之提昇及此所隨伴的記憶體容量之增加為 性能改善之重要項目。積體度之提昇，習知係藉由縮小元 件尺寸加以達成。 記憶體LS I熟知靜態隨機存取記憶體SRAM(Stat i c Random Access Memory)及動態隨機存取記憶體 DRAM (Dynam i c Random Access Memory )，在DRAM 係藉由組 合保持電荷之一電容器（c a p a c i t o r )與控制電荷之注入及 放出之一電晶體，以形成一記憶胞（c e 1 1 )。因而，在 DRAM，係不需要像SRAM之以交差接連的電晶體，可縮小記 憶胞尺寸之關係，適合於高積體化，實際上DRAM係一途走 _ 向高積體化之路。 但，比起晶體的小型化，電容器的小型化係困難之關
10285pif.ptd 第7頁 563242 五、發明說明（2) 係，隨伴L S I之積體度提昇，比較需要大面積的電容器之 沾有面積相對的增加，使形成能保証確實動作之電容的電 容器成為困難。一方面，由於另外需要製造電容器之製 程，招致製造方法的複雜化，引起製造期間的長期化，成 本的增加，成品率的降低。 茲為解決此種隨伴電容器存在的問題，有種種提案。 其一，為所知採用在絕緣膜上形成元件之SO I構造的記憶 胞。此係基於用部分耗盡型之SO I元件，在其浮遊狀態之 本體（body )領域藉由順應記憶資料，使電荷蓄積或吐出以 變動元件之臨界電壓，在讀出時由檢測此臨界電壓以識別 資料之原理。 用此種S 0 I元件之記憶胞1 0 0之基本電路圖表示於第1 3 圖。部分耗盡型之電晶體T r之閘極與字元（w 〇 r d )線W L接 連，源極、沒極之一方與位元（b i t )線B L，他方與V s s接 連。 茲說明此記憶胞之動作。尚且在此係用η通道型 MOSFET(nMOS)例示 ° 首先，對在浮遊狀態之本體領域寫入資料時，使閘極 電極之字元線WL成為南電位（High)狀態·？.例如設定為 Vcc，位元線BL為高電位狀態，例如同樣為Vcc 時，當通 道電流流通時發生衝擊離子（i m p a c t i ο η )，電洞（h ο 1 e )蓄 積於本體領域。又，接連位元線之擴散層與本體領域之間 所存在之ρ η接合，係成為逆向偏壓（b i a s )之關係，發生逆 向漏泄電流，此結果，本體領域之電位上昇，元件之臨界
10285pif.ptd 第8頁 563242 五、發明說明（3) 電壓低降。以此狀態例如為資料π 1 ”之寫入。 一方面，使字元線為高電位狀態，例如設定為V c c，位 元線為低電位（1 〇 w )狀態，例如為-V c c時，接連位元線之 擴散層與本體領域之間所存在之ρη接合，係以順方向偏 壓。因此，存在於本體領域之電洞流入位元線側，本體領 域之電洞濃度低降。此結果，本體領域之電位低降，元件 之臨界電壓上昇，以此狀態為資料π Ο π之寫入。 如此，可使部分耗盡化電晶體之臨界值變化能對應於 所記憶之資料。 如依照此種方法’不需用在習知專有面積上成為問題 的電容器，僅以一個電晶體可作成一個記憶胞，能達成高 積體化，製造方法之簡略化、成本之低減等。 但，採用此種構成之場合，為進行寫入資料π Ο π對位元 線施加-V c c時也會流通通道電流，以致有效率的引出本體 領域之電洞成為困難，發生寫入資料π 〇 π費時間或寫入成 為不安定的問題。 發明内容 依照本發明之一實施例，提供一種半導體記憶體裝 置，包括：在絕緣膜上所形成的半導體層與，在上述半導 體層内所形成之第一及第二電晶體由串聯接連的記憶胞以 複數個配置成矩陣狀，上述記憶胞之一方接連於位元線， 他方給與基準電位，加以形成記憶胞陣列。 依照本發明之其他實施例，提供一種半導體記憶體裝 置，包括：在絕緣膜上所形成的半導體層與，在上述半導
l()285pif.ptd 第9頁 563242 五、發明說明（4) 體層内所形成之第一及第二電晶體由串聯接連的記憶胞以 ~ 複數個配置成矩陣狀，上述記憶胞之一方接連於位元線， 他方給與基準電位，加以形成的記憶胞陣列，其特徵在 ~ 於，藉由控制向所選擇之記憶胞中之一方電晶體的本體領 域之電荷注入及吐出以控制臨界值，藉此以進行資料之記 憶。 並且，依照關於本發明之半導體記憶體裝置的製造方 法之一實施例，提供一種半導體記憶體裝置的製造方法， 在半導體基板上使氧化層與矽活性層加以疊層；在與上述 矽活性層大概同一平面，形成由每一元件形成領域分離上 述矽活性層之元件分離領域；在上述矽活性層上堆積閘極 φ 電極材料藉由圖案化（p a 11 e r n i n g )，以接近形成一對之兩 個電晶體的閘極電極；以上述閘極電極為離子注入罩幕 (m a s k )，在擴散層形成領域注入所定的離子；由熱製程藉 由使注入離子活性化，以形成上述成對的電晶體；在上述 成對的電晶體中，形成接連於一方之閘極電極的第一閘極 線及接連於他方之閘極電極的第二閘極線。 為讓本發明之上述原理和其他目的、特徵和優點能更 明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作 詳細說明如下： 實施方式 以下，參照圖面說明本發明的實施例。 · 第1圖係表示使用關於本發明之半導體記憶體裝置的一 實施例之記憶胞1 0的基本概念之模式圖。
10285pif.ptd 第10頁 563242 五、發明說明（5) 爹照第1圖時’記憶胞係形成於在絕緣膜上所形成的半 導體層（SOI)之兩個η通道型部分耗盡化M〇SFET(nM〇s)的電 晶體Tr 1及Tr2以串聯接連，其中電晶體Tr j之一方的擴散 層使接連於位元線B L ’在他方之擴散層使電晶體T r 2之一 方的擴散層接連’使電晶體Tr2之他方的擴散層接連於以 接地表不之電源Vss。電晶體Trl之他方與電晶體Tr2之一 方的接連節點（node)係成為浮遊（f 1〇ating)狀態，此節點 稱為N 0 D E f。 並且’在電晶體T r 1之閘極（g a t e )，係接連記憶胞之選 擇訊號線的第一字元線R，在電晶體Tr2之閘極，係接連 與第一字元線逆邏輯之選擇訊號線的第二字元線/WL。 使用複數個第1圖所示之記憶胞1 〇所形成的記憶陣列表 示於弟2圖及第3圖之概略接連圖。 在第2圖，使第1圖所示記憶胞丨〇配置成矩陣狀，使字 元線W L與字元線/ W L交替的在記憶胞間以縱向配置接連於 各記憶胞1 0之閘極電極，使位元線BL與接地電源電位Vss 交替的在記憶胞1 0間以橫方向通過，使此等B L、V s s與記 憶胞1 0之各端子接連。在此種配置，屬於鄰接列之記憶胞 1 0，係互成為鏡像關係的位置關係。並且，藉由使各字元 線WL及/WL可完全獨立選擇，能容易選擇記憶胞列。 在第3圖記憶胞1 〇之配置等雖係與第2圖之場合相同， 字元線WL與/WL係成對，對字元線/WL係藉由供給使成對的 子元線WLi §fl號準位由反相器（inver^er)iNV反轉者以得 相補的關係。
10285pi f.ptd 第11頁 563242 五、發明說明（6) " 一一"
其次，詳細說明使用上述的部分耗盡型s〇I之記憶胞的 動作。在此如第1圖所示，表示使用兩個…⑽以形成一個 記憶胞1 0的場合之動作實施例，如不另特別明記外，位元 線及字元線電位係以低電位（low)準位時例如為Vss，高電 位（h i g h )準位時例如為V c c加以說明。 I 首先，記憶胞在非選擇之場合，第一字元線係成為低 電位電晶體Trl係在斷開（0FF)狀態，第二字元線係成為高 電位電晶體Tr2係在接通（on)狀態。因而，在電晶體與 電晶體Tr2共有之NODEf出現Vss之電位。 弟4圖係表不在所選擇的記憶胞1 〇寫入資料"1，，時之動 作的時序圖。首先在時間tl使第一字元線WL&Vss向化〇， 同時使第二字元線/ W L從V c c向V s s變化。由此，電晶體T r } 成為接通（ON)，電晶體Tr2成為斷開。此時，由字元 線與電晶體T r 1之本體領域間的電容結合，電晶體τ r 1之本 體電位V b 〇 d y 1係上昇。 其次，在由時間t 1稍遲的時間t 2使位元線B L從V s s向 V c c變化。此時，由接連位元線的擴散層與在本體領域間 所存在之pn接合的電容結合，電晶體Trl之本體電位係上 昇。此時，通常進行使位元線BL預通電（precharge)於任 意之電位，在本實施例也可適用。尚且，此預通電電位並 非有所限定，在對動作不引起問題的範圍可採用任意之電 位。隨伴此位元線BL之電位變化，在電晶體Trl通道電流 流動。對應此通道電流，發生衝擊離子化，電洞流向本體 領域，本體電位緩慢的上昇。此時，接連於位元線BL之擴
10285pif.ptd 第12頁 563242 五、發明說明（7) 散層與，在本體領域之間存在的Ρ η接合成為逆向偏壓狀 態，藉由流通逆方向漏泄電流在本體領域更再注入電洞。 此結果，Ν 0 D E f之電位漸近於V c c，到達後維持V c c。尚 且，在此第一及第二字元線之電位變化前先變化位元線BL 時，同樣之通道電流也在電晶體T r 1流動，發生同樣之衝 擊離子化，電晶體T r 1之本體電位係上昇。 其次，在時間t 3，使位元線從例如V c c向V s s變化。此 時，由上述之pn接合電容結合，雖本體電位係一瞬間低 化，在電晶體T r 1通道電流流動，發生其所對應的衝擊離 子化，電洞流向本體領域，更再維持電晶體TI· 1之本體電 位。尚且，N 0 D E f之電位係漸近於V s s。 其後，在時間t 4藉由使第一字元線W L從V c c向例如 Vss，第二字元線/WL從Vss向Vcc變化，以終止資料寫入動 作。此時也由上述之電容結合，本體電位係從V c c稍為低 降。 尚且，雖然也可使第一及第二字元線之電位變化在位 元線BL之電位變化前先進行，此種場合係不發生衝擊離子 化之關係，如上所述以先使位元線變化為宜。 第5圖係表示在所選擇的記憶胞1 0寫入資料π Ο π之場合 的動作之時序圖。 首先，與資料π 1 ”之寫入場合同樣，在時間11 1 ，使第 一字元線WL從Vss向Vcc，同時使第二字元線/WL從Vcc向 Vss變化。藉此，電晶體Trl成為接通（ON)狀態，電晶體 Tr2成為斷開（OFF)狀態。此時，由第一字元線與電晶體
10285pif.ptd 第13頁 563242 五、發明說明（8)
Trl之本體領域間的電容結合，電晶體Trl之本體電位 V b 〇 d y 1係上昇。 為實現對應於位元線之低電位的電位，必要使在電晶 體T r 1之本體領域的電洞充分引出。從而，在時間t 1 2使位 元線B L從V s s向預通電電位-V c c變化。藉此，由接連於位 元線BL之擴散層與在本體領域間存在之pn接合的電容結 合，電晶體T r 1之本體電位係低降。尚且，此預通電電位 係可能為任意電位，在此實施例也可能使用其他電位。 隨伴此位元線之電位變化，電晶體T r 1之本體領域與， 在接連於位元線B L之擴散層與N 0 D E f間存在的ρ η接合係以 順方向偏壓之關係，吐出在本體領域之電洞，電晶體Tr 1 之本體電位V b 〇 d y 1係更再低降。同時，N 0 D E f之電位係漸 近於-Vcc。尚且，因電晶體Tr2之狀態為斷開（OFF)之關 係，NODEf係成為浮遊狀態，在電晶體Trl殆不流通通道電 流，以有效的引出本體領域之電洞，能以安定的使低電位 寫入。 其後，在時間tl3使字元線WL向Vss，字元線/WL向Vcc 變化時，電晶體Tr 1之本體電位Vbody 1係低降。然而，在 岡1J後之時間114使位元線從-Vcc向例如Vss變化以終止資料 寫入動作。 在此時也由上述之電容結合本體電位Vbodyl係上昇。 尚且，如在第4圖所說明，也可使位元線BL之電位變 化，在字元線WL或字元線/WL之電位變化前先進行。 藉由進行如以上情形之控制，使位元線之電壓例如為
10285pif.ptd 第14頁 563242 五、發明說明（9) -1 V時，本體領域之間的ρ η接合係以順方向偏壓之關係， 在瞬時間本體電位係可能變位至-0 · 5 V，以達成使資料’’ Ο π 寫入時的界限（margin)提昇。 在以上之寫入動作例係以使第一字元線與第二字元線 為同步，給與各相補的電位之例表示，也可使各字元線之 電位變化以非同步控制。 其次，說明資料之讀出。資料之讀出，係使基於依照 記憶資料之電晶體T r 1的元件臨界電壓之差的電流值，藉 由例如用電流感測型之感測放大器（S e n s e a m ρ 1 i f i e r )檢 測加以進行。 第6圖係表示按照記憶資料之内容，在資料讀出時之汲鲁 極電流變化情況的曲線圖，橫軸係閘極電位V g，縱軸係表 示汲極電流之對數。從此曲線圖可明瞭，使同樣之汲極電 流通過所必要的閘極電位，係資料π 0 ’’寫入時之電晶體T r 1 的一方比資料π 1 π寫入時的電晶體Tr 1較高。因而，寫入資 料π 1 ’’時的電晶體Tr 1之臨界值係低降，寫入資料π Ο π時的 電晶體T r 1之臨界電壓係上昇。因此，用以虛線所示之所 定字元線電位進行資料讀出時，資料π 1 π寫入時之電晶體 Tr 1的汲極電流，係比資料’’ 0 ”寫入時之電晶體Tr 1的汲極 電流較高值。藉由檢測此等電流值之差可以進行資料"1 ’· 與資料” 0”之判定。 具體的係在判定使用之閘極電位，即字元線電位以通 鲁 常之電源電壓之一半，例如使用V c c / 2。 第7圖係表示在資料π 1 ”寫入之場合的讀出動作波形之
10285pif.ptd 第15頁 563242 五、發明說明（ίο) 時序圖。 在此’於非選擇時位元線係預通電於Vcc/2，在讀出開 始時間t 2 1所選擇之記憶胞係使字元線w L與/ w l共同設定於 Vcc/2。此時’隨伴電晶體Trl之本體電位Vb〇dyl之上昇， 向位元線流動之電流變大以此檢測字元線電位BL之上昇可 以判定資料” 1 π 。 一方面，第8圖係表示在資料，，〇 ”寫入之場合的讀出動 作波形之時序圖。與第7圖之場合同樣，位元線係預通電 於Vcc/2 ’在讀出開始時間t3i時字元線乳與/^係設定於 Vcc/2 但’電晶體T r* 1之本體電位v b 〇 d y 1低降之關係，在 時間t 3 1後V b 〇 d y 1也成為負（m i n u s )值。因而，在位元線所 流之電流比第7圖之場合較小，位元線電位β l係低降。可 檢知此能以判定資料π 0 "。 依照此實施例，使記憶胞由串聯接連之兩個電晶體加 以構成，不需要電容器可善用高積體化之特徵同時能安定 的寫入貧料。 在以上說明的實施例，係用兩個η Μ 0 S之例加以說明， 如採用兩個ρ通道電晶體（pMOS)時也能同樣加以實現。 但，在η Μ 0 S寫入資料” 1 ”之界限係比P M 〇 s之場合大之關 係，採用η Μ 0 S時，在同一寫入條件下較能小型化。 並且，也可採用兩個電晶體之導電型互為相反的CMOS 構成，能得同樣效果。對此將於後述。 更且，照樣雉持電晶體Trl與電晶體Tr2之構成’使位 元線與V s s逆向動作，而且，藉由第二字元線控制訊號時
10285pif.ptd 第16頁 563242 五、發明說明（11) 序，藉由一面在電晶體T r 1之本體領域使資料寫入，_ Φ 在電晶體T r 2之本體同樣使資料寫入，可在兩個元件能保 持兩個資料。 第9 A圖〜第9 D圖係表示第1圖所示半導體記憶體裝置白勺 製造方法之一實施例的製程別元件斷面圖。 首先，藉由注入氧氣分離法SIOM(Seperation by Implantation of Oxygen)法在石夕半導體基板使氧離子以 離子注入後進行熱處理以得氧化層與其上面之矽層，或貝占 合法在矽半導體基板表面貼合在底面形成氧化膜的矽板 4 ’以得具有在半導體基板1 1上經介例如由石夕氧化膜所才冓 成的埋入氧化膜（BOX: Buried 0xide)12所形成的SOI活性 層1 3之SO I構造。然而，此SO I活性層，係藉由例如由熱氧 化法與氟化氨NH4F之蝕刻，使薄膜化至例如1 50nm程度的所 期望膜厚。 其次，如第9 A圖所示，為使SO I活性層由每一元件形成 領域以電氣的分離，使元件分離領域1 4，以例如使淺溝渠 埋入絕緣膜之淺溝渠隔離法（S T I : S h a 1 1 〇 w T r e n c h I s ο 1 a t i ο η ) >去力口以形成° 其次，為調整元件臨界電壓，在元件形成領域之SOI活 性層1 3使雜質，例如由離子注入法導入例如劑量為1 · 5 X 1 〇 12
C 接續，如第9 B圖所示，在S 0 I活性層1 3上例如由熱氧化 法形成絕緣膜1 5以作為閘極絕緣膜。更且，在其上使多晶 矽1 6由化學氣相沈積法（c V D )堆積2 〇 〇 n m膜厚。
10285pif.ptd 第17頁 563242 五、發明說明（12) 其次如第9 C圖所示，以光阻等為罩幕，例如用反應性 離子蝕刻（R I E )藉由蝕刻去除源極及汲極領域上之多晶矽 1 6加以圖案化，以得閘極電極1 7。 使此等閘極電極1 7為離子注入罩幕，在擴散層形成領 域，例如以離子注入法導入雜質。其後，在熱製程，由例 如用迅速熱回火（RTA: Rapid Thermal Annealing)法進行 回火，使由離子注入所導入的雜質活性化。 其後，如第9 D圖所示，使層間絕緣膜1 8堆積，在需要 處形成接觸窗孔，使鋁等之電極配線材料埋入此等接觸窗 孔同時在層間絕膜1 8之上也加以形成，使此圖案化形成第 一字元線（W L )電極配線1 9、第二字元線（/ W L )電極配線 2 0、位元線電極配線2 1及V s s電極配線2 2，以完成所期望 的部分耗盡型S 0 I半導體裝置。尚且，配線係何按照要求 規範能形成多層配線。 第1 0圖係由以上製程所形成之元件的平面圖，與第9 D 圖所示者相同構成要件係附相同之參照標號。 第1 1 A〜1 1 E圖係表示關於本發明之半導體記憶體裝置的 製造方法之其他實例的製程別斷面圖，表示用CMOS型記憶 胞5 0之例。 首先，由注入氧氣分離S I 0M法貼合法等，以得在半導 體基板5 1上經介例如由矽氧化膜所構成的埋入氧化膜5 2所 形成的S 0 I活性層5 3之S 0 I構造。然而，此S 0 I活性層5 3， 係藉由例如熱氧化法與氟化氨NH4F之餘刻，使薄膜化至例 如1 5 0 n m程度的所期望膜厚。
10285pif.ptd 第18頁 563242 五、發明說明（13) 其次，如第1 1 A圖所示，為使SO I活性層5 3每一元件形 成領域以電氣的分離，使溝渠形狀之元件分離領域5 4，例 如以淺溝^隔離S T I法加以形成。 其次’如第1 1 β圖所示，為調整元件臨界電壓，在元件 形成領域之S 0 I活性層5 3例如以離子注入法導入雜質。在 此實施例因為採用CMOS構造之關係，配合導入之離子，以 選擇的形成光阻5 5使導入領域以外之領域加以罩幕。在第 1 1B圖，係表示在pMOS形成領域導入雜質的情形，雜質為 石朋（B)離子，例如導入劑量為丨· 5xl〇13cm-2。對』〇8形成領 域也進行同樣之離子注入製程，雜質為磷（p)離子，例如 導入劑量為1 . 5 X 1 〇13cm-2。 其後’如第1 1 C圖所示，在s 〇 I活性層5 3上例如以熱氧 化法形成閘極絕緣膜5 6。更且，在其上面使多晶石夕5 7由化 學氣相沈積CVD法堆積2〇〇ηιη膜厚。 其次如第1 1 D圖所示，以光阻等為罩幕，例如用反應性 離子蝕刻R I E，藉由蝕刻去除源極及汲極領域上之多晶石夕 5 7加以圖案化以得閘極電極5 8。 使此等閘極電極5 8為離子注入罩幕，在擴散層形成領 域，例如由離子注入法導入雜質。此種場合，因pM0S與 nMOS的導入離子相異之關係，在第1 1 E圖所示形成pm〇S擴 散層之場合，η Μ 0 S領域係以光阻5 9罩幕，例如硼（β )離子 以劑量3χ 1 015cnr2注入。同樣，形成nMOS擴散層之場合， p Μ 0 S領域以光阻罩幕，例如用鱗（p )離子以劑量3 X 1 015 c m_ 2 注入。其後，在熱製程，由例如用迅速熱回火RTA法進行
10285pif.ptd 第19頁 563242 五、發明說明（14) 回火，使由離子注入所導入之雜質活性化以形 、 極、汲極之高濃度雜質擴散層。 夕 成為源 其後，如第1 1 F圖所示，在源極領域上， 及閘極電極上，由例如使矽化鈷（Coba 1 t S i 1 i e丨d % 、 以自動調準（sel f-al ignment)堆積之矽化物制二e)Cc)Sl2 物（SlllC1de)6〇。 衣長形成石夕化 接連的使層間絕緣膜6 1堆積，在需要處形成* 6 2，藉由使紹等的電極配線材料6 3以蒸鑛埋入接 ^自孔 同時也形成在層間絕緣膜之上。使層間絕緣膜6〇 :孔 極配線材料圖案化以形成第~字元線（WL)之電極配線、4 第二字元線（/ w L )之電極配線（未圖示）、位元線B L之電極 配線6 5及Vss電極配線66，以完成所期望的部分耗盡型s〇i 半導體裝置。在此半導體裝置，使nMOS擴散層與位^元線， p Μ 0 S擴散層與V s s電源、、線接連。 在第1 2圖表示由以上製程所形成之記憶胞5 〇的平面 圖。此為CMOS型的記憶胞之關係，不需要如第一實施例之 場合，使第一字元線由第一字元線以電氣的分離，由nM〇S 與pMOS^T以一的共用閘極電極64。 依照此等實施例，不必要電容器，使可能容易製造僅 由MIS髮元件所構成的DRAM元件。 尚立，本發明係並非限定在實施例所示之元件形成製 程或，裝置參數（device parameter)而可適宜變更實施。 例如，在上述貝施例配線雖為單層，可依照要求規範能形 成多層配線。此種場合，為上層之配線層形成，需要再度
10285pif.ptd 第20頁 563242 五、發明說明（15) 重複層間絕緣膜之形成，接觸窗孔形成、電極材料之蒸 鍍，圖案化之製程。 並且，在實；5&Ϊ列雖以用SOI基板之nMOSFET或CMOSFET進 行說明，並非限定於此，例如可用P Μ 0 S F E T或矽-藍寶石 SOS(Silicon On Sapphire)等基板。 其他，在不脫離本發明之主旨範圍，可實施種種變 形0
10285pif.ptd 第21頁 563242 圖式簡單說明 第1圖係表示依照使用關於本發明之半導體記憶體裝置 的記憶胞之一實施例的基本概念之模式圖。 第2圖係表示使用複數個第1圖所示記憶胞形成記憶胞 陣列狀態的概略接連圖。 第3圖係表示使用複數個第1圖所示記憶胞形成記億胞 陣列狀態的接連概略圖。 第4圖係表示在所選擇的記憶胞寫入資料π 1 ”時之動作 的時序圖（timing chart)。 第5圖係表示在所選擇的記憶胞寫入資料’’ Ο π時之場合 的動作之時序圖。 第6圖係表示按照記憶資料之内容，在資料讀出時之汲 極電流變化情況的曲線圖。 第7圖係表示在資料π 1 π寫入之場合的讀出動作波形之 時序圖。 第8圖係表示在資料π Ο π寫入之場合的讀出動作波形之 時序圖。 第9 Α〜9 D圖，係表示製造第1圖所示之半導體記憶體裝 置有關本發明的製造方法之一實施例的製程別斷面圖。 第1 0圖係由第9 A〜9 D圖之製程所形成的元件之平面圖。 第1 1 A〜1 1 F圖，係說明關於本發明之半導體記憶體裝置 的製造方法之其他實施例的製程別元件斷面圖。 第12圖係由第11A〜11F圖之製程所形成的元件之平面 圖。 第1 3圖係表示用習知之S Ο I元件的記憶胞之基本構成的
102S5pif.ptd 第22頁 563242 圖式簡單說明 電路圖。 圖式之標記說明： 1 〇記憶胞
Trl 、Tr2 η通道型部分耗盡化MOSFET(nMOS)之電晶體 WL字元線 BL位元線
Vcc高電位準位（level) V s s接地電源電位 I N V反相器 Vg閘極電位 1 1半導體基板 12 埋入氧化膜（BOX: Buried Oxide) 1 3 S 0 I活性層 1 4元件分離領域 1 5閘極絕緣膜 1 6多晶石夕 1 7閘極電位 1 8層間絕緣膜 1 9第一字元線（WL)電極配線 20第二字元線（/WL)電極配線 2 1位元線電極配線 2 2 V s s電極配線 5 0 CMOS型記憶胞 5 2埋入氧化膜
10285pif.ptd 第23頁 563242 圖式簡單說明 5 3 S Ο I活性層 5 4元件分離領域 5 5光阻 5 6閘極絕緣膜 5 7多晶矽 5 8閘極電極 5 9光阻 6 0矽化物 6 2接觸窗孔 6 3電極配線材料 6 4第一字元線（W L )電極配線 6 5第二字元線（/ W L )電極配線 6 6 V s s電極配線
10285pif.ptd 第24頁

Claims (1)

  1. 563242 六、申請專利範圍 1. 一種半導體記憶體裝置，包括： 一半導體層，係形成於一絕緣膜上；以及 一記憶胞陣列，係在該半導體層内所形成之一第一及 一第二電晶體由串聯接連的一記憶胞以複數個配置形成矩 陣狀，該記憶胞之一方接連於一位元線，他方給與一基準 電位。 2 .如申請專利範圍第1項所述之半導體記憶體裝置，其 特徵在於，該些電晶體係一 Μ I S型部分耗盡化電晶體。 3. 如申請專利範圍第2項所述之半導體記憶體裝置， 其特徵在於，該第一及該第二電晶體係同一導電型，在該 第一電晶體之閘極係接連一第一字元線，在該第二電晶體 之閘極係接連與該第一字元線成對為逆邏輯之一第二字元 線。 4. 如申請專利範圍第3項所述之半導體記憶體裝置， 其特徵在於，該字元線與該逆邏輯字元線係控制成為以同 步狀態變化。 5. 如申請專利範圍第3項所述之半導體記憶體裝置， 其特徵在於，從該字元線與該逆邏輯字元線的一方之狀態 變化經所定延遲時間後發生他方之狀態變化。 6. 如申請專利範圍第3項所述之半導體記憶體裝置， 其特徵在於，在該第一字元線與該第二字元線之間設置使 訊號準位反轉的一反相器。 7. 如申請專利範圍第3項所述之半導體記憶體裝置， 其特徵在於，該同一導電型之電晶體係一 η通道型。
    10285pif.ptd 第25頁 563242 六、申請專利範圍 8. 如申請專利範圍第2項所述之半導體記憶體裝置， 其特徵在於，該第一電晶體與該第二電晶體係互為逆導電 型’該弟一電晶體及該弟二電晶體之閘極係接連共同之一 字元線。 9. 如申請專利範圍第1項所述之半導體記憶體裝置， 其特徵在於，由該第一及該第二電晶體構成之該記憶胞， 係形成於一元件分離領域所包圍之一領域内。 10. 如申請專利範圍第1項所述之半導體記憶體裝置， 其特徵在於，該絕緣膜及該半導體層係形成於一半導體基 板上。 11. 如申請專利範圍第1項所述之半導體記憶體裝置， 其特徵在於，該絕緣膜及該半導體層係在一絕緣基板上之 一半導體層。 12. 如申請專利範圍第1項所述之半導體記憶體裝置， 其特徵在於，該元件分離領域係一溝渠型元件分離膜。 1 3. —種半導體記憶體裝置，包括： 一半導體層，係形成於一絕緣膜上； 一記憶胞陣列，係在該半導體層内所形成之一第一及 一第二電晶體由串聯接連的一記憶胞以複數個配置形成矩 陣狀，該記憶胞之一方接連於一位元線，他方給與一基準 電位5其特徵在於， 藉由控制向所選擇的一記憶胞中之一方電晶體的主體 領域之電荷注入及吐出以控制臨界值，藉此以進行資料之 記憶。
    10285pif.ptd 第26頁 563242 六、申請專利範圍 14. 如申請專利範圍第1 3項所述之半導體記憶體裝 置，其特徵在於，該些電晶體係一 Μ I S型部分耗畫化電晶 體。 15. 如申請專利範圍第1 4項所述之半導體記憶體裝 置，其特徵在於，向該部分耗盡化電晶體之本體領域的電 荷注入，係藉由通道電流之流動所發生的衝擊離子加以進 行。 1 6 . —種半導體記憶體裝置的製造方法， 在一半導體基板上疊層一氧化層與一砍活性層； 在與該矽活性層大略同一平面形成由每一元件形成領 域分離該矽活性層的一元件分離領域； 在該矽活性層上堆積閘極電極材料藉由圖案化，以接 近的形成一對之兩個電晶體的閘極電極； 以該閘極電極為離子注入罩幕在一擴散層形成領域注 入所定離子； 由熱製程藉由使注入之離子活性化，以形成該一對之 電晶體；以及 在該一對之電晶體中，形在一方之閘極電極接連的一 第一閘極線及在他方之閘極電極接連一第二閘極線。 17. 如申請專利範圍第1 6項所述之半導體記憶體裝置 的製造方法，其特徵在於，該成對之電晶體係一 Μ I S型部 分耗盡化電晶體。 18. 如申請專利範圍第1 6項所述之半導體記憶體裝置 的製造方法，其特徵在於，
    10285pif.ptd 第27頁 563242 六、申請專利範圍 在該半導體基板上之該氧化層與該矽活性層的疊層， 係在一矽半導體基板以離子注入一氧離子，接續進行熱處 理所得者。 19. 如申請專利範圍第1 6項所述之半導體記憶體裝置 的製造方法，其特徵在於， 在該半導體基板上之該氧化層與該矽活性層的疊層， 係在該半導體基板上貼附底面具有一氧化層的一矽活性 層。 20. 如申請專利範圍第1 6項所述之半導體記憶體裝置 的製造方法，其特徵在於，該矽活性層係由蝕刻薄膜化至 所期望的厚度。
    10285pif.ptd 第28頁
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