WO2023188006A1 - 半導体メモリ装置 - Google Patents

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WO2023188006A1
WO2023188006A1 PCT/JP2022/015550 JP2022015550W WO2023188006A1 WO 2023188006 A1 WO2023188006 A1 WO 2023188006A1 JP 2022015550 W JP2022015550 W JP 2022015550W WO 2023188006 A1 WO2023188006 A1 WO 2023188006A1
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layer
impurity
conductor layer
semiconductor
memory
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PCT/JP2022/015550
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正一 各務
康司 作井
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
正一 各務
康司 作井
望 原田
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Definitions

  • the present invention relates to a semiconductor memory device.
  • the channel In a typical planar MOS transistor, the channel extends in the horizontal direction along the upper surface of the semiconductor substrate. In contrast, the channel of the SGT extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Non-Patent Document 1). Therefore, the SGT allows higher density semiconductor devices than planar MOS transistors.
  • DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • Non-Patent Document 3 Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, for example, non-patent See Patent Document 5 ) etc.
  • DRAM memory cells configured with one MOS transistor without a capacitor see, for example, Non-Patent Documents 6 and 9
  • DRAM memory cells with two gate electrodes and a trench for storing carriers for example, non-patent documents 6 and 9
  • Patent Document 8 a DRAM without a capacitor has a problem in that it is largely affected by the coupling of the gate electrode from the word line of the floating body and cannot provide a sufficient voltage margin.
  • Twin-Transistor memory element in which one memory cell is formed using two MOS transistors in an SOI (Silicon on Insulator) layer (see, for example, Patent Documents 1 and 2).
  • SOI Silicon on Insulator
  • an n+ layer that separates the floating body channels of two MOS transistors and serves as a source or drain is formed in contact with an insulating layer. Since this n+ layer is in contact with the insulating layer, the floating body channels of the two MOS transistors are electrically isolated.
  • a group of holes, which are signal charges, are accumulated in the floating body channel of one transistor.
  • Non-Patent Document 10 The voltage of the floating body channel in which holes are accumulated changes greatly by applying a pulse voltage to the gate electrode of an adjacent MOS transistor. As a result, the operating margin between "1" and "0" during writing cannot be made sufficiently large (for example, Non-Patent Document 10).
  • the present application relates to a memory device using a semiconductor element that does not have a variable resistance element or a capacitor and can be configured only with a MOS transistor.
  • This application is a memory that solves the problem of noise due to coupling capacitance between word line and body, erroneous reading due to memory instability, and erroneous rewriting of stored data using a single transistor-type DRAM that eliminates capacitors.
  • Provide equipment Furthermore, by introducing a structure in which memory cells are vertically stacked using GAA (Gate All Around) technology (for example, see Non-Patent Document 11), a semiconductor memory device that realizes a high-density and high-speed MOS circuit I will provide a.
  • GAA Gate All Around
  • a memory device using a semiconductor element includes: a semiconductor matrix extending horizontally with respect to the substrate; a first impurity layer connected to the extending direction of the semiconductor base; a second impurity layer connected to one end of the semiconductor base opposite to the first impurity layer; a first gate insulating layer covering a portion of the semiconductor matrix; a first gate conductor layer covering the first gate insulating layer; a second gate insulating layer that covers a part of the semiconductor matrix and is not in contact with the first gate conductor layer; a second gate conductor layer that covers the second gate insulating layer without contacting the first gate conductor layer; a third impurity layer formed in a portion of the semiconductor matrix between the first gate conductor layer and the second gate conductor layer; (first invention).
  • the first impurity layer is connected to a bit line
  • the third impurity layer is connected to a source line
  • the first gate conductor layer is connected to a word line
  • the third impurity layer is connected to a word line.
  • the second gate conductor layer is connected to a plate line
  • the second impurity layer is connected to a control line, and voltages are applied to the source line, bit line, plate line, word line, and control line, respectively, to write and write the memory.
  • it is characterized by performing erasing (second invention).
  • voltages applied to the bit line, the source line, the word line, the plate line, and the control line are controlled, and the voltage applied to the first impurity layer and the third impurity layer is controlled.
  • a memory write operation is performed by performing an operation of causing some or all of the electron group or the hole group, which are majority carriers in the semiconductor matrix, to remain in the semiconductor matrix, among the hole group.
  • a memory erasing operation is performed by extracting either the electron group or the hole group, which are majority carriers in the remaining semiconductor matrix, from at least one part of the impurity layer (third invention). .
  • the first invention described above is characterized in that the first gate conductor layer and the second gate conductor layer have different work functions (fourth invention).
  • the semiconductor base body is included; (Fifth invention) A memory device using the semiconductor element according to claim 1.
  • the memory cells according to claim 1 are arranged on the substrate, apart from the first insulating layer, so that their central axes are parallel to a direction perpendicular to the substrate.
  • a plurality of memory cells according to the sixth invention are arranged in a horizontal direction parallel to the substrate so that the center axes of the respective memory cells are parallel to each other, and in the vertical direction of the substrate, the A seventh aspect of the present invention is characterized in that the distance between the semiconductor base bodies is wider in the horizontal direction of the substrate compared to the distance between the semiconductor base bodies of adjacent memory cells.
  • the seventh invention described above is characterized in that the first gate conductor layer of the plurality of memory cells is shared by a plurality of memory cells adjacent in the horizontal direction of the substrate (eighth invention).
  • the seventh invention described above is characterized in that the second gate conductor layer is shared by a plurality of cells adjacent to each other in the horizontal or vertical direction with respect to the substrate (ninth invention).
  • the sixth aspect of the invention is characterized in that a contact surface between the first conductor layer and the first impurity layer is equal to or larger than a cross-sectional area of the semiconductor matrix connected to the first impurity layer. (10th invention).
  • the sixth aspect of the invention is characterized in that the contact surface between the third conductor layer and the second impurity layer is equal to or larger than the cross-sectional area of the semiconductor matrix connected to the second impurity layer. (11th invention).
  • At least one of the first impurity layer and the second impurity layer is shared by adjacent cells in a horizontal direction with respect to the substrate (the twelfth invention). invention).
  • the third conductor layer is shared by adjacent cells in the horizontal direction, and is separated from the cells in the vertical direction (the thirteenth invention).
  • the impurity concentration of the second impurity layer is lower than the impurity concentration of the first impurity layer or the third impurity layer (fourteenth invention).
  • FIG. 1 is a diagram showing a cross-sectional structure of a memory device using a semiconductor element according to a first embodiment
  • FIG. FIG. 3 is a diagram for explaining a write operation, carrier accumulation immediately after the operation, and cell current of the memory device using the semiconductor element according to the first embodiment.
  • FIG. 3 is a diagram for explaining the accumulation of hole carries, the erase operation, and the cell current immediately after the write operation of the memory device using the semiconductor element according to the first embodiment.
  • FIG. 3 is a diagram for explaining a cell arrangement of a memory device using a semiconductor element according to a first embodiment.
  • FIG. 5 is a diagram for explaining an expanded example of the cell arrangement of FIG. 4 of a memory device using the semiconductor element according to the first embodiment.
  • FIG. 5 is a diagram for explaining an expanded example of the cell arrangement of FIG. 4 of a memory device using the semiconductor element according to the first embodiment.
  • FIGS. 1 to 3 The structure and operating mechanism of a memory cell using a semiconductor element according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 3.
  • a cell structure of a memory using a semiconductor element according to this embodiment will be described with reference to FIG.
  • the write mechanism and carrier behavior of a memory using a semiconductor element will be described with reference to FIG. 2, and the data erase mechanism will be described with reference to FIG.
  • FIG. 4 an example of the arrangement of four memory cells of the semiconductor device according to the present embodiment will be described using FIG. 4, and a method for developing the memory cells according to the present embodiment will be described using FIGS. 5 and 6.
  • FIG. 1 shows the structure of a memory cell using a semiconductor element according to a first embodiment of the present invention.
  • Figure 1 (a) is a plan view, (b) is a sectional view taken along line XX' in (a), (c) is a sectional view taken along line Y1-Y1' in (a), (d) shows a cross-sectional view taken along the line Y2-Y2' in (a).
  • a p-type or i-type (intrinsic ) P-layer 1 is a silicon semiconductor matrix having a conductivity type of ).
  • n+ layer 2 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an "n+ layer") on one side of the p layer 1 in the XX' line direction (the first impurity in the claims) layer).
  • a gate insulating layer 4 (which is an example of a "first gate insulating layer” in the claims) is located on a part of the surface of the p layer 1 and close to the n+ layer 2.
  • a first gate conductor layer 5 (which is an example of a "first gate conductor layer” in the claims) surrounds a part of the gate insulating layer 4.
  • gate insulating layer 6 an example of a "second gate insulating layer” in the claims
  • the gate conductor layer 7 covers a part of the gate insulating layer 6 without contacting the gate conductor layer 5.
  • n+ layer 3 such that the p layer 1 remains inside
  • one dynamic flash memory cell is formed by the p layer 1, n+ layer 2, n+ layer 3, gate insulating layer 4, gate insulating layer 6, gate conductor layer 5, gate conductor layer 7, and n layer 8. .
  • the n+ layer 3 is connected to the source line SL (which is an example of the "source line” in the claims), and the gate conductor layer 7 is connected to the plate line PL (which is an example of the "plate line” in the claims). It is connected. Further, the n+ layer 2 is connected to a bit line BL (which is an example of a "bit line” in the claims). Further, the gate conductor layer 5 is connected to a word line WL (which is an example of a "word line” in the claims). Further, the n-layer 8 is connected to a control line CDC (which is an example of a "control line” in the claims).
  • the memory operates by individually manipulating the potentials of the source line, bit line, plate line, word line, and control line. This memory device is hereinafter referred to as dynamic flash memory.
  • n+ layer 3 is formed around the p-layer 1 in FIG. 1, as shown in FIG. 1(b), a portion of the p-layer 1 remains in the center of the n+ layer 3. is necessary. Further, in FIG. 1, it is not necessary for the n+ layer 3 to cover the entire circumference of the p layer 1, and it is sufficient that the n+ layer 3 exists in the portion that contacts the source line. It is also possible to contact the surface of the p layer 1 and form the n+ layer 3 on the surface, for example, using selective epitaxial technology.
  • the p layer 1 is made of a p-type semiconductor, but there may be a profile in the impurity concentration. Further, there may be a profile in the impurity concentration of the n+ layer 2, the n+ layer 3, and the n layer 8.
  • the n+ layer 2 and the n+ layer 3 are formed of a p+ layer in which holes are majority carriers (hereinafter, a semiconductor region containing acceptor impurities at a high concentration is referred to as a "p+ layer")
  • the p layer 1 If the n-layer 8 is made of an n-type semiconductor and the n-layer 8 is made of a p-type semiconductor, a dynamic flash memory operates by using electrons as write carriers.
  • the impurity concentration of the n layer 8 is lower than that of the n+ layer 2 and the n+ layer 3. This is to reduce the electric field strength near the n-layer 8 to suppress unintended generation of holes or electrons.
  • the substrate 20 in FIG. 1 can be made of any material, such as an insulator, a semiconductor, or a conductor, as long as an insulator is formed thereon and it can support a memory cell.
  • the gate conductor layers 5 and 7 may be made of, for example, W, Pd, Ru, Al, TiN, TaN, WN, etc. It may be formed of a metal, a metal nitride, or an alloy thereof (including silicide), for example, a laminated structure such as TiN/W/TaN, or it may be formed of a highly doped semiconductor.
  • the majority carriers in the first and third impurity layers are electrons as a semiconductor matrix, it is more effective for memory operation if the work function of the gate conductor layer 7 is higher than that of the gate conductor layer 5.
  • the majority carriers in the first and second impurity layers are holes, it is more effective for memory operation if the work function of the gate conductor layer 7 is lower than that of the gate conductor layer 5. .
  • the gate conductor layer 5 and the gate conductor layer 7 may be formed at the same time and then separated using a patterning technique.
  • any insulating film used in a normal MOS process can be used for the gate insulating layer 4 and the gate insulating layer 6, such as a SiO2 film, a SiON film, a HfSiON film, or a laminated film of SiO2/SiN.
  • the gate insulating layer 4 and the gate insulating film 6 may be formed simultaneously using the same material and then separated.
  • FIG. 1 Although the memory cell in FIG. 1 is described as having a rectangular vertical cross section, it may be trapezoidal, polygonal, or circular.
  • gate conductor layer 5 and the gate conductor layer 7 are shown as being integrated in FIG. 1, they may be divided horizontally or vertically with respect to the substrate 20.
  • FIGS. 2(a) and 2(b) are diagrams based on FIG. 1(b).
  • the majority carriers in the n+ layer 2 and the n+ layer 3 are electrons.
  • polySi containing a high concentration of acceptor impurities is referred to as "n+ poly”
  • p+ poly polySi containing a high concentration of acceptor impurities
  • a case where a p-type semiconductor is used as the p-layer 1 will be explained.
  • 3V is input to the n+ layer 2 to which the bit line BL is connected
  • 0V is input to the n+ layer 3 to which the source line SL is connected
  • the gate conductor layer 5 to which the word line WL is connected is input, for example.
  • 1.5V for example, 0V is inputted to the gate conductor layer 7 connected to the plate line PL, and 0V is inputted to the n layer 8 connected to the control line CDC.
  • FIG. 2(b) shows the hole group 17 in the p-layer 1 when all biases become 0V immediately after writing.
  • the generated hole group 17 is the majority carrier in the p layer 1 and is temporarily transferred to the p layer 1 partially surrounded by the depletion layer 16 or the p layer 1 surrounded by the gate insulating film 6 without a depletion layer.
  • the p-layer 1, which is the substrate of the MOSFET having the gate conductor layer 5, is charged to a positive bias in an unbalanced state. As a result, the threshold voltage of the MOSFET having the gate conductor layer 5 is lowered due to the positive substrate bias effect caused by the holes temporarily accumulated in the p layer 1. As a result, as shown in FIG.
  • the threshold voltage of the MOSFET having the gate conductor layer 5 connected to the word line WL becomes lower than that in the neutral state.
  • This write state is assigned to logical storage data "1".
  • the voltage conditions to be applied to the bit line BL, source line SL, word line WL, plate line PL, and control line CDC described above are an example for performing a write operation, and other operating voltage conditions that allow a write operation may be used. There may be.
  • the voltage conditions to be applied to the bit line BL, source line SL, word line WL, plate line PL, and control line CDC are 3V (BL) / 0V (SL) / 0V (PL) / 1 Combinations such as .5V (WL)/0V (CDC), 3V (BL)/0V (SL)/1.5V (PL)/1.5V (WL)/3V (CDC), etc. are also possible.
  • the amount of accumulated holes is determined by the volume of the p layer 1 surrounded by the gate conductor layer 7 shown in FIG. 1(b).
  • the cross-sectional area of the P layer 1 may be expanded or the length of the P layer 1 in the horizontal direction may be increased.
  • the amount of holes accumulated can be increased without sacrificing the area of the memory cell in plan view.
  • the potential of the p-layer 1 is stabilized, which helps to lengthen the time for which accumulated surplus holes are held.
  • a gate induced drain leak (GIDL) current may be passed to generate a hole group (for example, see Non-Patent Document 8).
  • FIG. 3 From the state shown in FIG. 2B, a voltage of 0.6 V is applied to the bit line BL, 0 V to the source line SL, 3 V to the plate line PL, and 0 V to the word line WL and control line CDC. As a result, the 3V applied to the plate line forms an inversion layer 19 at the interface of the p layer 1, which is electrically connected to the n+ layer 3 and the n layer 8.
  • the concentration gradient causes diffusion to occur in the n+ layer 3, n-layer 8, and inversion layer. Holes flow into 19.
  • electrons 18 flow into the p layer 1 by diffusion due to the concentration gradient. The electrons flowing into the p-layer 1 recombine with holes in the p-layer 1 and disappear.
  • the formation of the inversion layer 19 electrically connects the n+ layer 3 and the n layer 8, thereby increasing the chance of recombination of holes and electrons.
  • all the injected electrons 18 are not annihilated, and the unannihilated electrons 18 drift through the depletion layer 16 due to the potential gradient of the bit line BL and source line SL and flow into the n+ layer 2. Since electrons are supplied one after another from the source line SL, excess holes recombine with electrons in a very short time and return to the initial state.
  • the MOSFET having the gate conductor layer 5 connected to the word line WL returns to its original threshold value. The erased state of this memory element becomes logical storage data "0".
  • the voltage applied to the bit line may be higher or lower than 0.6V, but as long as the voltage causes electron drift within the depletion layer 16, it can be adjusted.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are 1.5V (BL) / 0V (SL) / 3V (PL) / 0V (WL) / 0V (CDC), 0.6V (BL) / 0V (SL) / 0V (PL) / 3V (WL) / 0.6V (CDC), 0V (BL) / 0.6V (SL) /3V(PL)/0V(WL)/0.6V(CDC), etc. combinations are also possible, and the voltage conditions to be applied to the above bit line BL, source line SL, word line WL, and plate line PL are as follows. This is an example for performing an erase operation, and other operating conditions that allow the erase operation may be used.
  • the current is basically determined by the recombination of surplus holes and electrons accumulated in the p-layer 1, so only a very small current flows from the source line SL and control line CDC to the bit line BL.
  • FIG. 4 is a diagram for explaining the cell arrangement of the memory device using the semiconductor element according to the first embodiment, in which (a) is a plan view and (b) is a diagram taken along line SS' in (a). (c) and (d) are vertical cross-sectional views taken along lines S1-S1' and S2-S2' in (a), respectively.
  • the above-mentioned dynamic flash memory cells are arranged in a vertical direction (hereinafter referred to as a "column") on a substrate 20 and an insulating layer 21 (which is an example of a "first insulating layer" in the claims).
  • FIG. 4 shows an example in which memory cells are arranged in two rows and two columns, in an actual memory device, more memory cells can be arranged than this.
  • FIG. 4(b) shows a cross-sectional view of two cells arranged in the first row.
  • the memory cell in the first row and first column includes the p layer 1aa, the n+ layer 2aa, the n+ layer 3aa, the gate insulating layer 4aa, the gate conductor layer 5a, the gate insulating layer 6aa, the gate conductor layer 7, It is composed of an n-layer 8aa.
  • a memory cell is composed of a p layer 1ba, an n+ layer 2ba, an n+ layer 3ba, a gate insulating layer 4ba, a gate conductor layer 5b, a gate insulating layer 6ba, a gate conductor layer 7, and an n layer 8ba.
  • the n+ layers 2aa and 2ba are connected to a first conductor layer 13a (which is an example of a "first conductor layer” in the claims).
  • the n+ layers 3aa and 3ba are connected to a second conductor layer 12 (which is an example of a "second conductor layer" in the claims).
  • n-layers 8aa and 8ba are connected to a third conductor layer 11 (which is an example of a "third conductor layer" in the claims) to constitute a first row memory cell array.
  • a third conductor layer 11 which is an example of a "third conductor layer” in the claims.
  • FIG. 4(c) shows the cross-sectional structure of four cell arrays along the line S1-S1'.
  • the drawing numbers are shown in each cell in the form of p layer 1xy and gate insulating layer 4xy, but the x after each number indicates the row and the y indicates the column.
  • b indicates the second row or column, respectively (hereinafter, these rows and columns may be comprehensively represented by numbers only).
  • p-layer 1aa to p-layer 1bb may be collectively referred to as p-layer 1).
  • Gate conductor layer 5x is shared by cells in each row direction, and for example, gate conductor layer 5a is shared by cells including p-layers 1aa and 1ab. Similarly, cells including p layers 1ba and 1bb share gate conductor layer 5b.
  • the gate conductor layer 7a is in common contact with the gate insulating layers 6aa and 6ab of the cell. Furthermore, the gate conductor layer 7b is in common contact with the gate insulating layers 6ba and 6bb of the cells.
  • the conductor layer 12 may be separated in the vertical direction like the gate conductor layer 5 and the gate conductor layer 7.
  • FIG. 4(d) shows a cross-sectional structure of four cell arrays along the line S2-S2' in the conductor layer 12 portion.
  • the conductor layer 12 is in common contact with the impurity layers 3aa to 3bb of the cell. Further, there is a p layer 1 in the cross section of each cell.
  • FIGS. 5(a) and 5(b) An example of the arrangement of memory cells that realizes a higher density memory device according to the first embodiment of the present invention is shown using FIGS. 5(a) and 5(b).
  • FIG. 5 (a) is a plan view, and (b) is a vertical sectional view taken along line SS' in (a).
  • FIGS. 5(a) and 5(b) components that are the same or similar to those in FIG. 1 are denoted by the same reference numerals.
  • the insulating layers 4aa to 4bb are collectively referred to as a gate insulating layer 4, the gate conductor layers 5a to 5b are collectively referred to as a gate conductor layer 5, and the wiring conductor layers 13a and 13b are referred to as a wiring conductor layer 13.
  • FIG. 5(a) The component placed from the center of the conductor layer 12 to the center of the conductor layer 13 in FIG. 5(a) is denoted as "CELL".
  • FIG. 5(b) is a cross-sectional view of the unit CELLs shown in FIG. 5(a) arranged from the left in the positive direction, the horizontally reversed direction, and the positive direction, with the conductor layers 11 and 13 shared between adjacent ones. showed that.
  • FIG. 5 shows an example in which the memory cells are expanded to the right, it is also possible to expand the memory cells upward in FIG. 5(a), or vertically from the substrate 20 in FIG. It can also be expanded in any direction.
  • FIG. 5 is based on the memory cell shown in FIG. 1, as shown in FIG. It's okay.
  • the n-layers 8 of adjacent cells may be connected and a portion thereof may be covered with the conductor layer 11.
  • the dynamic flash memory according to the first embodiment of the present invention includes a p layer 1 which is a semiconductor matrix, a first impurity layer 2, a second impurity layer 8, a third impurity layer 3, and a first gate insulating layer. 4, a second gate insulating layer 6, a first gate conductor layer 5, and a second gate conductor layer 7. Due to this structure, majority carriers generated when writing logical data "1" can be accumulated in the p-layer 1, which is the first semiconductor matrix, and its capacity can be adjusted, increasing the amount of accumulated holes. This increases information retention time.
  • Feature 2 In the dynamic flash memory according to the first embodiment of the present invention, a plurality of memory cells are stacked vertically to the substrate, and adjacent cells are electrically shielded from each other by the gate conductor layer 5.
  • electrical interaction between memory cells becomes large when memory cells are arranged at high density with a minimum line width.On the other hand, to prevent this interaction, cell word line spacing is If you open it up, the memory density will be lower.
  • the memory cells can be arranged with little interaction without changing the planar area, so that the memory cells can be arranged with high density and with a margin.
  • the vertical thickness and horizontal length of the p-layer 1 of the memory cell can be freely adjusted without sacrificing the memory density in plan view. , the number of carriers during writing can be increased, and the margin of memory operation can be expanded.
  • the distance between memory cells in the vertical direction with respect to the substrate can be increased without sacrificing memory density, so that the distance between the word lines 5 in the vertical direction of each memory can be increased. Since the parasitic capacitance can be made smaller than in the conventional example, and the film thickness of the word line 5 in the vertical direction can be substantially increased, the parasitic resistance can be reduced, contributing to high-speed operation of the memory.
  • the memory cell connected to the word line that activates the memory is the same as the memory cell connected to the control line, so the optimal control line voltage is applied to the cell to be read or written, and the voltage to the cell other than the cell to be read or written is On the other hand, if a fixed voltage is applied to the control line, it is possible to provide a memory that is resistant to external noise.
  • the semiconductor element according to the present invention it is possible to provide a semiconductor memory device with higher density, higher speed, and higher operating margin than conventional devices.

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Abstract

基板２０上から離れて、基板に対して水平方向に伸延したｐ層１があり、その片側に第１の不純物層であるｎ＋層２があり、その反対側に第２の不純物層であるｎ層８があり、ｐ層１とｎ＋層２の一部を第１のゲート絶縁層４で被膜し、ゲート絶縁層４の一部を覆う第１のゲート導体層５があり、ゲート絶縁層４から離れてｐ層１の一部を覆う第２のゲート絶縁層６があり、ゲート絶縁層６の一部を覆う第２のゲート導体層７があり、ゲート導体層５とゲート導体層７に挟まれたｐ層の一部の部分に第３の不純物層であるｎ＋層３があり、第１の不純物層にビット線、第２の不純物層にコントロール線、第１のゲート導体層にワード線、第２のゲート導体層にプレート線、第３の不純物層にソース線を接続し、それぞれの電圧を操作することで、メモリ動作をさせるダイナミック　フラシュ　メモリのセルがある。

Description

半導体メモリ装置
　本発明は、半導体メモリ装置に関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）技術開発において、メモリ素子の高集積化、高性能化、低消費電力化、高機能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（例えば非特許文献６、９を参照）、キャリアをためる溝部とゲート電極を二つ有したＤＲＡＭメモリセル（例えば非特許文献８を参照）などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。さらに基板が完全空乏化するとその弊害は大きくなる。また、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したＴｗｉｎ－Ｔｒａｎｓｉｓｔｏｒメモリ素子がある（例えば、特許文献１，２を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディ　チャネルを分ける、ソース、またはドレインとなるｎ＋層が絶縁層に接して形成されている。このｎ＋層が絶縁層に接してあることにより、２つのＭＯＳトランジスタのフローティングボディ　チャネルは、電気的に分離される。信号電荷である正孔群は、一方のトランジスタのフローティングボディ　チャネルに蓄積される。正孔が蓄積されているフローティングボディ　チャネルの電圧は、隣接したＭＯＳトランジスタのゲート電極へのパルス電圧印加により、大きく変化する。これにより、書込みの際の“１”と“０”との動作マージンを十分に大きく出来ない（例えば、非特許文献１０）。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。
ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．　Ｄｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ．２２０１－２２２７　（２０１０） Ｔ．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｍ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｅ．　Ｙｏｓｈｉｄａ，　Ｔ，　Ｔａｎａｋａ，　"Ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＡＲＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．５３，　ｐｐ．６９２－６９７　（２００６） Ｍｄ．　Ｈａｓａｎ　Ｒａｚａ　Ａｎｓａｒｉ，　Ｎｕｐｕｒ　Ｎａｖｌａｋｈａ，　Ｊａｅ　Ｙｏｏｎ　Ｌｅｅ，　Ｓｅｏｎｇｊａｅ　Ｃｈｏ，　"Ｄｏｕｂｌｅ－Ｇａｔｅ　Ｊｕｎｃｔｉｏｎｌｅｓｓ　１Ｔ　ＤＲＡＭ　Ｗｉｔｈ　Ｐｈｙｓｉｃａｌ　Ｂａｒｒｉｅｒｓ　ｆｏｒ　Ｒｅｔｅｎｔｉｏｎ　Ｉｍｐｒｏｖｅｍｅｎｔ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．６７，　ｐｐ．１４７１－１４７９　（２０２０） Ｔａｋａｓｈｉ　Ｏｈａｓａｗａ　ａｎｄ　Ｔａｋｅｓｈｉ　Ｈａｍａｍｏｔｏ，　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｃｅｌｌ　－ａ　Ｎｏｖｅｌ　Ｂｏｄｙ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　ＤＲＡＭ　Ｃｅｌｌ"，　Ｐａｎ　Ｓｔａｎｆｏｒｄ　Ｐｕｂｌｉｓｈｉｎｇ　（２０１１） Ｆ．　Ｍｏｒｉｓｈｉｔａ，　Ｈ．　Ｎｏｄａ，　Ｉ．　Ｈａｙａｓｈｉ，　Ｔ．　Ｇｙｏｈｔｅｎ，　Ｍ．　Ｏｋｓｍｏｔｏ，　Ｔ．　Ｉｐｐｏｓｈｉ，　Ｓ．　Ｍａｅｇａｗａ，　Ｋ．　Ｄｏｓａｋａ，　ａｎｄ　Ｋ．　Ａｒｉｍｏｔｏ：　"　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｔｗｉｎ－Ｔｒａｎｓｉｓｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　（ＴＴＲＡＭ）　ｏｎ　ＳＯＩ，"ＩＥＩＣＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ．，　Ｖｏｌ．　Ｅ９０－ｃ．，　Ｎｏ．４　ｐｐ．７６５－７７１　（２００７） "Ｆｕｔｕｒｅ　Ｓｃａｌｉｎｇ　ａｎｄ　Ｉｎｔｅｇｒａｔｉｏｎ　ｔｅｃｈｎｏｌｏｇｙ"，　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ　Ｓｈｏｒｔ　Ｃｏｕｒｓｅ　（２０２１）
　本願は、キャパシタを無くした、１個のトランジス型のＤＲＡＭで、ワード線とボディとのカップリング容量によるノイズや、メモリの不安定性による誤読み出しや記憶データの誤った書き換えの問題を解決するメモリ装置を提供する。さらに、ＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）（例えば非特許文献１１を参照）技術を用いて、メモリセルを垂直方向に積み上げる構造を導入することによって、高密度、且つ高速なＭＯＳ回路を実現する半導体メモリ装置を提供する。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
　基板に対して水平方向に伸延する半導体母体と、
　前記半導体母体の伸延する方向につながる第１の不純物層と
　前記半導体母体の前記第１の不純物層と反対側の一端に繋がる第２の不純物層と、
　前記半導体母体の一部を覆う第１のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う、第１のゲート導体層と、
　前記半導体母体の一部を覆う、前記第１のゲート導体層とは接しない第２のゲート絶縁層と、
　前記第１のゲート導体層に接することなく、前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記第１のゲート導体層と前記第２のゲート導体層の間にある前記半導体母体の一部分に形成される第３の不純物層と、
　を含むメモリセル有することを特徴とする（第１発明）。
　上記の第１発明において、前記第１の不純物層は、ビット線に接続され、前記第３の不純物層は、ソース線に接続され、前記第１のゲート導体層はワード線に接続され、前記第２のゲート導体層はプレート線につながれ、前記第２の不純物層はコントロール線につながれ、ソース線、ビット線、プレート線、ワード線、コントロール線にそれぞれ電圧を与えて、メモリの書き込み、及び／又は、消去を行うことを特徴とする（第２発明）。
　上記の第２発明において、前記ビット線と、前記ソース線と、前記ワード線と、前記プレート線、前記コントロール線に印加する電圧を制御して、前記第１の不純物層と前記第３の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第半導体母体及び前記第１の不純物層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体母体における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記半導体母体に残存させる動作と、を行ってメモリ書き込み動作を行い、前記ビット線と、前記ソース線と、前記ワード線と、前記プレート線と、前記コントロール線に印加する電圧を制御して、前記第１の不純物層、前記第２の不純物層と第３の不純物層の少なくとも一か所から、残存している前記半導体母体における多数キャリアである前記電子群又は前記正孔群のいずれかを抜き取り、メモリ消去動作を行うことを特徴とする（第３発明）。
　上記の第１発明において、前記第１のゲート導体層と前記第２のゲート導体層の仕事関数が異なることを特徴とする（第４発明）。
　前記第３不純物層がある部分の垂直断面において、前記半導体母体が含まれる、
　ことを特徴とする（第５発明）請求項１に記載の半導体素子を用いたメモリ装置。
　上記の第１発明において、前記基板上にある、第１の絶縁層から離れて、請求項１に記載のメモリセルが、前記基板に対して垂直な方向にそれぞれの中心軸が平行となるように複数設けられ、
　前記複数のメモリセルの複数の前記第１の不純物層に接続されている第１の導体層と、
　前記複数のメモリセルの複数の前記第２の不純物層に接続されている第３の導体層と、
　前記複数のメモリセルの複数の前記第３の不純物層に接続されている第２の導体層と、を有することを特徴とする（第６発明）。
　上記第６発明の複数のメモリセルが、前記基板に平行な水平方向に、それぞれのメモリセルの中心軸が平行となるように複数配列され、前記基板の垂直方向において、隣接するメモリセルの前記半導体母体の間隔が前記基板の水平方向において、隣接するメモリセルの半導体母体の間隔と比較して、広いことを特徴とする（第７発明）。
　上記の第７発明において、前記複数のメモリセルの前記第１のゲート導体層が前記基板の水平方向に隣接する複数のメモリセルで共有されていることを特徴とする（第８発明）。
　上記の第７発明において、前記第２のゲート導体層が基板に対して、水平方向、または垂直方向に隣接している複数のセルで共有されていることを特徴とする（第９発明）。
　上記の第６発明において、前記第１の導体層と前記第１の不純物層の接触面が前記第１の不純物層に繋がる前記半導体母体の断面積に等しいか、それよりも大きいことを特徴とする（第１０発明）。
　上記の第６発明において、前記第３の導体層と前記第２の不純物層の接触面が前記第２の不純物層に繋がる前記半導体母体の断面積に等しいか、それ以上であることを特徴とする（第１１発明）。
　上記の第６発明において、前記第１の不純物層と前記第２の不純物層の少なくとも一方が、前記基板に対して水平方向の、隣接するセルで共有されていることを特徴とする（第１２発明）。
　上記の第６発明において、前記第３の導体層が水平方向の、隣接するセルで共有され、垂直方向のセルとは互いに分離していることを特徴とする（第１３発明）。
　上記の第１発明において、前記第２の不純物層の不純物濃度が、前記第１の不純物層もしくは前記第３の不純物層の不純物濃度よりも低いことを特徴とする（第１４発明）。
第１実施形態に係る半導体素子を用いたメモリ装置の断面構造、を示す図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作、動作直後のキャリアの蓄積、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作直後の正孔キャリの蓄積、消去動作、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置のセル配置を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の図４のセル配置を展開した例を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の図４のセル配置を展開した例を説明するための図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動、半導体装置の中のセル配置、配線構造について、図面を参照しながら説明する。
（第１実施形態）
　図１～図３を用いて、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図１を用いて、本実施形態による半導体素子を用いたメモリのセル構造を説明する。図２を用いて、半導体素子を用いたメモリの書き込みメカニズムとキャリアの挙動を、図３を用いて、データ消去メカニズムを、説明する。また、図４を用いて、本実施形態による半導体装置の４個のメモリセルの配置例について、図５と図６を用いて、本実施形態によるメモリセルの展開方法について説明する。
　図１に、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造を示す。図１（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿った断面図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿った断面図、を示した。
　基板２０（特許請求の範囲の「基板」の一例である）の上方に、基板２０から離れて、水平方向（Ｘ－Ｘ’線方向）に、アクセプタ不純物を含むｐ型又はｉ型（真性型）の導電型を有する中心軸に垂直な断面が矩形のシリコン半導体母体であるｐ層１（特許請求の範囲の「半導体母体」の一例である）（以下、ｐ層半導体を「ｐ層」と称する。）がある。ｐ層１のＸ－Ｘ’線方向の一方の側にｎ＋層２（以下、ドナー不純物を高濃度で含む半導体領域を「ｎ＋層」と称する。）（特許請求の範囲の「第１の不純物層」の一例である）がある。ｐ層１のＸ－Ｘ’線方向のｎ＋層２とは反対側にｎ層８（特許請求の範囲の「第２の不純物層」の一例である）（以下、ｎ層半導体を「ｎ層」と称する。）がある。ｐ層１の表面の一部に、ｎ＋層２に近接して、ゲート絶縁層４（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。ゲート絶縁層４の一部を囲んで、第１のゲート導体層５（特許請求の範囲の「第１のゲート導体層」の一例である）がある。また、ゲート導体層５に接することなく、ｐ層１の表面の一部にゲート絶縁層６（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。ゲート導体層７（特許請求の範囲の「第２のゲート導体層」の一例である）が、ゲート導体層５に接することなく、ゲート絶縁層６の一部を被覆している。また、ゲート絶縁層４とゲート絶縁層６の間のｐ層１の表面から、この内部にｐ層１が残存するようにｎ＋層３がある（特許請求の範囲の「第３の不純物層」の一例である）。これにより、ｐ層１、ｎ＋層２、ｎ＋層３、ゲート絶縁層４、ゲート絶縁層６、ゲート導体層５、ゲート導体層７、ｎ層８により、ひとつのダイナミック　フラッシュ　メモリセルが形成される。
　さらに、ｎ＋層３はソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ゲート導体層７はプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に接続されている。また、ｎ＋層２はビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に接続されている。さらに、ゲート導体層５はワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に接続されている。また、ｎ層８はコントロール線ＣＤＣ（特許請求の範囲の「コントロール線」の一例である）に接続されている。ソース線、ビット線、プレート線、ワード線、コントロール線の電位をそれぞれに操作することで、メモリの動作をさせる。このメモリ装置を以下、ダイナミック　フラッシュ　メモリと呼ぶ。
　なお、図１でｎ＋層３がｐ層１の周囲に形成されているが、図１（ｂ）で示したように、ｎ＋層３の中央部にｐ層１の部分が残っていることが必要である。また、図１においてｎ＋層３がｐ層１の周囲をすべて覆う必要はなく、ソース線と接触する部分にｎ＋層３が存在すればよい。また、例えば、選択エピタキシャル技術を用いて、ｐ層１の表面に接触して、その表面上にｎ＋層３を形成することも可能である。
　また、図１ではｐ層１はｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｎ＋層２、ｎ＋層３、ｎ層８の不純物の濃度にプロファイルが存在してもよい。
　また、ｎ＋層２とｎ＋層３を正孔が多数キャリアであるｐ＋層（以下、アクセプタ不純物を高濃度で含む半導体領域を「ｐ＋層」と称する。）、で形成したときは、ｐ層１をｎ型半導体、ｎ層８をｐ型半導体とすれば、書き込みのキャリアを電子とすることでダイナック　フラッシュ　メモリの動作がなされる。
　また、ｎ層８の不純物濃度はｎ＋層２，ｎ＋層３に比較して低い。これはｎ層８近傍の電界強度を低くして、意図しない正孔、もしくは電子の生成を抑制するためである。
　また、図１での基板２０は絶縁物でも、半導体でも導体でもその上に絶縁物が形成され、かつ、メモリセルを支えられるものであれば任意の材料を用いることができる。
　また、ゲート導体層５、７はそれぞれゲート絶縁層４、６を介してメモリセルの一部の電位を変化させられるのであれば、例えばＷ、Ｐｄ、Ｒｕ、Ａｌ、ＴｉＮ，ＴａＮ、ＷＮのような金属、金属の窒化物、もしくはその合金（シリサイドを含む）、例えばＴｉＮ／Ｗ／ＴａＮのような積層構造であってもよいし、高濃度にドープされた半導体で形成されてもよい。
　また、半導体母体として、第１、第３の不純物層の多数キャリアが電子の場合には、ゲート導体層７の仕事関数はゲート導体層５の仕事関数よりも高いほうがメモリ動作にはより効果的であり、第１、第２の不純物層の多数キャリアが正孔の場合には、ゲート導体層７の仕事関数はゲート導体層５の仕事関数よりも低いほうがメモリ動作にはより効果的である。
　また、ゲート導体層５とゲート導体層７を同時に作成し、その後パターニング技術を用いて、分離する方法で形成してもよい。
　また、ゲート絶縁層４やゲート絶縁層６には、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜が使用可能である。
　また、ゲート絶縁層４とゲート絶縁膜６を同時に、同材料で作成し、その後分離する方法を用いて形成してもよい。
　　また、図１においてメモリセルは矩形状の垂直断面を有するとして説明したが、台形状でも多角形でも円形でも構わない。
　なお、図１では、ゲート導体層５、ゲート導体層７それぞれが一体のものとして、示されているが、基板２０に対して水平方向、または垂直方向において、分割されていても構わない。
　図２を用いて、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。図２（ａ）（ｂ）は、図１（ｂ）をベースとする図である。図２（ａ）に示すように、まずｎ＋層２とｎ＋層３の多数キャリアが電子であり、たとえばワード線ＷＬに接続されるゲート導体層５にｎ＋　ｐｏｌｙ（以下、ドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｎ＋　ｐｏｌｙ」と称する。）を、プレート線ＰＬにつながるゲート導体層７にｐ＋　ｐｏｌｙ（以下、アクセプタ不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｐ＋　ｐｏｌｙ」と称する。）を使用し、ｐ層１としてｐ型半導体を使用した場合を説明する。ビット線ＢＬが接続されたｎ＋層２に、例えば３Ｖを入力し、ソース線ＳＬの接続されたｎ＋層３に、例えば０Ｖを入力し、ワード線ＷＬの接続されたゲート導体層５に、例えば、１．５Ｖを入力し、プレート線ＰＬの接続されたゲート導体層７に例えば０Ｖ、コントロール線ＣＤＣの接続されたｎ層８に０Ｖを入力する。
　この電圧印加状態で、ｎ＋層３からｎ＋層２の方向に向かって電子が流れる。ゲート絶縁層４に接するｐ層１の表層部には反転層１４が形成され、さらに、ピンチオフ点１５で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたｎ＋層３からビット線ＢＬの接続されたｎ＋層２に向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、ゲート導体層５に流れるが、大半はビット線ＢＬに接続されたｎ＋層２に流れる。
　図２（ｂ）には、書き込み直後、すべてのバイアスが０Ｖになったときのｐ層１にある正孔群１７を示す。生成された正孔群１７は、ｐ層１の多数キャリアであり、一時的に空乏層１６に一部囲まれたｐ層１や空乏層のないゲート絶縁膜６に囲まれたｐ層１に蓄積され、非平衡状態では実質的にゲート導体層５を持つＭＯＳＦＥＴの基板であるｐ層１を正バイアスに充電する。その結果、ゲート導体層５をもつＭＯＳＦＥＴのしきい値電圧は、ｐ層１に一時的に蓄積される正孔により正の基板バイアス効果によって、低くなる。これにより、図２（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層５をもつＭＯＳＦＥＴのしきい値電圧は、中立状態よりも低くなる。この書込み状態を論理記憶データ“１”に割り当てる。ゲート導体層７にゲート導体層５よりも仕事関数の大きい材料を用いることで、ゲート絶縁層６とｐ層１の界面には空乏層が発生せず、余剰正孔を蓄積することがより容易になる。また、コントロール線ＣＤＣの０または正の電圧を印加すれば、余剰正孔の蓄積効率はより上がる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ、コントール線ＣＤＣに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作電圧条件であってもよい。データの書き込み方法として、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ、コントロール線ＣＤＣに印加する電圧条件は、３Ｖ（ＢＬ）／０Ｖ（ＳＬ）／０Ｖ（ＰＬ）／１．５Ｖ（ＷＬ）／０Ｖ（ＣＤＣ）、３Ｖ（ＢＬ）／０Ｖ（ＳＬ）／１．５Ｖ（ＰＬ）／１．５Ｖ（ＷＬ）／３Ｖ（ＣＤＣ）、などの組み合わせでも可能である。
　また、蓄積される正孔の量は図１（ｂ）に示したゲート導体層７で囲まれるｐ層１の体積で決まる。蓄積される正孔の量を多くするためには、Ｐ層１の断面積を拡大するか、ｐ層１の水平方向の長さを長くすればよい。特に、ｐ層１の基板に垂直な方向の寸法を長くすれば、平面視的なメモリセルの面積を犠牲にすることなく蓄積される正孔の量を多くすることができる。
　さらに、コントール線の電位を固定することで、ｐ層１の電位が安定するために、蓄積された余剰正孔を保持する時間を長くすることに役立つ。
　なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群を生成してもよい（例えば非特許文献８を参照）。
　次に、図３を用いて、図１に示した第１実施形態のダイナミック　フラッシュ　メモリの消去動作メカニズムを説明する。図２（ｂ）に示した状態から、ビット線ＢＬの電圧を０．６Ｖ，ソース線ＳＬに０Ｖ、プレート線ＰＬに３Ｖ、ワード線ＷＬとコントロール線ＣＤＣに０Ｖに印加する。その結果、プレート線にかけられた３Ｖにより、ｐ層１の界面に反転層１９が形成され、電気的にｎ＋層３やｎ層８とつながる。“１”の書かれたｐ層１の正孔濃度はｎ＋層３、ｎ層８、反転層１９よりも十分高いために、その濃度勾配によって、拡散によってｎ＋層３、ｎ層８、反転層１９に正孔が流れ込む。逆にｎ＋層３、ｎ層８、反転層１９の電子濃度がｐ層１の電子濃度よりも高いために、濃度勾配により、拡散によって電子１８がｐ層１に流れ込む。ｐ層１に流入した電子はｐ層１の中で正孔と再結合し消滅する。なお、消去時には反転層１９の形成によって、電気的にｎ＋層３とｎ層８に接続されるので、正孔と電子の再結合機会を大きくすることができる。一方で、注入された電子１８はすべて消滅せず、消滅しなかった電子１８はビット線ＢＬとソース線ＳＬの電位勾配によってドリフトによって空乏層１６を通り、ｎ＋層２に流れ込む。電子はソース線ＳＬから次々と供給されるので、非常に短時間に過剰の正孔は電子と再結合し、初期の状態に戻る。これにより、図３（ｂ）に示すように、このワード線ＷＬが接続されたゲート導体層５をもつＭＯＳＦＥＴは元々のしきい値に戻る。この記憶素子の消去状態は論理記憶データ“０”となる。
　なお、ビット線にかける電圧は０．６Ｖよりも高くても低くても、電子のドリフトが空乏層１６内で起こる電圧であれば、調整可能の範囲である。またほかのデータの消去方法として、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、１．５Ｖ（ＢＬ）／０Ｖ（ＳＬ）／３Ｖ（ＰＬ）／０Ｖ（ＷＬ）／０Ｖ（ＣＤＣ）、０．６Ｖ（ＢＬ）／０Ｖ（ＳＬ）／０Ｖ（ＰＬ）／３Ｖ（ＷＬ）／０．６Ｖ（ＣＤＣ）、０Ｖ（ＢＬ）／０．６Ｖ（ＳＬ）／３Ｖ（ＰＬ）／０Ｖ（ＷＬ）／０．６Ｖ（ＣＤＣ）、などの組み合わせでも可能であり、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　データ消去時は基本的にｐ層１に蓄積された余剰正孔と電子が再結合する電流で決まるので、ソース線ＳＬやコントロール線ＣＤＣからビット線ＢＬには、非常に少ない電流しか流れない。
　図４は、第１実施形態に係る半導体素子を用いたメモリ装置のセル配置を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＳ－Ｓ’線に沿った垂直断面図、（ｃ）及び（ｄ）はそれぞれ（ａ）のＳ１－Ｓ１’線、Ｓ２－Ｓ２’線に沿った垂直断面図である。図４の例では、上述のダイナミック　フラッシュ　メモリセルが、基板２０と絶縁層２１（特許請求の範囲の「第１の絶縁層」の一例である）の上に、垂直方向（これ以降、“列方向”もしくは“列”として表記する、ｙ方向）に互いに分離して配列され、それらがさらに水平方向（これ以降、“行方向”もしくは“行”として表記する、ｘ方向）に配列される。図４ではメモリセルを２行２列に配置した例を示しているが、実際のメモリ装置では、これよりも多くのメモリセルを配置することができる。
　図４（ｂ）に１列目に配置されている２つのセルの断面図を示した。１行目、１列目のメモリセルは上記に説明したように、ｐ層１ａａ、ｎ＋層２ａａ，ｎ＋層３ａａ、ゲート絶縁層４ａａ、ゲート導体層５ａ，ゲート絶縁層６ａａ、ゲート導体層７、ｎ層８ａａで構成されている。１行目、２列目はｐ層１ｂａ、ｎ＋層２ｂａ，ｎ＋層３ｂａ、ゲート絶縁層４ｂａ、ゲート導体層５ｂ，ゲート絶縁層６ｂａ、ゲート導体層７、ｎ層８ｂａで、メモリセルが構成されている。さらに、ｎ＋層２ａａ，２ｂａは、第１の導体層１３ａ（特許請求の範囲の「第１の導体層」の一例である）に接続されている。さらに、ｎ＋層３ａａ，３ｂａは、第２の導体層１２（特許請求の範囲の「第２の導体層」の一例である）に接続されている。また、ｎ層８ａａ，８ｂａは、第３の導体層１１（特許請求の範囲の「第３の導体層」の一例である）に接続されて、１行目のメモリセルアレイが構成される。これを基板２０に対して水平方向（図１（ａ）では上方向）に展開することで、２列２行の合計４個のメモリセルを有したメモリ装置ができる。
　図４（ｃ）にはＳ１－Ｓ１‘線に沿った４つのセルアレイの断面構造が示されている。図面番号として、ｐ層１ｘｙ、ゲート絶縁層４ｘｙという形態でそれぞれのセルに示されているが、それぞれの数字の後のｘは行、ｙは列を示しており、この文字がａの場合は１行目、もしくは１列目、同様にｂは２行目、もしくは２列目を、それぞれ示している（なお、これ以降、これらの行、列を包括的に数字のみで表すことがある。例えばｐ層１ａａ～ｐ層１ｂｂをｐ層１と包括的に表記する場合がある）。ゲート導体層５ｘはそれぞれの行方向のセルで共有化されており、例えば、ｐ層１ａａ、１ａｂを含むセルではゲート導体層５ａが共有されている。同様にｐ層１ｂａ、１ｂｂを含むセルではゲート導体層５ｂが共有されている。
　また、図示はしていないが、ゲート導体層５と同様に、ゲート導体層７ａは共通にセルのゲート絶縁層６ａａ、６ａｂに接してある。また、ゲート導体層７ｂは共通にセルのゲート絶縁層６ｂａ、６ｂｂに接してある。
　また、導体層１２は、ｎ＋層３に接触していれば、ゲート導体層５やゲート導体層７と同様に、垂直方向に分離しても構わない。
　また、図４（ｄ）には導体層１２の部分でＳ２－Ｓ２‘線に沿った４つのセルアレイの断面構造を示した。導体層１２は共通にセルの不純物層３ａａ～３ｂｂに接してある。また、それぞれのセルの断面にはｐ層１がある。
　図５（ａ）、（ｂ）を用いて、本発明の第１実施形態に係る、さらなる高密度のメモリ装置を実現するメモリセルの配置の一例を示す。図５において、（ａ）は平面図、（ｂ）は（ａ）のＳ－Ｓ’線に沿った垂直断面図である。図５（ａ）、（ｂ）において、図１と同一または類似の構成部分には数字のみ同一の符号を付してある。
　図５（ａ）では、図４のｐ層１ａａ～１ｂｂを包括的にｐ層１、ｎ＋層２ａａ～２ｂｂを包括的にｎ＋層２、ｎ＋層３ａａ～３ｂｂを包括的にｎ＋層３、ゲート絶縁層４ａａ～４ｂｂを包括的にゲート絶縁層４、ゲート導体層５ａから５ｂを包括的にゲート導体層５、配線導体層１３ａ、１３ｂを配線導体層１３として表記する。
　図５（ａ）の導体層１２の中央部から、導体層１３の中央部までにおかれている構成要素を“ＣＥＬＬ”と表記した。図５（ａ）には基板２０に接してある絶縁層２１の上に左から図５（ａ）の単位ＣＥＬＬを正方向、左右反転方向、正方向で並べ、かつ、導体層１１や導体層１３を隣どうしで共有して、全部で４ｘ３＝１２個のセルを配置した例を示した。同様に図５（ｂ）には左から図５（ａ）の単位ＣＥＬＬを正方向、左右反転方向、正方向で並べ、導体層１１や導体層１３を隣どうしで共有し、並べた断面図を示した。
　なお、図５では右方向にメモリセルを展開した例を示したが、図５（ａ）において、上方向にメモリセルを展開することもできるし、図５（ｂ）において、基板２０から垂直方向にも展開できる。
　また、図５は図１のメモリセルを基本にしているが、図６で示すように、隣同士のセルで、ｎ＋層２がつながっていて、その一部を導体層１３で被覆するようにしてもよい。
　また、同様に、図６に示すように、隣接するセルのｎ層８がつながっていて、その一部を導体層１１で被覆されていてもよい。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリは、半導体母体であるｐ層１と、第１の不純物層２と第２の不純物層８と第３の不純物層３と第１のゲート絶縁層４と第２のゲート絶縁層６と第１のゲート導体層５と第２のゲート導体層７で構成される。この構造のために論理データ“１”の書き込みの場合に発生する多数キャリアは、第１の半導体母体であるｐ層１に蓄積でき、その容量を調整できるので、蓄積正孔の量を増加させることができ、情報保持時間が長くなる。またデータ消去時にはプレート線ＰＬに接続されている第２のゲート導体層７に正電圧を与えることで、第２のゲート絶縁層６とｐ層１の界面に反転層を形成し、さらにコントロール線ＣＤＣに固定した電圧を印加することにより、余剰正孔と電子の再結合面積を広げることや、第１の不純物層２に電圧を印加し、キャリアのドリフトを促すことで、消去が容易となる。したがって、メモリの動作マージンを拡大でき、消費電力を低減でき、メモリの高速動作に繋がる。
（特徴２）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、基板の垂直方向に対して、複数のメモリセルを積み上げられ、かつ、隣接したセル同士がゲート導体層５によって電気的に遮蔽される。従来のメモリのセル配置では、高密度にメモリセルを最小線幅で配置した場合にメモリセル間の電気的な相互作用が大きくなり、一方、この相互作用を防ぐために、セルのワード線間隔をあけると、メモリの密度が低くなる。本発明の第１実施形態によれば、平面視的な面積を変えることなく、かつ、メモリセルが相互作用の少ない配置ができるので、高密度で、かつマージンのあるメモリセル配置ができる。
（特徴３）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは平面視的なメモリ密度を犠牲にすることなく、メモリセルのｐ層１の垂直方向の厚さ、水平方向の長さを自由に調整できるので、書き込み時におけるキャリアの数を多くすることができ、メモリ動作のマージンを広げることができる。
（特徴４）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリではメモリ密度を犠牲にすることなく、基板に対して、垂直方向のメモリセルの間隔を広げられるので、各メモリの垂直方向のワード線５の間隔を広げられ、従来例より寄生容量を小さくでき、さらに実質的にワード線５の垂直方向の膜厚を厚くすることもできるので、寄生抵抗を小さくでき、メモリの高速動作に寄与する。
（特徴５）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは複数のメモリセルを垂直方向にビット線ＢＬに接続する導体層１３に接続できるために、二次元的にメモリセルを配置した従来に比較して、短い配線を実現でき、寄生抵抗や寄生容量が従来例に比較して下げられ、メモリが高速動作でき、かつメモリの動作マージンを広げられる。従来のメモリセルの配置では、平面視的な面積を小さくするためにいかに多くのメモリセルを同じビット線に接続するかが大事であるが、一方、多くのセルを同じビット線に接続するとその寄生抵抗や寄生容量の二次元的なレイアウト依存性が大きくなり、メモリ動作マージンが狭くなる問題がある。
（特徴６）
　メモリを活性化するワード線の接続されているメモリセルと、コントロール線の接続されているメモリセルは同じであり、読み書きするセルには最適なコントロール線の電圧を印加し、読み書きするセル以外に対してはある固定した電圧をコントロール線に印加しておけば、外部からのノイズに対して強いメモリを提供できる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いれば従来よりも、密度の高い、かつ高速であり、かつ動作マージンの高い、半導体メモリ装置を提供することができる。
１　半導体母体
２、２ａａ、２ａｂ、２ｂａ、２ｂｂ、２ａｘ、２ｂｘ　ｎ＋層
３、３ａａ、３ａｂ、３ｂａ、３ｂｂ、３ａｘ、３ｂｘ　ｎ＋層
４、４ａａ、４ａｂ、４ｂａ，４ｂｂ、４ａｘ、４ｂｘ　第１のゲート絶縁膜
５、５ａ、５ｂ　第１のゲート導体層
６、６ａａ、６ａｂ、６ｂａ、６ｂｂ、６ａｘ、６ｂｘ　第２のゲート絶縁膜
７　第２のゲート導体層
８、８ａａ、８ａｂ、８ｂａ、８ｂｂ、８ａｘ、８ｂｘ　ｎ層

１１　第３の配線導体層
１２　第１の配線導体層
１３、１３ａ、１３ｂ　第２の配線導体層
１４　反転層
１５　ピンチオフ点
１６　空乏層
１７　余剰正孔
１８　注入された電子
１９　反転層
２０　基板
２１　第１の絶縁膜

Claims (14)

  1. 　基板に対して水平方向に伸延する半導体母体と、
    　前記半導体母体の伸延する方向につながる第１の不純物層と
    　前記半導体母体の前記第１の不純物層と反対側の一端に繋がる第２の不純物層と、
    　前記半導体母体の一部を覆う第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う、第１のゲート導体層と、
    　前記半導体母体の一部を覆う、前記第１のゲート導体層とは接しない第２のゲート絶縁層と、
    　前記第１のゲート導体層に接することなく、前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記第１のゲート導体層と前記第２のゲート導体層の間にある前記半導体母体の一部分に形成される第３の不純物層と、
    　を含むメモリセル有することを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１の不純物層は、ビット線に接続され、前記第３の不純物層は、ソース線に接続され、前記第１のゲート導体層はワード線に接続され、前記第２のゲート導体層はプレート線につながれ、前記第２の不純物層はコントロール線につながれ、ソース線、ビット線、プレート線、ワード線、コントロール線にそれぞれ電圧を与えて、メモリの書き込み、及び／又は、消去を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記ビット線と、前記ソース線と、前記ワード線と、前記プレート線、前記コントロール線に印加する電圧を制御して、前記第１の不純物層と前記第３の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第半導体母体及び前記第１の不純物層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体母体における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記半導体母体に残存させる動作と、を行ってメモリ書き込み動作を行い、前記ビット線と、前記ソース線と、前記ワード線と、前記プレート線と、前記コントロール線に印加する電圧を制御して、前記第１の不純物層、前記第２の不純物層と第３の不純物層の少なくとも一か所から、残存している前記半導体母体における多数キャリアである前記電子群又は前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  4. 　前記第１のゲート導体層と前記第２のゲート導体層の仕事関数が異なる、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第３不純物層がある部分の垂直断面において、前記半導体母体が含まれる、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記基板上にある、第１の絶縁層から離れて、請求項１に記載のメモリセルが、前記基板に対して垂直な方向にそれぞれの中心軸が平行となるように複数設けられ、
    　前記複数のメモリセルの複数の前記第１の不純物層に接続されている第１の導体層と、
    　前記複数のメモリセルの複数の前記第２の不純物層に接続されている第３の導体層と、
    　前記複数のメモリセルの複数の前記第３の不純物層に接続されている第２の導体層と、を有することを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　請求項６に記載の複数のメモリセルが、前記基板に平行な水平方向に、それぞれのメモリセルの中心軸が平行となるように複数配列され、前記基板の垂直方向において、隣接するメモリセルの前記半導体母体の間隔が前記基板の水平方向において、隣接するメモリセルの半導体母体の間隔と比較して、広い、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  8. 　前記複数のメモリセルの前記第１のゲート導体層が前記基板の水平方向に隣接する複数のメモリセルで共有されている、
    　ことを特徴とする請求項７に記載の半導体素子を用いたメモリ装置。
  9. 　前記第２のゲート導体層が基板に対して、水平方向、または垂直方向に隣接している複数のセルで共有されている、
    　ことを特徴とする請求項７に記載の半導体素子を用いたメモリ装置。
  10. 　前記第１の導体層と前記第１の不純物層の接触面が前記第１の不純物層に繋がる前記半導体母体の断面積に等しいか、それよりも大きい、
    　ことを特徴とする請求項６に記載の半導体素子を用いたメモリ装置。
  11. 　前記第３の導体層と前記第２の不純物層の接触面が前記第２の不純物層に繋がる前記半導体母体の断面積に等しいか、それ以上である、
    　ことを特徴とする請求項６に記載の半導体素子を用いたメモリ装置。
  12. 　前記第１の不純物層と前記第２の不純物層の少なくとも一方が、前記基板に対して水平方向の、隣接するセルで共有されている、
    　ことを特徴とする請求項６に記載の半導体素子を用いたメモリ装置。
  13. 　前記第３の導体層が水平方向の、隣接するセルで共有され、垂直方向のセルとは互いに分離している、
    　ことを特徴とする請求項６に記載の半導体素子を用いたメモリ装置。
  14. 　前記第２の不純物層の不純物濃度が、前記第１の不純物層もしくは前記第３の不純物層の不純物濃度よりも低い、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188279A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体メモリ装置およびその製造方法
JP2009212279A (ja) * 2008-03-04 2009-09-17 Sony Corp 半導体装置
US20150092486A1 (en) * 2010-11-16 2015-04-02 Zeno Semiconductor, Inc. Dual-Port Semiconductor Memory and First In First Out (FIFO) Memory Having Electrically Floating Body Transistor
US20190206869A1 (en) * 2017-12-28 2019-07-04 Samsung Electronics Co., Ltd. Semiconductor memory devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188279A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体メモリ装置およびその製造方法
JP2009212279A (ja) * 2008-03-04 2009-09-17 Sony Corp 半導体装置
US20150092486A1 (en) * 2010-11-16 2015-04-02 Zeno Semiconductor, Inc. Dual-Port Semiconductor Memory and First In First Out (FIFO) Memory Having Electrically Floating Body Transistor
US20190206869A1 (en) * 2017-12-28 2019-07-04 Samsung Electronics Co., Ltd. Semiconductor memory devices

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