WO2023170782A1 - 半導体メモリ装置 - Google Patents

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WO2023170782A1
WO2023170782A1 PCT/JP2022/009984 JP2022009984W WO2023170782A1 WO 2023170782 A1 WO2023170782 A1 WO 2023170782A1 JP 2022009984 W JP2022009984 W JP 2022009984W WO 2023170782 A1 WO2023170782 A1 WO 2023170782A1
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layer
conductor layer
semiconductor
gate conductor
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PCT/JP2022/009984
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正一 各務
康司 作井
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
正一 各務
康司 作井
望 原田
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    • G11—INFORMATION STORAGE
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors

Definitions

  • the present invention relates to a semiconductor memory device.
  • the channel In a typical planar MOS transistor, the channel extends in the horizontal direction along the upper surface of the semiconductor substrate. In contrast, the channel of the SGT extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Non-Patent Document 1). Therefore, the SGT allows higher density semiconductor devices than planar MOS transistors.
  • DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • Non-Patent Document 3 Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, for example, non-patent See Patent Document 5 ) etc.
  • DRAM memory cells configured with one MOS transistor without a capacitor see, for example, Non-Patent Documents 6 and 9
  • DRAM memory cells with two gate electrodes and a trench for storing carriers for example, non-patent documents 6 and 9
  • Patent Document 8 a DRAM without a capacitor has a problem in that it is largely affected by the coupling of the gate electrode from the word line of the floating body and cannot provide a sufficient voltage margin. Further, when the substrate becomes completely depleted, the adverse effects become greater.
  • the present application relates to a memory device using a semiconductor element that does not have a variable resistance element or a capacitor and can be configured only with a MOS transistor.
  • This application uses a single transistor-type DRAM that eliminates capacitors to solve the problems of noise caused by capacitive coupling between the word line and the body, erroneous reading due to memory instability, and erroneous rewriting of stored data. provide a memory device; Furthermore, by introducing a structure in which memory cells are vertically stacked using GAA (Gate All Around) technology (for example, see Non-Patent Document 10), a semiconductor memory device that realizes a high-density and high-speed MOS circuit I will provide a.
  • GAA Gate All Around
  • a semiconductor memory device includes: a first insulating layer on the substrate; a plurality of first impurity layers spaced apart from the first insulating layer, extending horizontally with respect to the substrate, and spaced apart from each other in the vertical direction; a plurality of semiconductor layers that are in contact with each of the plurality of first impurity layers in an extension direction and extend in a horizontal direction with respect to the substrate; a plurality of second impurity layers connected to each of the plurality of first semiconductor layers in the extension direction and extending in the horizontal direction; a plurality of gate insulating layers each covering the plurality of semiconductor layers, a portion of the plurality of first impurity layers, and a portion of the plurality of second impurity layers; a first gate conductor layer in contact with the plurality of gate insulating layers and close to the plurality of first impurity layers; a plurality of second gate conductor layers that are in contact with each of the plurality of gate insulating layers and close
  • a current flowing between the plurality of first impurity layers and the plurality of second impurity layers causes an impact ionization phenomenon or a gate-induced drain leakage current to generate electron groups and hole groups in the plurality of semiconductor layers. out of the generated electron group and the hole group, some or all of the electron group or the hole group, which are majority carriers in the plurality of semiconductor layers, are transferred to the plurality of semiconductor layers.
  • the plurality of first impurities are controlled by controlling voltages applied to the first conductor layer, the second conductor layer, the first gate conductor layer, and the plurality of second gate conductor layers.
  • a memory erasing operation is performed by extracting either the electron group or the hole group, which are majority carriers in the remaining first semiconductor layer, from at least one location of the second impurity layer and the plurality of second impurity layers.
  • the first conductor layer connected to the plurality of first impurity layers is connected to a source line
  • the second conductor layer connected to the plurality of second impurity layers is connected to a bit
  • the first gate conductor layer is connected to a plate line
  • the plurality of second gate conductor layers are connected to a word line
  • a predetermined line is connected to each of the source line, bit line, plate line, and word line. It is characterized in that the memory is written and erased by applying a voltage (third invention).
  • the first impurity layer, the second impurity layer, the semiconductor layer, the gate insulating layer, the first gate conductor layer and the second gate conductor layer are formed.
  • a semiconductor device is a memory cell
  • a maximum depletion extending from directly below the first gate conductor layer or the plurality of second gate conductor layers in a cross section of the semiconductor of the memory cell in a direction perpendicular to the substrate;
  • the semiconductor layer is characterized in that the cross-sectional area of the semiconductor layer is thicker than the total area of the layer widths (fourth invention).
  • the fourth invention is characterized in that an interval between adjacent memory cells in a direction perpendicular to the substrate is wider than an interval between adjacent memory cells in a horizontal direction of the substrate. 5 inventions).
  • the second gate conductor layer is shared by a plurality of the memory cells adjacent in the horizontal direction of the substrate (sixth invention).
  • the plurality of first gate conductor layers are shared by a plurality of cells adjacent to the substrate in a horizontal direction or a vertical direction (seventh invention). ).
  • the area of the contact surface between the first conductor layer and the plurality of first impurity layers is equal to the cross-sectional area of the plurality of first semiconductor layers connected to the first impurity layer. (eighth invention).
  • the area of the contact surface between the second conductor layer and the plurality of second impurity layers is the cross-sectional area of the plurality of first semiconductor layers connected to the plurality of second impurity layers.
  • both or one of the plurality of first impurity layers and the plurality of second impurity layers are shared by adjacent cells in a horizontal direction with respect to the substrate. (10th invention).
  • a first metal electrode is in contact with the first conductor layer and connected to the source line at a terminal end of the cell array, and a second metal electrode is in contact with the first gate conductor layer; and a third metal electrode connected to the plate line and in contact with the second conductor layer, and a plurality of fourth metal electrodes connected to the bit line and in contact with each of the plurality of second gate conductor layers.
  • a word line is connected to each (eleventh invention).
  • all or a part of the metal wiring serving as the plate line, the source line, the word line, and the bit line are formed of metal wiring in the same layer. (12th invention).
  • FIG. 1 is a diagram showing a cross-sectional structure of a memory device using a semiconductor element according to a first embodiment
  • FIG. 3 is a diagram illustrating an additional example of a cross-sectional structure of a memory device using the semiconductor element according to the first embodiment.
  • FIG. 3 is a diagram for explaining a write operation, carrier accumulation immediately after the operation, and cell current of the memory device using the semiconductor element according to the first embodiment.
  • FIG. 3 is a diagram for explaining the accumulation of hole carries, the erase operation, and the cell current immediately after the write operation of the memory device using the semiconductor element according to the first embodiment.
  • FIG. 3 is a diagram for explaining a cell arrangement of a memory device using a semiconductor element according to a first embodiment.
  • FIG. 2 is a diagram for explaining the final end of a cell array of a memory device using a semiconductor element according to a first embodiment.
  • FIG. 1 shows an application of the memory of FIG.
  • FIG. 3 shows an application of the memory of FIG.
  • the write mechanism and carrier behavior of a memory using a semiconductor element will be described with reference to FIG. 3, and the data erase mechanism will be described with reference to FIG.
  • FIG. 5 shows an example of the arrangement of memory cells of the semiconductor device according to the present embodiment. 5, and a wiring structure at the final end of the memory cell according to the present embodiment will be described using FIG.
  • FIG. 1 shows the structure of a memory using a semiconductor element according to a first embodiment of the present invention.
  • FIG. 1 shows the structure of a memory using a semiconductor element according to a first embodiment of the present invention.
  • (a) is a plan view
  • (b) is a cross-sectional view taken along line XX'
  • (c) is a cross-sectional view taken along line Y1-Y1'
  • (d) is a cross-sectional view taken along line Y2-Y2'.
  • a cross-sectional view along each line is shown.
  • n+ layer 2aa (which is an example of the "first impurity layer” in the claims) (hereinafter, a semiconductor region containing a high concentration of donor impurity will be referred to as "n+ layer”).
  • p layer a semiconductor region containing a high concentration of donor impurity
  • n+ layer 3aa an example of a "second impurity layer” in the claims
  • gate insulating layer 4aa an example of a "gate insulating layer” in the claims
  • a first gate conductor layer 5 is located close to the n+ layer 2aa, surrounding a part of the gate insulating layer 4aa.
  • the gate conductor layer 6a (which is an example of a "second gate conductor layer” in the claims) is in contact with the gate insulating layer 4aa and in close proximity to the n+ layer 3aa without being in contact with the gate conductor layer 5.
  • the p layer 1aa, the n+ layer 2aa, the n+ layer 3aa, the gate insulating layer 4aa, the gate conductor layer 5, and the gate conductor layer 6a form one dynamic flash memory cell 8 (indicated by a dotted line in FIG. 1(a)). (which is an example of a "memory cell" in the claims) is formed.
  • the above-mentioned dynamic flash memory cells 8 are arranged vertically (hereinafter referred to as "column direction” or “column”) on the substrate 20 and the insulating layer 21 to be separated from each other. , which are further arranged in the horizontal direction (hereinafter referred to as “row direction” or “row”).
  • FIGS. 1A to 1D show an example in which memory cells 8 are arranged in three rows and three columns. Note that in FIG. 1, the horizontal direction refers to the direction from the bottom to the top in FIG. 1(a).
  • FIG. 1(b) shows a cross-sectional view of three cells arranged in the first row.
  • the memory cell in the first row and first column is composed of the p layer 1aa, the n+ layer 2aa, the n+ layer 3aa, the gate insulating layer 4aa, the gate conductor layer 5, and the gate conductor layer 6a.
  • the first row and second column are p layer 1ba, n+ layer 2ba, n+ layer 3ba, gate insulating layer 4ba, gate conductor layer 5, and gate conductor layer 6b
  • the first row and third column are p layer 1ca
  • the n+ layer 2ca, the n+ layer 3ca, the gate insulating layer 4ca, the gate conductor layer 5, and the gate conductor layer 6c each constitute a memory cell.
  • the n+ layers 2aa, 2ba, and 2ca are connected to a first conductor layer 12 (which is an example of a "first conductor layer" in the claims).
  • n+ layers 3aa, 3ba, and 3ca are connected to a second conductor layer 13a (which is an example of a "second conductor layer" in the claims) to constitute a first row memory cell array.
  • a second conductor layer 13a which is an example of a "second conductor layer” in the claims.
  • an insulating layer 22 (which is an example of a "second insulating layer” in the claims) in contact with the gate conductor layer 5, the conductor layer 12, and the insulating layer 21;
  • An insulating layer 23 (which is an example of a "third insulating layer” in the claims) is in contact with the conductor layers 13a, 13b, 13c and the insulating layer 21.
  • FIG. 1(c) shows a cross-sectional structure of nine cell arrays along the line Y1-Y1' in FIG. 1(a) in the p-layer portion.
  • the drawing numbers are shown in each cell in the form of p layer 1xy and gate insulating layer 4xy, but the x after each number indicates the row and the y indicates the column.
  • b indicates the 1st row or column
  • b indicates the 2nd row or column
  • c indicates the 3rd row or column.
  • p-layer 1aa to p-layer 1cc may be comprehensively expressed as p-layer 1).
  • Gate conductor layer 6x is shared by cells in each row direction, and for example, gate conductor layer 6a is shared by cells including p-layers 1aa, 1ab, and 1ac. Similarly, cells including p-layers 1ba, 1bb, and 1bc share gate conductor layer 6b, and cells including p-layers 1ca, 1cb, and 1cc share gate conductor layer 6c.
  • FIG. 1(d) shows a cross-sectional structure of nine cell arrays along the line Y2-Y2' in FIG. 1(a) at the gate conductor layer 5.
  • Gate conductor layer 5 is shared by gate insulating layers 4aa to 4cc of nine cells.
  • the conductor layer 12 is connected to the source line SL (which is an example of a "source line” in the claims), and the gate conductor layer 5 is connected to the plate line PL (which is an example of a "plate line” in the claims). It is connected.
  • the conductor layer 13a is connected to the bit line BL1 (which is an example of the "bit line” in the claims), the conductor layer 13b is similarly connected to the bit line BL2, and the conductor layer 13c is connected to the bit line BL3. There is.
  • the gate conductor layer 6a is connected to a word line WL1 (which is an example of a "word line” in the claims), similarly the gate conductor layer 6b is connected to WL2, and the gate conductor layer 6c is connected to WL3. .
  • the memory operates by individually manipulating the potentials of the source line, bit line, plate line, and word line. This memory device is hereinafter referred to as dynamic flash memory.
  • the p layers 1aa to 1cc are p-type semiconductors, but there may be a profile in the impurity concentration. Further, there may be a profile in the impurity concentration of the n+ layers 2aa to 2cc and the n+ layers 3aa to 3cc.
  • n+ layers 2aa to 2cc and the n+ layers 3aa to 3cc are formed of a p+ layer in which holes are majority carriers (hereinafter, a semiconductor region containing a high concentration of acceptor impurities is referred to as a "p+ layer")
  • p+ layer a semiconductor region containing a high concentration of acceptor impurities
  • the substrate 20 in FIG. 1 may be an insulator, a semiconductor, or a conductor, and any material can be used as long as the insulating layer 21 is formed thereon and the memory cell can be supported.
  • the gate conductor layer 5 and the gate conductor layers 6a to 6c can be formed of, for example, W, Pd, Ru, Al, TiN, etc. It may be a metal such as TaN or WN, a metal nitride, or an alloy thereof (including silicide), a laminated structure such as TiN/W/TaN, or a highly doped semiconductor. It's okay.
  • the conductor layer 12 and the conductor layers 13a to 13c may be made of any material as long as they can be electrically connected to the n+ layers 2aa to 2cc and the n+ layers 3aa to 3cc, respectively.
  • any insulating film used in a normal MOS process can be used for the gate insulating layers 4aa to 4cc, such as a SiO2 film, a SiON film, a HfSiON film, or a stacked film of SiO2/SiN.
  • FIG. 1 has been described as having a rectangular vertical cross section, it may have a trapezoidal, polygonal, or cylindrical shape.
  • gate conductor layer 5 is shown as being integrated in each memory cell 8 in FIG. 1, it may be divided horizontally or vertically with respect to the substrate 20.
  • the insulating layer 22 and the insulating layer 23 are illustrated as being separated, but they may be formed as an integral body using the same material or a multilayer combination of multiple materials.
  • FIG. 2 shows a modification of the structure of the memory shown in FIG. 1 according to the first embodiment of the present invention.
  • FIG. 2(a) is a plan view
  • FIG. 2(b) is a sectional view taken along line XX' in (a)
  • FIG. 2(c) is a sectional view taken along line Y1-Y1' in (a). , respectively.
  • the n+ layers 2aa to 2cc and the conductor layer 12 are shown as being in contact with each other on one surface, but as shown in FIGS. 2(a) and 2(b),
  • the contact surface between 2cc and the conductor layer 12 can be made larger than the cross-sectional area of each of the n+ layers 2aa to 2cc.
  • the n+ layers 3aa to 3cc and the conductor layers 13a to 13c are shown as being in contact with each other on one surface, but as shown in FIGS.
  • the gate conductor layer 6a if the gate conductor layer 6a is in contact with a part of the gate insulating layers 4aa to 4ac, the gate conductor layer 6a can insulate the gate as shown in FIG. A dynamic flash memory can operate even if the layers 4aa to 4ac are not completely covered.
  • carrier behavior, storage, and cell current during a write operation of the dynamic flash memory according to the first embodiment of the present invention will be explained.
  • the principle of operation will be explained by focusing on the memory cell in the first row and first column in FIG. 1(a).
  • the majority carriers in the n+ layer 2aa and the n+ layer 3aa are electrons, and for example, the gate conductor layer 6a connected to the WL and the gate conductor layer 5 connected to the PL are coated with n+ poly (hereinafter, donor impurity).
  • donor impurity hereinafter, donor impurity
  • 0V is input to the n+ layer 2aa through the conductor layer 12 connected to the source line SL
  • 3V for example, is input to the n+ layer 3aa through the conductor layer 13a connected to the bit line BL
  • the plate line PL is connected.
  • the applied gate conductor layer 5 is set to 3V, for example, and 1.5V, for example, is input to the gate conductor layer 6a connected to the word line WL.
  • FIG. 3(b) shows the hole group 17 in the p layer 1aa when all biases are set to 0V immediately after writing.
  • the generated hole group 17 is the majority carrier in the p layer 1aa, and is temporarily accumulated in the p layer 1aa surrounded by the depletion layer 16, and in a non-equilibrium state, it is substantially absorbed by the gate conductor layer 5 and the gate conductor layer.
  • the p layer 1aa which is the substrate of the MOSFET 6a, is charged to a positive bias.
  • the threshold voltage of the MOSFET having the gate conductor layer 6a is lowered due to the positive substrate bias effect caused by the holes temporarily accumulated in the p layer 1aa.
  • FIG. 3(c) the threshold voltage of the MOSFET having the gate conductor layer 6a connected to the word line WL becomes lower than that in the neutral state.
  • This write state is assigned to logical storage data "1".
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL described above are an example for performing a write operation, and other operating voltage conditions that allow a write operation may be used.
  • the position of the pinch-off point 16 shifts toward the gate conductor layer 5. A similar phenomenon can occur.
  • a gate induced drain leak (GIDL) current may be passed to generate a hole group (see, for example, Non-Patent Document 8).
  • the erase operation mechanism of the dynamic flash memory of the first embodiment shown in FIG. 1 will be explained using FIG. 4.
  • the voltage applied to the bit line BL is 0.6 V
  • the source line SL is 0 V
  • the plate line PL is 2 V
  • the word line WL is 0 V.
  • the concentration of holes 17 accumulated in the p layer 1aa is sufficiently higher than the hole concentration in the n+ layer 2aa
  • holes flow into the n+ layer 2aa by diffusion due to the concentration gradient.
  • the electron concentration in the n+ layer 2aa is higher than the electron concentration in the p layer 1aa
  • electrons 18 flow into the p layer 1aa by diffusion due to the concentration gradient.
  • the voltage applied to the bit line may be higher or lower than 0.6V, but as long as the voltage causes electron drift within the depletion layer 16, it can be adjusted.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are 0.6V (BL) / 0V (SL) / 0V (PL) / 2V(WL), 0V(BL)/0.6V(SL)/1V(PL)/0V(WL), 0.6V(BL)/0V(SL)/1V(PL)/0V(WL) Combinations such as 1.5V (BL)/0V (SL)/0V (PL)/2.5V (WL) are also possible.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL described above are an example for performing the erase operation, and other operating conditions that allow the erase operation may be used.
  • FIGS. 5(a) to 5(d) An example of the arrangement of memory cells that realizes a higher density memory device according to the first embodiment of the present invention is shown using FIGS. 5(a) to 5(d).
  • FIGS. 5(a) to 5(d) components that are the same or similar to those in FIG. 1 are designated by the same reference numerals.
  • FIG. 5(a) shows a plan view of a plurality of cells with the substrate 20 and insulating layer 21 removed from FIG. 1(a).
  • the p layers 1aa to 1cc in FIG. 4cc is collectively referred to as gate insulating layer 4
  • gate conductor layers 6a to 6c are collectively referred to as gate conductor layer 6
  • wiring conductor layers 13a to 13c are collectively referred to as wiring conductor layer 13.
  • FIG. 5(b) shows a cross-sectional view taken along line XX' in FIG. 5(a).
  • the component included between the center of the conductor layer 12 and the center of the conductor layer 13 in FIG. 5(a) is defined as an LCE.
  • the component included between the center of the conductor layer 12 and the center of the conductor layer 13 in FIG. 5(b) is defined as VCE.
  • the unit VCEs of FIG. 5(b) are arranged from the left in FIG. A side-by-side cross-sectional view is shown.
  • FIG. 5 shows an example in which the memory cells are expanded to the right, it is also possible to expand the memory cells upward in FIG. 5(a), or vertically from the substrate 20 in FIG. It can also be expanded in any direction.
  • FIG. 5 is based on the memory cell in FIG. 1, if you expand the cell using the cell in FIG. It may be coated with 12. Similarly, the n+ layers 3 of adjacent cells may be connected and a portion thereof may be covered with the conductor layer 13.
  • FIG. 6 shows the electrode arrangement and wiring structure at the final end of the dynamic flash memory cell array according to the first embodiment of the present invention.
  • FIG. 6(a) shows a bird's-eye view of the x-th memory cell and its terminal electrode when the memory cells 8 are arranged in three columns vertically and in x rows horizontally with respect to a substrate (not shown). show.
  • N+ layers 2ax to 2cx, n+ layers 3ax to 3cx, gate insulating layers 4ax to 4cx, gate conductor layer 5, gate conductor layers 6a to 6c, conductor layer 12, and conductor layer 13x are the constituent elements of the cell.
  • the conductor layer 12 is connected to the source line SL through the electrode 32 (which is an example of the "first metal electrode” in the claims), and the gate conductor layer 5 is connected to the electrode 35 (which is an example of the "second metal electrode” in the claims).
  • the conductor layer 13x is connected to the plate line PL through the electrode 33 (which is an example of the "third metal electrode” in the claims), and to the bit line BL through the electrode 33 (which is an example of the "third metal electrode” in the claims).
  • the gate conductor layer 6a is connected to the word line WL1 through the electrode 36a (which is an example of the "fourth metal electrode” in the claims), and similarly the gate conductor layer 6b is connected to the word line WL2 through the electrode 36b, and the gate conductor layer 6c is connected to WL3 through electrode 36c.
  • the electrodes 32, 33, 35, 36a, 36b, and 36c are electrically connected to the conductor layer 12, the conductor layer 13x, the gate conductor layer 5, and the gate conductor layer 6a, 6b, and 6c, respectively, and Any material may be used as long as it is electrically bonded to the material wired above it.
  • FIG. 6(b) shows an example of a plan view in which metal wiring is connected to each electrode shown in FIG. 6(a).
  • the electrode 33 is connected to a metal wiring layer 43 which is a bit line
  • the electrode 32 is connected to a metal wiring layer 42 which is a source line
  • the electrode 35 is connected to a metal wiring layer 45 which is a plate line
  • the electrode 36a is connected to a metal wiring layer which is a word line 1.
  • the electrode 36b is electrically connected to the metal wiring layer 46b which is the word line 2
  • the electrode 36c is electrically connected to the metal wiring layer 46c which is the word line 3.
  • the cell array is expanded downward (x direction) in FIG. 6(b).
  • the electrodes 33, 32, 35, 36a, 36b, and 36c are arranged in this order as shown in FIG. You can see that the layout can be done with
  • FIG. 6(a) the heights of the electrodes 36a, 36b, and 36c are changed so that the upper surfaces of the electrodes 32, 33, 35, 36a, 36b, and 36c are all at the same height
  • FIG. 6(b) we showed an example of wiring using metal wiring layers in the same layer, but it is also possible to use multiple layers of electrodes for connecting plate lines, bit lines, and source lines, varying their heights, and using metal wiring in different layers. You may. Furthermore, using a multilayer wiring technique, connections may be made using metal wiring layers of different layers.
  • the cross sections may be polygonal, such as square.
  • This embodiment has the following features.
  • Feature 1 In the dynamic flash memory according to the first embodiment of the present invention, a plurality of memory cells are stacked vertically to the substrate, and adjacent cells are electrically shielded from each other by the gate conductor layer 6. In conventional memory cell placement, electrical interaction between memory cells becomes large when memory cells are arranged at high density with a minimum line width.On the other hand, to prevent this interaction, cell word line spacing is If you open it up, the memory density will be lower. According to the first embodiment of the present invention, the memory cells can be arranged with little interaction without changing the planar area, so that the memory cells can be arranged with high density and with a margin.
  • the vertical thickness of the semiconductor layer 1 of the memory cell can be freely adjusted without sacrificing the memory density in plan view.
  • the number can be increased, and the margin of memory operation can be expanded.
  • the spacing between memory cells in the vertical direction with respect to the substrate can be increased without sacrificing memory density, so that the spacing between the word lines 6 in the vertical direction of each memory can be increased. Since the parasitic capacitance can be made smaller than in the conventional example, and the film thickness of the word line 6 in the vertical direction can be substantially increased, the parasitic resistance can be reduced, contributing to high-speed operation of the memory.
  • the metal wiring layers of word lines and bit lines connected to memory cells can be laid out with minimum dimensions, so a high-density memory device can be provided. can.
  • the semiconductor element according to the present invention it is possible to provide a semiconductor memory device with higher density, higher speed, and higher operating margin than conventional devices.

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Abstract

基板２０上に第１の絶縁層２１があり、その絶縁層から離れて、基板に対して水平方向と垂直方向に離れて複数の第１の不純物層ｎ＋層２があり、ｎ＋層２に接して、水平方向に伸延するｐ層１があり、さらにｐ層１に接して、第２の不純物層ｎ＋層３があり、ｐ層１とｎ＋層２とｎ＋層３の一部をゲート絶縁層４で被膜し、さらにそれに接した第１のゲート導体層５と電気的に分離された第２のゲート導体層６があり、複数のｎ＋層２に接触する導体層１２があり、複数のｎ＋層３に接触する導体層１３があり、第１のゲート導体層５とｎ＋層２と導体層１２に接して、第２の絶縁層２２があり、第２のゲート導体層６とｎ＋層３と導体層１３に接して、第３の絶縁層２３がある。

Description

半導体メモリ装置
　本発明は、半導体メモリ装置に関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）技術開発において、メモリ素子の高集積化、高性能化、低消費電力化、高機能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（例えば非特許文献６、９を参照）、キャリアをためる溝部とゲート電極を二つ有したＤＲＡＭメモリセル（例えば非特許文献８を参照）などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。さらに基板が完全空乏化するとその弊害は大きくなる。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．　Ｄｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ．２２０１－２２２７　（２０１０） Ｔ．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｍ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｅ．　Ｙｏｓｈｉｄａ，　Ｔ，　Ｔａｎａｋａ，　"Ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＡＲＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．５３，　ｐｐ．６９２－６９７　（２００６） Ｍｄ．　Ｈａｓａｎ　Ｒａｚａ　Ａｎｓａｒｉ，　Ｎｕｐｕｒ　Ｎａｖｌａｋｈａ，　Ｊａｅ　Ｙｏｏｎ　Ｌｅｅ，　Ｓｅｏｎｇｊａｅ　Ｃｈｏ，　"Ｄｏｕｂｌｅ－Ｇａｔｅ　Ｊｕｎｃｔｉｏｎｌｅｓｓ　１Ｔ　ＤＲＡＭ　Ｗｉｔｈ　Ｐｈｙｓｉｃａｌ　Ｂａｒｒｉｅｒｓ　ｆｏｒ　Ｒｅｔｅｎｔｉｏｎ　Ｉｍｐｒｏｖｅｍｅｎｔ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．６７，　ｐｐ．１４７１－１４７９　（２０２０） Ｔａｋａｓｈｉ　Ｏｈａｓａｗａ　ａｎｄ　Ｔａｋｅｓｈｉ　Ｈａｍａｍｏｔｏ，　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｃｅｌｌ　－ａ　Ｎｏｖｅｌ　Ｂｏｄｙ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　ＤＲＡＭ　Ｃｅｌｌ"，　Ｐａｎ　Ｓｔａｎｆｏｒｄ　Ｐｕｂｌｉｓｈｉｎｇ　（２０１１） "Ｆｕｔｕｒｅ　Ｓｃａｌｉｎｇ　ａｎｄ　Ｉｎｔｅｇｒａｔｉｏｎ　ｔｅｃｈｎｏｌｏｇｙ"，　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ　Ｓｈｏｒｔ　Ｃｏｕｒｓｅ　（２０２１）
　本願は、キャパシタを無くした、１個のトランジス型のＤＲＡＭで、ワード線とボディとの容量結合カップリングによるノイズや、メモリの不安定性による誤読み出しや記憶データの誤った書き換えの問題を解決するメモリ装置を提供する。さらに、ＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）（例えば非特許文献１０を参照）技術を用いて、メモリセルを垂直方向に積み上げる構造を導入することによって、高密度、且つ高速なＭＯＳ回路を実現する半導体メモリ装置を提供する。
　上記の課題を解決するために、本発明に係る半導体メモリ装置は、
　基板上にある、第１の絶縁層と、
　前記第１の絶縁層から離れて、且つ前記基板に対して水平方向に伸延し、かつ垂直方向に互いに離れて配置された複数の第１の不純物層と、
　前記複数の第１の不純物層のそれぞれに伸延方向で接し、且つ前記基板に対して、水平方向に伸延する複数の半導体層と、
　前記複数の第１の半導体層のそれぞれに伸延方向で繋がり、且つ水平方向に伸延する複数の第２の不純物層と、
　前記複数の半導体層と前記複数の第１の不純物層の一部と前記複数の第２の不純物層の一部をそれぞれ覆う複数のゲート絶縁層と、
　前記複数のゲート絶縁層に接して、前記複数の第１の不純物層に近接してある第１のゲート導体層と、
　前記第１のゲート導体層に接することなく、前記複数のゲート絶縁層のそれぞれに接して前記複数の第２の不純物層のそれぞれに近接してある複数の第２のゲート導体層と、
　前記複数の第１の不純物層に、前記複数の半導体層とは異なる伸延方向で接続されている第１の導体層と、
　前記複数の第２の不純物層に、前記複数の半導体層とは異なる伸延方向で接続されている第２の導体層と、
　前記第１の絶縁層と、前記第１のゲート導体層と、前記第１の導体層に接してある第２の絶縁層と、
　前記第１の絶縁層と、前記複数の第２のゲート導体層と、前記第２の導体層に接してある第３の絶縁層と、
　を有することを特徴とする（第１発明）。
　上記の第１発明において、前記第１の導体層と、前記第２の導体層と、前記第１のゲート導体層と、前記複数の第２のゲート導体層に印加する電圧を制御して、前記複数の第１の不純物層と前記複数の第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記複数の半導体層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記複数の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記複数の半導体層に残存させる動作と、を行ってメモリ書き込み動作を行い、
　前記第１の導体層と、前記第２の導体層と、前記第１のゲート導体層と、前記複数の第２のゲート導体層に印加する電圧を制御して、前記複数の第１の不純物層と、前記複数の第２の不純物層の少なくとも一か所から、残存している前記第１の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、ことを特徴とする（第２発明）。
　上記の第１発明において、前記複数の第１の不純物層に繋がる前記第１の導体層は、ソース線に接続され、前記複数の第２の不純物層に繋がる前記第２の導体層は、ビット線に接続され、前記第１のゲート導体層はプレート線に接続され、前記複数の第２のゲート導体層はワード線につながれ、ソース線、ビット線、プレート線、ワード線のそれぞれに所定の電圧を与えて、メモリの書き込み、消去を行うことを特徴とする（第３発明）。
　上記の第１発明において、前記第１の不純物層と前記第２の不純物層と前記半導体層と前記ゲート絶縁層と、前記第１のゲート導体層と前記第２のゲート導体層で形成される半導体装置をメモリセルとしたときに、前記基板に垂直な方向において、前記メモリセルの前記半導体の断面で、前記第１のゲート導体層、もしくは前記複数の第２ゲート導体層直下から延びる最大空乏層幅の合計面積よりも、前記半導体層の断面積が厚いことを特徴とする（第４発明）。
　上記の第４発明において、前記基板に垂直な方向において、隣接する前記メモリセルの間隔が前記基板の水平方向において、隣接する前記メモリセルの間隔と比較して、広いことを特徴とする（第５発明）。
　上記の第１発明において、前記第２のゲート導体層が前記基板の水平方向に隣接する複数の前記メモリセルで共有されていることを特徴とする（第６発明）。
　上記の第１発明において、前記複数の第１のゲート導体層が基板に対して、水平方向、または垂直方向に隣接している複数のセルで共有されていることを特徴とする（第７発明）。
　上記の第１発明において、前記第１の導体層と前記複数の第１の不純物層の接触面の面積が、前記第１の不純物層に繋がる前記複数の第１の半導体層の断面積に等しいか又はそれより大きいことを特徴とする（第８発明）。
　上記の第１発明において、前記第２の導体層と前記複数の第２の不純物層の接触面の面積が、前記複数の第２の不純物層に繋がる前記複数の第１の半導体層の断面積に等しいか又はそれより大きいことを特徴とする（第９発明）。
　上記の第１発明において、前記複数の第１の不純物層と前記複数の第２の不純物層の両方、もしくは一方が、前記基板に対して水平方向の、隣接するセルで共有されていることを特徴とする（第１０発明）。
　上記の第３発明において、セルアレイの終端で、前記第１の導体層に第１の金属電極が接し、かつ前記ソース線に繋がり、前記第１のゲート導体層に第２の金属電極が接し、かつ前記プレート線に繋がり、前記第２の導体層に第３の金属電極が接し、かつ前記ビット線に繋がり、前記複数の第２のゲート導体層のそれぞれに複数の第４の金属電極が接し、かつそれぞれにワード線がつながっていることを特徴とする（第１１発明）。
　上記の第１発明において、セルアレイを接続する金属配線において、プレート線とソース線とワード線とビット線の役割をする金属配線のすべて、またはこの一部が、同じ層の金属配線で形成されていることを特徴とする（第１２発明）。
第１実施形態に係る半導体素子を用いたメモリ装置の断面構造を示す図である。 第１実施形態に係る半導体素子を用いたメモリ装置の断面構造の追加例を示す図である 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作、動作直後のキャリアの蓄積、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作直後の正孔キャリの蓄積、消去動作、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置のセル配置を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置のセルアレイの最終端を説明するための図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動、半導体装置の中のセル配置、配線構造について、図面を参照しながら説明する。
（第１実施形態）
　図１～図４を用いて、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図１を用いて、本実施形態による半導体素子を用いたメモリのセル構造とメモリセルの配置をそれぞれ説明する。図２は、図１のメモリの応用形を示す。図３を用いて、半導体素子を用いたメモリの書き込みメカニズムとキャリアの挙動を、図４を用いて、データ消去メカニズムを説明する。また、図５を用いて、本実施形態による半導体装置のメモリセルの配置例、図６を用いて、本実施形態によるメモリセルの最終端での配線構造について説明する。
　図１に、本発明の第１実施形態に係る半導体素子を用いたメモリの構造を示す。図１の（ａ）は平面図、（ｂ）はＸ－Ｘ’線に沿った断面図、（ｃ）はＹ１－Ｙ１‘線に沿った断面図、（ｄ）はＹ２－Ｙ２‘線に沿った断面図をそれぞれ示す。まず、Ｘ－Ｘ‘線に沿った、最上にある最少単位のメモリセルの構造を説明したのちに、このメモリセルを複数配置した全体のメモリ構成を説明する。
　基板２０（特許請求の範囲の「基板」の一例である）上に絶縁層２１があり（特許請求の範囲の「第１の絶縁層」の一例である）、基板２０に対して、平行に、ｎ＋層２ａａ（特許請求の範囲の「第１の不純物層」の一例である）（以下、ドナー不純物を高濃度で含む半導体領域を「ｎ＋層」と称する。）がある。そして、ｎ＋層２ａａに繋がってｐ型半導体層１ａａ（特許請求の範囲の「第１の半導体層」の一例である）（以下、ｐ型半導体層を「ｐ層」と称する。）がある。そして、ｐ層１ａａに繋がって、ｎ＋層２ａａと反対の側にｎ＋層３ａａ（特許請求の範囲の「第２の不純物層」の一例である）がある。ｐ層１ａａの表面の一部にゲート絶縁層４ａａ（特許請求の範囲の「ゲート絶縁層」の一例である）がある。ゲート絶縁層４ａａの一部を囲んで、第１のゲート導体層５（特許請求の範囲の「第１のゲート導体層」の一例である）がｎ＋層２ａａに近接してある。また、ゲート導体層５に接することなく、ゲート導体層６ａ（特許請求の範囲の「第２のゲート導体層」の一例である）が、ゲート絶縁層４ａａに接し、ｎ＋層３ａａに近接してある。これにより、ｐ層１ａａ、ｎ＋層２ａａ、ｎ＋層３ａａ、ゲート絶縁層４ａａ、ゲート導体層５、ゲート導体層６ａにより、ひとつのダイナミック　フラッシュ　メモリのセル８（図１（ａ）に点線で表示）（特許請求の範囲の「メモリセル」の一例である）が形成される。
　さらに、メモリ装置では、上述のダイナミック　フラッシュ　メモリセル８が、基板２０と絶縁層２１の上に、垂直方向（これ以降、“列方向”もしくは“列”として表記する）に互いに分離して配列され、それらがさらに水平方向（これ以降、“行方向”もしくは“行”として表記する）に配列される。図１（ａ）～（ｄ）ではメモリセル８を３行３列に配置した例を示している。なお、図１では水平方向とは図１（ａ）の下から上へ向かう方向を指している。
　図１（ｂ）に１列目に配置されている３つのセルの断面図を示した。１行目、１列目のメモリセルは上記に説明したように、ｐ層１ａａ、ｎ＋層２ａａ，ｎ＋層３ａａ、ゲート絶縁層４ａａ、ゲート導体層５，ゲート導体層６ａで構成されている。１行目、２列目は、ｐ層１ｂａ、ｎ＋層２ｂａ，ｎ＋層３ｂａ、ゲート絶縁層４ｂａ、ゲート導体層５，ゲート導体層６ｂで、１行目、３列目は、ｐ層１ｃａ、ｎ＋層２ｃａ，ｎ＋層３ｃａ、ゲート絶縁層４ｃａ、ゲート導体層５，ゲート導体層６ｃでそれぞれ、メモリセルが構成されている。さらに、ｎ＋層２ａａ，２ｂａ，２ｃａは、第１の導体層１２（特許請求の範囲の「第１の導体層」の一例である）に接続されている。さらに、ｎ＋層３ａａ，３ｂａ，３ｃａは、第２の導体層１３ａ（特許請求の範囲の「第２の導体層」の一例である）に接続されて、１行目のメモリセルアレイが構成される。これを基板２０に対して水平方向（図１（ａ）では上方向）に展開することで３列３行の合計９個のメモリセルを有したメモリ装置ができる。このメモリ装置では、ゲート導体層５と導体層１２と絶縁層２１に接触して、絶縁層２２（特許請求の範囲の「第２の絶縁層」の一例である）があり、ゲート導体層５と導体層１３ａ、１３ｂ、１３ｃと絶縁層２１に接触して、絶縁層２３（特許請求の範囲の「第３の絶縁層」の一例である）がある。
　図１（ｃ）には、ｐ層の部分で（ａ）のＹ１－Ｙ１‘線に沿った９つのセルアレイの断面構造が示されている。図面番号として、ｐ層１ｘｙ、ゲート絶縁層４ｘｙという形態でそれぞれのセルに示されているが、それぞれの数字の後のｘは行、ｙは列を示しており、この文字がａの場合は１行目、もしくは１列目、同様にｂは２行目、もしくは２列目、ｃは３行目、もしくは３列目を、それぞれ示している（なお、これ以降、これらの行、列を包括的に数字のみで表すことがある。例えばｐ層１ａａ～ｐ層１ｃｃをｐ層１と包括的に表記する場合がある）。ゲート導体層６ｘはそれぞれの行方向のセルで共有化されており、例えば、ｐ層１ａａ、１ａｂ，１ａｃを含むセルではゲート導体層６ａが共有されている。同様にｐ層１ｂａ、１ｂｂ，１ｂｃを含むセルではゲート導体層６ｂが共有され、ｐ層１ｃａ、１ｃｂ，１ｃｃを含むセルではゲート導体層６ｃが共有されている。
　また、図１（ｄ）には、ゲート導体層５の部分で（ａ）のＹ２－Ｙ２‘線に沿った９つのセルアレイの断面構造を示した。ゲート導体層５は、９つのセルのゲート絶縁層４ａａ～４ｃｃによって共有されている。
　さらに、導体層１２はソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ゲート導体層５はプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に接続されている。また、導体層１３ａはビット線ＢＬ１（特許請求の範囲の「ビット線」の一例である）に接続され、同様に導体層１３ｂはビット線ＢＬ２に、導体層１３ｃはビット線ＢＬ３に接続されている。さらに、ゲート導体層６ａはワード線ＷＬ１（特許請求の範囲の「ワード線」の一例である）に接続され、同様にゲート導体層６ｂはＷＬ２に、ゲート導体層６ｃはＷＬ３に接続されている。ソース線、ビット線、プレート線、ワード線の電位をそれぞれに操作することで、メモリの動作をさせる。このメモリ装置を以下、ダイナミック　フラッシュ　メモリと呼ぶ。
　なお、図１ではｐ層１ａａ～１ｃｃはｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｎ＋層２ａａ～２ｃｃ、ｎ＋層３ａａから３ｃｃの不純物の濃度にプロファイルが存在してもよい。
　また、ｎ＋層２ａａ～２ｃｃとｎ＋層３ａａ～３ｃｃを正孔が多数キャリアであるｐ＋層（以下、アクセプタ不純物を高濃度で含む半導体領域を「ｐ＋層」と称する。）で形成したときは、ｐ層１ａａ～１ｃｃをｎ型半導体、とすれば書き込みのキャリアを電子とすることでダイナック　フラッシュ　メモリの動作がなされる。
　また、図１での基板２０は絶縁体でも、半導体でも導体でも、その上に絶縁層２１が形成され、かつ、メモリセルを支えられるものであれば任意の材料を用いることができる。
　また、ゲート導体層５、ゲート導体層６ａ～６ｃは、ゲート絶縁層４ａａ～４ｃｃを介してメモリセルの一部の電位を変化させられるのであれば、例えばＷ、Ｐｄ、Ｒｕ、Ａｌ、ＴｉＮ，ＴａＮ、ＷＮのような金属、金属の窒化物、もしくはその合金（シリサイドを含む）、例えばＴｉＮ／Ｗ／ＴａＮのような積層構造であってもよいし、高濃度にドープされた半導体で形成してもよい。
　また、導体層１２と導体層１３ａ～１３ｃは、ｎ＋層２ａａ～２ｃｃ、ｎ＋層３ａａ～３ｃｃとそれぞれ電気的に接続できるものであれば、どのような材料でも構わない。
　また、ゲート絶縁層４ａａ～４ｃｃには、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜が使用可能である。
　また、図１においてメモリセルは矩形状の垂直断面を有するとして説明したが、台形状でも多角形でも円柱の形でも構わない。
　なお、図１では、それぞれのメモリセル８において、ゲート導体層５が一体のものとして、示されているが、基板２０に対して水平、または垂直方向において、分割されていても構わない。
　また、図１において、絶縁層２２と絶縁層２３は分割して図示したが，一体のものとして、同じ材料や、複数の材料を多層に組み合わせて形成してもかまわない。
　図２に、本発明の第１実施形態に係る図１のメモリの構造の変形例を示す。図２（ａ）は平面図、図２（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、図２（ｃ）は（ａ）のＹ１－Ｙ１‘線に沿った断面図、をそれぞれ示す。
　図１においてｎ＋層２ａａ～２ｃｃと導体層１２は一つの面で接触されているように図示しているが、図２（ａ）、図２（ｂ）に示したように、ｎ＋層２ａａ～２ｃｃと導体層１２の接触面をｎ＋層２ａａ～２ｃｃそれぞれの断面積よりも大きくすることができる。同様に図１においてｎ＋層３ａａ～３ｃｃと導体層１３ａ～１３ｃは一つの面で接触しているように図示しているが、図２の（ａ）、（ｂ）に示したようにｎ＋層３ａａ～３ｃｃそれぞれの断面積よりもｎ＋層３ａａ～３ｃｃと導体層１３ａ～１３ｃの接触面積を大きくすることによって、ｎ＋層２，３と導体層１２や導体層１３とのコンタクト抵抗の小さい配線ができる。
　また、図２の（ｂ）、（ｃ）に示すように、ゲート導体層６ａがゲート絶縁層４ａａ～４ａｃの一部に接触していれば、図１のようにゲート導体層６ａでゲート絶縁層４ａａ～４ａｃの周囲をすべて覆っていなくとも、ダイナミック　フラッシュ　メモリの動作ができる。
　図３を用いて、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。図１（ａ）の１行、１列目のメモリセルに着目して動作原理を説明する。図３（ａ）に示すように、まずｎ＋層２ａａとｎ＋層３ａａの多数キャリアが電子であり、たとえばＷＬにつながるゲート導体層６ａとＰＬにつながるゲート導体層５にｎ＋　ｐｏｌｙ（以下、ドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｎ＋　ｐｏｌｙ」と称する。）を使用し、ｐ層１ａａとしてｐ型半導体を使用した場合を説明する。ソース線ＳＬの接続された導体層１２を通して、ｎ＋層２ａａに、例えば０Ｖを入力し、ビット線ＢＬの接続された導体層１３ａを通してｎ＋層３ａａに、例えば３Ｖを入力し、プレート線ＰＬの接続されたゲート導体層５を例えば３Ｖとし、ワード線ＷＬの接続されたゲート導体層６ａに、例えば、１．５Ｖを入力する。
　この電圧印加状態で、ｎ＋層２ａａからｎ＋層３ａａの方向に向かって電子が流れる。ゲート絶縁層４ａａの直下には反転層１４が形成され、さらに、ピンチオフ点１５で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたｎ＋層２ａａからビット線ＢＬの接続されたｎ＋層３ａａに向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、ゲート導体層６ａに流れるが、大半はビット線ＢＬに接続されたｎ＋層３ａａに流れる。
　図３（ｂ）には、書き込み直後、すべてのバイアスが０Ｖになったときのｐ層１ａａにある正孔群１７を示す。生成された正孔群１７は、ｐ層１ａａの多数キャリアであり、一時的に空乏層１６に囲まれたｐ層１ａａに蓄積され、非平衡状態では実質的にゲート導体層５やゲート導体層６ａを持つＭＯＳＦＥＴの基板であるｐ層１ａａを正バイアスに充電する。その結果、ゲート導体層６ａをもつＭＯＳＦＥＴのしきい値電圧は、ｐ層１ａａに一時的に蓄積される正孔により正の基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層６ａをもつＭＯＳＦＥＴのしきい値電圧は、中立状態よりも低くなる。この書込み状態を論理記憶データ“１”に割り当てる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作電圧条件であってもよい。例えば、ビット線ＢＬに３Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに４Ｖ、プレート線ＰＬに１．５Ｖを印加した場合にはピンチオフ点１６の位置がゲート導体層５のほうにシフトするが、同様の現象を起こすことができる。また、ビット線ＢＬに３Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに２Ｖ、プレート線ＰＬに２Ｖをかけた場合にはピンチオフ点１５の位置がゲート導体層６ａのほうにシフトするが、やはり同様の現象を起こすことができる。
　なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群を生成してもよい　（例えば非特許文献８を参照）。
　なお、書き込み時に第１のゲート導体層５の直下、もしくは前記第２ゲート導体層６の直下から延びる空乏層でｐ層１がすべて占有されると余剰正孔１７をためる場所がなくなるので、どのような電圧印加状態でもｐ層１が空乏層に占められない部分を確保しておく必要がある。
　次に、図４を用いて、図１に示した第１実施形態のダイナミック　フラッシュ　メモリの消去動作メカニズムを説明する。図３（ｂ）に示した状態から、ビット線ＢＬの印加電圧を０．６Ｖ，ソース線ＳＬに０Ｖ、プレート線ＰＬに２Ｖ、ワード線ＷＬに０Ｖを印加する。その結果、ｐ層１ａａに蓄積されている正孔１７の濃度がｎ＋層２ａａの正孔濃度よりも十分高いために、その濃度勾配によって、拡散によってｎ＋層２ａａに正孔が流れ込む。逆にｎ＋層２ａａの電子濃度がｐ層１ａａの電子濃度よりも高いために、濃度勾配により、拡散によって電子１８がｐ層１ａａに流れ込む。ｐ層１ａａに流入した電子はｐ層１ａａの中で正孔と再結合し消滅する。しかし、注入された電子１８は、すべては消滅せず、消滅しなかった電子１８はビット線ＢＬとソース線ＳＬの電位勾配によってドリフトによって空乏層１６を通り、ｎ＋層３ａａに流れ込む。電子はソース線ＳＬから次々と供給されるので、非常に短時間に過剰の正孔は電子と再結合し、初期の状態に戻る。これにより、図４（ｂ）に示すように、このワード線ＷＬが接続されたゲート導体層６ａをもつＭＯＳＦＥＴは元々のしきい値に戻る。この記憶素子の消去状態は論理記憶データ“０”となる。
　なお、ビット線にかける電圧は０．６Ｖよりも高くても低くても、電子のドリフトが空乏層１６内で起こる電圧であれば、調整可能の範囲である。またほかのデータの消去方法として、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、０．６Ｖ（ＢＬ）／０Ｖ（ＳＬ）／０Ｖ（ＰＬ）／２Ｖ（ＷＬ）や０Ｖ（ＢＬ）／０．６Ｖ（ＳＬ）／１Ｖ（ＰＬ）／０Ｖ（ＷＬ）やー０．６Ｖ（ＢＬ）／０Ｖ（ＳＬ）／１Ｖ（ＰＬ）／０Ｖ（ＷＬ）や１．５Ｖ（ＢＬ）／０Ｖ（ＳＬ）／０Ｖ（ＰＬ）／２．５Ｖ（ＷＬ）、などの組み合わせでも可能である。上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図５（ａ）～（ｄ）を用いて、本発明の第１実施形態に係る、さらなる高密度のメモリ装置を実現するメモリセルの配置の一例を示す。図５（ａ）～（ｄ）において、図１と同一または類似の構成部分には数字のみ同一の符号を付してある。
　図５（ａ）は、図１（ａ）から基板２０と絶縁層２１を除いた複数のセルの平面図を示している。図５では図１のｐ層１ａａ～１ｃｃを包括的にｐ層１、ｎ＋層２ａａ～２ｃｃを包括的にｎ＋層２、ｎ＋層３ａａ～３ｃｃを包括的にｎ＋層３、ゲート絶縁層４ａａ～４ｃｃを包括的にゲート絶縁層４、ゲート導体層６ａから６ｃを包括的にゲート導体層６、配線導体層１３ａから１３ｃを配線導体層１３として表記する。図５（ｂ）は、図５（ａ）のＸ－Ｘ’線に沿った断面図を示している。
　図５（ａ）の導体層１２の中央部から、導体層１３の中央部までの間に含まれている構成要素をＬＣＥと定義する。また、図５（ｂ）の導体層１２の中央部から、導体層１３の中央部までの間に含まれている構成要素をＶＣＥと定義する。図５（ｃ）には、基板２０に接してある絶縁層２１の上に左から図５（ａ）の単位ＬＣＥを正方向、左右反転方向、正方向で並べ、かつ導体層１２と導体層１３を隣どうして共有して、全部で９ｘ３＝２７個のセルを配置した例を示した。同様に図５（ｄ）には、図５左から図５（ｂ）の単位ＶＣＥを正方向、左右反転方向、正方向で並べ、かつ導体層１２と導体層１３を隣どうしで共有し、並べた断面図を示した。
　なお、図５では右方向にメモリセルを展開した例を示したが、図５（ａ）において、上方向にメモリセルを展開することもできるし、図５（ｄ）において、基板２０から垂直方向にも展開できる。
　　なお、図５は図１のメモリセルを基本にしているが、図２のセルを例にセルを展開すれば、隣同士のセルで、ｎ＋層２がつながっていて、その一部が導体層１２で被覆されていてもよい。また、同様に、隣同士のセルで、ｎ＋層３がつながっていて、その一部が導体層１３で被覆されていてもよい。
　図６に、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリセルアレイの最終端での電極配置と配線構造を示す。図６（ａ）にメモリセル８を基板（図示されず）に対して、垂直方向に３列、水平方向にｘ行配列した場合の、ｘ行目のメモリセルとその終端の電極の鳥瞰図を示す。ｎ＋層２ａｘ～２ｃｘ、ｎ＋層３ａｘ～３ｃｘ、ゲート絶縁層４ａｘ～４ｃｘ、ゲート導体層５，ゲート導体層６ａ～６ｃ、導体層１２、導体層１３ｘがセルの構成要素である。導体層１２は電極３２（特許請求の範囲の「第１の金属電極」の一例である）を通じてソース線ＳＬに、ゲート導体層５は電極３５（特許請求の範囲の「第２の金属電極」の一例である）を通じてプレート線ＰＬに、導体層１３ｘは電極３３（特許請求の範囲の「第３の金属電極」の一例である）を通じてビット線ＢＬに接続される。また、ゲート導体層６ａは電極３６ａ（特許請求の範囲の「第４の金属電極」の一例である）を通じてワード線ＷＬ１に、同様にゲート導体層６ｂは電極３６ｂを通じてＷＬ２に、ゲート導体層６ｃは電極３６ｃを通じてＷＬ３に接続される。
　なお、電極３２，３３，３５，３６ａ，３６ｂ，３６ｃは、それぞれ、導体層１２，導体層１３ｘ、ゲート導体層５，ゲート導体層６ａ，６ｂ，６ｃに電気的に接続するものであり、かつその上部に配線される材料と電気的に接合されるのであれば、どのような材料でも構わない。
　図６（ｂ）は、図６（ａ）に示されたそれぞれの電極に金属配線を接続した平面図の一例を示す。電極３３はビット線である金属配線層４３に、電極３２はソース線である金属配線層４２に、電極３５はプレート線である金属配線層４５に、電極３６ａはワード線１である金属配線層４６ａに、電極３６ｂはワード線２である金属配線層４６ｂに、電極３６ｃはワード線３である金属配線層４６ｃに、それぞれ電気的に接続されている。
　なお、図６には図示されていないが、セルアレイは図６（ｂ）の下方（ｘ方向）に展開されている。また、平面視的には図６（ｂ）に示すように電極３３，３２，３５，３６ａ、３６ｂ、３６ｃの順で配置されており、最終端以外のセルアレイでは、ビット線が配線の最小ピッチでレイアウトできることがわかる。
　また、図６ではｚ方向の展開が示されていないが、それぞれの金属配線ピッチを緩和することなく、レイアウトもできるし、ブロックごとに層をかえて、それぞれに配線することも可能であり、メモリ密度を損なうことはない。
　なお、図６（ａ）では電極３６ａ，３６ｂ，３６ｃの高さを変えて、電極３２，３３，３５，３６ａ，３６ｂ，３６ｃの上面がすべて同じ高さでそろっており、図６（ｂ）では同じ層の金属配線層で配線する例を示したが、プレート線、ビット線、ソース線の接続のための電極を複数段にして、その高さを互いに変え、違う層の金属配線を使用してもよい。また、多層配線技術を用いて、お互いに違う層の金属配線層で接続してもよい。
　またすべての電極は円柱で示したが、断面は例えば、四角形のように、多角形であっても構わない。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、基板の垂直方向に対して、複数のメモリセルを積み上げられ、かつ、隣接したセル同士がゲート導体層６によって電気的に遮蔽される。従来のメモリのセル配置では、高密度にメモリセルを最小線幅で配置した場合にメモリセル間の電気的な相互作用が大きくなり、一方、この相互作用を防ぐために、セルのワード線間隔をあけると、メモリの密度が低くなる。本発明の第１実施形態によれば、平面視的な面積を変えることなく、かつ、メモリセルが相互作用の少ない配置ができるので、高密度で、かつマージンのあるメモリセル配置ができる。
（特徴２）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは平面視的なメモリ密度を犠牲にすることなく、メモリセルの半導体層１の垂直方向の厚さを自由に調整できるので、書き込み時におけるキャリアの数を多くすることができ、メモリ動作のマージンを広げることができる。
（特徴３）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリではメモリ密度を犠牲にすることなく、基板に対して、垂直方向のメモリセルの間隔が広げられるので、各メモリの垂直方向のワード線６の間隔を広げられ、従来例より寄生容量を小さくでき、さらに実質的にワード線６の垂直方向の膜厚を厚くすることもできるので、寄生抵抗を小さくでき、メモリの高速動作に寄与する。
（特徴４）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは複数のメモリセルを垂直方向にビット線ＢＬに接続する導体層１３に接続できるために、二次元的にメモリセルを配置した従来に比較して、短い配線を実現でき、寄生抵抗や寄生容量が従来例に比較して下げられ、メモリが高速動作でき、かつメモリの動作マージンを広げられる。従来のメモリセルの配置では、平面視的な面積を小さくするためにいかに多くのメモリセルを同じビット線に接続するかが大事であるが、一方、多くのセルを同じビット線に接続するとその寄生抵抗や寄生容量の二次元的なレイアウト依存性が大きくなり、メモリ動作マージンが狭くなる問題がある。
（特徴５）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは複数のメモリセルが垂直方向にソース線ＳＬに接続する導体層１２に接続できるために、ビット線と同様に、寄生抵抗や寄生容量が従来例に比較して下げられ、安定してそれぞれのメモリセルの基準電位を固定できる。これにより、平面視的な面積を変えずにメモリ面積を低減でき、メモリの動作マージンを広げられる。
（特徴６）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは図５で示したように、複数のメモリセルで、ビット線につながる導体層１３やソース線につながる導体層１２を共有できる配置がレイアウトできるのでメモリの高密度化を実現できる。
（特徴７）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは図６で示したように、メモリセルに接続するワード線とビット線の金属配線層が最小寸法でレイアウトできるので、高密度のメモリ装置を供与できる。従来例では、ビット線とワード線を垂直にレイアウトする必要があり、ワード線とビット線を同層の金属配線で形成することは不可能であった。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いれば、従来よりも密度が高く、かつ高速であり、かつ動作マージンの高い、半導体メモリ装置を提供することができる。
２、２ａａ，２ａｂ，２ａｃ，２ｂａ，２ｂｂ，２ｂｃ，２ｃａ，２ｃｂ，２ｃｃ，２ａｘ、２ｂｘ、２ｃｘ　ｎ＋層
３、３ａａ，３ａｂ，３ａｃ，３ｂａ，３ｂｂ，３ｂｃ，３ｃａ，３ｃｂ，３ｃｃ、３ａｘ、３ｂｘ、３ｃｘ　ｎ＋層
４、４ａａ，４ａｂ，４ａｃ，４ｂａ，４ｂｂ，４ｂｃ，４ｃａ，４ｃｂ，４ｃｃ，４ａｘ、４ｂｘ、４ｃｘ　ゲート絶縁層
５　第１のゲート導体層
６、６ａ，６ｂ，６ｃ　第２のゲート導体層

１２　第１の配線導体層
１３、１３ａ，１３ｂ，１３ｃ　第２の配線導体層
１４　反転層
１５　ピンチオフ点
１６　空乏層
１７　余剰正孔
１８　注入された電子
２０　基板
２１　第１の絶縁層
２２　第２の絶縁層
２３　第３の絶縁層

３２　第１の電極
３３　第１の電極
３４　第１の電極
３５　第１の電極
３６ａ，３６ｂ，３６ｃ　第１の電極
４２　金属配線層　（ソース線ＳＬに接続）
４３　金属配線層　（ビット線ＢＬに接続）
４５　金属配線層　（プレート線ＰＬに接続）
４６ａ，４６ｂ，４６ｃ　金属配線層（ワード線ＷＬ１，ｗＬ２，ＷＬ３に接続）

Claims (12)

  1. 　基板上にある、第１の絶縁層と、
    　前記第１の絶縁層から離れて、且つ前記基板に対して水平方向に伸延し、かつ垂直方向に互いに離れて配置された複数の第１の不純物層と、
    　前記複数の第１の不純物層のそれぞれに伸延方向で接し、且つ前記基板に対して、水平方向に伸延する複数の半導体層と、
    　前記複数の第１の半導体層のそれぞれに伸延方向で繋がり、且つ水平方向に伸延する複数の第２の不純物層と、
    　前記複数の半導体層と前記複数の第１の不純物層の一部と前記複数の第２の不純物層の一部をそれぞれ覆う複数のゲート絶縁層と、
    　前記複数のゲート絶縁層に接して、前記複数の第１の不純物層に近接してある第１のゲート導体層と、
    　前記第１のゲート導体層に接することなく、前記複数のゲート絶縁層のそれぞれに接して前記複数の第２の不純物層のそれぞれに近接してある複数の第２のゲート導体層と、
    　前記複数の第１の不純物層に、前記複数の半導体層とは異なる伸延方向で接続されている第１の導体層と、
    　前記複数の第２の不純物層に、前記複数の半導体層とは異なる伸延方向で接続されている第２の導体層と、
    　前記第１の絶縁層と、前記第１のゲート導体層と、前記第１の導体層に接してある第２の絶縁層と、
    　前記第１の絶縁層と、前記複数の第２のゲート導体層と、前記第２の導体層に接してある第３の絶縁層と、
    　を有することを特徴とする半導体メモリ装置。
  2. 　前記第１の導体層と、前記第２の導体層と、前記第１のゲート導体層と、前記複数の第２のゲート導体層に印加する電圧を制御して、前記複数の第１の不純物層と前記複数の第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記複数の半導体層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記複数の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記複数の半導体層に残存させる動作と、を行ってメモリ書き込み動作を行い、
    　前記第１の導体層と、前記第２の導体層と、前記第１のゲート導体層と、前記複数の第２のゲート導体層に印加する電圧を制御して、前記複数の第１の不純物層と、前記複数の第２の不純物層の少なくとも一か所から、残存している前記第１の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 　前記複数の第１の不純物層に繋がる前記第１の導体層は、ソース線に接続され、前記複数の第２の不純物層に繋がる前記第２の導体層は、ビット線に接続され、前記第１のゲート導体層はプレート線に接続され、前記複数の第２のゲート導体層はワード線につながれ、ソース線、ビット線、プレート線、ワード線のそれぞれに所定の電圧を与えて、メモリの書き込み、消去を行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 　前記第１の不純物層と前記第２の不純物層と前記半導体層と前記ゲート絶縁層と、前記第１のゲート導体層と前記第２のゲート導体層で形成される半導体装置をメモリセルとしたときに、前記基板に垂直な方向において、前記メモリセルの前記半導体の断面で、前記第１のゲート導体層、もしくは前記複数の第２ゲート導体層直下から延びる最大空乏層幅の合計面積よりも、前記半導体層の断面積が厚い、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  5. 　前記基板に垂直な方向において、隣接する前記メモリセルの間隔が前記基板の水平方向において、隣接する前記メモリセルの間隔と比較して、広い、
    　ことを特徴とする請求項４に記載の半導体メモリ装置。
  6. 　前記第２のゲート導体層が前記基板の水平方向に隣接する複数の前記メモリセルで共有されている、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  7. 　前記複数の第１のゲート導体層が基板に対して、水平方向、または垂直方向に隣接している複数のセルで共有されている、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  8. 　前記第１の導体層と前記複数の第１の不純物層の接触面の面積が、前記第１の不純物層に繋がる前記複数の第１の半導体層の断面積に等しいか又はそれより大きい、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  9. 　前記第２の導体層と前記複数の第２の不純物層の接触面の面積が、前記複数の第２の不純物層に繋がる前記複数の第１の半導体層の断面積に等しいか又はそれより大きい、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  10. 　前記複数の第１の不純物層と前記複数の第２の不純物層の両方、もしくは一方が、前記基板に対して水平方向の、隣接するセルで共有されている、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  11. 　セルアレイの終端で、前記第１の導体層に第１の金属電極が接し、かつ前記ソース線に繋がり、前記第１のゲート導体層に第２の金属電極が接し、かつ前記プレート線に繋がり、前記第２の導体層に第３の金属電極が接し、かつ前記ビット線に繋がり、前記複数の第２のゲート導体層のそれぞれに複数の第４の金属電極が接し、かつそれぞれにワード線がつながっている、
    　ことを特徴とする請求項３に記載の半導体メモリ装置。
  12. 　セルアレイを接続する金属配線において、プレート線とソース線とワード線とビット線の役割をする金属配線のすべて、またはこの一部が、同じ層の金属配線で形成されている、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
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