WO2023281728A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2023281728A1
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望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Definitions

  • the present invention is a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 6 shows the write operation of a DRAM memory cell composed of a single MOS transistor that does not have the capacitor described above, FIG. See Patent Documents 7 to 10).
  • FIG. 6 shows the write operation of the DRAM memory cell.
  • FIG. 6(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 6B shows how the floating body 102 is saturated charged with the generated holes 106 .
  • FIG. 6(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • the capacitance CFB of the floating body 102 is composed of the capacitance CWL between the gate connected to the word line and the floating body 102, and the source N + layer 103 connected to the source line.
  • FIG. FIG. 8(a) shows a "1" write state
  • FIG. 8(b) shows a "0" write state.
  • Vb the floating body 102
  • FIG. Absent This small operating margin is a major problem of the present DRAM memory cell.
  • a memory device using a semiconductor element includes: a first semiconductor pillar standing vertically on the substrate, the first semiconductor pillar comprising, from below, a first impurity layer, a first semiconductor layer, and a second impurity layer; a second semiconductor pillar vertically connected to the first semiconductor pillar, the second semiconductor pillar comprising, from below, a second semiconductor layer and a third impurity layer; a first gate insulating layer surrounding the lower portion of the first semiconductor pillar; a first gate conductor layer surrounding the first gate insulating layer; a second gate insulating layer surrounding the first semiconductor pillar; a second gate conductor layer surrounding the second gate insulating layer; a third gate insulating layer surrounding the lower portion of the second semiconductor pillar; a third gate conductor layer surrounding the third gate insulating layer; a fourth gate insulating layer surrounding the second semiconductor pillar above; a fourth gate conductor layer surrounding the fourth gate insulating layer; has the first gate conductor layer, the second semiconductor pillar vertically on the substrate, the first semiconductor
  • the second invention is the above first invention, the first impurity layer is connected to a first source line, the first gate conductor layer is connected to a first plate line; the second gate conductor layer is connected to a first word line; the second impurity layer is connected to a first bit line, the third gate conductor layer is connected to a second word line, the fourth gate conductor layer is connected to a second plate line; the third impurity layer is connected to a second source line, In a plan view, the first plate line, the first word line, the second plate line, and the second word line extend in the same first direction. wherein the first bit line extends in a second direction orthogonal to (Second invention).
  • a third invention is based on the first invention, wherein the first gate conductor layer and the fourth gate conductor layer are the same conductor material layer, and the second gate conductor layer and the third gate conductor layer are the same conductor material layer. is the same conductor material layer as the gate conductor layer of (third invention).
  • the first gate insulating layer and the fourth gate insulating layer are made of the same insulating material layer, and the second gate insulating layer and the third gate insulating layer are made of the same insulating material layer. is the same insulating material layer as the gate insulating layer (fourth invention).
  • a fifth invention is the above first invention, A first gate capacitance between the first gate conductor layer and the first semiconductor layer is greater than a second gate capacitance between the second gate conductor layer and the second channel semiconductor layer is also large, A third gate capacitance between the third gate conductor layer and the second semiconductor layer is greater than a fourth gate capacitance between the fourth gate conductor layer and the second channel semiconductor layer is also small, (Fifth invention).
  • the first gate capacitance and the fourth gate capacitance are the same, and the second gate capacitance and the third gate capacitance are the same. (6th invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • 1 is a structural diagram showing a memory device having SGTs according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory a memory device using semiconductor elements
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the first dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of the first dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG.
  • a dynamic flash memory having a structure in which a second dynamic flash memory cell is stacked on the first dynamic flash memory cell will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a first silicon semiconductor pillar 2 (which is an example of a ⁇ first semiconductor pillar'' in the claims) (hereinafter referred to as a silicon semiconductor pillar) is formed on a substrate 1 (which is an example of a ⁇ substrate'' in the scope of claims). called "Si pillar").
  • the first Si pillar 2 includes, from the bottom, an N + layer 3a (an example of a “first impurity layer” in the claims), a P layer 7 (hereinafter, a semiconductor region containing an acceptor impurity is referred to as “P layer”), and an N + layer 3b (which is an example of the “second impurity layer” in the claims).
  • the P layer 7 between the N + layers 3a and 3b becomes a channel region 8 (an example of the "channel region" in the claims).
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the scope of claims) surrounding the lower portion of the first Si pillar 2, and an upper portion of the first Si pillar 2 being surrounded and a second gate insulating layer 4b (which is an example of the “second gate insulating layer” in the claims).
  • a first gate conductor layer 5a Surrounding the first gate insulating layer 4a is a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims), and surrounding the second gate insulating layer 4b.
  • second gate conductor layer 5b Surrounding the first gate insulating layer 4a. Surrounding the first gate insulating layer 4a is a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims), and surrounding the second gate insulating layer 4b. Then, there is a second gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims).
  • the first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • a first dynamic layer comprising N + layers 3a and 3b, P layer 7, first gate insulating layer 4a, second gate insulating layer 4b, first gate conductor layer 5a and second gate conductor layer 5b is formed.
  • a flash memory cell 9 is formed.
  • the N + layer 3a serves as a first source line SL1 (an example of the "first source line” in the claims), and the N + layer 3b serves as a first bit line.
  • BL1 which is an example of a "first bit line” in the scope of claims
  • the first gate conductor layer 5a is connected to a first plate line PL1 (an example of a "first plate line” in the scope of claims).
  • the second gate conductor layer 5b is connected to the first word line WL1 (which is an example of the "first word line” in the claims).
  • a plurality of first dynamic flash memory cells 9 shown in FIG. 1 are stacked vertically.
  • the plate line conductor layers at each stage extend in the same direction as the first gate conductor layer
  • the word line conductor layers at each stage extend in the same direction as the second gate conductor layer.
  • the word line conductor layer and the plate line conductor layer of each stage extend in the same direction.
  • the gate capacitance of the first gate conductor layer 5a connected to the first plate line PL1 is larger than the gate capacitance of the second gate conductor layer 5b connected to the first word line WL1. , it is desirable to have a structure that is large.
  • first gate conductor layer 5a may be divided into two or more, and each of them may be operated synchronously or asynchronously as a conductor electrode of the first plate line.
  • second gate conductor layer 5b may be divided into two or more, each of which may be operated synchronously or asynchronously as the conductor electrode of the first word line WL1. This also provides dynamic flash memory operation.
  • FIG. 2A shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 8 before the erasing operation.
  • Hole group 11 is mainly stored in P layer 7a. and.
  • the voltage of the first source line SL1 is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the N + layer 3a serving as the source to which the first source line SL1 is connected and the channel region 8 is forward biased.
  • the threshold voltage of the N channel MOS transistor of first dynamic flash memory cell 9 increases due to the substrate bias effect.
  • the threshold voltage of the second gate conductor layer 5b to which the first word line WL1 is connected is increased.
  • the erased state of this channel region 8 is logical storage data "0". Note that the voltage conditions applied to the first bit line BL1, the first source line SL1, the first word line WL1, and the first plate line PL1 and the potential of the floating body are set for the erasing operation. This is just an example, and other operating conditions that allow an erasing operation may be used.
  • FIG. 3 shows the write operation of the first dynamic flash memory cell.
  • 0 V for example, is input to the N + layer 3a connected to the first source line SL1
  • 3 V for example, is input to the N + layer 3b connected to the first bit line BL1.
  • 2V for example, is input to the first gate conductor layer 5a connected to the first plate line PL1
  • 5V for example, is input to the second gate conductor layer 5b connected to the first word line WL1.
  • an annular inversion layer 12a is formed in the channel region 8 inside the first gate conductor layer 5a connected to the first plate line PL1.
  • the first N-channel MOS transistor with one gate conductor layer 5a is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a connected to the first plate line PL1.
  • the second N-channel MOS transistor having the second gate conductor layer 5b connected to the first word line WL1 is operated in the saturation region.
  • an inversion layer 12b is formed all over the channel region 8 inside the second gate conductor layer 5b connected to the first word line WL1 without any pinch-off points.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the first word line WL1 is substantially the first N-channel MOS transistor having the first gate conductor layer 5a.
  • the channel region 8 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series, has a second The electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is a source-side region viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the first word line WL1, this phenomenon is called the source-side impact ionization phenomenon. call. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the first source line SL1 toward the N + layer 3b connected to the first bit line BL1.
  • GIDL gate induced drain leakage
  • the generated hole group 11 is majority carriers in the channel region 8 and charges the channel region 8 with a positive bias. Since the N + layer 3a connected to the first source line SL1 is at 0 V, the channel region 8 is a PN junction between the N + layer 3a connected to the first source line SL1 and the channel region 8. It is charged up to the built-in voltage Vb (approximately 0.7V). When the channel region 8 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. As a result, as shown in FIG. 3(c), the threshold voltage of the second N-channel MOS transistor connected to the first word line WL1 is lowered. The write state of this channel area 8 is assigned to logical storage data "1".
  • a second boundary region between N + layer 3a and channel region 8 or a second boundary region between N + layer 3b and channel region 8 is used instead of the first boundary region. Electron-hole pairs may be generated in the boundary region 3 by impact ionization or GIDL current, and the channel region 8 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the first bit line BL1, the first source line SL1, the first word line WL1, and the first plate line PL1 are merely examples for performing the write operation. Other operating conditions are possible.
  • a read operation of the first dynamic flash memory cell will be described with reference to FIGS. 4A and 4B.
  • the read operation of the first dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when channel region 8 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N channel MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • the floating voltage VFB of the channel region 8 is VERA +Vb.
  • a write operation randomly stores a write state of "1". As a result, logical storage data of logical "0" and “1" are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the first word line WL1.
  • FIGS. 4B(a) to 4B(d) the gate capacities of the two first gate conductor layers 5a and the second gate conductor layers 5b during the read operation of the first dynamic flash memory cell.
  • the size relationship and the operation related to this will be explained.
  • the gate capacitance of the second gate conductor layer 5b connected to the first word line WL1 is desirably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the first plate line PL1.
  • the vertical length of the first gate conductor layer 5a connected to the first plate line PL1 is equal to that of the second gate conductor layer 5b connected to the first word line WL1.
  • the gate capacitance of the second gate conductor layer 5b connected to the first word line WL1 is equal to the gate capacitance of the first gate conductor layer 5a connected to the first plate line PL1.
  • FIG. 4B(b) shows an equivalent circuit of one cell of the first dynamic flash memory of FIG. 4B(a).
  • FIG. 4B(c) shows the coupling capacity relationship of the first dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the capacitance between the N + layer 3b serving as the drain and the channel region 8.
  • V ReadWL is the amplitude potential at the time of reading of the first word line WL1.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 8 .
  • .DELTA.V.sub.FB may be further reduced without lowering the degree of integration of memory cells in plan view. Note that the voltage conditions applied to the first bit line BL1, the first source line SL1, the first word line WL1, and the first plate line PL1 and the potential of the floating body are set for the read operation. This is just an example, and other operating conditions that allow a read operation may be used.
  • FIG. 5 shows the structure of a two-stage dynamic flash memory cell in which a second dynamic flash memory cell is stacked on top of a first dynamic flash memory cell.
  • (a) is a plan view of a dynamic flash memory cell; And
  • (b) is a vertical sectional view taken along line X-X' in (a).
  • (c) is a vertical sectional view along line Y-Y' in (a).
  • many dynamic flash memory cells are arranged two-dimensionally.
  • a first Si pillar 25a (an example of a "first semiconductor pillar” in the claims) is formed on a P-layer substrate 20 (an example of a "substrate” in the claims).
  • the first Si pillar 25a includes, from the bottom, an N + layer 21a (an example of the "first impurity layer” in the claims), a P layer 22a (the "first semiconductor layer” in the claims). ) and the N + layer 21b (which is an example of the “second impurity layer” in the claims).
  • a first gate insulating layer 26aa (which is an example of the "first gate insulating layer” in the claims) is formed surrounding the lower portion of the first Si pillar 25a.
  • a first gate conductor layer 27a (which is an example of the "first gate conductor layer” in the claims) is formed surrounding the first gate insulating layer 26aa.
  • a second gate insulating layer 26ab (which is an example of a “second gate insulating layer” in the scope of claims) is formed surrounding the upper portion of the first Si pillar 25a.
  • a second gate conductor layer 29a (which is an example of the "second gate conductor layer” in the claims) is formed surrounding the second gate insulating layer 26ab.
  • the first gate conductor layer 27a and the second gate conductor layer 29a are separated by a second gate insulating layer 26ab formed so as to extend to the upper surface of the first gate conductor layer 27a.
  • a first wiring conductor layer 30 connected to the N + layer 21b is formed.
  • a second Si pillar 25b (which is an example of a "second semiconductor pillar” in the claims) is formed on the N + layer 21b.
  • the second Si pillar 25b includes, from the bottom, a P layer 22b (an example of the "second semiconductor layer” in the claims) and an N + layer 21c (the "third impurity layer” in the claims). is an example).
  • a third gate insulating layer 26ba (which is an example of the "third gate insulating layer” in the claims) is formed surrounding the lower portion of the second Si pillar 25b.
  • a third gate conductor layer 29b (which is an example of the "third gate conductor layer” in the claims) is formed surrounding the third gate insulating layer 26ba.
  • a fourth gate insulating layer 26bb (which is an example of a "fourth gate insulating layer” in the claims) is formed surrounding the upper portion of the second Si pillar 25b.
  • a fourth gate conductor layer 27b (which is an example of a "fourth gate conductor layer” in the claims) is formed surrounding the fourth gate insulating layer 26ab.
  • the third gate conductor layer 29b and the fourth gate conductor layer 27b are separated from each other by a third gate insulating layer 26bb formed so as to extend to the upper surface of the third gate conductor layer 29b.
  • a first wiring conductor layer 30 connected to the N + layer 21b is formed.
  • the first wiring conductor layer 30 is separated from the second gate conductor layer 29a and the third gate conductor layer 29b by an insulating layer 28d.
  • a second wiring conductor layer 34 connected to the N + layer 21c through a contact hole 33 is formed.
  • an insulating layer 28a is formed on the N + layer 21a at the outer periphery of the bottom portion of the first Si pillar 25a, an insulating layer 28b surrounds the first gate conductor layer 27a, and an insulating layer 28c surrounds the second gate conductor layer 29a.
  • An insulating layer 28g is formed surrounding 33 .
  • the first gate conductor layer 27a and the fourth gate conductor layer 27b are preferably formed of the same conductor material layer.
  • the second gate conductor layer 29a and the third gate conductor layer 29b are preferably formed from the same conductor material layer.
  • the N + layer 21a is connected to the first source line SL1 (an example of the "first source line” in the claims), and the first wiring conductor layer 30 connected to the N + layer 21b is connected to the first source line SL1.
  • the first gate conductor layer 27a is connected to the bit line BL1 (which is an example of the "first bit line” in the claims), the first gate conductor layer 27a is connected to the first plate line PL1 (the “first plate line” in the claims). ), and the second gate conductor layer 29a is connected to the first word line WL1 (which is an example of the "first word line” in the claims).
  • the third gate conductor layer 29b is connected to the second word line WL2 (an example of the "second word line” in the claims), and the fourth gate conductor layer 27b is connected to the second plate line PL2.
  • the second wiring conductor layer 34 connected to the N + layer 21c (which is an example of the "second plate line” in the claims) is connected to the second source line SL2 (the “second plate line” in the claims). (which is an example of the "source line of the
  • the gate conductor layer 29b and the fourth gate conductor layer 27b connected to the second plate line PL2 are formed so as to extend in the same direction as the XX' line in plan view.
  • the first wiring conductor layer 30 connected to the first bit line BL1 includes, in plan view, the first gate conductor layer 27a, the second gate conductor layer 29a, and the third gate conductor layer 29b. , and the fourth gate conductor layer 27b.
  • a first dynamic flash memory cell is formed on the first Si pillar 25a by sharing the N + layer 21b connected to the first bit line BL1, and a second dynamic flash memory cell is formed on the second Si pillar 25b. of dynamic flash memory cells are formed.
  • the second wiring conductor layer 34 connected to the second source line SL2 may be formed extending in the X-X' line direction or the Y-Y' line direction. Alternatively, it may be formed so as to be connected between adjacent second dynamic flash memory cells in both the X-X' line direction or the Y-Y' line direction.
  • the floating body voltage is stable if the first gate capacitance between the first gate conductor layer 27a and the P layer 22a is larger than the second gate capacitance between the second gate conductor layer 29a and the P layer 22a. desirable for Similarly, the floating body voltage is stable if the third gate capacitance between the third gate conductor layer 29b and the P layer 22b is smaller than the fourth gate capacitance between the fourth gate conductor layer 29a and the P layer 22b. desirable for Further, making the first gate capacitance and the fourth gate capacitance the same, and making the second gate capacitance and the third gate capacitance the same are the first dynamic flash memory cell and the second gate capacitance. It is desirable to operate dynamic flash memory cells with the same drive voltage.
  • the gate length in the vertical direction is related to the first to fourth gate capacitances, the gate length is processed with precision that does not cause any problem in operation. Similarly, the film thicknesses of the first to fourth gate insulating layers are also processed with precision that does not cause operational problems.
  • first gate insulating layer 26aa and the fourth gate insulating layer 26bb from the same material layer in order to make the first gate capacitance and the fourth gate capacitance the same.
  • second gate insulating layer 26ab and the third gate insulating layer 26ba from the same material layer in order to make the second gate capacitance and the third gate capacitance the same.
  • FIG. 5 has been described using the first Si pillar 25a and the second Si pillar 25b having rectangular vertical cross sections, but these vertical cross sections may be trapezoidal.
  • the shape of the portion surrounded by the first gate insulating layer 26aa and the second gate insulating layer 26ab may be different, such as a rectangular shape and a trapezoidal shape.
  • the shape of the portion surrounded by the third gate insulating layer 26ba and the fourth gate insulating layer 26bb may be different, such as a rectangular shape and a trapezoidal shape.
  • the dynamic flash memory operation can be performed.
  • the dynamic flash memory operation can also be performed by dividing the first gate conductor layer 5a into a plurality of conductor layers and operating each synchronously or asynchronously with the same drive voltage or different drive voltages.
  • the second gate conductor layer 5b can be divided into multiple conductor layers, each operated synchronously or asynchronously with the same drive voltage or with different drive voltages for dynamic flash memory operation. . This also applies to FIG.
  • the N + layer 3a in FIG. 1 may be extended over the substrate 1 to serve also as the wiring conductor layer of the first source line SL1.
  • a conductor layer such as a W layer may be connected to the N + layer 3a. This also applies to FIG.
  • the dynamic flash memory operation can also be performed in a structure in which the polarities of the conductivity types of N + layers 3a, 3b and P layer 7 are reversed in FIG. In this case, majority carriers in the Si pillar 2 become electrons. Therefore, the electron group generated by impact ionization is stored in the channel region 8, and the "1" state is set. This also applies to FIG.
  • This embodiment provides the following features.
  • (Feature 1) As shown in FIG. 5, in plan view, the first dynamic flash memory cell formed on the first Si pillar 25a and the second dynamic flash memory cell formed on the second Si pillar 25b overlap vertically. formed by This allows two dynamic flash memory cells to be formed without increasing the cell area. As a result, the dynamic flash memory can be highly integrated.
  • the N + layer 21b on top of the first Si pillar 25a connects to the first bit line BL1 of the first dynamic flash memory cell and the second dynamic flash memory cell. It also serves as an N + layer. This simplifies and facilitates the manufacturing process of the dynamic flash memory.
  • the gate conductor layer 5a connected to the first plate line PL1 a single layer or a plurality of conductor material layers including polycrystalline Si containing a large amount of donor or acceptor impurities may be used in combination.
  • the gate conductor layer 5b connected to the first word line WL may be a single layer or a combination of multiple conductor material layers.
  • the outer sides of the first and second gate conductor layers 5a and 5b may be connected to a wiring metal layer such as W, for example. This also applies to the embodiment according to FIG.
  • the gate capacitance of the first gate conductor layer 5a connected to the first plate line PL1 is greater than the gate capacitance of the second gate conductor layer 5b connected to the first word line WL1.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b, and the thickness of the gate insulation film of the first gate insulation layer 4a is increased. , may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the first gate insulating layer 4a may be higher than that of the second gate insulating layer 4b. Further, the length of the first gate conductor layer 5a and the second gate conductor layer 5b, the film thickness of the first gate insulating layer 4a and the second gate insulating layer 4b, and the dielectric constant are combined to obtain the The gate capacitance of one gate conductor layer 5a may be larger than the gate capacitance of the second gate conductor layer 5b. This also applies to the embodiment according to FIG.
  • the vertical length of the first gate conductor layer 5a connected to the first plate line PL1 corresponds to the vertical length of the first gate conductor layer 5b connected to the first word line WL1. Longer than the length, C PL >C WL .
  • the addition of the first plate line PL1 alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) with respect to the channel region 8 of the first word line WL1. Become. As a result, the potential variation ⁇ V FB of the channel region 8 of the floating body becomes small. This also applies to the embodiment according to FIG.
  • the voltage of the first plate line PL1 in the description of FIGS. 2 to 4 may be applied with a fixed voltage of 2 V, for example, regardless of each operation mode. Also, the voltage of the first plate line PL1 may be applied, for example, 0 V only during erasing. Also, the voltage of the first plate line PL1 may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
  • the shape of the Si pillar 2 in plan view in FIG. 1 is circular, it may be other than circular, such as an ellipse or a shape elongated in one direction. This also applies to the embodiment according to FIG.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 8 which is the floating body FB.
  • the erase operation may be performed with a negative bias, or with both the source line SL1 and the bit line BL1 negatively biased. Alternatively, the erase operation may be performed under other voltage conditions.
  • N + layer 3a and the P layer 7 there may be an N-type impurity layer or a P-type impurity layer having a different acceptor impurity concentration.
  • An N-type or P-type impurity layer may be provided between N + layer 3 b and P layer 7 . This also applies to the embodiment according to FIG.
  • the N + layers 3a, 3b of FIG. 1 may be formed of Si or other semiconductor material layers containing donor impurities. Also, the N + layer 3a and the N + layer 3b may be formed of different semiconductor material layers. This also applies to the embodiment according to FIG.
  • first Si pillars 2 in FIG. 1 may be arranged two-dimensionally in a square lattice or an orthorhombic lattice. This also applies to the embodiment according to FIG.
  • a P layer, SOI, or multi-layer well may be used as the substrate 1 in FIG. This also applies to the embodiment according to FIG.
  • Substrate 20 P-layer substrate 2, 25a First Si pillar 25b Second Si pillar 3a, 3b, 21a, 21b, 21c N + layer 4a, 26aa First gate insulating layer 4b, 26ab Second gate insulating layer 26ba third gate insulating layer 26bb fourth gate insulating layers 5a and 27a first gate conductor layers 5b and 29a second gate conductor layer 29b third gate conductor layer 27b fourth gate conductor layers 6 and 28a; 28b, 28c, 28d, 28e, 28f, 28g insulating layers 7, 22a, 22b P layer 8 channel region 9 first dynamic flash memory cell 11 hole groups 12a, 12b inversion layer 13 pinch-off point SL1 first source line SL2 Second source line PL1 First plate line PL2 Second plate line WL1 First word line WL2 Second word line BL1 First bit line 33 Contact hole 30 First wiring conductor layer 34 Second wiring conductor layer

Landscapes

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Abstract

P層基板２０上に、Ｎ+層２１ａ、Ｐ層２２ａ、Ｎ+層２１ｂよりなる第１のＳｉ柱２２ａに形成した第１のダイナミック フラッシュ メモリセルと、Ｐ層２２ｂ、Ｎ+層２１ｃよりなる第２のＳｉ柱２２ｂに、第１のビット線ＢＬ１に繋がるＮ+層２１ｂを第１のダイナミック フラッシュ メモリセルと共通に用いた第２のダイナミック フラッシュ メモリセルと、を積み重ねてダイナミック フラッシュ メモリを形成する。平面視において、第１のプレート線ＰＬ１、第１のワード線ＷＬ１、第２のワード線ＷＬ２と、第２のプレート線ＰＬ２と、が同じ方向に伸延し、且つこれらが第１のビット線ＢＬ１が伸延する方向と直交して形成されている。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図６に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図７に、動作上の問題点を、図８に、読出し動作を示す（非特許文献７～１０を参照）。
　図６にＤＲＡＭメモリセルの書込み動作を示す。図６（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図６（ｂ）は、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図６（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図６（ｃ）は、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図６（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図６（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図６（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、
図７を用いて説明する。図７（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図７（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) 　　　　　　　　　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図８に読出し動作を示す。図８（ａ）は、“１”書込み状態を、図８（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１２（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高性能化と、高密度化する必要がある。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
　基板上に、垂直方向に立つ第１の半導体柱であって、下から、第１の不純物層と、第１の半導体層と、第２の不純物層とよりなる第１の半導体柱と、
　前記第１の半導体柱上に、垂直方向に繋がってある第２の半導体柱であって、下から、第２の半導体層と、第３の不純物層とよりなる第２の半導体柱と、
　前記第１の半導体柱の下方を囲んだ第１のゲート絶縁層と、
　前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、
　前記第１の半導体柱の上方を囲んだ第２のゲート絶縁層と、
　前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
　前記第２の半導体柱の下方を囲んだ第３のゲート絶縁層と、
　前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、
　前記第２の半導体柱の上方を囲んだ第４のゲート絶縁層と、
　前記第４のゲート絶縁層を囲んだ第４のゲート導体層と、
を有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層に印加する電圧を制御して、前記第１の半導体柱と、前記第２の半導体柱の両方、又は一方の内部に、その多数キャリアである正孔群又は電子群をインパクトイオン化現象またはゲート誘起ドレインリーク電流により形成するとともに、形成した正孔群又は電子群を保持するデータ保持動作と、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層に印加する電圧を制御して、前記第１の半導体層と、前記第２の半導体層の内部から前記正孔群または前記電子群を除去するデータ消去動作と、を行う、
　ことを特徴とする（第１発明）。
　第２発明は、上記の第１発明において、
　前記第１の不純物層が第１のソース線に繋がり、
　前記第１のゲート導体層が第１のプレート線に繋がり、
　前記第２のゲート導体層が第１のワード線に繋がり、
　前記第２の不純物層が第１のビット線に繋がり
　前記第３のゲート導体層が第２のワード線に繋がり、
　前記第４のゲート導体層が第２のプレート線に繋がり、
　前記第３の不純物層が第２のソース線に繋がり、
　平面視において、前記第１のプレート線と、前記第１のワード線と、前記第２のプレート線と、前記第２のワード線とが同じ第１の方向に伸延し、前記第１の方向と直交する第２の方向に前記第１のビット線が伸延している、
　ことを特徴とする（第２発明）。
　第３発明は、上記の第１発明において、前記第１のゲート導体層と、前記第４のゲート導体層と、が同じ導体材料層であり、前記第２のゲート導体層と、前記第３のゲート導体層と、が同じ導体材料層であることを特徴とする（第３発明）。
　第４発明は、上記の第１発明において、前記第１のゲート絶縁層と、前記第４のゲート絶縁層と、が同じ絶縁材料層であり、前記第２のゲート絶縁層と、前記第３のゲート絶縁層と、が同じ絶縁材料層であることを特徴とする（第４発明）。
　第５発明は、上記の第１発明において、
　前記第１のゲート導体層と前記第１の半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第２のチャネル半導体層との間の第２のゲート容量よりも大きく、
　前記第３のゲート導体層と前記第２の半導体層との間の第３のゲート容量は、前記第４のゲート導体層と前記第２のチャネル半導体層との間の第４のゲート容量よりも小さい、
　ことを特徴とする（第５発明）。
　第５発明は、上記の第１発明において、前記第１のゲート容量と前記第４のゲート容量とが同じであり、前記第２のゲート容量と前記第３のゲート容量と、が同じであることを特徴とする（第６発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置を示す構造図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の構造、駆動方式、製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係る第１のダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、第１のダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。そして、図５を用いて第１のダイナミック フラッシュ メモリセル上に、第２のダイナミック フラッシュ メモリセルを積み上げた構造のダイナミック フラッシュ メモリを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に第１のシリコン半導体柱２（特許請求の範囲の「第１の半導体柱」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）がある。そして、第１のＳｉ柱２は、下よりＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）、Ｐ層７（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ+層３ａ、３ｂ間のＰ層７がチャネル領域８（特許請求の範囲の「チャネル領域」の一例である）となる。第１のＳｉ柱２の下部を囲んで第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、第１のＳｉ柱２の上部を囲んで第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）と、がある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。これによりＮ+層３ａ、３ｂ、Ｐ層７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなる第１のダイナミック フラッシュ メモリセル９が形成される。
　そして、図１に示すように、Ｎ+層３ａは第１のソース線ＳＬ１（特許請求の範囲の「第１のソース線」の一例である）に、Ｎ+層３ｂは第１のビット線ＢＬ１（特許請求の範囲の「第１のビット線」の一例である）に、第１のゲート導体層５ａは第１のプレート線ＰＬ１（特許請求の範囲の「第１のプレート線」の一例である）に、第２のゲート導体層５ｂは第１のワード線ＷＬ１（特許請求の範囲の「第１のワード線」の一例である）に、それぞれ接続している。
　図１で示した第１のダイナミック フラッシュ メモリセル９を垂直方向に複数段積み上げる。この場合、平面視において、各段のプレート線導体層は第１のゲート導体層と、同じ方向に伸延しており、各段のワード線導体層は、第２のゲート導体層と同じ方向に伸延し、且つ各段のワード線導体層と、プレート線導体層と、は同じ方向に伸延している。
　なお、第１のプレート線ＰＬ１に接続している、第１のゲート導体層５ａのゲート容量は、第１のワード線ＷＬ１に接続している、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　また、第１のゲート導体層５ａを２つ以上に分割して、それぞれを第１のプレート線の導体電極として、同期または非同期で動作させてもよい。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれを第１のワード線ＷＬ１の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域８は、電気的に基板１から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域８に蓄えられている状態を示す。正孔群１１は、主にＰ層７ａに溜められる。そして。図２（ｂ）に示すように、消去動作時には、第１のソース線ＳＬ１の電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域８の初期電位の値に関係なく、第１のソース線ＳＬ１が接続されているソースとなるＮ+層３ａとチャネル領域８のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域８に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域８の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域８の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域８の電位状態となる。このため、フローティングボディのチャネル領域８の電位が負の電圧になると、第１のダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、この第１のワード線ＷＬ１が接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域８の消去状態は論理記憶データ“０”となる。なお、上記の第１のビット線ＢＬ１、第１のソース線ＳＬ１、第１のワード線ＷＬ１、第１のプレート線ＰＬ１に印加する電圧条件と、フローティングボディの電位は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、第１のダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、第１のソース線ＳＬ１の接続されたＮ+層３ａに例えば０Ｖを入力し、第１のビット線ＢＬ１の接続されたＮ+層３ｂに例えば３Ｖを入力し、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、第１のワード線ＷＬ１の接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａの内側のチャネル領域８には、環状の反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、第１のワード線ＷＬ１の接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、第１のワード線ＷＬ１の接続された第２のゲート導体層５ｂの内側のチャネル領域８には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。この第１のワード線ＷＬ１の接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域８の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、第１のワード線ＷＬ１の接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、第１のソース線ＳＬ１の接続されたＮ+層３ａから第１のビット線ＢＬ１の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半は第１のビット線ＢＬ１の接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（例えば非特許文献７を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域８の多数キャリアであり、チャネル領域８を正バイアスに充電する。第１のソース線ＳＬ１の接続されたＮ+層３ａは、０Ｖであるため、チャネル領域８は第１のソース線ＳＬ１の接続されたＮ+層３ａとチャネル領域８との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域８が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、第１のワード線ＷＬ１の接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域８の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、Ｎ+層３ａとチャネル領域８との間の第２の境界領域、または、Ｎ+層３ｂとチャネル領域８との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域８を充電しても良い。なお、上記の第１のビット線ＢＬ１、第１のソース線ＳＬ１、第１のワード線ＷＬ１、第１のプレート線ＰＬ１に印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、第１のダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、第１のダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域８がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域８がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、この第１のワード線ＷＬ１に対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、第１のダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂとのゲート容量の大小関係と、これに関係する動作を説明する。第１のワード線ＷＬ１の接続する第２のゲート導体層５ｂのゲート容量は、第１のプレート線ＰＬ１の接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、第１のプレート線ＰＬ１の接続する第１のゲート導体層５ａの垂直方向の長さを、第１のワード線ＷＬ１の接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、第１のワード線ＷＬ１の接続する第２のゲート導体層５ｂのゲート容量を、第１のプレート線ＰＬ１の接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）の第１のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｃ）に第１のダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、ＣPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂとチャネル領域８との間のＰＮ接合の容量であり、ＣSLはソースとなるＮ+層３ａとチャネル領域８との間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、第１のワード線ＷＬ１の電圧が振幅すると、その動作がチャネル領域８にノイズとして影響を与える。この時のチャネル領域８の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（４）
となる。ここで、ＶReadWLは第１のワード線ＷＬ１の読出し時の振幅電位である。式（４）から明らかなようにチャネル領域８の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。第１のプレートＰＬ１の接続する第１のゲート導体層５ａの垂直方向の長さを、第１のワード線ＷＬ１の接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなく、ΔＶFBを更に小さくしてもよい。なお、上記の第１のビット線ＢＬ１、第１のソース線ＳＬ１、第１のワード線ＷＬ１、第１のプレート線ＰＬ１に印加する電圧条件と、フローティングボディの電位は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５に、第１のダイナミック フラッシュ メモリセルの上に、第２のダイナミック フラッシュ メモリセルを積み上げた２段のダイナミック フラッシュ メモリセルの構造を示す。（ａ）はダイナミック フラッシュ メモリセルの平面図である。そして、（ｂ）は（ａ）におけるＸ－Ｘ’線に沿った垂直断面図である。（ｃ）は（ａ）におけるＹ－Ｙ’線に沿った垂直断面図である。実際のダイナミック フラッシュ メモリ装置では、多くのダイナミック フラッシュ メモリセルが２次元状に配置して形成される。
　Ｐ層基板２０（特許請求の範囲の「基板」の一例である）上に第１のＳｉ柱２５ａ（特許請求の範囲の「第１の半導体柱」の一例である）が形成されている。この第１のＳｉ柱２５ａは、下よりＮ+層２１ａ（特許請求の範囲の「第１の不純物層」の一例である）、Ｐ層２２ａ（特許請求の範囲の「第１の半導体層」の一例である）、Ｎ+層２１ｂ（特許請求の範囲の「第２の不純物層」の一例である）より形成されている。第１のＳｉ柱２５ａの下部を囲んで第１のゲート絶縁層２６ａａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）が形成されている。そして、第１のゲート絶縁層２６ａａを囲んで第１のゲート導体層２７ａ（特許請求の範囲の「第１のゲート導体層」の一例である）が形成されている。そして、第１のＳｉ柱２５ａの上部を囲んで第２のゲート絶縁層２６ａｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。そして、第２のゲート絶縁層２６ａｂを囲んで第２のゲート導体層２９ａ（特許請求の範囲の「第２のゲート導体層」の一例である）が形成されている。そして、第１のゲート導体層２７ａ、第２のゲート導体層２９ａは、第１のゲート導体層２７ａの上面まで繋がって形成された第２のゲート絶縁層２６ａｂにより分離されている。そして、Ｎ+層２１ｂに接続している第１の配線導体層３０が形成されている。
　そして、Ｎ+層２１ｂ上に第２のＳｉ柱２５ｂ（特許請求の範囲の「第２の半導体柱」の一例である）が形成されている。この第２のＳｉ柱２５ｂは、下よりＰ層２２ｂ（特許請求の範囲の「第２の半導体層」の一例である）、Ｎ+層２１ｃ（特許請求の範囲の「第３の不純物層」の一例である）より形成されている。第２のＳｉ柱２５ｂの下部を囲んで第３のゲート絶縁層２６ｂａ（特許請求の範囲の「第３のゲート絶縁層」の一例である）が形成されている。そして、第３のゲート絶縁層２６ｂａを囲んで第３のゲート導体層２９ｂ（特許請求の範囲の「第３のゲート導体層」の一例である）が形成されている。そして、第２のＳｉ柱２５ｂの上部を囲んで第４のゲート絶縁層２６ｂｂ（特許請求の範囲の「第４のゲート絶縁層」の一例である）が形成されている。そして、第４のゲート絶縁層２６ａｂを囲んで第４のゲート導体層２７ｂ（特許請求の範囲の「第４のゲート導体層」の一例である）が形成されている。そして、第３のゲート導体層２９ｂ、第４のゲート導体層２７ｂは、第３のゲート導体層２９ｂの上面まで繋がって形成された第３のゲート絶縁層２６ｂｂにより分離されている。そして、Ｎ+層２１ｂに接続している第１の配線導体層３０が形成されている。第１の配線導体層３０は、第２のゲート導体層２９ａ、第３のゲート導体層２９ｂから絶縁層２８ｄにより分離されている。そして、Ｎ+層２１ｃにコンタクトホール３３を介して、接続している第２の配線導体層３４が形成されている。そして、第１のＳｉ柱２５ａの底部外周部のＮ+層２１ａ上に絶縁層２８ａ、第１のゲート導体層２７ａを囲んで絶縁層２８ｂ、第２のゲート導体層２９ａを囲んで絶縁層２８ｃ、第１の配線導体層３０を囲んで絶縁層２８ｄ、第３のゲート導体層２９ｂを囲んで絶縁層２８ｅ、第４のゲート導体層２７ｂを囲んで絶縁層２８ｆ、Ｎ+層２１ｃとコンタクトホール３３を囲んで絶縁層２８ｇが形成されている。なお、第１のゲート導体層２７ａと第４のゲート導体層２７ｂと、は同じ導体材料層で形成するのが望ましい。同じく、第２のゲート導体層２９ａと第３のゲート導体層２９ｂと、は同じ導体材料層で形成するのが望ましい。また、第１のゲート絶縁層２６ａａと第４のゲート絶縁層２６ｂｂと、は同じ絶縁材料層で形成するのが望ましい。同じく、第２のゲート絶縁層２６ａｂと第３のゲート絶縁層２６ｂａと、は同じ絶縁材料層で形成するのが望ましい。
　そして、Ｎ+層２１ａは第１のソース線ＳＬ１（特許請求の範囲の「第１のソース線」の一例である）に、Ｎ+層２１ｂに繋がった第１の配線導体層３０は第１のビット線ＢＬ１（特許請求の範囲の「第１のビット線」の一例である）に、第１のゲート導体層２７ａは第１のプレート線ＰＬ１（特許請求の範囲の「第１のプレート線」の一例である）に、第２のゲート導体層２９ａは第１のワード線ＷＬ１（特許請求の範囲の「第１のワード線」の一例である）に、それぞれ接続している。そして、第３のゲート導体層２９ｂは第２のワード線ＷＬ２（特許請求の範囲の「第２のワード線」の一例である）に、第４のゲート導体層２７ｂは第２のプレート線ＰＬ２（特許請求の範囲の「第２のプレート線」の一例である）に、Ｎ+層２１ｃに繋がった第２の配線導体層３４は第２のソース線ＳＬ２（特許請求の範囲の「第２のソース線」の一例である）に、それぞれ接続している。
　そして、第１のプレート線ＰＬ１に繋がった第１のゲート導体層２７ａと、第１のワード線ＷＬ１に繋がった第２のゲート導体層２９ａと、第２のワード線ＷＬ２に繋がった第３のゲート導体層２９ｂと、第２のプレート線ＰＬ２に繋がった第４のゲート導体層２７ｂと、は平面視において同じ方向であるＸ－Ｘ’線方向に伸延して形成されている。そして、第１のビット線ＢＬ１に接続した第１の配線導体層３０は、平面視において、第１のゲート導体層２７ａと、第２のゲート導体層２９ａと、第３のゲート導体層２９ｂと、第４のゲート導体層２７ｂと、に直交したＹ－Ｙ’線方向に伸延して形成されている。これにより、第１のビット線ＢＬ１に繋がったＮ+層２１ｂを共通にして、第１のＳｉ柱２５ａに第１のダイナミック フラッシュ メモリセルが形成され、そして、第２のＳｉ柱２５ｂに第２のダイナミック フラッシュ メモリセルが形成される。
　なお、第２のソース線ＳＬ２に接続した第２の配線導体層３４は、Ｘ－Ｘ’線方向、又はＹ－Ｙ’線方向に伸延させて形成してもよい。または、Ｘ－Ｘ’線方向、又はＹ－Ｙ’線方向の両方向で隣接した第２のダイナミック フラッシュ メモリセル間で繋がって形成してもよい。
　また、第１のゲート導体層２７ａとＰ層２２ａ間の第１のゲート容量が、第２のゲート導体層２９ａとＰ層２２ａ間の第２のゲート容量より大きいことが、フローティングボディ電圧の安定化にとって望ましい。同じく、第３のゲート導体層２９ｂとＰ層２２ｂ間の第３のゲート容量が、第４のゲート導体層２９ａとＰ層２２ｂ間の第４のゲート容量より小さいことが、フローティングボディ電圧の安定化にとって望ましい。そして、第１のゲート容量と第４のゲート容量とを同じにして、且つ第２のゲート容量と第３のゲート容量とを同じにすることが、第１のダイナミック フラッシュ メモリセルと第２のダイナミック フラッシュ メモリセルを同じ駆動電圧で動作させるために望ましい。なお、第１乃至第４のゲート容量は、垂直方向におけるゲート長が関係するので、このゲート長は動作上問題のない精度で加工されている。同じく、第１乃至第４のゲート絶縁層の膜厚も動作上問題のない精度で加工されている。
　また、第１のゲート絶縁層２６ａａと第４のゲート絶縁層２６ｂｂとを、同じ材料層で形成することが、第１のゲート容量と第４のゲート容量を同じにするために望ましい。同じく、第２のゲート絶縁層２６ａｂと第３のゲート絶縁層２６ｂａとを、同じ材料層で形成することが、第２のゲート容量と第３のゲート容量を同じにするために望ましい。
　また、図５は、矩形状の垂直断面を有する第１のＳｉ柱２５ａ、第２のＳｉ柱２５ｂを用いて説明したが、これら垂直断面形状は台形状に形成されてもよい。また、第１のＳｉ柱２５ａにおいて、第１のゲート絶縁層２６ａａ、第２のゲート絶縁層２６ａｂで囲まれた部分の形状が矩形状と、台形状というように異なっていてもよい。同じく、第２のＳｉ柱２５ｂにおいて、第３のゲート絶縁層２６ｂａ、第４のゲート絶縁層２６ｂｂで囲まれた部分の形状が矩形状と、台形状というように異なっていてもよい。
　また、図１における、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの一部を囲んでいても、ダイナミック フラッシュ メモリ動作を行うことができる。また、第１のゲート導体層５ａを複数の導体層に分割して、それぞれを同期、または非同期で、同じ駆動電圧、または異なる駆動電圧で動作してもダイナミック フラッシュ メモリ動作を行うことができる。同様に、第２のゲート導体層５ｂを複数の導体層に分割して、それぞれを同期、または非同期で、同じ駆動電圧、または異なる駆動電圧で動作してもダイナミック フラッシュ メモリ動作を行うことができる。このことは、図５においても同様である。
　また、図１における、Ｎ+層３ａは基板１上に伸延させて、第１のソース線ＳＬ１の配線導体層を兼ねさせてもよい。また、Ｎ+層３ａに、例えばＷ層などの導体層を接続してもよい。このことは、図５においても同様である。
　また、図１において、Ｎ+層３ａ、３ｂ、Ｐ層７の導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｓｉ柱２での多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域８に蓄えられて、“１”状態が設定される。このことは、図５においても同様である。
　本実施形態は、下記の特徴を供する。
（特徴１）
　図５に示すように、平面視において、第１のＳｉ柱２５ａに形成した第１のダイナミック フラッシュ メモリセルと第２のＳｉ柱２５ｂに形成した第２のダイナミック フラッシュ メモリセルとが垂直方向に重なって形成されている。これにより、セル面積を増加させることなしに２個のダイナミック フラッシュ メモリセルを形成することができる。これにより、ダイナミック フラッシュ メモリの高集積化が図られる。
（特徴２）
　図５に示すように、第１のＳｉ柱２５ａの頂部にあるＮ+層２１ｂが、第１のダイナミック フラッシュ メモリセルと、第２のダイナミック フラッシュ メモリセルと、の第１のビット線ＢＬ１に繋がるＮ+層を兼用している。これにより、ダイナミック フラッシュ メモリの製造工程の簡略化と、容易化が図られる。
（その他の実施形態）
　なお、第１のプレート線ＰＬ１に繋がるゲート導体層５ａは、単層または複数のドナー又はアクセプタ不純物を多く含んだ多結晶Ｓｉを含めた導体材料層を組み合わせて用いてもよい。同じく、第１のワード線ＷLに繋がるゲート導体層５ｂは、単層または複数の導体材料層を組み合わせて用いてもよい。また、第１乃至第２のゲート導体層５ａ、５ｂの外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、図５に係る実施形態においても同様である。
　また、図１では、第１のプレート線ＰＬ１に接続された第１のゲート導体層５ａのゲート容量が、第１のワード線ＷＬ１が接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚より薄くしてもよい。また、第１のゲート絶縁層４ａの誘電率を、第２のゲート絶縁層４ｂの誘電率より高くしてもよい。また、第１のゲート導体層５ａ、第２のゲート導体層５ｂの長さ、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量より、大きくしてもよい。このことは、図５に係る実施形態においても同様である。
　また、図１において、第１のプレート線ＰＬ１の接続する第１のゲート導体層５ａの垂直方向の長さを、第１のワード線ＷＬ１の接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くして、CPL＞CWLとした。しかし、第１のプレート線ＰＬ１を付加することだけでも、第１のワード線WL１のチャネル領域８に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域８の電位変動ΔＶFBは、小さくなる。このことは、図５に係る実施形態においても同様である。
　また、図２～図４の説明における第１のプレート線ＰＬ１の電圧は、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、第１のプレート線ＰＬ１の電圧は、消去時のみ、例えば、０Ｖを印加しても良い。また、第１のプレート線ＰＬ１の電圧は、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、図１における、Ｓｉ柱２の平面視における形状は、円形状であったが、円形以外の、例えば楕円、一方方向に長く伸びた形状などであってもよい。このことは、図５に係る実施形態においても同様である。
　また、本実施形態の説明では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域８内の正孔群を引き抜いていたが、ソース線ＳＬ１に代わり、ビット線ＢＬ１を負バイアスにして、あるいは、ソース線ＳＬ１とビット線ＢＬ１の両方を負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。
　また、図１において、Ｎ+層３ａと、Ｐ層７間に、Ｎ型、またはアクセプタ不純物濃度の異なるＰ型の不純物層があってもよい。また、Ｎ+層３ｂと、Ｐ層７との間に、Ｎ型、またはＰ型の不純物層があってもよい。このことは、図５に係る実施形態においても同様である。
　また、図１のＮ+層３ａ、３ｂは、ドナー不純物を含んだ、Ｓｉまたは他の半導体材料層より形成されてもよい。また、Ｎ+層３ａと、Ｎ+層３ｂと、は異なる半導体材料層で形成されてもよい。このことは、図５に係る実施形態においても同様である。
　また、図１における第１のＳｉ柱２を２次元状に、正方格子状、または斜方格子状に配列させてもよい良い。このことは、図５に係る実施形態においても同様である。
　なお、図１の基板１として、Ｐ層、ＳＯＩ、多層ウエルを用いてもよい。このことは、図５に係る実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
１　基板
２０　Ｐ層基板
２、２５ａ　第１のＳｉ柱
２５ｂ　第２のＳｉ柱
３ａ、３ｂ、２１ａ、２１ｂ、２１ｃ　Ｎ+層
４ａ、２６ａａ　第１のゲート絶縁層
４ｂ、２６ａｂ　第２のゲート絶縁層
２６ｂａ　第３のゲート絶縁層
２６ｂｂ　第４のゲート絶縁層
５ａ、２７ａ　第１のゲート導体層
５ｂ、２９ａ　第２のゲート導体層
２９ｂ　第３のゲート導体層
２７ｂ　第４のゲート導体層
６、２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、２８ｇ　絶縁層
７、２２ａ、２２ｂ　Ｐ層
８　チャネル領域
９　第１のダイナミック フラッシュ メモリセル
１１　正孔群
１２ａ、１２ｂ　反転層
１３　ピンチオフ点
ＳＬ１　第１のソース線
ＳＬ２　第２のソース線
ＰＬ１　第１のプレート線
ＰＬ２　第２のプレート線
ＷＬ１　第１のワード線
ＷＬ２　第２のワード線

ＢＬ１　第１のビット線
３３　　コンタクトホール
３０　第１の配線導体層
３４　第２の配線導体層

Claims (6)

  1. 　基板上に、垂直方向に立つ第１の半導体柱であって、下から、第１の不純物層と、第１の半導体層と、第２の不純物層とよりなる第１の半導体柱と、
    　前記第１の半導体柱上に、垂直方向に繋がってある第２の半導体柱であって、下から、第２の半導体層と、第３の不純物層とよりなる第２の半導体柱と、
    　前記第１の半導体柱の下方を囲んだ第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、
    　前記第１の半導体柱の上方を囲んだ第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
    　前記第２の半導体柱の下方を囲んだ第３のゲート絶縁層と、
    　前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、
    　前記第２の半導体柱の上方を囲んだ第４のゲート絶縁層と、
    　前記第４のゲート絶縁層を囲んだ第４のゲート導体層と、
    を有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層に印加する電圧を制御して、前記第１の半導体柱と、前記第２の半導体柱の両方、又は一方の内部に、その多数キャリアである正孔群又は電子群をインパクトイオン化現象またはゲート誘起ドレインリーク電流により形成するとともに、形成した正孔群又は電子群を保持するデータ保持動作と、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層に印加する電圧を制御して、前記第１の半導体層と、前記第２の半導体層の内部から前記正孔群または前記電子群を除去するデータ消去動作と、を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１の不純物層が第１のソース線に繋がり、
    　前記第１のゲート導体層が第１のプレート線に繋がり、
    　前記第２のゲート導体層が第１のワード線に繋がり、
    　前記第２の不純物層が第１のビット線に繋がり
    　前記第３のゲート導体層が第２のワード線に繋がり、
    　前記第４のゲート導体層が第２のプレート線に繋がり、
    　前記第３の不純物層が第２のソース線に繋がり、
    　平面視において、前記第１のプレート線と、前記第１のワード線と、前記第２のプレート線と、前記第２のワード線とが同じ第１の方向に伸延し、前記第１の方向と直交する第２の方向に前記第１のビット線が伸延している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記第１のゲート導体層と、前記第４のゲート導体層と、が同じ導体材料層であり、
    　前記第２のゲート導体層と、前記第３のゲート導体層と、が同じ導体材料層である、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第１のゲート絶縁層と、前記第４のゲート絶縁層と、が同じ絶縁材料層であり、
    　前記第２のゲート絶縁層と、前記第３のゲート絶縁層と、が同じ絶縁材料層である、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第１のゲート導体層と前記第１の半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第２のチャネル半導体層との間の第２のゲート容量よりも大きく、
    　前記第３のゲート導体層と前記第２の半導体層との間の第３のゲート容量は、前記第４のゲート導体層と前記第２のチャネル半導体層との間の第４のゲート容量よりも小さい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１のゲート容量と前記第４のゲート容量と、が同じであり、
    　前記第２のゲート容量と前記第３のゲート容量と、が同じである、
    　ことを特徴とする請求項５に記載の半導体素子を用いたメモリ装置。
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