JPH09135030A - 半導体集積回路装置およびそれを用いたコンピュータシステム、ならびに半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置およびそれを用いたコンピュータシステム、ならびに半導体集積回路装置の製造方法Info
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- JPH09135030A JPH09135030A JP7289613A JP28961395A JPH09135030A JP H09135030 A JPH09135030 A JP H09135030A JP 7289613 A JP7289613 A JP 7289613A JP 28961395 A JP28961395 A JP 28961395A JP H09135030 A JPH09135030 A JP H09135030A
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Abstract
(57)【要約】
【課題】 完全空乏化トランジスタを用いて高速化と低
電力を両立させ、かつ部分空乏化トランジスタを用いて
耐圧が確保できる半導体集積回路装置の製造技術を提供
する。 【解決手段】 ＳＯＩ基板上に所定の集積回路が作製さ
れる半導体集積回路装置であって、イオン打ち込みの条
件を変えて打ち分けることで、左側のＭＯＳトランジス
タはチャネル領域のドーパント濃度が低いため、領域全
体が空乏化している完全空乏化トランジスタ２８とな
り、右側のＭＯＳトランジスタは、チャネル領域にドー
パント濃度が高い領域を有するため、チャネル領域は部
分的にしか空乏化しない部分空乏化トランジスタ２９と
なり、これにより完全空乏化トランジスタ２８と部分空
乏化トランジスタ２９とが、不純物濃度を異なるように
して同一のＳＯＩ基板１０上に形成されている。
電力を両立させ、かつ部分空乏化トランジスタを用いて
耐圧が確保できる半導体集積回路装置の製造技術を提供
する。 【解決手段】 ＳＯＩ基板上に所定の集積回路が作製さ
れる半導体集積回路装置であって、イオン打ち込みの条
件を変えて打ち分けることで、左側のＭＯＳトランジス
タはチャネル領域のドーパント濃度が低いため、領域全
体が空乏化している完全空乏化トランジスタ２８とな
り、右側のＭＯＳトランジスタは、チャネル領域にドー
パント濃度が高い領域を有するため、チャネル領域は部
分的にしか空乏化しない部分空乏化トランジスタ２９と
なり、これにより完全空乏化トランジスタ２８と部分空
乏化トランジスタ２９とが、不純物濃度を異なるように
して同一のＳＯＩ基板１０上に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術に関し、特にＳＯＩ（Silicon On Insulator)基板上
に作製したＬＳＩにおいて、このＳＯＩ基板の利点を活
かした部分空乏化トランジスタと完全空乏化トランジス
タとの形成に好適な半導体集積回路装置およびそれを用
いたコンピュータシステム、ならびに半導体集積回路装
置の製造方法に適用して有効な技術に関する。
術に関し、特にＳＯＩ（Silicon On Insulator)基板上
に作製したＬＳＩにおいて、このＳＯＩ基板の利点を活
かした部分空乏化トランジスタと完全空乏化トランジス
タとの形成に好適な半導体集積回路装置およびそれを用
いたコンピュータシステム、ならびに半導体集積回路装
置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、発明者が検討したところによ
れば、ＳＯＩ基板上に作製したＬＳＩにおいては、完全
な素子分離が可能となるために配線−基板間の寄生容量
や拡散層容量などが低減でき、半導体集積回路装置の動
作速度を向上させることができるので、バルクＬＳＩに
比べて低電力・高速化の可能性が秘められていることが
考えられる。
れば、ＳＯＩ基板上に作製したＬＳＩにおいては、完全
な素子分離が可能となるために配線−基板間の寄生容量
や拡散層容量などが低減でき、半導体集積回路装置の動
作速度を向上させることができるので、バルクＬＳＩに
比べて低電力・高速化の可能性が秘められていることが
考えられる。
【０００３】このようなＳＯＩ基板上に作製した半導体
集積回路技術としては、たとえば「IEEE JOURNAL OF SO
LID-STATE CIRCUITS,VOL.29,NO.11,NOVEMBER 1994 P132
3-P1329 」などに記載される技術などが挙げられる。
集積回路技術としては、たとえば「IEEE JOURNAL OF SO
LID-STATE CIRCUITS,VOL.29,NO.11,NOVEMBER 1994 P132
3-P1329 」などに記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なＳＯＩ基板上に作製した半導体集積回路技術において
は、ＳＯＩ基板の性能を引き出すには完全空乏化トラン
ジスタが必要であるが、この完全空乏化トランジスタは
耐圧が低いということが考えられる。特にＳＯＩ基板を
用いたＬＳＩにおいては、低電力・高速化とともに、ド
レイン耐圧の確保がＬＳＩ化に重要であることが本発明
者による検討の結果明らかとなっている。
なＳＯＩ基板上に作製した半導体集積回路技術において
は、ＳＯＩ基板の性能を引き出すには完全空乏化トラン
ジスタが必要であるが、この完全空乏化トランジスタは
耐圧が低いということが考えられる。特にＳＯＩ基板を
用いたＬＳＩにおいては、低電力・高速化とともに、ド
レイン耐圧の確保がＬＳＩ化に重要であることが本発明
者による検討の結果明らかとなっている。
【０００５】そこで、本発明の目的は、完全空乏化トラ
ンジスタと部分空乏化トランジスタとを同一基板上に形
成することによって、完全空乏化トランジスタを用いて
高速化と低電力を両立させ、かつ部分空乏化トランジス
タを用いて耐圧を確保することができる半導体集積回路
装置およびそれを用いたコンピュータシステム、ならび
に半導体集積回路装置の製造方法を提供することにあ
る。
ンジスタと部分空乏化トランジスタとを同一基板上に形
成することによって、完全空乏化トランジスタを用いて
高速化と低電力を両立させ、かつ部分空乏化トランジス
タを用いて耐圧を確保することができる半導体集積回路
装置およびそれを用いたコンピュータシステム、ならび
に半導体集積回路装置の製造方法を提供することにあ
る。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００８】すなわち、本発明の半導体集積回路装置
は、ＳＯＩ基板上に所定の集積回路が作製される半導体
集積回路装置に適用されるものであり、前記集積回路の
うち、外部インターフェースやＤＲＡＭのワード線昇圧
回路のような高耐圧が必要な回路は部分空乏化トランジ
スタを用いて構成し、かつそれ以外の降圧した電圧しか
印加されない低電力・高速化が必要な回路は完全空乏化
トランジスタを用いて構成するものであり、特にＤＲＡ
ＭまたはＳＲＡＭなどの半導体記憶装置に適用するよう
にしたものである。
は、ＳＯＩ基板上に所定の集積回路が作製される半導体
集積回路装置に適用されるものであり、前記集積回路の
うち、外部インターフェースやＤＲＡＭのワード線昇圧
回路のような高耐圧が必要な回路は部分空乏化トランジ
スタを用いて構成し、かつそれ以外の降圧した電圧しか
印加されない低電力・高速化が必要な回路は完全空乏化
トランジスタを用いて構成するものであり、特にＤＲＡ
ＭまたはＳＲＡＭなどの半導体記憶装置に適用するよう
にしたものである。
【０００９】さらに、本発明のコンピュータシステム
は、前記半導体集積回路装置または半導体記憶装置に加
えて、少なくとも、中央処理装置およびその周辺回路な
どを有するものである。
は、前記半導体集積回路装置または半導体記憶装置に加
えて、少なくとも、中央処理装置およびその周辺回路な
どを有するものである。
【００１０】また、本発明の半導体集積回路装置の製造
方法は、ＳＯＩ基板上に作製される所定の集積回路を、
高耐圧が必要な回路と低電力・高速化が必要な回路とに
区別し、同一のＳＯＩ基板上に、高耐圧が必要な回路を
部分空乏化トランジスタを用いて作製し、かつ低電力・
高速化が必要な回路を完全空乏化トランジスタを用いて
作製するものである。
方法は、ＳＯＩ基板上に作製される所定の集積回路を、
高耐圧が必要な回路と低電力・高速化が必要な回路とに
区別し、同一のＳＯＩ基板上に、高耐圧が必要な回路を
部分空乏化トランジスタを用いて作製し、かつ低電力・
高速化が必要な回路を完全空乏化トランジスタを用いて
作製するものである。
【００１１】具体的に、前記部分空乏化トランジスタま
たは完全空乏化トランジスタを同一のＳＯＩ基板上に作
り分ける際には、イオン打ち込みの条件を変えて打ち分
けたり、ＬＯＣＯＳ形成プロセスと同様のプロセス（リ
セスアレー）を用いたり、さらにはＳＯＩ基板の埋め込
み酸化膜中に局所的に不純物を導入し、そこから埋め込
み酸化膜上の単結晶シリコン薄膜中に熱拡散により不純
物を導入するプロセスを用いて、シリコンの不純物濃度
または膜厚が異なるようにしたものである。
たは完全空乏化トランジスタを同一のＳＯＩ基板上に作
り分ける際には、イオン打ち込みの条件を変えて打ち分
けたり、ＬＯＣＯＳ形成プロセスと同様のプロセス（リ
セスアレー）を用いたり、さらにはＳＯＩ基板の埋め込
み酸化膜中に局所的に不純物を導入し、そこから埋め込
み酸化膜上の単結晶シリコン薄膜中に熱拡散により不純
物を導入するプロセスを用いて、シリコンの不純物濃度
または膜厚が異なるようにしたものである。
【００１２】すなわち、部分空乏化トランジスタまたは
完全空乏化トランジスタにおいて、完全空乏化トランジ
スタは、ＳＯＩ基板の利点を最も活かせるトランジスタ
であるが、ドレイン耐圧が低いという欠点があり、これ
に対して部分空乏化トランジスタは、トランジスタとし
ての性能は完全空乏化トランジスタに比べて劣るもの
の、ドレイン耐圧の確保が可能である。
完全空乏化トランジスタにおいて、完全空乏化トランジ
スタは、ＳＯＩ基板の利点を最も活かせるトランジスタ
であるが、ドレイン耐圧が低いという欠点があり、これ
に対して部分空乏化トランジスタは、トランジスタとし
ての性能は完全空乏化トランジスタに比べて劣るもの
の、ドレイン耐圧の確保が可能である。
【００１３】よって、本発明によれば、完全空乏化トラ
ンジスタと部分空乏化トランジスタとを同一のＳＯＩ基
板上に形成することを可能にして、内部で降圧した電圧
しか印加されない回路には完全空乏化トランジスタを用
いて高速化と低電力を両立させ、かつ外部インターフェ
ースやＤＲＡＭのワード線昇圧回路のような高耐圧が必
要になる回路には部分空乏化トランジスタを用いて耐圧
を確保することができる。
ンジスタと部分空乏化トランジスタとを同一のＳＯＩ基
板上に形成することを可能にして、内部で降圧した電圧
しか印加されない回路には完全空乏化トランジスタを用
いて高速化と低電力を両立させ、かつ外部インターフェ
ースやＤＲＡＭのワード線昇圧回路のような高耐圧が必
要になる回路には部分空乏化トランジスタを用いて耐圧
を確保することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１５】（実施の形態１）図１は本発明の実施の形
態１である半導体集積回路装置を示す概略機能ブロック
図、図２は本実施の形態１におけるデータ出力回路の一
例を示す回路図、図３〜図１０は本実施の形態１におけ
るＭＯＳトランジスタの製造工程を示す断面図である。
態１である半導体集積回路装置を示す概略機能ブロック
図、図２は本実施の形態１におけるデータ出力回路の一
例を示す回路図、図３〜図１０は本実施の形態１におけ
るＭＯＳトランジスタの製造工程を示す断面図である。
【００１６】まず、図１により本実施の形態１の半導体
集積回路装置の概略構成を説明する。
集積回路装置の概略構成を説明する。
【００１７】本実施の形態１の半導体集積回路装置は、
たとえばＳＯＩ基板上に所定の集積回路が作製される半
導体集積回路装置とされ、内部回路１、入出力インター
フェース２、降圧回路３などからなり、内部で降圧した
電圧しか印加されない内部回路１は完全空乏化トランジ
スタのみを用いて構成され、入出力インターフェース２
や外部電源の降圧回路３、さらに内部回路１の高耐圧が
必要な高耐圧部４は部分空乏化トランジスタを含んで構
成され、これらの完全空乏化トランジスタと部分空乏化
トランジスタとが同一のＳＯＩ基板上に形成されてい
る。
たとえばＳＯＩ基板上に所定の集積回路が作製される半
導体集積回路装置とされ、内部回路１、入出力インター
フェース２、降圧回路３などからなり、内部で降圧した
電圧しか印加されない内部回路１は完全空乏化トランジ
スタのみを用いて構成され、入出力インターフェース２
や外部電源の降圧回路３、さらに内部回路１の高耐圧が
必要な高耐圧部４は部分空乏化トランジスタを含んで構
成され、これらの完全空乏化トランジスタと部分空乏化
トランジスタとが同一のＳＯＩ基板上に形成されてい
る。
【００１８】なお、入出力インターフェース２や降圧回
路３は回路を工夫することによって、トランジスタのソ
ース・ドレイン間に外部電源の電圧がそのままかからな
いようにすることもできるため、その場合に部分空乏化
トランジスタを使う部分は、内部回路１の高耐圧を必要
とする高耐圧部４の回路ブロック、たとえばＤＲＡＭで
いえばワード線電圧昇圧回路などに限られる。
路３は回路を工夫することによって、トランジスタのソ
ース・ドレイン間に外部電源の電圧がそのままかからな
いようにすることもできるため、その場合に部分空乏化
トランジスタを使う部分は、内部回路１の高耐圧を必要
とする高耐圧部４の回路ブロック、たとえばＤＲＡＭで
いえばワード線電圧昇圧回路などに限られる。
【００１９】具体的に、内部回路１と入出力インターフ
ェース２におけるデータ出力回路は、たとえば図２に示
すように公知のキャパシタ昇圧型とされ、図中左半分が
内部回路１の出力部５であり、この部分は降圧された電
源を用いて動作するために完全空乏化トランジスタが使
用される。この内部回路１からのデータ出力信号ＲＤ，
／ＲＤは、出力段の活性化信号φとともにＡＮＤゲート
を介して論理積動作により出力されている。
ェース２におけるデータ出力回路は、たとえば図２に示
すように公知のキャパシタ昇圧型とされ、図中左半分が
内部回路１の出力部５であり、この部分は降圧された電
源を用いて動作するために完全空乏化トランジスタが使
用される。この内部回路１からのデータ出力信号ＲＤ，
／ＲＤは、出力段の活性化信号φとともにＡＮＤゲート
を介して論理積動作により出力されている。
【００２０】一方、図２における右半分は入出力インタ
ーフェース２の外部出力部６であり、電源は外部の電源
をそのまま使用し、従ってトランジスタのソース・ドレ
イン間に外部の高い電圧がそのまま印加されるため、高
耐圧の部分空乏化トランジスタが使用される。この外部
出力部６においては、内部回路１からのデータ出力信号
がそれぞれｎＭＯＳトランジスタに入力され、さらに直
列接続された遅延回路τ１およびキャパシタに並列に接
続されるインバータとＣＭＯＳトランジスタ、遅延回路
τ２のみを介してそれぞれｎＭＯＳトランジスタに接続
され、これらのｎＭＯＳトランジスタの接続ノードから
外部へのデータ信号が出力されている。
ーフェース２の外部出力部６であり、電源は外部の電源
をそのまま使用し、従ってトランジスタのソース・ドレ
イン間に外部の高い電圧がそのまま印加されるため、高
耐圧の部分空乏化トランジスタが使用される。この外部
出力部６においては、内部回路１からのデータ出力信号
がそれぞれｎＭＯＳトランジスタに入力され、さらに直
列接続された遅延回路τ１およびキャパシタに並列に接
続されるインバータとＣＭＯＳトランジスタ、遅延回路
τ２のみを介してそれぞれｎＭＯＳトランジスタに接続
され、これらのｎＭＯＳトランジスタの接続ノードから
外部へのデータ信号が出力されている。
【００２１】次に、本実施の形態１の作用について、前
記半導体集積回路装置の要部を構成するＭＯＳトランジ
スタの製造工程を図３〜図１０により説明する。
記半導体集積回路装置の要部を構成するＭＯＳトランジ
スタの製造工程を図３〜図１０により説明する。
【００２２】始めに、図３〜図１０のＭＯＳトランジス
タの素子断面図において、左側のＭＯＳトランジスタは
チャネル領域のドーパント濃度が低いため、領域全体が
空乏化している完全空乏化トランジスタである。これに
対して、右側のＭＯＳトランジスタは、チャネル領域に
ドーパント濃度が高い領域を有するため、チャネル領域
は部分的にしか空乏化しない部分空乏化トランジスタで
ある。つまり、前記２種類のトランジスタはイオン打ち
込み条件を変化させることで同一のＳＯＩ基板上に形成
されている。
タの素子断面図において、左側のＭＯＳトランジスタは
チャネル領域のドーパント濃度が低いため、領域全体が
空乏化している完全空乏化トランジスタである。これに
対して、右側のＭＯＳトランジスタは、チャネル領域に
ドーパント濃度が高い領域を有するため、チャネル領域
は部分的にしか空乏化しない部分空乏化トランジスタで
ある。つまり、前記２種類のトランジスタはイオン打ち
込み条件を変化させることで同一のＳＯＩ基板上に形成
されている。
【００２３】以下、ｎチャネルについて、本実施の形態
１のＭＯＳトランジスタの製造方法を説明する。なお、
ｐチャネルについても、ドーパントの導電型を逆にすれ
ば同じ工程で作ることができるので、フォト工程を加え
ることにより同一のＳＯＩ基板上に相補型の回路を形成
することも可能である。
１のＭＯＳトランジスタの製造方法を説明する。なお、
ｐチャネルについても、ドーパントの導電型を逆にすれ
ば同じ工程で作ることができるので、フォト工程を加え
ることにより同一のＳＯＩ基板上に相補型の回路を形成
することも可能である。
【００２４】まず、たとえばシリコン単結晶７の上層に
ＳｉＯ2 からなる埋め込み酸化膜８が形成され、さらに
その上層に単結晶シリコン薄膜９が形成されているＳＯ
Ｉ基板１０の表面を酸化してＳｉＯ2 の酸化膜１１を形
成する。そして、その上層に、たとえばＳｉ3 Ｎ4 など
のシリコン窒化膜１２を堆積し、フォト工程を用いて素
子領域となる部分以外を覆っているシリコン窒化膜１２
を除去する（図３）。
ＳｉＯ2 からなる埋め込み酸化膜８が形成され、さらに
その上層に単結晶シリコン薄膜９が形成されているＳＯ
Ｉ基板１０の表面を酸化してＳｉＯ2 の酸化膜１１を形
成する。そして、その上層に、たとえばＳｉ3 Ｎ4 など
のシリコン窒化膜１２を堆積し、フォト工程を用いて素
子領域となる部分以外を覆っているシリコン窒化膜１２
を除去する（図３）。
【００２５】その後、熱酸化を行い、図３のシリコン窒
化膜１２の開口部に相当する部分に、たとえばＳｉＯ2
からなる素子分離酸化膜１３を形成する（図４）。そし
て、シリコン窒化膜１２をウェットエッチングで除去
し、さらに酸化膜１１を除去した後、改めてＳｉＯ2 な
どの酸化膜１４を熱酸化で形成する（図５）。
化膜１２の開口部に相当する部分に、たとえばＳｉＯ2
からなる素子分離酸化膜１３を形成する（図４）。そし
て、シリコン窒化膜１２をウェットエッチングで除去
し、さらに酸化膜１１を除去した後、改めてＳｉＯ2 な
どの酸化膜１４を熱酸化で形成する（図５）。
【００２６】続いて、図５のように完全空乏化トランジ
スタを形成する素子領域の部分にレジストマスク１５を
かけて、部分空乏化トランジスタを形成する素子領域に
のみ、高濃度不純物層１６をイオン打ち込みで形成す
る。具体的には、ｐ型不純物であるボロンをピーク濃度
が約１×１０18ｃｍ-3で、単結晶シリコン薄膜９と埋め
込み酸化膜８の界面で濃度が最大になるように打ち込
む。
スタを形成する素子領域の部分にレジストマスク１５を
かけて、部分空乏化トランジスタを形成する素子領域に
のみ、高濃度不純物層１６をイオン打ち込みで形成す
る。具体的には、ｐ型不純物であるボロンをピーク濃度
が約１×１０18ｃｍ-3で、単結晶シリコン薄膜９と埋め
込み酸化膜８の界面で濃度が最大になるように打ち込
む。
【００２７】そして、多結晶シリコン膜１７とシリコン
酸化膜１８を公知のＣＶＤ法で堆積する（図６）。この
多結晶シリコン膜１７は後にゲート電極となるため、堆
積時に不純物導入を一緒に行うか、もしくは堆積後、シ
リコン酸化膜１８を堆積する前に、イオン打ち込みをし
て活性化アニールをするなどの処理を行う。
酸化膜１８を公知のＣＶＤ法で堆積する（図６）。この
多結晶シリコン膜１７は後にゲート電極となるため、堆
積時に不純物導入を一緒に行うか、もしくは堆積後、シ
リコン酸化膜１８を堆積する前に、イオン打ち込みをし
て活性化アニールをするなどの処理を行う。
【００２８】さらに、フォト工程を用いて、シリコン酸
化膜１８および多結晶シリコン膜１７をゲート電極１
９，２０の形状に図７のように加工する。そして、ゲー
ト電極１９，２０をマスクとして、たとえばｎ型不純物
であるひ素などのイオン打ち込みを行い、ソース・ドレ
イン２１を形成する（図７）。
化膜１８および多結晶シリコン膜１７をゲート電極１
９，２０の形状に図７のように加工する。そして、ゲー
ト電極１９，２０をマスクとして、たとえばｎ型不純物
であるひ素などのイオン打ち込みを行い、ソース・ドレ
イン２１を形成する（図７）。
【００２９】続いて、酸化膜２２を公知のＣＶＤ法で堆
積する（図８）。この状態で異方性ドライエッチングを
行うと、図９のようにゲート電極１９，２０の側壁にの
み側壁酸化膜２３が残る。そして、ゲート電極１９，２
０をマスクとして２回目のソース・ドレインのイオン打
ち込みを行い、ソース・ドレイン２４を形成する。この
２回目のイオン打ち込みは、ソース・ドレイン２４を低
抵抗化するためのものである。
積する（図８）。この状態で異方性ドライエッチングを
行うと、図９のようにゲート電極１９，２０の側壁にの
み側壁酸化膜２３が残る。そして、ゲート電極１９，２
０をマスクとして２回目のソース・ドレインのイオン打
ち込みを行い、ソース・ドレイン２４を形成する。この
２回目のイオン打ち込みは、ソース・ドレイン２４を低
抵抗化するためのものである。
【００３０】最後に、たとえばＳｉＯ2 などからなる層
間絶縁膜２５を堆積して、前記のゲート電極１９，２
０、ソース・ドレイン２４に向けてコンタクト孔を開口
し、このコンタクト孔にアルミニウムやタングステンな
どの金属２６を埋め戻し、配線２７を形成して半導体装
置が完成する（図１０）。
間絶縁膜２５を堆積して、前記のゲート電極１９，２
０、ソース・ドレイン２４に向けてコンタクト孔を開口
し、このコンタクト孔にアルミニウムやタングステンな
どの金属２６を埋め戻し、配線２７を形成して半導体装
置が完成する（図１０）。
【００３１】以上のようにして、イオン打ち込みの条件
を変えて打ち分けることで、図１０において左側のＭＯ
Ｓトランジスタはチャネル領域のドーパント濃度が低い
ため、領域全体が空乏化している完全空乏化トランジス
タ２８となり、右側のＭＯＳトランジスタは、チャネル
領域にドーパント濃度が高い領域を有するため、チャネ
ル領域は部分的にしか空乏化しない部分空乏化トランジ
スタ２９となる。
を変えて打ち分けることで、図１０において左側のＭＯ
Ｓトランジスタはチャネル領域のドーパント濃度が低い
ため、領域全体が空乏化している完全空乏化トランジス
タ２８となり、右側のＭＯＳトランジスタは、チャネル
領域にドーパント濃度が高い領域を有するため、チャネ
ル領域は部分的にしか空乏化しない部分空乏化トランジ
スタ２９となる。
【００３２】従って、本実施の形態１の半導体集積回路
装置によれば、完全空乏化トランジスタ２８と部分空乏
化トランジスタ２９とを不純物濃度が異なるようにして
同一のＳＯＩ基板１０上に形成することができるので、
ＳＯＩ基板１０の利点を最も活かせる完全空乏化トラン
ジスタ２８を用いて高速化と低電力を両立させ、かつこ
の完全空乏化トランジスタ２８の欠点を補う部分空乏化
トランジスタ２９を用いてドレイン耐圧の確保を可能と
することができる。
装置によれば、完全空乏化トランジスタ２８と部分空乏
化トランジスタ２９とを不純物濃度が異なるようにして
同一のＳＯＩ基板１０上に形成することができるので、
ＳＯＩ基板１０の利点を最も活かせる完全空乏化トラン
ジスタ２８を用いて高速化と低電力を両立させ、かつこ
の完全空乏化トランジスタ２８の欠点を補う部分空乏化
トランジスタ２９を用いてドレイン耐圧の確保を可能と
することができる。
【００３３】特に、本実施の形態１の製造方法において
は、不純物濃度を変えて完全空乏化トランジスタ２８と
部分空乏化トランジスタ２９を形成することができるの
で、製造プロセスの面において、製造工程の増加を最低
限に抑えて簡単に半導体集積回路装置の形成が可能とな
る。
は、不純物濃度を変えて完全空乏化トランジスタ２８と
部分空乏化トランジスタ２９を形成することができるの
で、製造プロセスの面において、製造工程の増加を最低
限に抑えて簡単に半導体集積回路装置の形成が可能とな
る。
【００３４】なお、この半導体集積回路装置は、たとえ
ばＤＲＡＭまたはＳＲＡＭなどに適用し、ワード線昇圧
回路のような高耐圧が必要な回路に部分空乏化トランジ
スタ２９を用いることによって、高速化と低電力、耐圧
の確保が可能とされる半導体記憶装置を実現することが
できる。
ばＤＲＡＭまたはＳＲＡＭなどに適用し、ワード線昇圧
回路のような高耐圧が必要な回路に部分空乏化トランジ
スタ２９を用いることによって、高速化と低電力、耐圧
の確保が可能とされる半導体記憶装置を実現することが
できる。
【００３５】（実施の形態２）図１１〜図１４は本発明
の実施の形態２である半導体集積回路装置におけるＭＯ
Ｓトランジスタの製造工程を示す断面図である。
の実施の形態２である半導体集積回路装置におけるＭＯ
Ｓトランジスタの製造工程を示す断面図である。
【００３６】本実施の形態２の半導体集積回路装置は、
前記実施の形態１と同様にＳＯＩ基板上に所定の集積回
路が作製される半導体集積回路装置とされ、実施の形態
１との相違点は、ＬＯＣＯＳ形成プロセスと同様のプロ
セス（リセスアレー）を用いて、部分空乏化トランジス
タを形成する部分のシリコンの膜厚と、完全空乏化トラ
ンジスタを形成する部分のシリコンの膜厚とを異なるよ
うにして、同一のＳＯＩ基板上に部分空乏化トランジス
タと完全空乏化トランジスタとを作り分けて形成するよ
うにした点である。
前記実施の形態１と同様にＳＯＩ基板上に所定の集積回
路が作製される半導体集積回路装置とされ、実施の形態
１との相違点は、ＬＯＣＯＳ形成プロセスと同様のプロ
セス（リセスアレー）を用いて、部分空乏化トランジス
タを形成する部分のシリコンの膜厚と、完全空乏化トラ
ンジスタを形成する部分のシリコンの膜厚とを異なるよ
うにして、同一のＳＯＩ基板上に部分空乏化トランジス
タと完全空乏化トランジスタとを作り分けて形成するよ
うにした点である。
【００３７】すなわち、本実施の形態２の半導体集積回
路装置では、図１１〜図１４のＭＯＳトランジスタの素
子断面図において、左側のＭＯＳトランジスタはチャネ
ル領域の膜厚が薄いため、領域全体が空乏化している完
全空乏化トランジスタである。これに対して、右側のＭ
ＯＳトランジスタは、チャネル領域の膜厚が厚いため、
チャネル領域は部分的にしか空乏化しない部分空乏化ト
ランジスタである。つまり、前記２種類のトランジスタ
は埋め込み酸化膜上の単結晶シリコン薄膜の膜厚を変化
させることで同一のＳＯＩ基板上に形成されている。
路装置では、図１１〜図１４のＭＯＳトランジスタの素
子断面図において、左側のＭＯＳトランジスタはチャネ
ル領域の膜厚が薄いため、領域全体が空乏化している完
全空乏化トランジスタである。これに対して、右側のＭ
ＯＳトランジスタは、チャネル領域の膜厚が厚いため、
チャネル領域は部分的にしか空乏化しない部分空乏化ト
ランジスタである。つまり、前記２種類のトランジスタ
は埋め込み酸化膜上の単結晶シリコン薄膜の膜厚を変化
させることで同一のＳＯＩ基板上に形成されている。
【００３８】以下、ｎチャネルについて、本実施の形態
２のＭＯＳトランジスタの製造方法を説明する。ｐチャ
ネルについても、ドーパントの導電型を逆にすれば、同
じ工程で作ることができるので、フォト工程を加えるこ
とにより同一のＳＯＩ基板上に相補型の回路を形成する
ことも可能である。
２のＭＯＳトランジスタの製造方法を説明する。ｐチャ
ネルについても、ドーパントの導電型を逆にすれば、同
じ工程で作ることができるので、フォト工程を加えるこ
とにより同一のＳＯＩ基板上に相補型の回路を形成する
ことも可能である。
【００３９】まず、たとえばシリコン単結晶７ａの上層
にＳｉＯ2 からなる埋め込み酸化膜８ａが形成され、さ
らにその上層に単結晶シリコン薄膜９ａが形成されてい
るＳＯＩ基板１０ａの表面を酸化して酸化膜１１ａを形
成する（図１１）。そして、公知の選択酸化法を用い
て、完全空乏化トランジスタを形成する領域と、部分空
乏化トランジスタを形成する領域の単結晶シリコン薄膜
９ａに差を設ける。
にＳｉＯ2 からなる埋め込み酸化膜８ａが形成され、さ
らにその上層に単結晶シリコン薄膜９ａが形成されてい
るＳＯＩ基板１０ａの表面を酸化して酸化膜１１ａを形
成する（図１１）。そして、公知の選択酸化法を用い
て、完全空乏化トランジスタを形成する領域と、部分空
乏化トランジスタを形成する領域の単結晶シリコン薄膜
９ａに差を設ける。
【００４０】つまり、酸化膜１１ａ上にシリコン窒化膜
１２ａを堆積して、フォト工程とエッチングによって部
分空乏化トランジスタを形成する部分のシリコン窒化膜
１２ａを残し、完全空乏化トランジスタを形成する部分
のシリコン窒化膜１２ａを除去して洗浄する。
１２ａを堆積して、フォト工程とエッチングによって部
分空乏化トランジスタを形成する部分のシリコン窒化膜
１２ａを残し、完全空乏化トランジスタを形成する部分
のシリコン窒化膜１２ａを除去して洗浄する。
【００４１】その後、熱酸化を行って、完全空乏化トラ
ンジスタを形成する部分のシリコン酸化膜３０を形成す
る（図１２）。このとき、シリコン酸化膜３０と埋め込
み酸化膜８ａの間に残る単結晶シリコン薄膜９ａが完全
空乏化トランジスタの素子領域となるので、熱酸化によ
りこの単結晶シリコン薄膜９ａが消失しないように酸化
条件を調整する。
ンジスタを形成する部分のシリコン酸化膜３０を形成す
る（図１２）。このとき、シリコン酸化膜３０と埋め込
み酸化膜８ａの間に残る単結晶シリコン薄膜９ａが完全
空乏化トランジスタの素子領域となるので、熱酸化によ
りこの単結晶シリコン薄膜９ａが消失しないように酸化
条件を調整する。
【００４２】続いて、シリコン窒化膜１２ａとシリコン
酸化膜３０をウェットエッチングにより除去すると、所
望の膜厚差を有するＳＯＩ基板１０ａとなる（図１
３）。これ以降は、前記実施の形態１と同様に、素子分
離工程、ゲート形成工程、ソース・ドレイン形成工程、
層間絶縁膜形成工程、配線工程により、図１４に示す半
導体装置が完成する。
酸化膜３０をウェットエッチングにより除去すると、所
望の膜厚差を有するＳＯＩ基板１０ａとなる（図１
３）。これ以降は、前記実施の形態１と同様に、素子分
離工程、ゲート形成工程、ソース・ドレイン形成工程、
層間絶縁膜形成工程、配線工程により、図１４に示す半
導体装置が完成する。
【００４３】すなわち、図１４に示すように、ＳＯＩ基
板１０ａ上には、素子分離酸化膜１３ａ、シリコン酸化
膜および多結晶シリコンによるゲート電極１９ａ，２０
ａ、ソース・ドレイン２１ａ、ゲート電極１９ａ，２０
ａの側壁酸化膜２３ａ、ソース・ドレイン２４ａ、層間
絶縁膜２５ａが順に形成され、最後にゲート電極１９
ａ，２０ａ、ソース・ドレイン２４ａに向けて開口され
たコンタクト孔に金属２６ａを埋め戻し、配線２７ａを
形成することによって完成される。
板１０ａ上には、素子分離酸化膜１３ａ、シリコン酸化
膜および多結晶シリコンによるゲート電極１９ａ，２０
ａ、ソース・ドレイン２１ａ、ゲート電極１９ａ，２０
ａの側壁酸化膜２３ａ、ソース・ドレイン２４ａ、層間
絶縁膜２５ａが順に形成され、最後にゲート電極１９
ａ，２０ａ、ソース・ドレイン２４ａに向けて開口され
たコンタクト孔に金属２６ａを埋め戻し、配線２７ａを
形成することによって完成される。
【００４４】以上のようにして、ＬＯＣＯＳ形成プロセ
スと同様のプロセスを用いて、図１４において左側のＭ
ＯＳトランジスタはチャネル領域の膜厚が薄いため、領
域全体が空乏化している完全空乏化トランジスタ２８ａ
となり、右側のＭＯＳトランジスタは、チャネル領域の
膜厚が厚いため、チャネル領域は部分的にしか空乏化し
ない部分空乏化トランジスタ２９ａとなる。
スと同様のプロセスを用いて、図１４において左側のＭ
ＯＳトランジスタはチャネル領域の膜厚が薄いため、領
域全体が空乏化している完全空乏化トランジスタ２８ａ
となり、右側のＭＯＳトランジスタは、チャネル領域の
膜厚が厚いため、チャネル領域は部分的にしか空乏化し
ない部分空乏化トランジスタ２９ａとなる。
【００４５】従って、本実施の形態２の半導体集積回路
装置によれば、完全空乏化トランジスタ２８ａと部分空
乏化トランジスタ２９ａとを膜厚が異なるようにして同
一のＳＯＩ基板１０ａ上に形成することができるので、
前記実施の形態１と同様にＳＯＩ基板１０ａの利点を最
も活かせる完全空乏化トランジスタ２８ａを用いて高速
化と低電力を両立させ、かつこの完全空乏化トランジス
タ２８ａの欠点を補う部分空乏化トランジスタ２９ａを
用いてドレイン耐圧の確保が可能となる。
装置によれば、完全空乏化トランジスタ２８ａと部分空
乏化トランジスタ２９ａとを膜厚が異なるようにして同
一のＳＯＩ基板１０ａ上に形成することができるので、
前記実施の形態１と同様にＳＯＩ基板１０ａの利点を最
も活かせる完全空乏化トランジスタ２８ａを用いて高速
化と低電力を両立させ、かつこの完全空乏化トランジス
タ２８ａの欠点を補う部分空乏化トランジスタ２９ａを
用いてドレイン耐圧の確保が可能となる。
【００４６】特に、本実施の形態２の製造方法において
は、膜厚を変えて完全空乏化トランジスタ２８ａと部分
空乏化トランジスタ２９ａを形成することができるの
で、半導体集積回路装置の設計面において、設計制御が
容易に可能となる。
は、膜厚を変えて完全空乏化トランジスタ２８ａと部分
空乏化トランジスタ２９ａを形成することができるの
で、半導体集積回路装置の設計面において、設計制御が
容易に可能となる。
【００４７】以上、本発明者によってなされた発明を発
明の実施の形態１〜２に基づき具体的に説明したが、本
発明は前記実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。
明の実施の形態１〜２に基づき具体的に説明したが、本
発明は前記実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。
【００４８】たとえば、前記実施の形態１の半導体集積
回路装置については、ボロンを単結晶シリコン薄膜と埋
め込み酸化膜の界面で濃度が最大になるようにし、イオ
ン打ち込み条件を変化させることで不純物濃度が異なる
ようにする場合について説明したが、本発明は前記実施
の形態に限定されるものではなく、ボロンが完全に埋め
込み酸化膜中に入ってしまうエネルギー条件でイオン打
ち込みを行い、後続の熱工程の結果、埋め込み酸化膜か
らの不純物拡散により不純物層を形成する場合について
も適用可能である。
回路装置については、ボロンを単結晶シリコン薄膜と埋
め込み酸化膜の界面で濃度が最大になるようにし、イオ
ン打ち込み条件を変化させることで不純物濃度が異なる
ようにする場合について説明したが、本発明は前記実施
の形態に限定されるものではなく、ボロンが完全に埋め
込み酸化膜中に入ってしまうエネルギー条件でイオン打
ち込みを行い、後続の熱工程の結果、埋め込み酸化膜か
らの不純物拡散により不純物層を形成する場合について
も適用可能である。
【００４９】この場合には、前記実施の形態１に比べて
より急峻な不純物分布を形成することが可能となり、し
きい電圧の調整や短チャネル効果の抑制にも有利であ
る。また、製造プロセスおよび設計の面においても、前
記実施の形態１および２に比べて効果は小さいものの、
製造プロセスの簡単化、設計の容易化を図ることができ
る。
より急峻な不純物分布を形成することが可能となり、し
きい電圧の調整や短チャネル効果の抑制にも有利であ
る。また、製造プロセスおよび設計の面においても、前
記実施の形態１および２に比べて効果は小さいものの、
製造プロセスの簡単化、設計の容易化を図ることができ
る。
【００５０】さらに、ＤＲＡＭまたはＳＲＡＭなどの記
憶装置単位で使用される場合に限らず、たとえばコンピ
ュータシステム、デジタル・スチル・カメラシステム、
自動車システムなどの各種システムの記憶装置として広
く用いられ、一例として図１５によりコンピュータシス
テムについて説明する。
憶装置単位で使用される場合に限らず、たとえばコンピ
ュータシステム、デジタル・スチル・カメラシステム、
自動車システムなどの各種システムの記憶装置として広
く用いられ、一例として図１５によりコンピュータシス
テムについて説明する。
【００５１】図１５において、このコンピュータシステ
ムは、バスと中央処理装置ＣＰＵ、周辺装置制御部、主
記憶メモリとしての本発明のＤＲＡＭおよびその制御
部、バックアップメモリとしてのＳＲＡＭおよびバック
アップパリティとその制御部、プログラムが格納されて
いるＲＯＭ、表示系などによって構成されている。
ムは、バスと中央処理装置ＣＰＵ、周辺装置制御部、主
記憶メモリとしての本発明のＤＲＡＭおよびその制御
部、バックアップメモリとしてのＳＲＡＭおよびバック
アップパリティとその制御部、プログラムが格納されて
いるＲＯＭ、表示系などによって構成されている。
【００５２】前記周辺装置制御部は外部記憶装置および
キーボードＫＢなどと接続されている。また、表示系は
ビデオＲＡＭ（ＶＲＡＭ）などによって構成され、出力
装置としてのディスプレイと接続されることによってＶ
ＲＡＭ内の記憶情報の表示が行われる。また、コンピュ
ータシステムの内部回路に電源を供給するための電源供
給部が設けられている。
キーボードＫＢなどと接続されている。また、表示系は
ビデオＲＡＭ（ＶＲＡＭ）などによって構成され、出力
装置としてのディスプレイと接続されることによってＶ
ＲＡＭ内の記憶情報の表示が行われる。また、コンピュ
ータシステムの内部回路に電源を供給するための電源供
給部が設けられている。
【００５３】前記中央処理装置ＣＰＵは、各メモリを制
御するための信号を形成することによって前記各メモリ
の動作タイミング制御を行う。ここでは、前記発明を主
記憶メモリとしてのＤＲＡＭに適用した例について説明
したが、前記表示系のＶＲＡＭがマルチポートＶＲＡＭ
であった場合、前記ＶＲＡＭのランダムアクセス部に適
用することも可能である。
御するための信号を形成することによって前記各メモリ
の動作タイミング制御を行う。ここでは、前記発明を主
記憶メモリとしてのＤＲＡＭに適用した例について説明
したが、前記表示系のＶＲＡＭがマルチポートＶＲＡＭ
であった場合、前記ＶＲＡＭのランダムアクセス部に適
用することも可能である。
【００５４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５５】(1).完全空乏化トランジスタと部分空乏化
トランジスタを同一のＳＯＩ基板上に形成することがで
きるので、内部で降圧した電圧しか印加されない回路に
は完全空乏化トランジスタを用いて高速化と低電力を両
立させ、外部インターフェースのような高耐圧が必要に
なる回路には部分空乏化トランジスタを用いて耐圧を確
保することが可能となり、ＳＯＩ基板を用いる利点を最
大限に活かし、かつ総合的な回路性能の向上を図ること
が可能となる。
トランジスタを同一のＳＯＩ基板上に形成することがで
きるので、内部で降圧した電圧しか印加されない回路に
は完全空乏化トランジスタを用いて高速化と低電力を両
立させ、外部インターフェースのような高耐圧が必要に
なる回路には部分空乏化トランジスタを用いて耐圧を確
保することが可能となり、ＳＯＩ基板を用いる利点を最
大限に活かし、かつ総合的な回路性能の向上を図ること
が可能となる。
【００５６】(2).部分空乏化トランジスタと完全空乏化
トランジスタとを同一のＳＯＩ基板上に作り分ける際
に、イオン打ち込みの条件を変えて不純物濃度が異なる
ようにすることで、製造工程の増加を最低限に抑えて簡
単な製造プロセスによる半導体集積回路装置の形成が可
能となる。
トランジスタとを同一のＳＯＩ基板上に作り分ける際
に、イオン打ち込みの条件を変えて不純物濃度が異なる
ようにすることで、製造工程の増加を最低限に抑えて簡
単な製造プロセスによる半導体集積回路装置の形成が可
能となる。
【００５７】(3).部分空乏化トランジスタと完全空乏化
トランジスタとを同一のＳＯＩ基板上に作り分ける際
に、ＬＯＣＯＳ形成プロセスと同様のプロセス（リセス
アレー）を用いて膜厚が異なるようにすることで、設計
制御を容易にして容易な設計による半導体集積回路装置
の形成が可能となる。
トランジスタとを同一のＳＯＩ基板上に作り分ける際
に、ＬＯＣＯＳ形成プロセスと同様のプロセス（リセス
アレー）を用いて膜厚が異なるようにすることで、設計
制御を容易にして容易な設計による半導体集積回路装置
の形成が可能となる。
【００５８】(4).部分空乏化トランジスタと完全空乏化
トランジスタとを同一のＳＯＩ基板上に作り分ける際
に、ＳＯＩ基板の埋め込み酸化膜中に局所的に不純物を
導入し、そこから埋め込み酸化膜上の単結晶シリコン薄
膜中に熱拡散により不純物を導入するプロセスを用いて
不純物濃度が異なるようにすることで、半導体集積回路
装置の形成における製造プロセスの簡単化、設計の容易
化が可能となる。
トランジスタとを同一のＳＯＩ基板上に作り分ける際
に、ＳＯＩ基板の埋め込み酸化膜中に局所的に不純物を
導入し、そこから埋め込み酸化膜上の単結晶シリコン薄
膜中に熱拡散により不純物を導入するプロセスを用いて
不純物濃度が異なるようにすることで、半導体集積回路
装置の形成における製造プロセスの簡単化、設計の容易
化が可能となる。
【００５９】(5).前記(1) 〜(4) により、ＳＯＩ基板の
利点を活かした部分空乏化および完全空乏化トランジス
タの形成、さらに製造プロセスおよび設計の面における
効果を最大限に取り入れた半導体集積回路装置、特にＤ
ＲＡＭまたはＳＲＡＭなどの半導体記憶装置に良好な製
造方法を得ることができ、さらにこれを用いた低電力・
高速化などによる機能性の向上が可能なコンピュータシ
ステムなどの各種システムを得ることが可能となる。
利点を活かした部分空乏化および完全空乏化トランジス
タの形成、さらに製造プロセスおよび設計の面における
効果を最大限に取り入れた半導体集積回路装置、特にＤ
ＲＡＭまたはＳＲＡＭなどの半導体記憶装置に良好な製
造方法を得ることができ、さらにこれを用いた低電力・
高速化などによる機能性の向上が可能なコンピュータシ
ステムなどの各種システムを得ることが可能となる。
【図１】本発明の実施の形態１である半導体集積回路装
置を示す概略機能ブロック図である。
置を示す概略機能ブロック図である。
【図２】実施の形態１におけるデータ出力回路の一例を
示す回路図である。
示す回路図である。
【図３】実施の形態１におけるＭＯＳトランジスタの製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】実施の形態１におけるＭＯＳトランジスタの製
造工程（図３に続く）を示す断面図である。
造工程（図３に続く）を示す断面図である。
【図５】実施の形態１におけるＭＯＳトランジスタの製
造工程（図４に続く）を示す断面図である。
造工程（図４に続く）を示す断面図である。
【図６】実施の形態１におけるＭＯＳトランジスタの製
造工程（図５に続く）を示す断面図である。
造工程（図５に続く）を示す断面図である。
【図７】実施の形態１におけるＭＯＳトランジスタの製
造工程（図６に続く）を示す断面図である。
造工程（図６に続く）を示す断面図である。
【図８】実施の形態１におけるＭＯＳトランジスタの製
造工程（図７に続く）を示す断面図である。
造工程（図７に続く）を示す断面図である。
【図９】実施の形態１におけるＭＯＳトランジスタの製
造工程（図８に続く）を示す断面図である。
造工程（図８に続く）を示す断面図である。
【図１０】実施の形態１におけるＭＯＳトランジスタの
製造工程（図９に続く）を示す断面図である。
製造工程（図９に続く）を示す断面図である。
【図１１】本発明の実施の形態２である半導体集積回路
装置におけるＭＯＳトランジスタの製造工程を示す断面
図である。
装置におけるＭＯＳトランジスタの製造工程を示す断面
図である。
【図１２】実施の形態２である半導体集積回路装置にお
けるＭＯＳトランジスタの製造工程（図１１に続く）を
示す断面図である。
けるＭＯＳトランジスタの製造工程（図１１に続く）を
示す断面図である。
【図１３】実施の形態２である半導体集積回路装置にお
けるＭＯＳトランジスタの製造工程（図１２に続く）を
示す断面図である。
けるＭＯＳトランジスタの製造工程（図１２に続く）を
示す断面図である。
【図１４】実施の形態２である半導体集積回路装置にお
けるＭＯＳトランジスタの製造工程（図１３に続く）を
示す断面図である。
けるＭＯＳトランジスタの製造工程（図１３に続く）を
示す断面図である。
【図１５】本発明である半導体集積回路装置を用いたコ
ンピュータシステムを示す機能ブロック図である。
ンピュータシステムを示す機能ブロック図である。
１ 内部回路 ２ 入出力インターフェース ３ 降圧回路 ４ 高耐圧部 ５ 出力部 ６ 外部出力部 ７，７ａ シリコン単結晶 ８，８ａ 埋め込み酸化膜 ９，９ａ 単結晶シリコン薄膜 １０，１０ａ ＳＯＩ基板 １１，１１ａ 酸化膜 １２，１２ａ シリコン窒化膜 １３，１３ａ 素子分離酸化膜 １４ 酸化膜 １５ レジストマスク １６ 高濃度不純物層 １７ 多結晶シリコン膜 １８ シリコン酸化膜 １９，１９ａ，２０，２０ａ ゲート電極 ２１，２１ａ ソース・ドレイン ２２ 酸化膜 ２３，２３ａ 側壁酸化膜 ２４，２４ａ ソース・ドレイン ２５，２５ａ 層間絶縁膜 ２６，２６ａ 金属 ２７，２７ａ 配線 ２８，２８ａ 完全空乏化トランジスタ ２９，２９ａ 部分空乏化トランジスタ ３０ シリコン酸化膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ６８１Ｆ 29/78 ６１８Ｄ (72)発明者 出井 陽治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (7)
- 【請求項１】 ＳＯＩ基板上に所定の集積回路が作製さ
れる半導体集積回路装置であって、前記集積回路のう
ち、高耐圧が必要な回路は部分空乏化トランジスタを用
いて構成し、かつ低電力・高速化が必要な回路は完全空
乏化トランジスタを用いて構成することを特徴とする半
導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記半導体集積回路装置を、ＤＲＡＭまたはＳＲ
ＡＭなどの半導体記憶装置とすることを特徴とする半導
体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置を用いたコンピュータシステムであって、前記半導
体集積回路装置または半導体記憶装置に加えて、少なく
とも、中央処理装置およびその周辺回路などを有するこ
とを特徴とするコンピュータシステム。 - 【請求項４】 ＳＯＩ基板上に所定の集積回路を作製す
る半導体集積回路装置の製造方法であって、前記集積回
路を高耐圧が必要な回路と低電力・高速化が必要な回路
とに区別し、同一の前記ＳＯＩ基板上に、前記高耐圧が
必要な回路を部分空乏化トランジスタを用いて作製し、
かつ前記低電力・高速化が必要な回路を完全空乏化トラ
ンジスタを用いて作製することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、前記部分空乏化トランジスタまたは前
記完全空乏化トランジスタを作製する際に、イオン打ち
込みの条件を変えて打ち分け、前記部分空乏化トランジ
スタを形成する部分のシリコンの不純物濃度と、前記完
全空乏化トランジスタを形成する部分の不純物濃度とを
異なるようにして、前記同一のＳＯＩ基板上に前記部分
空乏化トランジスタと前記完全空乏化トランジスタとを
作り分けることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項６】 請求項４記載の半導体集積回路装置の製
造方法であって、前記部分空乏化トランジスタまたは前
記完全空乏化トランジスタを作製する際に、ＬＯＣＯＳ
形成プロセスと同様のプロセスを用いて、前記部分空乏
化トランジスタを形成する部分のシリコンの膜厚と、前
記完全空乏化トランジスタを形成する部分のシリコンの
膜厚とを異なるようにして、前記同一のＳＯＩ基板上に
前記部分空乏化トランジスタと前記完全空乏化トランジ
スタとを作り分けることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項７】 請求項４記載の半導体集積回路装置の製
造方法であって、前記部分空乏化トランジスタまたは前
記完全空乏化トランジスタを作製する際に、前記ＳＯＩ
基板の埋め込み酸化膜中に局所的に不純物を導入し、そ
こから埋め込み酸化膜上の単結晶シリコン薄膜中に熱拡
散により不純物を導入するプロセスを用いて、前記部分
空乏化トランジスタを形成する部分のシリコンの不純物
濃度と、前記完全空乏化トランジスタを形成する部分の
シリコンの不純物濃度とを異なるようにして、前記同一
のＳＯＩ基板上に前記部分空乏化トランジスタと前記完
全空乏化トランジスタとを作り分けることを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7289613A JPH09135030A (ja) | 1995-11-08 | 1995-11-08 | 半導体集積回路装置およびそれを用いたコンピュータシステム、ならびに半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7289613A JPH09135030A (ja) | 1995-11-08 | 1995-11-08 | 半導体集積回路装置およびそれを用いたコンピュータシステム、ならびに半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135030A true JPH09135030A (ja) | 1997-05-20 |
Family
ID=17745513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7289613A Pending JPH09135030A (ja) | 1995-11-08 | 1995-11-08 | 半導体集積回路装置およびそれを用いたコンピュータシステム、ならびに半導体集積回路装置の製造方法 |
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Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222234B1 (en) | 1998-04-15 | 2001-04-24 | Nec Corporation | Semiconductor device having partially and fully depleted SOI elements on a common substrate |
| JP2001298100A (ja) * | 2000-02-01 | 2001-10-26 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリ、半導体装置、およびその作製方法 |
| JP2003101407A (ja) * | 2001-09-21 | 2003-04-04 | Sharp Corp | 半導体集積回路 |
| WO2004038790A1 (ja) * | 2002-10-22 | 2004-05-06 | Sumitomo Mitsubishi Silicon Corporation | 貼り合わせｓｏｉ基板およびその製造方法ならびに半導体装置 |
| JP2004207694A (ja) * | 2002-12-09 | 2004-07-22 | Renesas Technology Corp | 半導体装置 |
| JP2004281878A (ja) * | 2003-03-18 | 2004-10-07 | Seiko Epson Corp | 半導体基板の製造方法及びこれにより製造される半導体基板、電気光学装置並びに電子機器 |
| US6930359B2 (en) | 1999-11-18 | 2005-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7005706B2 (en) | 2002-10-25 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Semiconductor device having fully and partially depleted SOI elements on a substrate |
| US7045398B2 (en) | 2002-03-28 | 2006-05-16 | Seiko Epson Corporation | Manufacturing method for electro-optical device, electro-optical device, manufacturing method for semiconductor device, semiconductor device, projection-type display apparatus, and electronic apparatus |
| US7061054B2 (en) | 2003-06-23 | 2006-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
| US7081653B2 (en) | 2001-12-14 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having mis-type transistors |
| US7087967B2 (en) | 2002-09-02 | 2006-08-08 | Oki Electric Industry Co., Ltd. | LSI device having core and interface regions with SOI layers of different thickness |
| JP2008205330A (ja) * | 2007-02-22 | 2008-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7507610B2 (en) | 2001-10-11 | 2009-03-24 | Oki Semiconductor Co., Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
| JP2010231795A (ja) * | 2010-05-10 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置 |
| US8745420B2 (en) | 2000-09-29 | 2014-06-03 | Lapis Semiconductor Co., Ltd. | Semiconductor device for supplying power supply voltage to semiconductor device |
| JP2014175373A (ja) * | 2013-03-06 | 2014-09-22 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2015215921A (ja) * | 2015-08-17 | 2015-12-03 | ラピスセミコンダクタ株式会社 | コントローラｉｃ及び携帯機器 |
-
1995
- 1995-11-08 JP JP7289613A patent/JPH09135030A/ja active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222234B1 (en) | 1998-04-15 | 2001-04-24 | Nec Corporation | Semiconductor device having partially and fully depleted SOI elements on a common substrate |
| US7588973B2 (en) | 1999-11-18 | 2009-09-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6930359B2 (en) | 1999-11-18 | 2005-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2001298100A (ja) * | 2000-02-01 | 2001-10-26 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリ、半導体装置、およびその作製方法 |
| US8745420B2 (en) | 2000-09-29 | 2014-06-03 | Lapis Semiconductor Co., Ltd. | Semiconductor device for supplying power supply voltage to semiconductor device |
| JP2003101407A (ja) * | 2001-09-21 | 2003-04-04 | Sharp Corp | 半導体集積回路 |
| US7507610B2 (en) | 2001-10-11 | 2009-03-24 | Oki Semiconductor Co., Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
| US7081653B2 (en) | 2001-12-14 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having mis-type transistors |
| US7045398B2 (en) | 2002-03-28 | 2006-05-16 | Seiko Epson Corporation | Manufacturing method for electro-optical device, electro-optical device, manufacturing method for semiconductor device, semiconductor device, projection-type display apparatus, and electronic apparatus |
| US7087967B2 (en) | 2002-09-02 | 2006-08-08 | Oki Electric Industry Co., Ltd. | LSI device having core and interface regions with SOI layers of different thickness |
| JP4556158B2 (ja) * | 2002-10-22 | 2010-10-06 | 株式会社Ｓｕｍｃｏ | 貼り合わせｓｏｉ基板の製造方法および半導体装置 |
| JP2004146461A (ja) * | 2002-10-22 | 2004-05-20 | Sumitomo Mitsubishi Silicon Corp | 貼り合わせｓｏｉ基板およびその製造方法ならびに半導体装置 |
| US7253082B2 (en) | 2002-10-22 | 2007-08-07 | Sumitomo Mitsubishi Silicon Corporation | Pasted SOI substrate, process for producing the same and semiconductor device |
| WO2004038790A1 (ja) * | 2002-10-22 | 2004-05-06 | Sumitomo Mitsubishi Silicon Corporation | 貼り合わせｓｏｉ基板およびその製造方法ならびに半導体装置 |
| US7005706B2 (en) | 2002-10-25 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Semiconductor device having fully and partially depleted SOI elements on a substrate |
| JP2004207694A (ja) * | 2002-12-09 | 2004-07-22 | Renesas Technology Corp | 半導体装置 |
| JP2004281878A (ja) * | 2003-03-18 | 2004-10-07 | Seiko Epson Corp | 半導体基板の製造方法及びこれにより製造される半導体基板、電気光学装置並びに電子機器 |
| US7061054B2 (en) | 2003-06-23 | 2006-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
| JP2008205330A (ja) * | 2007-02-22 | 2008-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010231795A (ja) * | 2010-05-10 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置 |
| JP2014175373A (ja) * | 2013-03-06 | 2014-09-22 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2015215921A (ja) * | 2015-08-17 | 2015-12-03 | ラピスセミコンダクタ株式会社 | コントローラｉｃ及び携帯機器 |
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