JPH1140811A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1140811A
JPH1140811A JP9196206A JP19620697A JPH1140811A JP H1140811 A JPH1140811 A JP H1140811A JP 9196206 A JP9196206 A JP 9196206A JP 19620697 A JP19620697 A JP 19620697A JP H1140811 A JPH1140811 A JP H1140811A
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Abstract

(57)【要約】 【課題】ＳＯＩ基板に形成されたＭＯＳトランジスタの
基板浮遊効果を解消できる、ソース、ドレイン対称構造
の半導体装置を提供する。 【解決手段】ＳＯＩ・ＭＯＳトランジスタのソース、ド
レイン（９、１０）と埋込み酸化膜（２）の間に少数キ
ャリア経路である単結晶Ｓｉ層（３）を確保するととも
に、ソース、ドレイン接続用の開口部（１９）の下方に
再結合中心領域（２０）を設けてこの部分における少数
キャリアを消滅させる。 【効果】ｐＭＯＳおよびｎＭＯＳのいずれの場合も、ソ
ース、ドレイン対称構造でであり、基板浮遊効果を解消
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、詳しくは、ＳＯＩ基板に形成された
ＭＯＳ型電界効果トランジスタにおける基板浮遊効果お
よびそれに起因する種々な障害を効果的に防止できる半
導体装置、およびこのような半導体装置を容易に製造す
ることができるを半導体装置の製造方法に関する。
【０００２】
【従来の技術】絶縁膜上に形成された単結晶半導体層
に、トランジスタなど各種素子が形成された半導体装置
は、ＳＯＩ（シリコン・オン・インシュレータ:Silicon
On Insulator）構造として知られており、例えば、図２
に示した構造が１９９５年春季応用物理学会講演予稿集
７５５ページに記載されている。この場合、ＭＯＳ型電
界効果トランジスタ（以下ＭＯＳと略記する）は、厚い
絶縁膜２によって支持基板１から隔離された単結晶シリ
コン（Ｓｉ）層３に形成されている。図２において、符
号４は素子間分離絶縁膜、５はゲート絶縁膜、６はゲー
ト電極、７はゲート保護絶縁膜、８はゲート側壁絶縁
膜、９、１０はｎ型高濃度拡散層であってそれぞれソー
ス、ドレイン領域である。
【０００３】図２に示した従来のＳＯＩ・ＭＯＳでは、
単結晶シリコン層３の直下に厚い絶縁膜２が存在してい
るため、ドレイン接合容量および配線寄生容量が、Ｓｉ
基板に形成された通常のＭＯＳに比べて１／１０程度に
低減できるという特長を有している。さらにＭＯＳが基
板１から絶縁分離されているため、α線照射による誤動
作およびラッチアップ現象が本質的に解消される等の特
長を有している。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来のＳＯＩ・ＭＯＳは、単結晶シリコン層３が支持基板
１から完全に絶縁されているため、ドレイン強電界等に
よって発生した少数キャリア（正孔）が、単結晶シリコ
ン層３内に過渡的に蓄積され、これによって閾電圧値が
変動するいわゆる基板浮遊効果が生ずる。この効果は、
単結晶シリコン層３内における少数キャリアの蓄積によ
る電位上昇にともなって、ソースからの多数キャリアの
流入が生ずる寄生バイポーラ効果でもある。ｎチャネル
ＳＯＩ・ＭＯＳ（以下、ｎＳＯＩ・ＭＯＳと略記する）
の場合は、正孔が蓄積されて閾電圧値は負方向に変動
し、電流電圧特性に特異なこぶが観測されたり（キンク
特性）、オフ状態における漏洩電流の増大、ソース・ド
レイン間耐圧の低下などをもたらし、微小電流差の検出
を要する差動増幅器やアナログ回路にとっては、致命的
な欠点となる恐れがある。
【０００５】図２に示した従来のＳＯＩ・ＭＯＳにおい
ては、上記基板浮遊効果を防止するため、ソース高濃度
拡散層９内にゲルマニュウム（Ｇｅ）をイオン注入し
て、Ｇｅ成分比で１０％程度のＳｉＧｅ混晶１４を形成
している。図３は図２のＳＯＩ・ＭＯＳでドレイン電圧
が印加された状態におけるチャネルに沿ったエネルギー
バンド図であり、Ｅｆｎは擬フェルミー準位、Ｅｉは真
性フェルミ準位である。ＳｉＧｅ混晶１４を設けること
によってバンドギャップは約０．１ｅＶ狭まり、ソース
における価電子帯Ｅｖは破線で示したように形成され、
正孔に対する拡散電位差は低減される。これにより、ド
レイン近傍で発生し、単結晶シリコン層３内に蓄積され
た正孔は、ソース内を拡散して消滅する傾向を示す。伝
導帯ＥｃはＳｉＧｅ混晶による影響を受けず、多数キャ
リアである電子の振舞に悪影響はないとされている。
【０００６】しかし、図２に示した上記構造において
は、ソース接合における価電子帯を制御しているため、
ｐチャネルＳＯＩ・ＭＯＳ（以下、ｐＳＯＩ・ＭＯＳと
略記する）の基板浮遊効果の解消には適用できず、ｐＳ
ＯＩ・ＭＯＳのソース領域にＧｅを導入すると、多数キ
ャリアに対する拡散電位差が低下して、耐圧が劣化して
しまう。さらに、ｎＳＯＩ・ＭＯＳにおいても、十分な
基板浮遊効果解消を得るために、過剰（１０％以上）の
Ｇｅをソース領域に導入すると、ＳｉとＧｅの格子定数
の違いによって結晶欠陥が発生するという問題が生ず
る。結晶欠陥を発生させないためにはＧｅの導入量を少
なくする他ないが、この場合の拡散電位差の低下の改善
は０．１ｅＶ程度に過ぎず、基板浮遊効果の解消は不十
分である。
【０００７】また、１９９５年インタナショナル・エレ
クトロン・デバイシイズ・ミーテング（Iｎterｎatioｎ
al Electroｎ Devices Meetiｎg）６２７ページには、
図４に示したＳＯＩ・ＭＯＳが記載され、１９９２年イ
ンタナショナル・エレクトロン・デバイシイズ・ミーテ
ング（Iｎterｎatioｎal Electroｎ Devices Meetiｎ
g）３３７ページには、図５に示したＳＯＩ・ＭＯＳが
記載されている。
【０００８】前者はソース、ドレイン拡散層９、１０を
形成した後、アルゴン（Ａｒ）をイオン注入し、ソー
ス、ドレイン１５内に再結合中心領域１５を形成して、
単結晶シリコン層３内に蓄積された正孔を消滅させるも
のである。しかし、ドレイン接合と再結合中心領域１５
の位置関係が最適にされない限り、漏洩電流が増大する
恐れがあり、単結晶シリコン層３内における正孔の消滅
と両立させることは極めて困難である。
【０００９】また、後者では、ソース９の底面の接合の
一部を、電極金属の異常拡散によるスパイク１６によっ
て破壊し、単結晶シリコン層３内の正孔をスパイク１６
を介して消滅させるものである。本構造においては、正
孔の流入経路を確保するため、単結晶シリコン層３のう
ち、ソース９の底面の下の部分をｐ型高濃度領域１７と
し、ドレイン１０の下の部分は、スパイク１６によるト
ランジスタ特性の劣化を生じさせないためにｎ型高濃度
領域１８にしている。その結果、ソース９とドレイン１
０は非対称になり、一般には適用できない。
【００１０】本発明の目的は、図２に示した従来のＳＯ
Ｉ・ＭＯＳの有する上記問題を解決し、ｐＳＯＩ・ＭＯ
Ｓおよび相補型ＳＯＩ・ＭＯＳにも適用することがで
き、かつ活性領域における結晶欠陥と基板浮遊効果を防
止することができる新規な構造のＳＯＩ・ＭＯＳおよび
その製造方法を提供することにある。
【００１１】本発明の他の目的は、図４に示した従来の
ＳＯＩ・ＭＯＳの有する上記問題を解決し、ソース、ド
レインの活性領域に欠陥の導入を生じさせることなし
に、基板浮遊効果を十分に防止することができる新規な
構造のＳＯＩ・ＭＯＳおよびその製造方法を提供するこ
とにある。
【００１２】本発明の他の目的は、図５で示した従来の
ＳＯＩ・ＭＯＳの有する上記問題を解決し、ソース・ド
レインが対称構造で半導体集積回路全般に広く適用する
ことができ、かつ、基板浮遊効果を効果的に防止するこ
とができる新規な構造のＳＯＩ・ＭＯＳおよびその製造
方法を提供することにある。
【００１３】本発明のさらに他の目的は、基板浮遊効果
を効果的に防止できるＳＯＩ・ＭＯＳを、新規な製造技
術を用いることなく、コストが低い従来の製造技術のみ
で容易に製造することができる半導体装置の製造方法を
提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、支持基板上に絶縁膜および単
結晶半導体層積層されて形成されたＳＯＩ構造の、上記
単結晶半導体層にＭＯＳ型電界効果トランジスタされて
おり、このＭＯＳ型電界効果トランジスタのソース領域
およびドレイン領域の表面は、上記単結晶半導体層上に
形成された第２の絶縁膜に形成された開口部を介して、
ソース電極およびドレイン電極とてそれぞれ電気的に接
続されており、上記単結晶半導体層の上記開口部の下方
の領域には、上記ソース領域およびドレイン領域の下面
に接して再結合中心領域が設けられている。
【００１５】すなわち、本発明においては、図１に示し
たように、ソース拡散層９とドレイン拡散層１０が、ソ
ース電極１２とドレイン電極１３とそれぞれ電気的に接
続される接続孔（開口部）１９の下方の、単結晶Ｓｉ層
３０内に、再結合中心領域２０が形成されている。その
ため、チャネル直下の単結晶Ｓｉ基板層３に発生した正
孔は、ソース拡散層９の下の単結晶Ｓｉ層３０を介して
再結合中心領域２０に注入して消滅し、基板浮遊効果は
防止される。
【００１６】一方、ドレイン拡散層１０の直下に設けら
れた再結合中心領域２０は、ドレイン電圧印加時に漏洩
電流源となる可能性があるが、ドレイン拡散層１０直下
の単結晶Ｓｉ層３０は、ドレイン電圧の印加によって完
全に空乏化されるので、ソース拡散層９への漏洩電流経
路は遮断され、漏洩電流が流れる恐れはない。ソース９
とドレイン１０の位置関係が入れ替った場合でも、ドレ
インからの漏洩電流経路は同様に遮断され、チャネル直
下の正孔はソース拡散層側の再結合中心に注入されて消
滅するので問題はなく、ソース、ドレイン拡散層に関し
て対称構造が得られる。
【００１７】また、本発明の動作原理は、接合型電界効
果トランジスタ（Juｎctioｎ FieldEffect Traｎsisto
r:ＪＦＥＴ）の動作原理に類似している。ＪＦＥＴにお
いては、相対する二つの接合へ電圧を印加することによ
って、両接合に挟まれた半導体領域の電流経路、すなわ
ち電流量が制御される。これに対して、本発明において
は、絶縁膜２によって一方が遮断された単結晶半導体層
３０に対して、一つの接合への電圧印加によって電流経
路すなわち電流量が制御される。本発明は、ＳＯＩ・Ｍ
ＯＳのソースおよびドレインの各底面に、それぞれＪＦ
ＥＴが埋込まれて形成された構造と表現することもでき
る。
【００１８】埋込まれて形成されたＪＦＥＴの特性、す
なわちソース側における正孔の消滅（順方向正孔電流）
およびドレイン側における逆方向漏洩電流は、各ＪＦＥ
Ｔのチャネルに対応する単結晶Ｓｉ層３０の厚さΔtＳ
ＯＩ、再結合中心領域２０からゲート直下の単結晶Ｓｉ
層３までの接合長さ（チャネル長）ｗとその不純物濃度
Ｎａによって定まる。
【００１９】図６（ａ）は、計算機シュミレーションに
よって求めたソース領域における順方向正孔電流、すな
わち基板浮遊効果解消電流を示し、図６（ｂ）はドレイ
ン領域における漏洩電流特性を示す。図６から明らかな
ように、再結合中心領域２０からゲート直下の単結晶Ｓ
ｉ基板層３までの接合長さｗが５０ｎｍ程度と極めて短
い場合においても、接合底面に接する単結晶Ｓｉ基板層
３０の不純物濃度Ｎａが１０17／ｃｍ3程度であれば、
ドレイン側における漏洩電流発生の恐れなしに、十分な
正孔電流をソース側において確保し、基板浮遊効果を十
分に解消できることが予測される。
【００２０】上記シュミレーション結果を実現する上
で、特に重要なのはＪＦＥＴのチャネルに対応する、上
記単結晶Ｓｉ層３０の厚さΔtＳＯＩであり、そのため
には、ソース、ドレイン接合深さを十分厳密に制御する
必要がある。上記接合の形成には通常イオン注入法が用
いられるが、通常のイオン注入によって接合を形成する
と、結晶方位軸とイオン注入角度が一致した場合は、チ
ャネリング現象が生ずるという問題がある。この現象
は、高濃度イオン注入時に１０18／ｃｍ3以下の濃度領
域が、ガウス分布より大きくずれて、さらに深く分布す
る現象である。ソース、ドレイン拡散層９、１０を形成
する際にてチャネリング現象が生ずると、接合底部に接
する厚さΔtＳＯＩの単結晶Ｓｉ基板層３０全体がｎ型
化してしまい、ＪＦＥＴのチャネル形成に支障を来す恐
れがある。従って、ソース、ドレイン拡散層を形成する
ために行われるイオン注入は、後記のように、イオン注
入角度を基板表面と垂直な方向に対して±２０°程度に
して行うのが好ましい。
【００２１】なお、上記説明は、理解を容易にするため
にｎチャネルＭＯＳの場合について説明したが、ｐＭＯ
Ｓに関しても、不純物の導電型が逆になるのみで、同様
であることはいうまでもない。
【００２２】また、支持基板上に積層して形成された絶
縁膜および単結晶半導体層と、当該単結晶半導体層に形
成されたＭＯＳ型電界効果トランジスタと、上記単結晶
半導体層上に形成された第２の絶縁膜と、上記ＭＯＳ型
電界効果トランジスタのソース領域およびドレイン領域
と、このソース領域およびドレイン領域およびその下の
上記単結晶半導体層の所定部分を貫通する開口部を設
け、この開口部内を充填する金属膜金属膜によって、再
結合中心領域が、ソース領域、ドレイン領域およびその
下の上記単結晶半導体層に形成されるようにしてもよ
い。この場合の再結合中心領域は金属−半導体接合によ
って規定される。
【００２３】上記再結合中心領域の上面はソース、ドレ
イン拡散層の下面に接している必要がある。しかし、上
記再結合中心領域の下面は、上記絶縁膜の上面と接して
もよく、上記絶縁膜の上面と離間してもよい。
【００２４】上記再結合中心領域としては、上記ソース
領域およびドレイン領域と反対の導電型を有している領
域、または多結晶シリコンなど非単結晶領域を用いるこ
とができる。
【００２５】上記ソース領域およびドレイン領域は、上
記ＭＯＳ型電界効果トランジスタのチャネル側の端部に
接して、上記ソース領域およびドレイン領域より浅く、
かつ上記ソース領域およびドレイン領域と同じ導電型を
有する領域を、それぞれ有する構造とすることにより、
空乏層の延びを抑えて耐圧をさらに向上させることがで
きる。この場合、この浅く同じ導電型を有する不純物濃
度を、上記ソース領域およびドレイン領域より低くして
もよい。
【００２６】複数の上記ＭＯＳ電界効果型トランジスタ
を、互いに直列に接続して半導体装置を構成することが
でき、また、上記ＭＯＳ型電界効果トランジスタを容量
素子と直列に接続することもでる。この場合、上記再結
合中心領域は、上記容量素子との接続端ではない側の、
上記ソース領域またはドレイン領域の下面に接して形成
される。さらに、この場合も、上記ドレイン拡散層直下
の上記単結晶半導体層は、ドレイン電圧が印加された状
態では、上記絶縁膜との界面まで空乏化状態になるよう
に構成され、これによって、上記のように、ソース拡散
層９への漏洩電流経路は遮断され、漏洩電流が流れる恐
れはない。
【００２７】本発明の上記半導体装置は、支持基板上に
絶縁膜および単結晶半導体層を順次積層して形成してＳ
ＯＩ基板を形成した後、周知の方法を用いて上記単結晶
半導体層にＭＯＳ型電界効果トランジスタを形成し、さ
らに第２の絶縁膜を全面に形成する。この第２の絶縁膜
に開口部を形成して上記ＭＯＳ型電界効果トランジスタ
のソース領域およびドレイン領域の表面の一部を露出さ
せ、この開口部を介してイオン注入を行って、上記ソー
ス領域およびドレイン領域の下面に接する再結合中心領
域を、上記単結晶半導体層内に形成する工程を含む半導
体装置の製造方法にとって製造できる。
【００２８】すなわち、上記開口部は、ソース、ドレイ
ン拡散層を、それぞれソース電極およびドレイン電極と
電気的に接続するための接続孔であり、この接続孔を介
してイオン注入を行うことにより、再結合中心領域を、
上記開口部の下方の上記単結晶半導体層内に、ソース、
ドレイン拡散層の下面に接して形成される。
【００２９】上記イオン注入によって注入される元素
は、IV族元素、ハロゲン元素および希ガス元素からなる
群から選択された元素を用いることができ、このイオン
注入によって、上記のように、上記単結晶半導体層内に
上記ソース領域およびドレイン領域の下面に接して非単
結晶領域が形成される。この際の加速電圧は、イオン注
入によって単結晶半導体層の被注入領域が非晶質化する
ように選ばれるが、後の工程で行われる熱処理によっ
て、多結晶にはなるが、再び単結晶にもどることはな
い。
【００３０】また、上記ＳＯＩ基板、ＭＯＳ型電界効果
トランジスタ、第２の絶縁膜、上記ＭＯＳ型電界効果ト
ランジスタのソース領域およびドレイン領域を上記製造
方法と同様にして形成した後、上記ソース領域およびド
レイン領域および当該ソース領域およびドレイン領域の
下の上記単結晶半導体層の所定部分を貫通する開口部を
形成し、この開口部を金属膜によって充填して、上記ソ
ース領域およびドレイン領域の下面に接する再結合中心
領域を、上記単結晶半導体層内に形成してもよい。この
場合、再結合中心領域は金属−半導体接合によって単結
晶シリコン層から分離される。
【００３１】本発明の上記半導体装置を用いて、例えば
非同期型伝送モード装置やプロセッサ装置など、多くの
種類の半導体装置を形成することができる。
【００３２】
【発明の実施の形態】本発明においては、ドレイン強電
界によって発生し、単結晶Ｓｉ基板層３に蓄積される正
孔は、再結合中心領域２０内において電子と再結合して
消滅する。この再結合中心領域２０としては、ソース、
ドレイン電極１２、１３との接続孔である開口部１９を
介してのイオン注入によって形成された結晶欠陥を用い
るのが、最も実用的である。注入イオン種としては、注
入領域が正孔の流入に対する障壁を形成しない材料が選
定され、例えばＳｉ、Ｇｅ等のIV族元素、ネオン（Ｎ
ｅ）、アルゴン（Ａｒ）等の希ガス元素、あるいは塩素
（Ｃｌ）等のハロゲン元素を用いることができる。ｎＭ
ＯＳの場合は、ｐ型になるようにボロン（Ｂ）を追加注
入してもよい。しかし、リン（Ｐ）、ヒ素（Ａｓ）のよ
うにｎ導電型を形成するイオンを注入すると、正孔の流
入に対する障壁が形成されて、再結合中心領域２０内に
正孔が流入し難くなり、基板浮遊効果の防止効果は極端
に低下してしまうので、好ましくない。
【００３３】上記イオン注入は、単結晶Ｓｉ基板層３が
非晶質化されるように注入量を設定し、上記非晶質領域
が絶縁膜２に達するように、注入エネルギを設定して行
われる。イオン注入によって絶縁膜２の上に形成された
非晶質領域（再結合領域２０）は、それ以降の製造工程
において行われる１０００℃程度の通常の熱処理では、
単結晶化されずに多結晶状態を保ち、良好な再結合中心
領域として作用する。上記イオン注入に用いるイオン種
として、原子質量が１０以下の元素は、効果的に非晶質
領域を形成するのが困難であり好ましくない。また、Ｓ
ｉ半導体内における拡散係数が極めて大きく、ＳＯＩ・
ＭＯＳの信頼性を低下させる恐れがあるＮａ、Ｋのよう
なアルカリ金属およびＭｇを含むアルカリ土類金属も、
同様に好ましくない。
【００３４】また、本発明において、ソース、ドレイン
拡散層９、１０を形成する際におけるイオン注入の際の
入射角度が、ＳＯＩ基板１の主表面と垂直方向である
と、上記チャネリング現象が起こりやすいので、好まし
くない。上記チャネリング現象を防止するには、上記イ
オン注入の際の入射角度を、ＳＯＩ基板１の主表面と垂
直方向から１０〜３０度傾けることが好ましい。このよ
うにすることによって、低濃度領域における拡がりが少
ない、急峻な分布を有するソース、ドレイン拡散層９、
１０が形成され、所望厚さを有するｐ型低濃度の単結晶
Ｓｉ層３０を、ソース、ドレイン拡散層９、１０の下に
残すことができる。
【００３５】
【実施例】以下、本発明を実施例を用いて説明する。理
解を容易にするため、図面を用いて説明し、要部は他の
部分よりも拡大して示されている。各部の材質、導電
型、および製造条件等は本実施例の記載に限定されるも
のではなく、それぞれ多くの変形が可能である。
【００３６】〈実施例１〉図７は本発明の第１の実施例
を説明するための断面図である。直径２０ｃｍの単結晶
Ｓｉウエハよりなる支持基板１上には、厚さ３００ｎｍ
のシリコン酸化膜（以下、単に酸化膜と称する）２およ
び厚さ２００ｎｍのｐ型、不純物濃度１×１０16／ｃｍ
3、面方位（１００）の単結晶シリコン層３が積層され
てＳＯＩ基板が形成されている。この単結晶シリコン層
３に、周知のＭＯＳ型電界効果トランジスタの製造方法
を用いて、素子間分離絶縁膜４、厚さ５ｎｍのゲート酸
化膜５、ｎ型低抵抗多結晶Ｓｉ膜からなるゲート電極６
およびゲート保護絶縁膜７を形成した。なお、ゲート酸
化膜５の形成に先立って、閾電圧値が０.１Ｖになるよ
うに、単結晶シリコン層３のゲート電極形成予定領域に
選択的にイオン注入を行った。このイオン注入は、ゲー
ト酸化膜５形成した後に行ってもよい。ゲート長は２０
０ｎｍとした。
【００３７】上記ゲート保護絶縁膜７およびゲート電極
６を注入阻止マスクとして、加速エネルギー２５ｋｅ
Ｖ、ドーズ量３×１０15／ｃｍ2という条件でＡｓをイ
オンを注入し、さらに単結晶化のための熱処理を行っ
て、高濃度ｎ型のソース拡散層９および高濃度ｎ型のド
レイン拡散層１０を形成した。上記イオン注入は、入射
角を基板１の上面と垂直な方向に対して±２０°とし
て、２回行った。
【００３８】イオン注入されたＡｓの深さ方向濃度分布
を、本実施例と同じ条件で別途処理した試料について測
定したところ、チャネリング現象は大幅に低減され、濃
度１×１０16／ｃｍ3の接合深さは１８０ｎｍと、極め
て急峻な不純物分布が実現できた。これにより、本実施
例におけるソース、ドレイン接合の下に残ったｐ型単結
晶シリコン層３０の厚さは２０ｎｍになった。なお、上
記ｐ型単結晶シリコン層３０の不純物濃度は、イオン注
入法等を用いて所望濃度に設定できる。
【００３９】厚さ２００ｎｍのシリコン窒化膜を、周知
のＣＶＤ法を用いて全面に形成した後、異方性ドライエ
ッチングを行って、ゲート電極６の側壁部上のシリコン
窒化膜のみを選択的に残し、他の部分は除去してゲート
側壁絶縁膜８を形成した。なお、上記ゲート側壁絶縁膜
８の形成は省略してもよい。
【００４０】Ｐが添加されたシリコン酸化膜からなる絶
縁膜１１を形成した後、周知のホトエッチングによって
開孔部１９を所望箇所に形成し、図７に示した構造を形
成した。
【００４１】次に、上記開孔部１９の下の単結晶シリコ
ン層３０に、選択的にＳｉの高濃度イオン注入を行っ
て、非晶質の再結合中心領域２０を形成した。このイオ
ン注入は、酸化膜２との界面で最大濃度となるように注
入エネルギーを設定し、注入エネルギー１３０ｋｅＶ、
注入量２×１０15／ｃｍ2という条件で行った。このイ
オン注入後、最終製造工程までに行われた最大熱処理は
７５０℃、１０分であり、この最終製造工程を経た後の
上記再結合中心領域２０は、多結晶になっていた。
【００４２】上記Ｓｉイオン注入とその後の熱処理を、
上記本実施例と同じ条件で別途行った試料に対して、光
学的方法よって再結合特性を調べたところ、再結合時間
は１０-10秒以下と極めて短く、多結晶化されたＳｉイ
オン注入領域が再結合中心領域２０として作用すること
が確認された。
【００４３】上記Ｓｉの高濃度イオン注入工程に続い
て、スパッタリング等、周知の方法を用いて、薄いＴｉ
Ｎ膜およびＡｌを主成分とする金属配線膜を形成し、所
望の回路形成に従ってパターニングして、ソース電極１
２、ドレイン電極１３を含む配線を形成して、図１に示
す半導体装置を形成した。
【００４４】なお、上記製造工程において、イオン注入
を用いる代わりに、上記開口部１９を形成した後に、さ
らに単結晶シリコン層３０にも連続して開口し、その後
に行なわれる金属配線膜を形成する際に、図２０に示し
たように、単結晶シリコン層３０に形成された開口部を
上記金属配線膜１２、１３によって埋込んで、ソース拡
散層９と単結晶シリコン層３０が同時に短絡された構成
としてもよい。これにより、単結晶シリコン層３０と金
属配線膜１２、１３の間の金属−半導体接合によって規
定される再結合中心領域２０が形成される。なお、この
場合、上記金属−半導体接合によって規定された再結合
中心領域２０は、ソース電極１２またはドレイン電極１
３と一致する。このように、再結合中心領域２０を金属
−半導体接合によって形成しても、得られた特性は上記
イオン注入を用いて再結合中心領域２０を形成した場合
と全く同等であり、顕著な浮遊効果解消が確認された。
【００４５】本実施例で形成された半導体装置のソース
・ドレイン間耐圧は５.７Ｖであり、Ｓｉイオン注入によ
る再結合中心領域２０が形成されていない、同一寸法の
従来のＳＯＩ・ＭＯＳに比べて２.５Ｖ向上し、通常の
半導体基板に製造された同一寸法のＭＯＳと同等の耐圧
特性を確保できた。また、電流・電圧特性においてもキ
ンク特性と称される異常なこぶ状特性は観測されず、正
常な特性を示した。さらにソース・ドレイン電流のゲー
ト電圧依存性においても、従来のＳＯＩ・ＭＯＳで観測
された低ゲート電圧での漏洩電流は、本実施例によって
得られたＳＯＩ・ＭＯＳでは認められなかった。また、
従来のＳＯＩ・ＭＯＳで観測された、閾電圧値がドレイ
ン電圧に依存して変化する特性も、本実施例では観測さ
れなかった。上記低ゲート電圧での漏洩電流が観測され
なかったことは、ドレイン拡散層１０の底面に接して形
成された再結合中心領域（Ｓｉイオン注入領域）２０
が、トランジスタ特性に何ら悪影響を与えないことを示
している。
【００４６】これらの結果から、本実施例の半導体装置
においては、従来のＳＯＩ・ＭＯＳにおいて認められた
基板浮遊効果に起因する障害が、完全に解消されたこと
が明らかである。上記結果は、ドレイン強電界で発生
し、単結晶シリコン層３内に放出された正孔が、ソース
拡散層９の下のｐ型の単結晶シリコン層３０を介して、
上記再結合中心領域２０に注入されて、消滅したために
得られたと考えられる。また、漏洩電流が観測されなか
ったのは、ドレイン拡散層１０の下方のｐ型の単結晶シ
リコン層３０が、ドレイン電圧が印加されて空乏化され
たため、ドレイン拡散層１０直下の再結合中心領域２０
に起因する電流成分の電流経路が遮断されたからであ
り、電流特性には何ら問題を生じない。
【００４７】上記各測定を、ソースとドレインを置き換
えて行ったが、電流電圧特性に何ら差異は認められず、
これより本実施例の半導体装置は、ソースとドレインは
対称であり、ソースとドレインの役割が動作タイミング
によって逆転する双方向トランジスタ（トランスファＭ
ＯＳ）に対しても適用できることが確認された。
【００４８】〈実施例２〉本発明の第２の実施例を図８
を用いて説明する。まず、上記実施例１と同様に処理し
て、ゲート電極６およびゲート保護絶縁膜７を形成した
後、これらをイオン注入阻止のマスクとするＡｓのイオ
ン注入、およびその後の活性化熱処理を行って、接合深
さが３０ｎｍという極めて浅いｎ型ソース拡散層９１お
よびｎ型ドレイン拡散層１０１を形成した。この際のイ
オン注入条件は、加速エネルギー１０ｋｅＶ、入射角は
基板表面と垂直な方向に対して２０度、注入量２×１０
14/ｃｍ2とした。
【００４９】次に、上記実施例１と同様に処理してゲー
ト側壁絶縁膜８を形成した後、上記ｎ型ソース拡散層９
１およびｎ型ドレイン拡散層１０１より深く、かつ高濃
度のソース拡散層９およびドレイン拡散層１０を形成
し、さらに層間絶縁膜１１を形成した後、その所望箇所
に開孔部１９を上記実施例１に従って形成した。
【００５０】上記開孔部１９の下の単結晶シリコン層３
０に、酸化膜２の上面およびソース、ドレイン拡散層
９、１０の底面に接する再結合中心領域２０を、上記実
施例１と同様な方法で選択的に形成した。ただし、本実
施例においては、Ｓｉの代わりにＢＦ2をイオン注入し
て、再結合中心領域２０を形成した。
【００５１】さらに、実施例１と同様に処理して、ソー
ス電極１２とドレイン電極１３を含む配線を形成して、
図８に示す半導体装置を製造した。
【００５２】本実施例において形成された半導体装置
は、上記実施例１の半導体装置と同等の特性を示し、Ｓ
ＯＩ・ＭＯＳの基板浮遊効果の解消に有効であることが
確認されたが、実施例１の半導体装置に比べて、ソース
・ドレイン間耐圧がさらに２Ｖ向上し、しかも、負のゲ
ート電圧印加とともにソース・ドレイン間の漏洩電流が
増加する、ゲート・インデュースド・漏洩電流が観測さ
れなかった。これは、浅いドレイン拡散層１０１によっ
てドレイン電界が緩和され、負のゲート電圧印加による
ゲート直下のドレイン強電界が、結果的に緩和されたた
めと考えられる。
【００５３】なお、本実施例においても、図２０に示し
たように、上記再結合中心領域２０を、イオン打ち込み
ではなく、金属配線膜１９によって形成してもよい。
【００５４】〈実施例３〉図９は本発明の第３の実施例
を示す断面図であり、図１０は図９に示した半導体装置
の一部を用いて形成されたＮＡＮＤゲートの回路図であ
る。図１０において、破線ａで囲まれた複数のトランジ
スタとして、いずれも図９に示した構造を有するトラン
ジスタを使用した。
【００５５】図９に示したように、本実施例において
は、素子間分離絶縁膜４および酸化膜２によって分離さ
れた、ｐ型単結晶シリコン層３の所定部分上にゲート電
極６、６１、６２が形成されている。ソース拡散層９お
よびドレイン拡散層１００は、それぞれドレイン電極１
３およびソース電極１１に接続されている。これら以外
のｎ型高濃度拡散層９１、９２の底面の直下の単結晶シ
リコン層３０には、ゲート電極６、６１、６２を形成す
るに先立って、あらかじめＢのイオン注入を行なって、
最大不純物濃度が１×１０18／ｃｍ3程度の比較的高濃
度のｐ型領域３１を形成し、それ以外の部分は実施例１
と同様に処理して形成した。
【００５６】なお、図１０に示したように、上記ＳＯＩ
基板上の一部には、三つのｐチャネルＭＯＳＴ1、Ｔ2、
Ｔ3が実施例１とは異なる工程を含む製造工程によって
別途形成されており、これらｐチャネルＭＯＳＴ1、
Ｔ2、Ｔ3の各ゲート電極は、図９に示した上記ＭＯＳの
ゲート電極６、６１、６にそれぞれ接続されている。互
いに接続された上記ゲート電極は、それぞれＮＡＮＤゲ
ートの入力ＩＮ１、ＩＮ２、ＩＮ３である。また、図１
０において、符号ＯＵＴはＮＡＮＤゲートの出力、Ｖｃ
ｃは電源電圧、Ｖｓｓは接地電圧を、それぞれ表す。
【００５７】本実施例の半導体装置においては、ドレイ
ン拡散層１０の端部で発生した正孔は、入力ＩＮ１、Ｉ
Ｎ２およびＩＮ３がどのような組み合わせで印加されて
も、入力とは無関係に、高濃度領域３１を介してソース
拡散層９の底部の再結合中心領域２０に到達して消滅す
る。この現象は拡散層９１、９２の電位には依存しな
い。従って本実施例の半導体装置においては、実施例１
と同様に、基板浮遊効果が観測されず、極めて好ましい
特性を有していることが確認された。
【００５８】〈実施例４〉図１１は本発明の第４の実施
例の半導体装置の断面図である。上記実施例１と同様に
処理して、高濃度ソース、ドレイン拡散層９、１０およ
びゲート側壁絶縁膜８を形成した。次に、Ｃｏ（コバル
ト）膜を全面に形成した後、熱処理を行なって、上記高
濃度ソース、ドレイン拡散層９、１０の露出部分上のＣ
ｏ膜をシリサイド化させて、厚さ５０ｎｍの硅化コバル
ト膜２１を選択的に形成し、ゲート保護絶縁膜７および
素子間分離絶縁膜４などの上に形成された未反応のＣｏ
膜を選択的に除去した。なお、上記硅化コバルト膜２１
の代わりに硅化チタン、硅化タングステン、硅化モリブ
デン、硅化ニッケル等の高融点金属硅化膜、あるいは高
融点金属膜自体であってもよい。
【００５９】次に、上記実施例１と同様に処理したが、
接続孔である開口部１９を介してのイオン注入は、イオ
ン種としてＡｒを用い、加速エネルギは、注入されたＡ
ｒが上記硅化コバルト膜２１を透過して、単結晶Ｓｉ膜
３０と酸化膜２の界面まで到達するように、１５０ｋｅ
Ｖとして、再結合中心領域２０を形成した。他の製造条
件は上記実施例１と同様にした。また、Ａｒを注入した
後、硅化コバルト膜２１の低抵抗化を兼ねて、７００℃
の熱処理を行なった。
【００６０】本実施例においては、上記のように、再結
合中心領域２０を形成した後の最高熱処理温度が、７０
０℃と低温度であったにもかかわらず、硅化コバルト膜
２１は十分に低抵抗化された。しかも、Ａｒがイオン注
入された領域以外の部分における硅化コバルト膜２１と
高濃度ソース、ドレイン拡散層９、１０の間の接触抵抗
は十分に低下し、ソース直列抵抗を十分低くすることが
できた。その結果、トランジスタの特性に何ら悪影響を
与えることなしに、再結合中心領域２０を形成すること
ができ、ＳＯＩ・ＭＯＳの基板浮遊効果を、上記実施例
１と同様に解消することができた。
【００６１】なお、本実施例においても、図２０に示し
たように、上記再結合中心領域２０を、イオン打ち込み
ではなく、金属配線膜１９によって形成してもよい。
【００６２】〈実施例５〉図１２は本発明の第５の実施
例を示す断面図、図１３は本実施例の半導体装置の回路
を示す図、図１４は本実施例の半導体装置を用いて形成
した随時書込み読出し記憶装置を示す図である。
【００６３】上記実施例１と同様に処理して、素子間分
離絶縁膜４およびゲート酸化膜５の形成までの工程を行
った後、図１２に示したように、燐が高濃度に添加され
た多結晶Ｓｉ膜６およびＴｉＮ膜とＷ膜の積層膜６１か
らなるゲート電極（ワード線）を形成し、その上にシリ
コン窒化膜からなるゲート保護絶縁膜６２を形成した。
次に、上記ゲート電極の側壁にシリコン窒化膜からなる
ゲート側壁絶縁膜８を、周知の方法によって選択的に形
成した後、上記ゲート電極等を注入阻止マスクとして、
単結晶シリコン層３にＡｓのイオン注入を行い、活性化
熱処理を行って、ソース・ドレインとなるｎ型高濃度拡
散層９、１０、９３を形成した。
【００６４】次に、周知のＣＶＤを用いてＳｉＯ2膜か
らなる配線層間絶縁膜１１を全面に形成し、さらに、第
２の配線層間絶縁膜８１を全面に形成した後、周知の化
学的機械的研磨処理を行なって表面を平坦にした。
【００６５】上記配線層間絶縁膜１１、８１の所定部分
に、周知のホトエッチングを用いて開口部を形成して、
ビット線と接続される上記拡散層１０の表面を露出させ
た。さらに、この工程で形成された上記開口部を介して
Ｓｉをイオン注入し、酸化膜２の上面と拡散層１０の底
面に接する再結合中心領域２０を、単結晶シリコン層３
内に形成した。上記注入イオン種としては、注入領域が
正孔の流入に対して障壁を形成しない材料であればよ
く、Ａｒの代わりに、例えばＧｅ等のIV族元素、アルゴ
ン（Ａｒ）、ネオン（Ｎｅ）、等の希ガス元素あるいは
塩素（Ｃｌ）等のハロゲン元素を用いてもよい。さら
に、ｐ型になるようにボロン（Ｂ）を追加注入しても良
い。ただし、リン（Ｐ）あるいはヒ素（Ａｓ）のよう
に、ｎ型を形成するイオンを注入すると、正孔の流入に
対する障壁が形成され、基板浮遊効果の解消効果が極端
に低下してしまうので、好ましくない。
【００６６】燐が高濃度に添加された非晶質Ｓｉ膜２３
を全面に形成して上記開孔部を充填した後、開孔部内以
外の非晶質Ｓｉ膜２３を、周知の化学的機械的研磨処理
によって除去した。非晶質Ｓｉ膜２４と硅化タングステ
ン膜２５の積層膜を形成し、所望の回路形成に従ってパ
ターニングを行ってビット線を形成した。
【００６７】シリコン酸化膜２６とシリコン窒化膜２７
を積層して形成した後、シリコン窒化膜２７、シリコン
酸化膜２６、配線層間絶縁膜８１および配線層間絶縁膜
１１を貫通する開孔部を、周知のホトエッチングを用い
て形成して、容量素子接続ノードとして働く高濃度拡散
層９、９３表面を露出させ、さらに、燐が添加された非
晶質Ｓｉ膜２８を全面に形成して上記開孔部内を充填し
た。
【００６８】図１２においては、開孔部内に充填された
非晶質Ｓｉ膜２８が、ビット線２４、２５と交叉してい
るようにもみられるが、これは容量素子接続ノード接続
孔の断面部とビット線接続孔の断面を同一断面図に記載
したためであり、実際には互いに異なる断面であって接
触はしていない。
【００６９】容量素子接続ノード接続孔を燐が添加され
た非晶質Ｓｉ膜２８によって充填した後、非晶質Ｓｉ膜
２８上に、厚さ２μｍ程度のＳｉＯ2膜（図示せず）を
全面に形成した後、周知のホトエッチングによって円筒
形の凸状パターンを形成し、燐が添加された非晶質Ｓｉ
膜の全面形成と異方性エッチングからなる周知の方法を
用いて、上記凸状パターンの側壁のみに、上記燐が添加
された非晶質Ｓｉ膜を残して、容量素子の一方の電極２
８’を形成した。
【００７０】上記円筒形の凸状パターンを除去した後、
露出された上記一方の電極２８’の表面上に、シリコン
窒化膜からなる容量素子用の薄い絶縁膜（図示せず）お
よび対向電極であるＴｉＮからなるプレート電極２９
を、周知の方法を用いて形成した。
【００７１】このようにして形成された本実施例の半導
体装置は、図１３に示す一記憶単位を有しており、図１
４に示した随時書込み読出し型記憶装置（ＤＲＡＭと称
される）の主要部分を形成している。すなわち、図１３
に示したように、本発明の半導体装置ＱTの一つと一つ
の容量ＣSの直列接続によってメモリセルが形成され、
データ伝達線であるビット線および入出力制御のワード
線に接続されている。
【００７２】この随時書込み読出し型記憶装置は、行列
状に配置されたメモリセルアレイと制御用周辺回路によ
ってメモリセルが形成され、周辺回路も、上記第１の実
施例の半導体装置によって形成した。メモリセル選択の
アドレス信号端子数を低減するため、列アドレス信号と
行アドレス信号をずらし多重化して印加するが、ＲＡＳ
とＣＡＳは各パルス信号であり、クロック発生器一およ
び２を制御してアドレス信号を行デコーダと列デコーダ
に振分けられる。緩衝回路であるアドレスバッファによ
って行デコーダおよび列デコーダに振分けられたアドレ
ス信号に従って、特定のワード線およびビット線を選択
する。各ビット線にはフリップフロップ型増幅器による
センスアンプが接続され、メモリセルから読出された信
号を増幅する。パルス信号ＷＥは、書込未クロック発生
器を制御することによって書込みと読出しの切替えを制
御する。Ｄは書込み、読出しの信号である。
【００７３】本実施例の半導体装置においては、制御用
周辺回路のみではなく、メモリセルアレイにおいても基
板浮遊効果は解消された。さらに、ＤＲＡＭの消費電力
を決定するメモリセルのリフレッシュ特性においても、
１６メガビットメモリ形成で最悪の場合でも０.８秒
と、従来に比べて約１０倍に向上することができた。ま
た、アクセス時間も従来比で３０％以上低減でき、高速
性が向した。このような高速動作は、ＳＯＩ構造による
寄生容量低減によって得られたものと考えられる。リフ
レッシュ特性の向上は、ＳＯＩ構造による接合面積の低
減と基板浮遊効果解消による閾電圧変動の解消によるも
のと考えられるが、上記基板浮遊効果解消のために導入
された再結合中心領域２０が、ビット線拡散層１０の下
のみに形成され、容量素子接続ノードの高濃度拡散層
９、９３の下には形成されていないため、容量素子接続
ノードの高濃度拡散層９、９３の接合特性は何ら影響を
受けず、漏洩電流の増加が生じなかったためと考えられ
る。
【００７４】〈実施例６〉図１５は本発明の第６の実施
例を示す断面図、図１６は本実施例の半導体装置を用い
た常時書込み読出し記憶装置を示す図、図１７は本実施
例のメモリセルの回路を示す図である。
【００７５】上記実施例４において、素子間分離絶縁膜
４を形成してｐ型単結晶シリコン層３の活性領域を互い
に分離した後、所望の回路形成に従って、上記単結晶シ
リコン層３に、活性領域の導電型変更と閾電圧値制御の
ために燐のイオン注入と活性化熱処理を行って、低濃度
のｎ型単結晶シリコン層３２を形成した。
【００７６】このｎ型単結晶シリコン層３２と低濃度の
ｐ型単結晶シリコン層３（ｐ型化されなかった部分）上
に、上記実施例４と同様にゲート酸化膜５、Ｗ膜からな
るゲート電極６およびゲート保護絶縁膜７を順次形成し
た。
【００７７】次に、上記実施例４と同様に、ゲート電極
６をマスクとして用い、低濃度ｐ型単結晶シリコン層３
側にはＡｓを、低濃度ｎ型単結晶シリコン層３２側には
ＢＦ2を、入射角２０度でそれぞれイオン注入し、さら
に活性化熱処理を行って、ｎ型ソース拡散層９、ｎ型ド
レイン拡散層１０、ｐ型ソース拡散層１０１およびｐ型
ドレイン拡散層９０を形成した。上記各イオンの加速エ
ネルギは、上記各ソース、ドレイン拡散層９、１０、９
０、１０１の底面と酸化膜２の上面の間における単結晶
シリコン層３０の厚さが、最終的に１０ｎｍとなるよう
に設定した。
【００７８】次に、上記実施例４と同様に処理して、膜
厚１００ｎｍのゲート側壁絶縁膜８、高融点金属硅化膜
２１、配線層間絶縁膜１１、再結合中心領域２０を形成
し、さらに、接地電位電極１２、出力端子電極２２およ
び電源電圧電極１３を含む金属配線を形成して、図１５
に示す構造を形成した。
【００７９】このようにして形成された本実施例の半導
体装置（ＣＭＯＳ）は、ｐＭＯＳおよびｎＭＯＳのいず
れに関しても、基板浮遊効果に起因する障害は認められ
ず、さらにｎＭＯＳの閾電圧値の負方向変動やｐＭＯＳ
の閾電圧の正方向変動によって接地電位線１２と電源電
圧線１３の間に生じる、ＳＯＩ・ＣＭＯＳ特有の基板浮
遊効果である貫通電流も認められなかった。
【００８０】ｐＭＯＳにおいて基板浮遊効果が見られな
かったことは、チャネル部の単結晶Ｓｉ膜３２に発生し
た少数キャリアである電子が、ｐ型ソース拡散層１０１
の下に形成された再結合中心領域２０に注入されて消滅
したためと考えられる。本実施例の半導体装置において
は、ｎＭＯＳとｐＭＯＳの基板浮遊効果を、一回のイオ
ン注入工程によって解消することができ、製造工程を複
雑にすることなく、低い清掃コストでＣＭＯＳの高性能
化を達成することができた。
【００８１】図１５で示した本実施例の半導体装置を用
いて、図１６に示した常時書込み読出し型記憶装置（Ｓ
ＲＡＭ）を形成した。本ＳＲＡＭにおいて１記憶単位で
あるメモリセルは、図１７に示したように、二つの本実
施例のＣＭＯＳを２組と、信号の入出力を制御する二つ
のＭＯＳ（トランスファＭＯＳ）で形成される。本ＳＲ
ＡＭは、メモリセルが行列状に配置されたメモリセルア
レイと制御用周辺回路で形成されるが周辺回路も、本実
施例の半導体装置を用いて形成した。
【００８２】図１６に示した本実施例のＳＲＡＭは、基
本的には図１４に示した上記実施例５のものと同一であ
るが、ＳＲＡＭの高速性と低消費電力性を実現するた
め、アドレス遷移検出器を設け、これにより発生するパ
ルスによって内部回路を制御した。さらに、アドレスバ
ッファからデコーダまでの回路を高速化すため、行デコ
ーダをプリデコーダと主デコーダの二段によって形成し
た。チップセレクトは信号ＣＳ、ＷＥにより情報の書込
未、および読出し時のデータの競合を避け、かつ書込未
サイクル時間と読出しサイクル時間をほぼ同じにして、
高速動作を可能にするための回路である。
【００８３】本実施例のＳＲＡＭは、基板浮遊効果が解
消された本実施例のＳＯＩ・ＣＭＯＳが使用されている
ため、電源電圧は３.５Ｖから２.０Ｖに低減され、かつ
アクセス時間は従来比で３５％以上低減されて、高速化
された。これらの効果は、ＳＯＩ構造による寄生容量低
減効果によって得られたものと考えられ、さらに、基板
浮遊効果の解消によって閾電圧の変動が解消されて、セ
ンスアンプの動作範囲が縮小されて高速化されたためと
考えられる。
【００８４】〈実施例７〉図１８は本発明の第７の実施
例を説明するための図であり、上記本発明の半導体装置
を用いて形成された、非同期伝送方式（ＡＴＭ交換器と
称される）に関する信号伝送処理装置を示す。
【００８５】図１８において、光ファイバーによって高
速で直列的に伝送されてきた情報信号は、電気信号に変
換（Ｏ／Ｅ変換）および並列化（Ｓ／Ｐ変換）する装置
を介して、上記請求項１から８記載に示した本発明の半
導体装置を用いて形成された集積回路（ＢＦＭＬＳＩ）
に導入される。
【００８６】この集積回路によって番地付処理された電
気信号は、直列化（Ｐ／Ｓ変換）および光信号化（Ｅ／
Ｏ変換）されて光ファイバーで出力される。上記ＢＦＭ
ＬＳＩは多重器（ＭＵＸ）、バッファメモリ（ＢＦＭ）
および分離器（ＤＭＵＸ）により形成され、このＢＦＭ
ＬＳＩはメモリ制御ＬＳＩ、および空アドレス振分け制
御の機能を有するＬＳＩ（空アドレスＦＩＦＯメモリＬ
ＳＩ）によっ制御される。
【００８７】本実施例の信号伝送処理装置は、伝送すべ
き番地とは無関係に送られてくる高速伝送信号を所望番
地に高速で伝送するスイッチの機能を有する装置であ
る。ＢＦＭＬＳＩは入力光信号の伝送速度に比べて著し
く動作速度が遅いので、入力信号を直接スイッチングで
きない。そのため、入力信号を一時記憶させて、記憶さ
れた信号をスイッチングした後、高速な光信号に変換し
て所望番地に伝送する方式が用いられ、ＢＦＭＬＳＩの
動作速度が遅ければ大きな記憶容量が要求される。しか
し、本実施例のＡＴＭ交換器においては、ＢＦＭＬＳＩ
が本発明の半導体装置を用いて形成されているため、従
来のＢＦＭＬＳＩに比べて動作速度が３倍と高速である
ので、ＢＦＭＬＳＩの所要記憶容量は従来比で約１／３
と低減され、ＡＴＭ交換器の価格を大幅に低減すること
ができた。
【００８８】〈実施例８〉図１９は、本発明の第８の実
施例を説明するための計算機の構成図でる。本実施例
は、本発明の半導体装置を、命令や演算を処理するプロ
セッサ５００が複数個並列に接続された高速大型計算機
に適用した例である。
【００８９】本発明の半導体装置は、従来のバイポーラ
トランジスタを用いた集積回路よりも集積度が高く価格
も低いため、命令や演算を処理するプロセッサ５００、
システム制御装置５０１および主記憶装置５０２等を、
一辺が１０から３０ｍｍの本発明の半導体装置によって
形成した。これらプロセッサ５００、システム制御装置
５０１および化合物半導体装置からなるデータ通信イン
タフェース５０３を同一セラミック基板５０６に実装し
た。また、データ通信インタフェース５０３およびデー
タ通信制御装置５０４を同一セラミック基板５０７に実
装した。
【００９０】これらセラミック基板５０６および５０７
と主記憶装置５０２が実装されたセラミック基板を、大
きさが一辺約５０ｃｍ程度、あるいはそれ以下の基板に
実装し、計算機の中央処理ユニット５０８を形成した。
この中央処理ユニット５０８内データ通信や、複数の中
央処理ユニット間データ通信、あるいはデータ通信イン
タフェース５０３と入出力プロセッサ５０５を実装した
基板５０９との間のデータの通信は、図１９において両
端矢印線で示して光ファイバ５１０を介して行われる。
【００９１】この計算機では命令や演算を処理するプロ
セッサ５００、システム制御装置５０１および主記憶装
置５０２等に用いられた本発明の半導体装置が、並列で
かつ高速に動作し、またデータの通信が光を媒体に行わ
れるため、１秒間当りの命令処理回数を大幅に増加する
ことができた。
【００９２】
【発明の効果】本発明によれば、ＳＯＩ基板に形成され
た半導体装置の最大の欠点であった基板浮遊効果、およ
びこの効果に起因する閾電圧の変動や電流電圧特性にお
ける異常なこぶ状特性の発生を、占有面積の増大なしに
防止することができる。さらに、本発明によれば、従来
不可能であったＳＯＩ基板上のｐＭＯＳの基板浮遊効果
も解消され、ＳＯＩ基板に形成されたＣＭＯＳの基板浮
遊効果が解消できる。これにより、低電圧、低電力でか
つ極めて高速な半導体装置およびこれを用いて形成され
る各種システムが実現された。
【００９３】また、本発明の半導体装置は、従来の半導
体製造技術を組合わせるだけで形成することができ、新
規な製造技術を開発する必要はない。したがって、基板
浮遊効果が解消され、α線による誤動作やラッチアップ
が生ずる恐れのないない高性能なＳＯＩ・ＭＯＳを、低
いコストで容易に製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図。
【図２】従来の半導体装置を示す断面図。
【図３】従来の半導体装置における基板浮遊効果の解消
を説明するエネルギバンド図。
【図４】従来の半導体装置を示す断面図。
【図５】従来の半導体装置を示す断面図。
【図６】本発明の効果を示す図。
【図７】本発明の第１の実施例を示す断面図。
【図８】本発明の第２の実施例を示す断面図。
【図９】本発明の第３の実施例を示す断面図。
【図１０】本発明の第３の実施例を説明するためのＮＡ
ＮＤ回路図。
【図１１】本発明の第４の実施例を示す断面図。
【図１２】本発明の第５の実施例を示す断面図。
【図１３】本発明の第５の実施例を説明するための回路
図。
【図１４】本発明の第５の実施例を説明するための随時
書込み読出し記憶装置の構成図。
【図１５】本発明の第６の実施例を示す断面図。
【図１６】本発明の第６の実施例を説明するための常時
書込み読出し記憶装置の構成図。
【図１７】本発明の第６の実施例を説明するための回路
図。
【図１８】本発明の第７の実施例を説明するための非同
期伝送モードシステムの構成図。
【図１９】本発明の第８の実施例を説明するための計算
機構成図。
【図２０】本発明の一態様を示す図。
【符号の説明】
１…支持基板、２…酸化膜、３…単結晶シリコン層、４
…素子間分離絶縁膜、５…ゲート酸化膜、６および６
１、６２…ゲート電極、７…ゲート保護絶縁膜、８…ゲ
ート側壁絶縁膜、９…ソース拡散層、１０…ドレイン拡
散層、１１…配線層間絶縁膜、１２…ソース電極、１３
…ドレイン電極、１４…Ｇｅ注入領域、１５…Ａｒ注入
領域、１６…Ａｌスパイク、１７…ｐ型高濃度拡散層、
１８…ｎ型高濃度拡散層、１９…開孔部、２０…再結合
中心領域、２１…高融点金属硅化膜、３０…単結晶シリ
コン層、３１…ｐ型領域、３２…ｐ型単結晶シリコン
層、５００…プロセッサ、５０１…システム制御装置、
５０２…主記憶装置、５０３…データ通信インタフェー
ス、５０４…データ通信制御装置、５０５…入出力プロ
セッサ、５０６および５０７…セラミック基板、５０８
…中央処理ユニット、５０９…入出力プロセッサ実装基
板、５１０…データ通信用光フアイバ。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】支持基板上に積層して形成された絶縁膜お
    よび単結晶半導体層と、当該単結晶半導体層に形成され
    たＭＯＳ型電界効果トランジスタと、上記単結晶半導体
    層上に形成された開口部を有する第２の絶縁膜と、上記
    ＭＯＳ型電界効果トランジスタのソース領域およびドレ
    イン領域と上記開口部を介してそれぞれ電気的に接続さ
    れたソース電極およびドレイン電極を具備し、上記単結
    晶半導体層の上記開口部の下方の領域には、上記ソース
    領域およびドレイン領域の下面に接して再結合中心領域
    が設けられていることを特徴とする半導体装置。
  2. 【請求項２】支持基板上に積層して形成された絶縁膜お
    よび単結晶半導体層と、当該単結晶半導体層に形成され
    たＭＯＳ型電界効果トランジスタと、上記単結晶半導体
    層上に形成された第２の絶縁膜と、上記ＭＯＳ型電界効
    果トランジスタのソース領域およびドレイン領域と、当
    該ソース領域およびドレイン領域およびその下の上記単
    結晶半導体層の所定部分を貫通する開口部と、当該開口
    部内を充填する金属膜を有し、当該金属膜によって、再
    結合中心領域がソース領域、ドレイン領域およびその下
    の上記単結晶半導体層に形成されていることを特徴とす
    る半導体装置。
  3. 【請求項３】上記再結合中心領域の下面は上記絶縁膜の
    上面と接していることを特徴とする請求項１若しくは２
    に記載の半導体装置。
  4. 【請求項４】上記再結合中心領域の下面は上記絶縁膜の
    上面と離間していることを特徴とする請求項１に記載の
    半導体装置。
  5. 【請求項５】上記再結合中心領域は、上記ソース領域お
    よびドレイン領域と反対の導電型を有していることを特
    徴とする請求項１、３および４のいずれか一に記載の半
    導体装置。
  6. 【請求項６】上記再結合中心領域は、非単結晶領域であ
    ることを特徴とする請求項１から５のいずれか一に記載
    の半導体装置。
  7. 【請求項７】上記ソース領域およびドレイン領域は、上
    記ＭＯＳ型電界効果トランジスタのチャネル側の端部に
    接して形成された、上記ソース領域およびドレイン領域
    より浅く、かつ上記ソース領域およびドレイン領域と同
    じ導電型の領域を、それぞれ有することを特徴とする請
    求項１から６のいずれか一に記載の半導体装置。
  8. 【請求項８】複数の上記ＭＯＳ電界効果型トランジスタ
    が、互いに直列に接続されていることを特徴とする請求
    項１から７のいずれか一に記載の半導体装置。
  9. 【請求項９】上記ＭＯＳ型電界効果トランジスタは容量
    素子と直列に接続され、上記再結合中心領域は、上記容
    量素子との接続端ではない側の上記ソース領域またはド
    レイン領域の下に形成されていることを特徴とする請求
    項１から７のいずれか一に記載の半導体装置。
  10. 【請求項１０】上記ドレイン領域直下の上記単結晶半導
    体層は、ドレイン印加状態では上記絶縁膜界面まで空乏
    化状態になるように構成されたことを特徴とする請求項
    １から９のいずれか一半導体装置。
  11. 【請求項１１】支持基板上に絶縁膜および単結晶半導体
    層を積層してＳＯＩ基板を形成する工程と、上記単結晶
    半導体層にＭＯＳ型電界効果トランジスタを形成する工
    程と、第２の絶縁膜を全面に形成する工程と、当該第２
    の絶縁膜に開口部を形成して上記ＭＯＳ型電界効果トラ
    ンジスタのソース領域およびドレイン領域の表面の一部
    を露出させる工程と、上記開口部を介してイオン注入を
    行って、上記ソース領域およびドレイン領域の下面に接
    する再結合中心領域を、上記単結晶半導体層内に形成す
    る工程を含むことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】上記イオン注入は、IV元素、ハロゲン元
    素および希ガス元素からなる群から選択された元素のイ
    オン注入であることを特徴とする請求項１１に記載の半
    導体装置の製造方法。
  13. 【請求項１３】上記イオン注入によって、上記単結晶半
    導体層内に上記ソース領域およびドレイン領域の下面に
    接して非単結晶領域が形成されることを特徴とする請求
    項１１若しくは１２に記載の半導体装置の製造方法。
  14. 【請求項１４】支持基板上に絶縁膜および単結晶半導体
    層を積層してＳＯＩ基板を形成する工程と、上記単結晶
    半導体層にＭＯＳ型電界効果トランジスタを形成する工
    程と、第２の絶縁膜を全面に形成する工程と、当該第２
    の絶縁膜、上記ＭＯＳ型電界効果トランジスタのソース
    領域およびドレイン領域および当該ソース領域およびド
    レイン領域の下の上記単結晶半導体層の所定部分を貫通
    する開口部を形成する工程と、当該開口部を金属膜によ
    って充填して、上記ソース領域およびドレイン領域の下
    面に接する再結合中心領域を、上記単結晶半導体層内に
    形成する工程を含むことを特徴とする半導体装置の製造
    方法。
  15. 【請求項１５】上記請求項１から１０のいずれか一に記
    載された半導体装置を用いて形成されたことを特徴とす
    る非同期型伝送モード装置。
  16. 【請求項１６】請求項１から１０のいずれか一に記載さ
    れた半導体装置を用いて形成されたことを特徴とするプ
    ロセッサ装置。
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