WO2023181172A1 - 半導体メモリ装置 - Google Patents

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WO2023181172A1
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gate
gate insulating
insulating layer
semiconductor
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正一 各務
康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
正一 各務
康司 作井
望 原田
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Definitions

  • the present invention relates to a semiconductor memory device.
  • the channel In a normal planar MOS transistor, the channel extends in the horizontal direction along the upper surface of the semiconductor substrate. In contrast, the channel of the SGT extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Non-Patent Document 1). Therefore, the SGT allows higher density semiconductor devices than planar MOS transistors.
  • DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • Non-Patent Document 3 Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, for example, non-patent See Patent Document 5 ) etc.
  • DRAM memory cells configured with one MOS transistor without a capacitor see, for example, Non-Patent Documents 6 and 9
  • DRAM memory cells with two gate electrodes and a trench for storing carriers for example, non-patent documents 6 and 9
  • Patent Document 8 a DRAM without a capacitor has a problem in that it is largely affected by the coupling of the gate electrode from the word line of the floating body and cannot provide a sufficient voltage margin.
  • Twin-Transistor memory element in which one memory cell is formed using two MOS transistors in an SOI (Silicon on Insulator) layer (see, for example, Patent Documents 1 and 2).
  • SOI Silicon on Insulator
  • an n+ layer that separates the floating body channels of two MOS transistors and serves as a source or drain is formed in contact with an insulating layer. Since this n+ layer is in contact with the insulating layer, the floating body channels of the two MOS transistors are electrically isolated.
  • a group of holes, which are signal charges, are accumulated in the floating body channel of one transistor.
  • Non-Patent Document 10 The voltage of the floating body channel in which holes are accumulated changes greatly by applying a pulse voltage to the gate electrode of an adjacent MOS transistor. As a result, the operating margin between "1" and "0" during writing cannot be made sufficiently large (for example, Non-Patent Document 10).
  • the present application relates to a memory device using a semiconductor element that does not have a variable resistance element or a capacitor and can be configured only with a MOS transistor.
  • This application uses a single transistor-type DRAM that eliminates capacitors to solve the problems of noise caused by coupling capacitance between the word line and the body, as well as erroneous reading and erroneous rewriting of stored data due to memory instability.
  • a semiconductor memory device that realizes a high-density and high-speed MOS circuit is provided.
  • a memory device using a semiconductor element includes: a semiconductor body extending horizontally or standing vertically with respect to the substrate; a first impurity layer connected to one end of the semiconductor matrix; a second impurity layer connected to one end of the semiconductor base opposite to the first impurity layer; a first gate insulating layer covering a portion of the semiconductor matrix and the first impurity layer; a first gate conductor layer covering the first gate insulating layer; a second gate insulating layer covering a portion of the semiconductor matrix and the second impurity layer; a second gate conductor layer that covers the second gate insulating layer without contacting the first gate conductor layer,
  • the capacitance of the MOS gate structure formed by the second gate conductor layer, the second gate insulating layer, and the semiconductor matrix is divided by the contact area of the second gate conductor layer and the second gate insulating layer.
  • the value of the capacitance of the MOS gate structure formed by the first gate conductor layer, the first gate insulating layer, and the semiconductor matrix is the capacitance of the first gate conductor layer and the first gate insulating layer. Different from the value divided by the contact area, (first invention).
  • voltages applied to the first impurity layer, the second impurity layer, the first gate conductor layer, and the second gate conductor layer are controlled to an operation of generating an electron group and a hole group in the semiconductor matrix by an impact ionization phenomenon or a gate-induced drain leak current by a current flowing between the first impurity layer and the second impurity layer; and the generated electron group. and out of the hole group, a part or all of either the electron group or the hole group, which are majority carriers in the semiconductor matrix, remain in the semiconductor matrix to perform a memory write operation.
  • a source line is connected to the first impurity layer
  • a bit line is connected to the second impurity layer
  • a word line is connected to the first gate conductor layer.
  • a plate line is connected to the second gate conductor layer, and a voltage is applied to each of the source line, bit line, plate line, and word line to write and/or erase the memory.
  • the capacitance of the MOS gate structure formed by the second gate conductor layer, the second gate insulating layer, and the semiconductor matrix is determined by the capacitance of the MOS gate structure formed by the second gate conductor layer and the second gate insulating layer.
  • the capacitance of the MOS gate structure formed by the first gate conductor layer, the first gate insulating layer, and the semiconductor matrix is divided by the contact area of the first gate conductor layer and the first gate conductor layer. It is characterized in that it is smaller than the value divided by the contact area of the gate insulating layer (fourth invention).
  • the thickness of the second gate insulating layer is thicker than the thickness of the first gate insulating layer (fifth invention).
  • the dependence of the threshold value of the MOS transistor region having the second gate insulating layer on the majority carrier concentration of the semiconductor matrix is the same as that of the MOS transistor region having the first gate insulating layer. It is characterized in that the dependence of the threshold value on the majority carrier concentration of the semiconductor matrix is greater than that of the majority carrier concentration (sixth invention).
  • the first invention is characterized in that, when reading information, the voltage applied to the plate line connected to the second gate conductor layer is between a threshold value for writing and a threshold value for erasing. (Seventh invention).
  • the variation in the threshold value of the MOS transistor region having the second gate insulating layer is greater than that of the MOS transistor region having the first gate insulating layer in the write state and the erase state. It is characterized by being large (eighth invention).
  • the threshold value of the MOS transistor having the second gate insulating layer close to the bit line is always the threshold value of the MOS transistor having the first gate insulating layer close to the source line.
  • FIGS. 1 to 4 The structure and operating mechanism of a memory cell using a semiconductor element according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • a cell structure of a memory using a semiconductor element according to this embodiment will be described with reference to FIG.
  • An additional example of the cell structure of a memory using the semiconductor element according to this embodiment will be described with reference to FIG.
  • the write mechanism and carrier behavior of a memory using a semiconductor element will be described with reference to FIG. 3, and the data erase mechanism will be described with reference to FIG.
  • Table 1 a change in the threshold value of the MOS transistor region in the memory cell of the semiconductor device according to the present embodiment will be explained.
  • FIG. 1 shows the structure of a memory using a semiconductor element according to a first embodiment of the present invention.
  • FIG. 1 shows a plan view
  • (b) shows a cross-sectional view along (a) line XX'
  • (c) shows a cross-sectional view along (a) line YY'.
  • Above the substrate 20 (which is an example of a "substrate” in the claims), in the horizontal direction with respect to the substrate 20, a central axis having a p-type or i-type (intrinsic type) conductivity type containing acceptor impurities.
  • n+ layer 1 which is an example of a "semiconductor base” in the claims
  • p layer 2 which is a silicon semiconductor matrix whose vertical cross section is rectangular.
  • n+ layer 2 (hereinafter, a semiconductor region containing donor impurities at a high concentration is referred to as an "n+ layer") on one side of the p layer 1 in the horizontal direction (an example of a "first impurity layer” in the claims) ).
  • n+ layer 3 which is an example of a "second impurity layer” in the claims).
  • a gate insulating layer 4 (which is an example of a "first gate insulating layer” in the claims) is located on a part of the surface of the p layer 1 and in contact with or near the n+ layer 2.
  • a first gate conductor layer 5 (which is an example of a “first gate conductor layer” in the claims) surrounds a part of the gate insulating layer 4 and is close to the n+ layer 2.
  • a gate insulating layer 6 (which is an example of a "second gate insulating layer” in the claims) formed on a part of the surface of the p layer 1 and in contact with or near the n+ layer 3 is be.
  • the gate conductor layer 7 (which is an example of a "second gate conductor layer” in the claims) is in contact with the gate insulating layer 6 and is close to the n+ layer 3 without being in contact with the gate conductor layer 5.
  • One dynamic flash memory cell is formed by the p layer 1, the n+ layer 2, the n+ layer 3, the gate insulating layer 4, the gate conductor layer 5, the gate insulating layer 6, and the gate conductor layer 7.
  • the MOS gate capacitance with the gate conductor layer 7 as the gate electrode is the contact between the gate conductor layer 7 and the gate insulating layer 6.
  • capacitor per unit area the value obtained by dividing the MOS gate capacitance by the contact area between the gate electrode and the gate insulating layer, which are its constituent elements, is referred to as "capacitance per unit area"). , is smaller than the capacitance per unit area of the MOS gate structure formed by the gate insulating layer 4 and the p-layer 1.
  • the n+ layer 2 is connected to the source line SL (which is an example of the "source line” in the claims) which is a wiring conductor
  • the gate conductor layer 5 is connected to the word line WL (which is an example of the "source line” in the claims) which is a wiring conductor.
  • the gate conductor layer 7 is connected to a plate line PL (which is an example of a "plate line” in the claims) which is a wiring conductor.
  • the n+ layer 3 is connected to a bit line BL (which is an example of a "bit line” in the claims) which is a wiring conductor.
  • the memory operates by individually manipulating the potentials of the source line, bit line, plate line, and word line.
  • the plurality of dynamic flash memory cells described above are arranged two-dimensionally or three-dimensionally. This memory device is hereinafter referred to as dynamic flash memory.
  • the capacitance per unit area of the MOS gate structure of the gate conductor layer 7, gate insulating layer 6, and p-layer 1 is smaller than that of the gate structure formed of the gate conductor layer 5, gate insulating layer 4, and p-layer 1.
  • the purpose of this is to make the dependence of the threshold value of the MOS transistor region having the gate conductor layer 7 on the majority carrier concentration of the semiconductor matrix higher than that of the MOS transistor region having the gate conductor layer 5.
  • the equation that determines the threshold value includes the term Qn/Cox, and furthermore, Qn is the substrate concentration. Has square root dependence.
  • Cox the greater the dependence of the threshold on the majority carrier concentration of the semiconductor matrix.
  • Cox ⁇ SiO2/tox ( ⁇ SiO2 is the dielectric constant of the silicon oxide film). Therefore, in order to make the capacitance per unit area of the MOS gate structure having the gate conductor layer 7 smaller than that of the MOS gate structure having the gate conductor layer 5, it is necessary to The thickness may be made thicker than the film thickness of the gate insulating layer 4. An example of this is illustrated in FIG.
  • the same effect can be achieved by using a material for the gate insulating layer 6 that has a lower dielectric constant than the gate insulating layer 4 even if the film thickness is the same. Furthermore, by combining the film thickness and dielectric constant, the capacitance per unit area can be adjusted freely.
  • any insulating film used in a normal MOS process can be used for the gate insulating layers 4 and 6, such as a SiO2 film, a SiON film, a HfSiON film, or a laminated film of SiO2/SiN.
  • the p layer 1 is a p-type semiconductor, but there may be a profile in the impurity concentration. Further, there may be a profile in the impurity concentration of the n+ layer 2 and the n+ layer 3.
  • the p layer 1 is If it is an n-type semiconductor, the Dynac flash memory operates by using electrons as carriers for writing.
  • the potential of a part of the memory cell can be changed between the gate conductor layer 5 through the gate insulating layer 4 and the gate conductor layer 7 through the gate insulating layer 6, for example, W, Pd, Ru, etc.
  • It may be a metal such as Al, TiN, TaN, or WN, a metal nitride, or an alloy thereof (including silicide), for example, a laminated structure such as TiN/W/TaN, or a highly doped structure. It may also be formed from a semiconductor.
  • FIG. 1 shows an example in which the p-layer 1 extends horizontally with respect to the substrate 20, a structure in which the p-layer 1 extends vertically with respect to the substrate 20 may also be used.
  • gate conductor layers 4 and 6 in each memory cell are shown as being integrated in FIG. 1, they may be divided horizontally or vertically with respect to the semiconductor matrix. I don't mind.
  • FIG. 2 shows the structure of a memory using the semiconductor element according to the first embodiment of the present invention.
  • FIG. 2 shows a plan view
  • (b) shows a cross-sectional view along line XX' in (a)
  • (c) shows a cross-sectional view along line Y-Y' in (a).
  • the memory cell shown in FIG. 1 has a structure in which the gate conductor layers 5 and 7 are provided on both sides of the semiconductor base body 1, it is also possible to cover the periphery of the semiconductor base body 1 with the gate conductor layers 5 and 7 as shown in FIG. .
  • the gate capacitance per unit area is It is sufficient that the capacitance per unit area of the MOS gate structure formed by 1 is smaller than the capacitance per unit area.
  • the cross section of the semiconductor matrix 1 is rectangular in the vertical direction. It does not matter as long as the capacitance per unit area of the structure is smaller than that of the gate conductor layer 5.
  • the MOS transistor region having the gate conductor layer 5 is referred to as WL-FET
  • the MOS transistor region having the gate conductor layer 7 is referred to as PL-FET.
  • the majority carriers in the n+ layer 2 and the n+ layer 3 are electrons.
  • n+ poly polySi containing a high concentration of is used
  • p-type semiconductor is used for the p layer 1.
  • 0V is input to the n+ layer 2 connected to the source line SL
  • 2.5V is inputted to the n+ layer 3 connected to the bit line BL
  • the gate conductor layer 7 connected to the plate line PL is inputted.
  • the voltage is 4V, and 1.5V, for example, is input to the gate conductor layer 5 connected to the word line WL.
  • FIG. 3(b) shows the hole group 17 in the p-layer 1 when all biases become 0V immediately after writing.
  • the generated hole group 17 is the majority carrier in the p-layer 1, and is temporarily accumulated in the p-layer 1 surrounded by the depletion layer 16, and in a non-equilibrium state, it is substantially used in the WL-FET or PL-FET.
  • the p-layer 1, which is the substrate, is charged to a positive bias.
  • the threshold voltage of the WL-FET with the gate conductor layer 5 and the threshold voltage of the PL-FET with the gate conductor layer 7 are the same as those of the positive substrate due to the holes temporarily accumulated in the p-layer 1.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL described above are an example for performing a write operation, and other operating voltage conditions that allow a write operation may be used.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are 2.5V (BL)/0V (SL)/2V (PL)/4V (WL) and 2.5V (BL)/0V (SL)/2V (PL)/4V (WL).
  • Combinations such as 5V (BL)/0V (SL)/4V (PL)/1V (WL) and 0V (BL)/2.5V (SL)/V (PL)/0V (WL) are also possible.
  • a gate induced drain leak (GIDL) current may be passed to generate a hole group (for example, see Non-Patent Document 8).
  • the voltage applied to the bit line may be higher or lower than 0.6V, but as long as the voltage causes electron drift within the depletion layer 16, it can be adjusted.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are 0.6V (BL) / 0V (SL) / 0V (PL) / 3V (WL), 0V (BL) / 0.6V (SL) / 3V (PL) / 0V (WL), 0.6V (BL) / 0V (SL) / 3V (PL) / 0V (WL) Combinations such as 1.5V (BL)/0V (SL)/0V (PL)/3V (WL) are also possible, and the voltage is applied to the above bit line BL, source line SL, word line WL, and plate line PL.
  • the voltage condition is an example for performing the erase operation, and may be another operating condition that allows the erase operation.
  • Figure 5(a) shows the configuration of a dynamic flash memory.
  • Two types are shown: WL-FET and PL-FET.
  • WL is the gate voltage for the WL-FET
  • PL is the gate voltage for the PL-FET.
  • the gate length of the WL-FET (hereinafter referred to as Lpoly) was set to 50 nm
  • the Lpoly of the PL-FET was set to 100 nm
  • the concentration of the p layer was made uniform at 6x10 17 cm -3 .
  • the gate length is defined as the length of the gate conductor layer in the XX' direction in FIGS. 1 and 2.
  • a silicon oxide film with a thickness of 5 nm (hereinafter referred to as TOX) is used for the gate oxide film of WL-FET, and the same material is used for the gate oxide film of PL-FET, and the film thickness is 5 nm, 10 nm, and 15 nm.
  • TOX silicon oxide film with a thickness of 5 nm
  • Vth the thresholds for writing and erasing data
  • the thickness of the gate insulating layer of the PL-FET is made thicker than that of the WL-FET to reduce the gate electrode capacitance per unit area, the dependence of the threshold value of the MOS transistor on the majority carrier concentration of the semiconductor substrate decreases. It can be seen that the fluctuation of the threshold value becomes more sensitive depending on the amount of surplus holes due to writing and erasing.
  • FIG. 6(c) shows the voltage relationship in the writing state.
  • the memory read conditions are exactly the same as in FIG. 6(b).
  • the gate voltages of both the WL-FET and the PL-FET become equal to or higher than the threshold, both MOS transistors are turned on, current flows from BL to SL, and the memory information is recognized as "1".
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL described above are an example for performing the data read operation, and other operating voltage conditions that allow the read operation may be applied. good.
  • data can be similarly read by applying 1V to the bit line BL, 0V to the source line SL, 3V to the word line WL, and 1V to the plate line PL.
  • the voltage applied to the plate line PL must be between the threshold values of the PL-FET in the data erase and write states.
  • the gate length of the WL-FET was 50 nm and the gate length of the PL-FET was 100 nm, but the gate length of the PL-FET is as long as there is a sufficient margin of ⁇ Vth during writing and erasing. It may be shorter, but it is necessary that the threshold of the PL-FET is always higher than the threshold of the WL-FET.
  • the dynamic flash memory according to the first embodiment of the present invention includes a p-layer 1 which is a semiconductor matrix, a first impurity layer 2, a second impurity layer 3, a first gate insulating layer 4, and a second gate insulating layer. It is composed of a layer 6 , a first gate conductor layer 5 , and a second gate conductor layer 7 .
  • the capacitance per unit area with the second gate conductor layer as the gate electrode is The capacitance per unit area of the MOS gate structure formed by the first gate conductor layer, the first gate insulating layer, and the p-layer 1 is set to be smaller than the capacitance per unit area.
  • the dependence of the threshold value of the PL-FET, which is a MOS transistor that operates with the second gate conductor layer as the gate electrode, on carriers of the substrate can be increased, and the PL-FET can be used for data writing and erasing.
  • the threshold voltage difference can be increased, and the operating voltage margin of the memory can be expanded.
  • the dynamic flash memory according to the first embodiment of the present invention places emphasis on on/off for PL-FET, and cell current for WL-FET, and changes the majority carrier concentration of the semiconductor base of PL-FET and WL-FET. Since dependence can be set independently, the margin of memory operating voltage can be expanded.
  • the PL-FET which is highly dependent on the majority carrier concentration of the semiconductor matrix, is located on the drain side of the WL-FET, so that the current flowing through the threshold of the WL-FET is It is possible to perform stable operation without any change. If the positional relationship is reversed, the threshold value of the WL-FET will depend on the resistance of the MOS transistor channel region of the PL-FET, and the source voltage of the WL-FET will float, resulting in a decrease in the effective gate voltage and a decrease in the substrate bias effect. For reasons such as an increase in the threshold value, the threshold value becomes unstable and stable memory operation cannot be achieved.
  • the threshold value of the MOS transistor region of the WL-FET can be set lower than the threshold value of the switching MOS transistor region of a normal memory. ⁇ A large amount of current can be taken during writing, leading to high-speed operation of the memory.

Landscapes

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Abstract

半導体母体であるｐ層１があり、片側に伸延したｎ＋層２があり、その反対側にｐ層１に接して、第２の不純物層ｎ＋層３があり、ｐ層１とｎ＋層２の一部を第１のゲート絶縁層４で被膜し、さらにそれに接した第１のゲート導体層５があり、ｐ層１とｎ＋層３の一部を第２のゲート絶縁層６で被膜しゲート電極５と電気的に分離された第２のゲート導体層７があり、ｎ＋層２、ｎ＋層３、ゲート導体層５，７のそれぞれに電圧を印加し、メモリ動作をさせる。その際にゲート導体層７、ゲート絶縁層６、ｐ層１で形成されるＭＯＳ構造の単位面積あたりのゲート容量がゲート導体層５、ゲート絶縁層４，ｐ層１で形成されるＭＯＳ構造のそれよりも小さいことを特徴とする。

Description

半導体メモリ装置
　本発明は、半導体メモリ装置に関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）　技術開発において、メモリ素子の高集積化、高性能化、低消費電力化、高機能化が求められている。
　　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（例えば非特許文献６、９を参照）、キャリアをためる溝部とゲート電極を二つ有したＤＲＡＭメモリセル（例えば非特許文献８を参照）などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。さらに基板が完全空乏化するとその弊害は大きくなる。また、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したＴｗｉｎ－Ｔｒａｎｓｉｓｔｏｒメモリ素子がある（例えば、特許文献１，２を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディ　チャネルを分ける、ソース、またはドレインとなるｎ＋層が絶縁層に接して形成されている。このｎ＋層が絶縁層に接してあることにより、２つのＭＯＳトランジスタのフローティングボディ　チャネルは、電気的に分離される。信号電荷である正孔群は、一方のトランジスタのフローティングボディ　チャネルに蓄積される。正孔が蓄積されているフローティングボディ　チャネルの電圧は、隣接したＭＯＳトランジスタのゲート電極へのパルス電圧印加により、大きく変化する。これにより、書込みの際の“１”と“０”との動作マージンを十分に大きく出来ない（例えば、非特許文献１０）。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。
ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．　Ｄｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ．２２０１－２２２７　（２０１０） Ｔ．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｍ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｅ．　Ｙｏｓｈｉｄａ，　Ｔ，　Ｔａｎａｋａ，　"Ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＡＲＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．５３，　ｐｐ．６９２－６９７　（２００６） Ｍｄ．　Ｈａｓａｎ　Ｒａｚａ　Ａｎｓａｒｉ，　Ｎｕｐｕｒ　Ｎａｖｌａｋｈａ，　Ｊａｅ　Ｙｏｏｎ　Ｌｅｅ，　Ｓｅｏｎｇｊａｅ　Ｃｈｏ，　"Ｄｏｕｂｌｅ－Ｇａｔｅ　Ｊｕｎｃｔｉｏｎｌｅｓｓ　１Ｔ　ＤＲＡＭ　Ｗｉｔｈ　Ｐｈｙｓｉｃａｌ　Ｂａｒｒｉｅｒｓ　ｆｏｒ　Ｒｅｔｅｎｔｉｏｎ　Ｉｍｐｒｏｖｅｍｅｎｔ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．６７，　ｐｐ．１４７１－１４７９　（２０２０） Ｔａｋａｓｈｉ　Ｏｈａｓａｗａ　ａｎｄ　Ｔａｋｅｓｈｉ　Ｈａｍａｍｏｔｏ，　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｃｅｌｌ　－ａ　Ｎｏｖｅｌ　Ｂｏｄｙ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　ＤＲＡＭ　Ｃｅｌｌ"，　Ｐａｎ　Ｓｔａｎｆｏｒｄ　Ｐｕｂｌｉｓｈｉｎｇ　（２０１１） Ｆ．　Ｍｏｒｉｓｈｉｔａ，　Ｈ．　Ｎｏｄａ，　Ｉ．　Ｈａｙａｓｈｉ，　Ｔ．　Ｇｙｏｈｔｅｎ，　Ｍ．　Ｏｋｓｍｏｔｏ，　Ｔ．　Ｉｐｐｏｓｈｉ，　Ｓ．　Ｍａｅｇａｗａ，　Ｋ．　Ｄｏｓａｋａ，　ａｎｄ　Ｋ．　Ａｒｉｍｏｔｏ：　"　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｔｗｉｎ－Ｔｒａｎｓｉｓｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　（ＴＴＲＡＭ）　ｏｎ　ＳＯＩ，"ＩＥＩＣＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ．，　Ｖｏｌ．　Ｅ９０－ｃ．，　Ｎｏ．４　ｐｐ．７６５－７７１　（２００７）
　本願は、キャパシタを無くした、１個のトランジス型のＤＲＡＭで、ワード線とボディとのカップリング容量によるノイズや、メモリの不安定性による誤読み出しや記憶データの誤った書き換えの問題を解決する高密度、且つ高速なＭＯＳ回路を実現する半導体メモリ装置を提供する。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
　基板に対して、水平方向に伸延する、または垂直方向に立つ半導体母体と、
　前記半導体母体の一端に繋がる第１の不純物層と、
　前記半導体母体の前記第１の不純物層と反対側の一端に繋がる第２の不純物層と、
　前記半導体母体と前記第１の不純物層の一部を覆う第１のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う、第１のゲート導体層と、
　前記半導体母体と前記第２の不純物層の一部を覆う、第２のゲート絶縁層と、
　前記第１のゲート導体層に接することなく、前記第２のゲート絶縁層を覆う第２のゲート導体層と、を有し、
　前記第２のゲート導体層と、前記第２のゲート絶縁層と、前記半導体母体で形成されるＭＯＳゲート構造の容量を前記第２のゲート導体層と第２のゲート絶縁層の接触面積で割った値が、前記第１のゲート導体層と、前記第１のゲート絶縁層と、前記半導体母体で形成されるＭＯＳゲート構造の容量を前記第１のゲート導体層と第１のゲート絶縁層の接触面積で割った値と異なる、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層の間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記半導体母体に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体母体における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記半導体母体に残存させる動作を行ってメモリ書き込み動作を実行し、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層に印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の少なくとも一か所から、残存している前記第１の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを抜き取ってメモリ消去動作を実行する、
　ことを特徴とする（第２発明）。
　上記の第２発明において、前記第１の不純物層には、ソース線が接続され、前記第２の不純物層には、ビット線が接続され、前記第１のゲート導体層にはワード線が接続され、前記第２のゲート導体層にはプレート線が接続され、ソース線、ビット線、プレート線、ワード線にそれぞれ電圧を与えて、メモリの書き込み、及び／又は、消去を行うことを特徴とする（第３発明）。
　上記の第１発明において、前記第２のゲート導体層と前記第２のゲート絶縁層と前記半導体母体で形成されるＭＯＳゲート構造の容量を前記第２のゲート導体層と前記第２のゲート絶縁層の接触面積で割った値が前記第１のゲート導体層と前記第１のゲート絶縁層と前記半導体母体で形成されるＭＯＳゲート構造の容量を前記第１のゲート導体層と前記第１のゲート絶縁層の接触面積で割った値よりも小さいことを特徴とする（第４発明）。
　上記の第１発明において、前記第２のゲート絶縁層の膜厚が前記第１のゲート絶縁層の膜厚よりも厚いことを特徴とする（第５発明）。
　上記の第１発明において、前記第２のゲート絶縁層を有するＭＯＳトランジスタ領域のしきい値の前記半導体母体の多数キャリア濃度依存性が、前記第１よりのゲート絶縁層を有するＭＯＳトランジスタ領域のしきい値の前記半導体母体の多数キャリア濃度依存性よりも大きいことを特徴とする（第６発明）。
　上記の第１発明において、情報を読み出す際に、前記第２のゲート導体層につながるプレート線に印加する電圧が、書き込み時のしきい値と消去時のしきい値の間にあることを特徴とする（第７発明）。
　上記の第１発明において、書き込み状態と消去状態で、前記第２のゲート絶縁層を有するＭＯＳトランジスタ領域のしきい値の変動が、前記第１のゲート絶縁層を有するＭＯＳトランジスタ領域のそれよりも大きいことを特徴とする（第８発明）。
　上記の第１発明において、前記ビット線に近い前記第２のゲート絶縁層を有するＭＯＳトランジスタのしきい値が、常に前記ソース線に近い前記第１のゲート絶縁層を有するＭＯＳトランジスタのしきい値よりも高いことを特徴とする（第９発明）。
第１実施形態に係る半導体素子を用いたメモリ装置の断面構造を示す図である。 第１実施形態に係る半導体素子を用いたメモリ装置の断面構造の追加例を示す図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作直後の正孔キャリの蓄積、消去動作、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置のセル配置を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置を構成しているＭＯＳトランジスタのしきい値の変化を説明するための表である。 第１実施形態に係る半導体素子を用いたメモリ装置の構成と、メモリの消去、書き込み状態の電圧関係を示すための図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動、半導体装置の中のセル配置、配線構造について、図面を参照しながら説明する。
（第１実施形態）
　図１～図４を用いて、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図１を用いて、本実施形態による半導体素子を用いたメモリのセル構造を説明する。図２を用いて、本実施形態による半導体素子を用いたメモリのセル構造の追加例を説明する。図３を用いて、半導体素子を用いたメモリの書き込みメカニズムとキャリアの挙動を、図４を用いて、データ消去メカニズムを、説明する。また、表１を用いて、本実施形態による半導体装置のメモリセルの中のＭＯＳトランジスタ領域のしきい値の変化を説明する。
　図１に、本発明の第１実施形態に係る半導体素子を用いたメモリの構造を示す。図１において（ａ）は平面図、（ｂ）は（ａ）Ｘ－Ｘ’線に沿った断面図、（ｃ）は（ａ）Ｙ－Ｙ’線に沿った断面図、を示す。
　基板２０（特許請求の範囲の「基板」の一例である）の上方に、基板２０に対して水平方向に、アクセプタ不純物を含むｐ型又はｉ型（真性型）の導電型を有する中心軸に垂直な断面が矩形のシリコン半導体母体であるｐ層１（特許請求の範囲の「半導体母体」の一例である）がある。ｐ層１の水平方向の一方の側にｎ＋層２（以下、ドナー不純物を高濃度で含む半導体領域を「ｎ＋層」と称する。）（特許請求の範囲の「第１の不純物層」の一例である）がある。ｎ＋層２とは反対の側にｎ＋層３（特許請求の範囲の「第２の不純物層」の一例である）がある。ｐ層１の表面の一部でかつ、ｎ＋層２に接触し、もしくは近傍にゲート絶縁層４（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。ゲート絶縁層４の一部を囲んで、第１のゲート導体層５（特許請求の範囲の「第１のゲート導体層」の一例である）がｎ＋層２に近接してある。また、ｐ層１の表面の一部でかつ、ｎ＋層３に接触し、もしくは近傍に形成されたゲート絶縁層６（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。また、ゲート導体層５に接することなく、ゲート導体層７（特許請求の範囲の「第２のゲート導体層」の一例である）が、ゲート絶縁層６に接し、ｎ＋層３に近接してある。ｐ層１、ｎ＋層２、ｎ＋層３、ゲート絶縁層４、ゲート導体層５、ゲート絶縁層６、ゲート導体層７により、ひとつのダイナミック　フラッシュ　メモリセルが形成される。なお、ゲート導体層７と、ゲート絶縁層６と、ｐ層１で形成されるＭＯＳゲート構造において、ゲート導体層７をゲート電極とするＭＯＳゲート容量をゲート導体層７とゲート絶縁層６の接触する面積で割った値（これ以降、ＭＯＳゲート容量をその構成要素であるゲート電極とゲート絶縁層の接触面積で割った値を“単位面積当たりの容量”と称する）が、ゲート導体層５と、ゲート絶縁層４と、ｐ層１で形成されるＭＯＳゲート構造の、単位面積当たりの容量よりも小さい。
　さらに、ｎ＋層２は配線導電体であるソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ゲート導体層５は配線導電体であるワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に接続され、ゲート導体層７は配線導電体であるプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に接続されている。また、ｎ＋層３は配線導電体であるビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に接続されている。ソース線、ビット線、プレート線、ワード線の電位をそれぞれに操作することで、メモリの動作をさせる。本実施形態のメモリ装置では、上述の複数のダイナミック　フラッシュ　メモリセルが複数２次元、もしくは３次元状に配置されている。このメモリ装置を以下、ダイナミック　フラッシュ　メモリ　と呼ぶ。
　なお、ゲート導体層７，ゲート絶縁層６とｐ層１のＭＯＳゲート構造の単位面積当たりの容量をゲート導体層５，ゲート絶縁層４とｐ層１で形成されるゲート構造のそれよりも小さくする目的は、ゲート導体層７を有するＭＯＳトランジスタ領域のしきい値の半導体母体の多数キャリア濃度依存性を、ゲート導体層５を有するＭＯＳトランジスタ領域のそれより高くするためである。ＭＯＳ構造の単位面積当たりの容量をＣｏｘ、反転層の単位面積あたりの空間電荷をＱｎとすると、そのしきい値を決定する式にＱｎ／Ｃｏｘの項が含まれ、さらに、Ｑｎは基板濃度の平方根依存性を持つ。つまり、Ｃｏｘが小さければ、しきい値の半導体母体の多数キャリア濃度依存性が大きくなる。さらに、ゲート絶縁層に例えば、膜厚がｔｏｘのシリコン酸化膜を用いると、Ｃｏｘ＝εＳｉＯ２／ｔｏｘ（εＳｉＯ２はシリコン酸化膜の誘電率）で示される。したがって、ゲート導体層７を持つＭＯＳゲート構造の単位面積当たりの容量を、ゲート導体層５を持つＭＯＳゲート構造のそれよりも小さくするためには、同じ材料であれば、ゲート絶縁層６の膜厚をゲート絶縁層４の膜厚よりも厚くすればよい。図１にはこの例を図示している。また、同じ膜厚でもゲート絶縁層４より誘電率の低い材料をゲート絶縁層６に用いることによっても、同様のことが可能である。さらに、膜厚と誘電率を組み合わせることで、自由に単位面積あたりの容量を調整することができる。
　また、ゲート絶縁層４、６には、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜も使用可能である。
　なお、図１ではｐ層１はｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｎ＋層２、ｎ＋層３の不純物の濃度にプロファイルが存在してもよい。
　また、ｎ＋層２とｎ＋層３を正孔が多数キャリアであるｐ＋層（以下、アクセプタ不純物を高濃度で含む半導体領域を「ｐ＋層」と称する。）で形成したときは、ｐ層１をｎ型半導体、とすれば書き込みのキャリアを電子とすることでダイナック　フラッシュ　メモリの動作がなされる。
　また、ゲート導体層５はゲート絶縁層４を介して、またゲート導体層７はゲート絶縁層６を介してメモリセルの一部の電位を変化させられるのであれば、例えばＷ、Ｐｄ、Ｒｕ、Ａｌ、ＴｉＮ，ＴａＮ、ＷＮのような金属、金属の窒化物、もしくはその合金（シリサイドを含む）、例えばＴｉＮ／Ｗ／ＴａＮのような積層構造であってもよいし、高濃度にドープされた半導体で形成されてもよい。
　　また、図１ではｐ層１は基板２０に対して、水平方向である例を示したが、ｐ層１が基板２０に対して垂直方向に伸延する構造でもよい。
　なお、図１では、それぞれのメモリセルにおいて、ゲート導体層４，６は、それぞれが一体のものとして、示されているが、半導体母体に対して、水平、または垂直方向において、分割されていても構わない。
　また、図１では半導体母体１の両側にゲート導体層５、７がある例を示したが、どちらか片方にゲート導体層がある構造でも構わない。
　図２を用いて、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリ装置の追加例を示す。図２に、本発明の第１実施形態に係る半導体素子を用いたメモリの構造を示す。図２の（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図、を示す。図１においてメモリセルは、半導体母体１の両側にゲート導体層５，７がある構造を示したが、図２のように半導体母体１の周囲をゲート導体層５、７で覆う形態でも構わない。この場合も、ゲート導体層７と、ゲート絶縁層６と、ｐ層１で形成されるＭＯＳゲート構造において、単位面積当たりのゲート容量が、ゲート導体層５と、ゲート絶縁層４と、ｐ層１で形成されるＭＯＳゲート構造の、単位面積当たりの容量よりも小さければよい。
　また、図１と図２では垂直方向には半導体母体１の断面が矩形であることを用いて説明したが、台形状でも多角形でも円形の形でも、ゲート導体層７が電極であるＭＯＳゲート構造の単位面積当たりの容量がゲート導体層５のそれよりも小さければ構わない。
　図３を用いて、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。なお、ゲート導体層５を持つＭＯＳトランジスタ領域をＷＬ－ＦＥＴ，ゲート導体層７を持つＭＯＳトランジスタ領域をＰＬ－ＦＥＴと示した。図３（ａ）に示すように、まずｎ＋層２とｎ＋層３の多数キャリアが電子であり、たとえばＷＬにつながるゲート導体層５とＰＬにつながるゲート導体層７にｎ＋　ｐｏｌｙ（以下、ドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｎ＋　ｐｏｌｙ」と称する。）を使用し、ｐ層１にｐ型半導体を使用した場合を説明する。ソース線ＳＬの接続されたｎ＋層２に、例えば０Ｖを入力し、ビット線ＢＬの接続されたｎ＋層３に、例えば２．５Ｖを入力し、プレート線ＰＬの接続されたゲート導体層７を例えば４Ｖとし、ワード線ＷＬの接続されたゲート導体層５に、例えば、１．５Ｖを入力する。
　この電圧印加状態で、図１の例では上下のゲート導体層７と接触するゲート絶縁層６の内側全面に、図２の例ではゲート導体層７と接触するゲート絶縁層６の内周全面に反転層１４ｂが全面に形成される。また、図１の例では上下のゲート絶縁層４の内側の一部に反転層１４ａが形成され、図２の例ではゲート絶縁層４の内周の一部に反転層１４ａが形成される。図３（ａ）に示すように反転層１４ａが消滅するピンチオフ点１５が存在し、ここで電界が最大となる。そして、ｎ＋層２からｎ＋層３の方向に向かって電子が流れる。この結果、ピンチオフ点１５近傍領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたｎ＋層２からビット線ＢＬの接続されたｎ＋層３に向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、ゲート導体層５に流れるが、大半はビット線ＢＬに接続されたｎ＋層３に流れる。
　図３（ｂ）には、書き込み直後、すべてのバイアスが０Ｖになったときのｐ層１にある正孔群１７を示す。生成された正孔群１７は、ｐ層１の多数キャリアであり、一時的に空乏層１６に囲まれたｐ層１に蓄積され、非平衡状態では実質的にＷＬ－ＦＥＴやＰＬ－ＦＥＴの基板であるｐ層１を正バイアスに充電する。その結果、ゲート導体層５をもつＷＬ－ＦＥＴのしきい値電圧とゲート導体層７をもつＰＬ－ＦＥＴのしきい値電圧は、ｐ層１に一時的に蓄積される正孔による正の基板バイアス効果によって、初期状態から低くなる。ＰＬにこの低くなったしきい値電圧より高い電圧を印加するとＰＬ－ＦＥＴが導通し、ＷＬ－ＦＥＴがＭＯＳトランジスタとして動作する。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層５をもつＷＬ－ＦＥＴはＷＬの電圧依存性を持つ電流がｎ＋層３からｎ＋層２に流れることになる。この書込み状態を論理記憶データ“１”に割り当てる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作電圧条件であってもよい。例えば、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、２．５Ｖ（ＢＬ）／０Ｖ（ＳＬ）／２Ｖ（ＰＬ）／４Ｖ（ＷＬ）や２．５Ｖ（ＢＬ）／０Ｖ（ＳＬ）／４Ｖ（ＰＬ）／１Ｖ（ＷＬ）や０Ｖ（ＢＬ）／２．５Ｖ（ＳＬ）／Ｖ（ＰＬ）／０Ｖ（ＷＬ）、などの組み合わせでも可能である。ただし、ビット線ＢＬに２．５Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに４Ｖ、プレート線ＰＬに２Ｖをかけた場合にはピンチオフ点１５の位置がゲート導体層７のほうにシフトするが、同様の現象を起こすことができる。また、ビット線ＢＬに２．５Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに１Ｖ、プレート線ＰＬに４Ｖをかけた場合にはピンチオフ点１５の位置がゲート導体層５のほうにシフトするが、やはり同様の現象を起こすことができる。ただし、書き込み状態の前のＰＬ－ＦＥＴのゲート導体層７にはそのしきい値電圧よりも高い電圧を印加することは必須である。
　なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群を生成してもよい（例えば非特許文献８を参照）。
　次に、図４を用いて、図１及び図２に示した第１実施形態のダイナミック　フラッシュ　メモリの消去動作メカニズムを説明する。図３（ｂ）に示した状態から、ビット線ＢＬの電圧を０．６Ｖ，ソース線ＳＬに０Ｖ、プレート線ＰＬに３Ｖ、ワード線ＷＬに０Ｖに印加する。その結果、ｐ層１に蓄積されている正孔１７の濃度がｎ＋層２の正孔濃度よりも十分高いために、その濃度勾配によって、拡散によってｎ＋層２に正孔が流れ込む。逆にｎ＋層２の電子濃度がｐ層１の電子濃度よりも高いために、濃度勾配により、拡散によって電子１８がｐ層１に流れ込む。ｐ層１に流入した電子はｐ層１の中で正孔と再結合し消滅する。しかし、注入された電子１８がすべては消滅せず、消滅しなかった電子１８はビット線ＢＬとソース線ＳＬの電位勾配によってドリフトによって空乏層１６を通り、ｎ＋層３に流れ込む。電子はソース線ＳＬから次々と供給されるので、非常に短時間に過剰の正孔は電子と再結合し、初期の状態に戻る。これにより、図４（ｂ）に示すように、このワード線ＷＬが接続されたゲート導体層５をもつＷＬ－ＦＥＴやゲート導体層７をもつＰＬ－ＦＥＴは元々のしきい値に戻る。この記憶素子の消去状態は論理記憶データ“０”となる。
　なお、ビット線にかける電圧は０．６Ｖよりも高くても低くても、電子のドリフトが空乏層１６内で起こる電圧であれば、調整可能の範囲である。またほかのデータの消去方法として、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、０．６Ｖ（ＢＬ）／０Ｖ（ＳＬ）／０Ｖ（ＰＬ）／３Ｖ（ＷＬ）や０Ｖ（ＢＬ）／０．６Ｖ（ＳＬ）／３Ｖ（ＰＬ）／０Ｖ（ＷＬ）やー０．６Ｖ（ＢＬ）／０Ｖ（ＳＬ）／３Ｖ（ＰＬ）／０Ｖ（ＷＬ）や１．５Ｖ（ＢＬ）／０Ｖ（ＳＬ）／０Ｖ（ＰＬ）／３Ｖ（ＷＬ）、などの組み合わせでも可能であり、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図５を用いて、書き込みと消去において、ダイナミック　フラッシュ　メモリを構成するＭＯＳトランジスタ領域のしきい値の変化がどのような単位面積当たりのゲート容量依存性を持つかを説明する。
　図５（ａ）にはダイナミック　フラッシュ　メモリを構成する。ＷＬ－ＦＥＴとＰＬ－ＦＥＴの二種類を示した。ＷＬはＷＬ－ＦＥＴにとってのゲート電圧であり、ＰＬはＰＬ－ＦＥＴにとってのゲート電圧である。ここでＷＬ－ＦＥＴのゲート長（これ以降Ｌｐｏｌｙと表記）を５０ｎｍ、ＰＬ－ＦＥＴのＬｐｏｌｙを１００ｎｍと設定し、ｐ層の濃度は６ｘ１０17ｃｍ-3で一様とした。なお、ゲート長とは図１及び図２のＸ－Ｘ’方向のゲート導体層の長さと定義する。またＷＬ－ＦＥＴのゲート酸化膜に５ｎｍの厚さ（これ以降ｔｏｘと表記）のシリコン酸化膜を使用し、ＰＬ－ＦＥＴのゲート酸化膜も同様の材料を用い、膜厚を５ｎｍ，１０ｎｍ，１５ｎｍの３種類のＭＯＳトランジスタを設定した。
　図５（ｂ）にはそれぞれのＭＯＳトランジスタの条件とともに、ＶＤ＝０．０５Ｖの時のデータ書き込み時と消去時のしきい値（これ以降Ｖｔｈと表記）を示し、その二つの状態でしきい値の変化（これ以降ΔＶｔｈと表記）を示した。なお、しきい値の計算にはショートチャンネル効果も考慮された。ｔｏｘ＝５ｎｍの時にはＷＬ－ＦＥＴもＰＬ－ＦＥＴのΔＶｔｈは０．２Ｖであるのに対して、ｔｏｘ＝１０ｎｍ使用時のΔＶｔｈは０．４１Ｖ，ｔｏｘ＝１５ｎｍ使用時のΔＶｔｈは０．６１Ｖとその値が広がることがわかる。つまり、ＰＬ－ＦＥＴのゲート絶縁層の厚さをＷＬ－ＦＥＴのそれよりも厚くして単位面積当たりのゲート電極容量を小さくすると、ＭＯＳトランジスタのしきい値の半導体基板の多数キャリア濃度依存性が高くなり、書き込みや消去による余剰正孔の量によって、しきい値の変動がより敏感になることがわかる。
　図６を用いて、図５で説明したΔＶｔｈの拡大が、ダイナミック　フラッシュ　メモリの動作のマージンを広げることに役立つことを説明する。図６（ａ）は図５のＰＬ－ＦＥＴとＷＬ－ＦＥＴを接続したダイナミック　フラッシュ　メモリの構成を示した。またここではＷＬ－ＦＥＴにｔｏｘ＝５ｎｍ、ＰＬ－ＦＥＴのｔｏｘ＝１５ｎｍのゲート絶縁層を用いるように設定した。
　まず、ダイナミック　フラッシュ　メモリの読み出しのために、ＢＬに０．５Ｖ，ＰＬに１．２Ｖ、ＷＬに２．０Ｖ，ＳＬに０Ｖを印加する。消去状態の電圧関係を図６（ｂ）に示した。この図から明らかなように、ＷＬ－ＦＥＴはオンの状態であるが、ＰＬ－ＦＥＴはＰＬの電圧が、しきい値以下であるために、オフの状態であり、ＷＬの電圧をいくら上げても、ＢＬからＳＬに電流が流れない。したがって、読み出し動作を行っても電流が流れないために、メモリ情報が“０”であることが認識される。
　一方で、図６（ｃ）に書き込み状態での電圧関係を示した。メモリの読み出し条件は図６（ｂ）と全く同じである。この場合にはＷＬ－ＦＥＴもＰＬ－ＦＥＴもゲート電圧はしきい値以上になり、どちらのＭＯＳトランジスタもオン状態となり、ＢＬからＳＬに電流が流れ、メモリ情報が“１”と認識される。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、データ読み出し動作を行うための一例であり、読み出し動作ができる他の動作電圧条件であってもよい。例えば、ビット線ＢＬに１Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに３Ｖ、プレート線ＰＬに１Ｖをかけても同様にデータを読み出すことができる。ただし、プレート線ＰＬにかける電圧はデータ消去と書き込み状態でのＰＬ－ＦＥＴのしきい値の間に存在する必要がある。
　また、上記の例ではＷＬ－ＦＥＴのゲート長を５０ｎｍ、ＰＬ－ＦＥＴのゲート長を１００ｎｍとしたが、ＰＬ－ＦＥＴのゲート長は書き込み時と消去時のΔＶｔｈのマージンが十分とれるのであれば、より短くしても構わないが、常にＰＬ－ＦＥＴのしきい値がＷＬ－ＦＥＴのしきい値より高いことが必要である。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリは、半導体母体であるｐ層１と、第１の不純物層２と第２の不純物層３と第１のゲート絶縁層４と第２のゲート絶縁層６と第１のゲート導体層５と第２のゲート導体層７で構成される。また、第２のゲート導体層と、第２のゲート絶縁層と、ｐ層１で形成される、ＭＯＳゲート構造において、第２のゲート導体層をゲート電極とする単位面積当たりの容量を、第１のゲート導体層と、第１のゲート絶縁層と、ｐ層１で形成されるＭＯＳゲート構造の単位面積当たりの容量よりも小さくする。これにより、第２のゲート導体層をゲート電極として作動するＭＯＳトランジスタであるＰＬ－ＦＥＴのしきい値の基板のキャリア依存性を大きくすることでき、ＰＬ－ＦＥＴのデータ書き込み時と消去時のしきい値電圧差を大きくすることができ、メモリの動作電圧マージンを広げることができる。
（特徴２）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリは、ＰＬ－ＦＥＴはオン／オフを重視し、ＷＬ－ＦＥＴではセル電流を重視して、ＰＬ－ＦＥＴとＷＬ－ＦＥＴの半導体母体の多数キャリア濃度依存性を独立に設定できるので、メモリ動作電圧のマージンを広げることができる。
（特徴３）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリは、半導体母体の多数キャリア濃度依存性の高いＰＬ－ＦＥＴがＷＬ－ＦＥＴのドレイン側に位置することにより、ＷＬ－ＦＥＴのしきい値が流れる電流によって変化することがなく、安定した動作を行うことができる。逆の位置関係になるとＷＬ－ＦＥＴのしきい値はＰＬ－ＦＥＴのＭＯＳトランジスタチャネル領域の抵抗依存性を持ち、ＷＬ－ＦＥＴのソース電圧が浮くことによる、実効ゲート電圧の低下、基板バイアス効果によるしきい値の上昇などの理由で、しきい値が不安定となり、安定したメモリ動作とならない。
（特徴４）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリは、ＷＬ－ＦＥＴのＭＯＳトランジスタ領域のしきい値を通常のメモリのスイッチングＭＯＳトランジスタ領域のしきい値に比較して、低く設定できるので、“１”書き込み時の電流を大きく取れ、メモリの高速動作につながる。
（特徴５）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、プレート線ＰＬの電圧を０Ｖにしておけば、同じセルのビットライン線ＢＬの電圧やワード線ＷＬの電圧がどのように変化してもメモリの内容が影響されることはなく、ディスターブ不良に非常に強い構造となっている。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いれば従来よりも、密度が高く、かつ高速であり、かつ動作マージンの高い、半導体メモリ装置を提供することができる。
１　ｐ層
２　第１の不純物層　ｎ＋層　（ＳＬに接続）
３　第２の不純物層　ｎ＋層　（ＢＬに接続）
４　第１のゲート絶縁膜　
５　第１のゲート導体層　（ＷＬに接続）
６　第２のゲート絶縁膜　（ＰＬに接続）
７　第２のゲート導体層

１４ａ，１４ｂ　反転層
１５　ピンチオフ点
１６　空乏層
１７　余剰正孔
１８　注入された電子
２０　基板

Claims (9)

  1. 　基板に対して、水平方向に伸延する、または垂直方向に立つ半導体母体と、
    　前記半導体母体の一端に繋がる第１の不純物層と、
    　前記半導体母体の前記第１の不純物層と反対側の一端に繋がる第２の不純物層と、
    　前記半導体母体と前記第１の不純物層の一部を覆う第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う、第１のゲート導体層と、
    　前記半導体母体と前記第２の不純物層の一部を覆う、第２のゲート絶縁層と、
    　前記第１のゲート導体層に接することなく、前記第２のゲート絶縁層を覆う第２のゲート導体層と、を有し、
    　前記第２のゲート導体層と、前記第２のゲート絶縁層と、前記半導体母体で形成されるＭＯＳゲート構造の容量を前記第２のゲート導体層と第２のゲート絶縁層の接触面積で割った値が、前記第１のゲート導体層と、前記第１のゲート絶縁層と、前記半導体母体で形成されるＭＯＳゲート構造の容量を前記第１のゲート導体層と第１のゲート絶縁層の接触面積で割った値と異なる、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層の間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記半導体母体に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体母体における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記半導体母体に残存させる動作を行ってメモリ書き込み動作を実行し、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層に印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の少なくとも一か所から、残存している前記第１の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを抜き取ってメモリ消去動作を実行する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記第１の不純物層には、ソース線が接続され、前記第２の不純物層には、ビット線が接続され、前記第１のゲート導体層にはワード線が接続され、前記第２のゲート導体層にはプレート線が接続され、ソース線、ビット線、プレート線、ワード線にそれぞれ電圧を与えて、メモリの書き込み、及び／又は、消去を行う、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  4. 　前記第２のゲート導体層と前記第２のゲート絶縁層と前記半導体母体で形成されるＭＯＳゲート構造の容量を前記第２のゲート導体層と前記第２のゲート絶縁層の接触面積で割った値が前記第１のゲート導体層と前記第１のゲート絶縁層と前記半導体母体で形成されるＭＯＳゲート構造の容量を前記第１のゲート導体層と前記第１のゲート絶縁層の接触面積で割った値よりも小さい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第２のゲート絶縁層の膜厚が前記第１のゲート絶縁層の膜厚よりも厚い、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第２のゲート絶縁層を有するＭＯＳトランジスタ領域のしきい値の前記半導体母体の多数キャリア濃度依存性が、前記第１よりのゲート絶縁層を有するＭＯＳトランジスタ領域のしきい値の前記半導体母体の多数キャリア濃度依存性よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　情報を読み出す際に、前記第２のゲート導体層につながるプレート線に印加する電圧が、書き込み時のしきい値と消去時のしきい値の間にあることを、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　書き込み状態と消去状態で、前記第２のゲート絶縁層を有するＭＯＳトランジスタ領域のしきい値の変動が、前記第１のゲート絶縁層を有するＭＯＳトランジスタ領域のそれよりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　前記ビット線に近い前記第２のゲート絶縁層を有するＭＯＳトランジスタのしきい値が、常に前記ソース線に近い前記第１のゲート絶縁層を有するＭＯＳトランジスタのしきい値よりも高い
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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