TW548903B - Supply voltage level detector - Google Patents

Description

548903 五、 發明説明 ( 發明^月不 本發明有關_ 元件，以及尤其有關」部提供之電源電壓位準 考電麼與-比較電壓之間位準偵測器…貞測一 壓。 、，以偵測一所需位準之 通常，半導體元件由不同類 供之電源電壓驅動每一電 铁兒路、'且成。一從外部揭 準改變超過每一電路之操作電：圍如壓之位 :Γ運算，於是需要藉由感測該電源電 该電路正常地操作於一 之位準，俾使 ，. 夠準之電壓範圍中。舉例來說 二Γ於一記憶體裝置中施加-適合之偏㈣= 位電路或推進電路，便需 主子，，桌之疋 輸出一屈釣—问 1"要a由感測該電源電壓之變化以 輸出足夠乾圍之電壓，因為該 而變化。吾人可利用，電€:二广_電帽 電屋之位準。 皁偵測β以偵測該電源 如圖1所示’該電源電壓位準偵測器包含一參考電壓產 生器1用以依照一控制信號ctrlb產生—固定位準之參考電壓 kf;-比較㈣產生器2_用以依該照控制信號c㈣產生一 比較電壓afvdd/hfvdd，其變化率較外部提供之電源電塵Vdd 為大：以及一比較器3用以依照該控制信號ctH b比較該參 考電壓Wef與該比較電壓afvdd/hfvdd，以於電源電壓Vdd較 一設定之位準為高時，輸出一高位準狀態的信號vdd_det ; -4- 本紙張尺度適用中圉國家標準(CNS) A4規格(210X297公釐) 548903 五、發明説明（2 ) 以及於電源電壓vDD較一設定之位準為低時，輸出一低位準 狀態的信號vdd_det。 / 然而，在傳統之電源電壓位準偵測器中，輸出自該比較 電壓產生為2之電壓afvdd之變化比該電源電壓Vdd之變化為 小’如圖6所示。因此，其問題不僅是偵測速率低，而且 雜訊會縮減感測界限。 換句話說，如圖2所*，如果_正通路金屬氧化物半導 體（PMOS)電晶體P1為該控制信號饥化所啟動，言玄參考電壓

Vref與該比較電壓hfvdd之間的差異很微小（如圖6所示 因此延遲該比較器3之輸出，於是極小的雜訊即可引起錯 ::操作；該傳統之比較電壓產生器2係建構為輸出按電： 為R1與R2所分配之電壓hfvdd。 發明概要 本發明係構思以解決上述之問題，而且本發明之一目的 !為提供一電源電麼位準偵測器，於其中-比較電壓產生 益係建構以隨一電源電麼而增大一比較電壓之變化。 線 ?要達成上述之目的，依照本發明之電源電壓位"測 =特色為包含一參考電壓產生器，以用以依照一控制作 固定位準之參考電壓，·-比較電麼產生器用以： …該控制信號產生一比教帝 • 反，其受化率較外部提供之電 ’、：L為兩，以及一比转哭田. 老+ 車人為用以依照該控制信號比較該參 考^厂^該比較電壓以輪出一特定之信號，於其中該比較

二產生器包含—由該控制信號驅動之第-mos電晶體， 〃源極達接至該電源電阻器連接於該第-PM0S k張尺度適用(⑽） 548903

電晶體之-：；及極與-節點之間；—第二屬㈤晶體連接於 該电源電壓與一輸出端之間並由該控制信號所驅動；以及 一負通路金屬氧化物半導體……◦…電晶體連接於該輸出端 與接地之間’其一閘極連接至該節點。 該NMOS電晶體形成於一具有一井之基板中，其井具有 一三重結構，於其中一 p井連接至該節點；一 N井連接至該 電源電壓；而該基板連接至接地。 亚且，依照本發明之電源電壓位準偵測器之特徵為包含 參考包壓產生态，以用以依照一控制信號產生一固定位 準之參考電壓；一比較電壓產生器用以依照該控制信號產 生一比較電壓，其變化率較外部提供之電源電壓為高；以 及一比較器用以依照該控制信號比較該參考 電壓讀出-特定之信[於其中該比較電壓產 一由該控制信號驅動之第一 PM0S電晶體，其一源極連接至 該電源電-電阻器連接於該第_ PMQSf晶體之—沒極 與一節點之間，一二極體連接於該節點與一接地之間；一 第二PMOS電晶體連接於該電源電壓與一輸出端之間並由該 控制信號所驅動；以及一 NM〇s電晶體連接於該輸出端與 接地之間，其一閘極連接至該節點。 圖式簡單說明 本發明4述之各態樣與其他·之特徵將會在下列說明中連 同隨附之圖式加以解釋，於其中： 圖1為一電源電壓位準偵測器之方塊圖； 圖2為一電路圖，說明一傳統之比較電壓產生器；

-裝

線 -6 -

548903 A7 B7 五、發明説明（4 ) 圖3A至3D為電路圖，說明依照本發明之比較電壓產生器 圖4為一元件之剖視圖，說明一具有一井之電晶體，其 井具有本發明所使用之三重結構； 圖5A至5D為電路圖，說明一依照本發明另一具體實施例 之比較電愿產生器；

圖6顯示各區段之直流電（DC)電壓波形，說明該比較電 壓產生器之操作；以及 . 圖7顯示各區段之直流電（DC)電壓波形，說明該比較電 壓產生器之操作。 較佳具德實施例詳細說明 本發明將藉由一較佳具體實施例並參照伴隨之圖式加以 詳細說明，於其中相同之參照數字係用以指認相同或類似 之零件。

依照本發明之電源電壓位準偵測器包含一參考電壓產生 器1用以依照一控制信號ctdb產生一固定位準之參考電壓 Vref ; —比較電壓產生器2用以依該照控制信號ctdb產生一 比較電壓afvdd/hfvdd，其變化率較外部提供之電源電壓VDD 為大；以及一比較器3用以依照該控制信號ctrlb比較該參考 '電壓Vref與該比較電壓afydd/hfvdd，以於電源電壓VDD較一 設定之位準為高時，輸出一高位準狀態的信號vdd_det ;以 及於電源電壓VDD較一設定之位準為低時，輸出一低位準狀 態的信號vdd_det，如圖1所示。 特定地說，該比較電壓產生器2係建構以便相對於一傳 本紙張尺度適用中國國家榇準(CNS) A4規格(210 X 297公釐) 548903 五 A7 B7 發明説明（5 ) 統之比較電壓產生器而言，該比較電壓afvdd之變化隨該電 源電壓VDD之變化而增大。所以，於感測該參考電壓Vref與 該比較電壓avfdd之間的差異時，得以改善該比較器3之感 測界限。 因此，本發明可建構該比較電壓產生器2，以便使該比 較電壓afvdd之變化隨該電源電壓VDD之變化而增大，詳述 如下： 圖3 A至3D為電路圖，說明依照本發明之比較電壓產生器。 圖3 A為該依照本發明之比較電壓產生器之基本電路圖。 一 PMOS電晶體PI 1之一由該控制信號ctrlb所驅動的源極 連接至該電源電壓VDD ;並且一電阻器R11連接於該PMOS電 晶體PI 1之一汲極與一節點bias之間。並且，一由該控制信 號ctdb所驅動的PMOS電晶體P12連接於該電源電壓VDD與該 輸出端afVdd之間；以及一 NM0S電晶體Nil連接於該輸出端 afvdd與接地之間，而其閘極連接至該節點bias。 在此時，該NM0S電晶體N11形成於該具有一井之基板10 中；該井具有一三重結構，如圖4所示。一 P井12之收集區 域15連接至該節點bias ; — N井11之收集區域16連接至該電源 電壓VDD。一於該基板10中之收集區域17與該源極13—起連 接至接地。 _ 圖3 B說明一電路中，一由該控制信號ctrlb所驅動之 NM0S電晶體N12連接於該節點bias與接地之間，其節點bias 與接地如圖3A之基本電路所示；圖3C說明一電路中有一反 相器II1用以施加一反相之控制信號ctrlb至該NMOS電晶體 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

線 548903 A7 B7 五、發明説明（6 ) N12之閘極，其閘極如圖3B之電路所示；圖3 D則說明一電 路中一電阻器R12連接於該節點bias與接地之間，以設定該 節點bias之初值，其節點bias如圖3A之基本電路所示。 該比較電壓產生器2如上建構之後，其一操作描述如下。

於待機狀態中，該控制信號ctrlb係保持為一高位準狀態 以關閉該PMOS電晶體P11，因而該PMOS電晶體P12與該節 點bias處於浮接狀態。因此，該NMOS電晶體Nl 1之閘極與 該P井1 2可保持於浮接狀態，以便避免不必要之功率消耗。

當該控制信號ctrlb改變成一低位準狀態並且於一期間内 該電源電壓VDD低於1.7V時，該PMOS電晶體P11、該PMOS 電晶體P12及該NMOS電晶體N12便開啟。此時，該不飽和之 節點bias電位施加於該NMOS電晶體N11之閘極與該P井之收 集區域15。於是，增加該NMOS電晶體Nil之通道寬度，而 節點bias之電位增加時，一介於該P井收集區域1 5與該源極 13間之P-N接合成為一順向偏壓狀態，於是誘發一動態臨界 DTMOS (Dynamic Threshold MOSfet，DTMOS)操作以降低該 NMOS電晶體Nil之臨界電壓（Vth)。結果，雖然該PMOS電晶 體PI 1為開啟狀態，但是該NMOS電晶體Nil之電荷驅動性則 進一步增加以輸出該比較電壓afvdd，其較一傳統之比較電 壓hfvdd為低，如圖6所示冗 在此同時，於該電源電壓VDD大於1.7V之一時期中，流經 該電阻器Rl 1之電流充分地流入介於P井之收集區域15與源 極13間之P - N接合；此時該P - N接合為一順向偏壓狀態。 因此，該節點bias之電位係非線性地隨著該電源電壓VDD而 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 548903 A7 B7 五、發明説明（7 ) 增加，但是到達一固定之飽和狀態。於是，即使該電源電 壓VDD增加，因為增加該NMOS電晶體Nl 1之閘極電壓或該 DTMOS操作之效果並未進一步促進，因此該NMOS電晶體 Nil之電荷驅動性並未改變，但是該PMOS電晶體P12之電荷 驅動性則大大地隨著該電源電壓VDD之增大而增加。結果， 該輸出之比較電壓afvdd快速地增加，如圖6所示。

於圖7中，一波形A代表流入該電阻器R11之電流；一波 形B代表流經該NMOS電晶體N12之電流；一波形C代表流 經該PMQS電晶體P12之電流；一波形D代表經由該NMOS電 晶體Nl 1之源極13流入接地之電流；以及一波形E代表流經 該P井12與該NMOS電晶體Nil之源極13之間的該P-N接合之 電流。 圖5 A至5 D為電路圖，說明依照本發明另一具體實施例 之一比較電壓產生器。

圖5 A說明一依照本發明另一具體實施例之比較電壓產 生器之基本電路。 由該控制信號ctrlb所驅動之PM0S電晶體P21之一源極接 至該電源電壓VDD ;並且一電阻器R21連接於該PM〇S電晶體 P21之一汲極與一節點bias之間。一二極體D21連接於該節點 bias與接地之間。並且，由該控制信號ctrlb所驅動的PM0S 電晶體P22其連接於該電源電壓V〇d與該輸出端afvdd之間。 一 NMOS電晶體N21連接於該輸出端afvdd與接地之間，而其 閘極連接至該節點bias。

圖5B說明一電路中，一由該控制信號ctrlb所驅動之NMOS -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 548903 A7 B7 五 發明説明（8 ) 電晶體N22連接於該節點bias與接地之間，其節點bias與接 地如圖5A之基本電路所示；圖5C說明一電路中進一步連 接一用以施加一反相之控制信號ctrlb至該NMOS電晶體N22 之閘極的反相器121，其閘極如圖5B之基本電路所示；圖5D 則說明一電路中一電阻器R22連接於該節點bias與接地之間 ，以設定該節點bias之初值，其節點bias如圖5A之基本電路

所示。 該比較電壓產生器2如上建構之後，其一操作描述如下。 於一待機狀態中，該控制信號ctrlb係保持為一高位準狀 態以關閉該PMOS電晶體P2 1與該PMOS電晶體P22。因為該 節點bias處於浮接狀態，該NMOS電晶體N21之閘極處於浮 接狀態不變，因此能避免不必要之功率消耗。

當該控制信號ctdb改變成一低位準狀態並且於一期間内 該電源電壓VDD低於1.7V時，該PMOS電晶體P21、該PMOS電 晶體P22及該NMOS電晶體N22便開啟。此時，該不飽和之節 點bias電位施加於該NMOS電晶體N21之閘極與該二極體D21 之上。於是，當增加該NMOS電晶體N21之通道寬度而增加 節點bias之電位時，該二極體D21成為一順向偏壓狀態，於 是誘發該DTM0S操作以降低該NMOS電晶體N21之臨界電壓 (Vth)。結果，雖然該PMOS電晶體P21為開啟狀態，但是該 NMOS電晶體N21之電荷驅動性_可進一步增力口，使得該比較 電壓afvdd較一傳統之比較電壓hfvdd為低，如圖6所示。 在此同時，於該電源電壓VDD大於1.7V之一時期中，由於 流經該電阻器R21之電流充分地流經為一順向偏壓狀態的二 -11 - 本紙張尺度適用中國國家榇準(CNS) A4規格(210X297公釐) 548903 A7 B7 五、發明説明（9 )

極體D21，因此，該節點bias之電位並非線性地隨著該電源 電壓VDD而增加，但是到達一固定之飽和狀態。於是，即使 當該電源電壓VDD增加時，但增加該NMOS電晶體N21閘極 電壓或該DTMOS之操作之效果並未進一步促進。因此，該 NMOS電晶體N21之電荷驅動性並未改變，但是該PMOS電晶 體P22之電荷驅動性則大大地隨著該電源電壓VDD之增大而 增加，結果該輸出之比較電壓afvdd快速地增加，如圖6所 示。 如圖4所示，本發明利用該形成於基板10中之NMOS電晶 體N11，以隨該電源電壓VDD之變化而增加該比較電壓afvdd 之變化；該基板具有一井，該井具有一三重結構。

於該電源電壓VDD為低位準之時期，該PMOS電晶體P12之 通道輕微形成以減弱其電荷驅動性。相反地，當該電阻器 R11所分配之電壓提供至該NMOS電晶體Nil之閘極時，該 介於P井15與源極13間之P-N接合成為一順向偏壓狀態，於 是誘發該DTMOS操作以降低該NMOS電晶體Nil之臨界電壓 (Vth)。換句話說，該NMOS電晶體Nl 1之電荷驅動性之增加 較該PMOS電晶體P12為高，因而可輸出一低電壓afvdd。 除此之外，於該電源電壓VDD為高位準之時期，因該節 點bias之電位為飽和狀態：該NMOS電晶體Nl 1之電荷驅動 性受到P艮制，但是該PMOS電晶體P12之電荷驅動性卻增加 ，以繼續增加輸出的比較電壓afvdd。於此時，該介於P井 15與NM〇S電晶體Nil之源極13間之P-N接合成為一順向偏 壓狀態，該NMOS電晶體Nl 1之電荷驅動性得以促進。因此 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 548903 A7 B7 五 發明説明（1〇 ) ，經由接地之放電能充分地進行以致該節點bias之電位為飽 和狀態。 綜上所述，本發明於一電源電壓位準偵測器中包含一比 較電壓產生器，以致該比較電壓afvdd之變化隨該電源電壓 VDD之變4匕而增大。因此，本發明具有改善一比較器感測界 限之優點；該比較器係用以感測該參考電壓Vref與該比較 電壓afvdd之間的差異。本發明亦能避免因一雜訊所引起之 錯誤操作以達成一穩定之操作。 本發明已參照一特定之具體實施例加以說明，其關聯於 一特定之應用。具有此項技藝之一般技能並獲取本發明之 說明者將明白存在於本發明範圍中之額外修改與應用。 於是本發明所附加之申請專利範圍之用意為涵蓋存在於 本發明範圍内之任何及所有類似之應用、修改及具體實施 例0 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

1. 548903第090132784號專利申請案 ^8 中文申請專利範圚替換本(92年4月） D8 六、申請專利範圍 1 . 一種電源電壓位準偵測器，其包含： 一參考電壓產生器，用以依照一控制信號產生一固 定位準之參考電壓； 一比較電壓產生器，用以依照該控制信號產生一比 較電壓，其變化率較外部提供之電源電壓為高；以及 一比較器，用以依照該控制信號比較該參考電壓與 該比較電壓以輸出一特定之信號， 於其中該比較電壓產生器包含： 一第一 PMOS電晶體，其一源極連接至該電源電 壓，由該控制信號驅動； 一電阻器連接於該第一 PMOS電晶體之一汲極與一 節點之間； 一第二PMOS電晶體連接於該電源電壓與一輸出端 之間並由該控制信號所驅動；以及 一 NM0S電晶體連接於該輸出端與接地之間，其一 閘極連接至該節點。 2 .如申請專利範圍第1項之電源電壓位準偵測器，於其中 該NM0S電晶體係形成於一具有三重結構之一井的基板 中，於其中一 P井連接至該節點，一 N井連接至該電源 電壓，且該基板連接至接地。 3 .如中請專利範圍第1項之電源電壓位準偵測器，進一步 包含一 NM0S電晶體連接於該節點與接地之間並由該控 制信號所驅動，以及一反相器用以提供一反相之控制信 號給于該NM0S電晶體之閘極。 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 548903 A8 B8

   • = 1凊專利範圍第1項之電源電壓位準偵測器，進一步 含電阻器連接於該節點與接地之間以設定該節點之 初值。 5 · —種電源電壓位準偵測器，其包含·· >考私壓產生器用以依照一控制信號產生一固定位 準之參考電壓； …一比較電壓產生器用以依照該控制信號產生一比較電 壓，其變化率較外部提供之電源電壓為高；以及 比較器用以依照該控制信號比較該參考電壓與該比 較電壓以輸出一特定之信號， 於其中該比較電壓產生器包含·· 一第一 PMOS電晶體，其一源極連接至該電源電 壓，由該控制信號驅動； 一電阻器連接於該第一 PM〇s電晶體之一没極與一 節點之間； 一 一極體連接於該節點與一接地之間； 一第二PMOS電晶體連接於該電源電壓與一輸出端 之間並由該控制信號所驅動；以及 一 NMOS電晶體連接於該輸出端與接地之間，其一 閘極連接至該節點。 6 ·如申请專利範圍第5項之電源電壓位準債測器，進一步 包含一 NMOS電晶體連接於該節點與接地之間並由該控 制信號所驅動，以及一反相器用以提供一反相之控制信 號給于該NMOS電晶體之閘極。

   裝

   8 8 8 8 A B c D 548903 六、申請專利範圍 7 .如中請專利範圍第5項之電源電壓位準偵測器，進一步 包含一電阻器連接於該節點與接地之間以設定該節點之 初值。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

   -ο 548903 第090132784號專利申請案 中文圖式替換本(92年4月） Vdd Vdd ,,,,rTm _octrlb afvdd RU： bias Nil

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