JP4387387B2 - 集積回路論理デバイス - Google Patents

Description

発明の背景
この発明は、一般的に集積回路（“ＩＣ”）デバイスの分野に関する。より特定的には、この発明は「アクティブ」および「スタンドバイ」の動作モードを有するＩＣデバイスのための、データ保持を備えた効率的な論理電力ゲート制御のための技術に関するものである。

ＩＣメモリデバイスのための電力ゲート制御周辺論理ブロックが公知である。これら回路の漏れ電流を減少させる試みの中で、これまで２つの顕著な問題が明らかとなってきた。第１に、付加的に電力ゲート制御を行なった場合でも、漏れ電流はまだ容認できないほど高くなる。第２に、論理デバイス、ラッチ、フリップフロップおよびレジスタなどの状態は、「スタンドバイ」モード、すなわち電力がゲート制御されたモード中に、失われてしまう。

米国特許第５，９７３，５５２号は、電力ゲート制御デバイスのゲート電圧を或る昇圧レベルまで上げることによって第１の問題に対処する試みである。この試みは、これらデバイスの望ましくない電流漏れ（サブスレッショルド電流）を減少させるのに効果的であるが、煩わしいプロセスである。この特定の特許明細書にはさらに、この目的を果たすために、より多くの回路を追加してＶｂｂまたはＶｐｐ電源から消費される電荷を最小限にする手段が記載されている。

第２の問題に関しては、１９９８年のＶＬＳＩ回路シンポジウム技術論文摘要（Symposium on VLSI Circuits Digest of Technical Papers）で、クマガイ（Kumagai）他により発表された「低しきい値電圧ＣＭＯＳ回路のための新規の電力低減技法（A Novel Powering-down Scheme for Low Vt CMOS Circuits）」と題された論文において、電力がゲート制御された論理の論理状態を維持するやり方の概略が述べられているが、これは低電圧の相補型金属酸化膜半導体（“ＣＭＯＳ”）回路に対しては役に立たない。この論文では、記載のように特にＰＮダイオードを用いて内部電源を外部電源のダイオード降下内へとクランプする例が示されている。このアプローチは１．５Ｖの範囲で動作する回路に関しては許容できるかもしれないが、０．８Ｖ以下の範囲の超低電圧設計に対しては機能しない。

さらに、１９９５年のＩＥＥＥ国際固体素子回路会議（IEEE International Solid-State Circuits Conference）（ＩＳＳＣＣ）で発表された、ヤマガタ（Yamagata）他による「低電圧動作および／またはギガスケールＤＲＡＭのための回路設計技術（Circuit Design Techniques for Low-Voltage Operating and/or Giga-Scale DRAMs）」と題された論文の２４８〜２４９頁では、論理トランジスタ本体を外部電源に結び付ける例が示されているが、これはスタンドバイモードに入る速度およびこれから出る速度などのさまざまな理由のためであり、スタンドバイモードでの電流漏れを減少させるためではない。
米国特許第５，９７３，５５２号 クマガイ（Kumagai）他著 「低しきい値電圧ＣＭＯＳ回路のための新規の電力低減技法（A Novel Powering-down Scheme for Low Vt CMOS Circuits）」ＶＬＳＩ回路シンポジウム技術論文摘要（Symposium on VLSI Circuits Digest of Technical Papers） １９９８年 ヤマガタ（Yamagata）他著 「低電圧動作および／またはギガスケールＤＲＡＭのための回路設計技術（Circuit Design Techniques for Low-Voltage Operating and/or Giga-Scale DRAMs）」ＩＥＥＥ国際固体素子回路会議（IEEE International Solid-State Circuits Conference） １９９５年

発明の概要
ここに開示されたこの発明に従う、「アクティブ」および「スタンドバイ」動作モードを有するＩＣデバイスのための、データ保持を備えた効果的な論理電力ゲート制御の技術は、従来のアプローチで遭遇する上述の両方の問題を克服するものである。

背景として、金属酸化膜半導体（“ＭＯＳ”）トランジスタのしきい値電圧（“Ｖｔ”）は、バックコンタクトすなわち「バックゲート」に印加された電圧の影響を受けることが知られている。ソースとバルクとの間の電圧差（“Ｖ_BS”）は、空乏層の幅を変化させ、こうして、空乏領域における電荷の変化によって酸化物での電荷も変化する。これは「ボディ効果（body effect）」または基板バイアス効果として知られ、換言すればこれは、バックコンタクトに対する基板電圧またはバルク電圧の変動によるＭＯＳトランジスタのしきい値電圧の変動である。

この発明の技術に従うと、先行技術のアプローチに固有の第１に挙げた問題は、外部電圧源（“ＶＣＣ_EXT”および“ＶＳＳ_EXT”）を用いて、ＶＣＣ_ext＝ＶＣＣ_intかつＶＳＳ_ext＝ＶＳＳ_int（ここで“ＶＣＣ_INT”および“ＶＳＳ_INT”は内部電源ノード上の電圧）のときにＭＯＳデバイスのＶｔを変化させず、かつ、ＶＣＣ_intおよびＶＳＳ_intがボディ効果の増加のため互いに対してドリフトする「スタンドバイ」モード中には、Ｖｔを上昇させて漏れを減少させることにより、解決される。これは本質的に、論理デバイスの漏れの増加に伴い内部電圧源が低下し、こうしてバックゲート電圧が増加する、正のフィードバック効果を構成する。

次に、従来の設計に関する第２に特定した問題は、ＰＮダイオードの代わりに追加の上部および下部のＭＯＳトランジスタノードを用いて外部電圧源を内部電圧に結合することにより克服される。これら追加のデバイスは、データを論理回路で維持できるレベルへと内部電圧をクランプするよう働くが、これは、トランジスタのＶｔをダイオードのビルトイン電圧である０．７Ｖよりもはるかに小さくできることによる。

ここで特に開示されるのは、電源電圧入力ラインおよび基準電圧入力ラインを有する集積回路論理デバイスである。集積回路デバイスは内部電源電圧ノードを含み、これは第１のＭＯＳトランジスタのゲート端子に供給された入力信号に応答して電源電圧ラインに選択的に結合可能である。内部基準電圧ノードが同様に、第２のＭＯＳトランジスタのゲート端子に与えられた入力信号の補数に応答して基準電圧ラインに選択的に結合可能である。第３のＭＯＳトランジスタが電源電圧ラインと内部電源電圧ノードとの間で第１のＭＯＳトランジスタと並列に結合され、第３のトランジスタのゲート端子は電源電圧ラインに結合され、かつこれのバックゲートは内部電源電圧ノードに結合される。第４のＭＯＳトランジスタが基準電圧ラインと内部基準電圧ノードとの間で第２のＭＯＳトランジスタと並列に結合され、第４のトランジスタのゲート端子は基準電圧ラインに結合され、かつこれのバックゲートは内部基準電圧ノードに結合される。複数の論理ゲートを含む論理回路が内部電源電圧ノードと内部基準電圧ノードとの間に結合される。

ここでさらに開示されるのは、内部電源電圧ノードと内部基準電圧ノードとの間に結合された複数の論理ゲートを含む集積回路デバイスである。第１および第２の並列結合されたＭＯＳトランジスタが電源電圧ラインを内部電源電圧ノードに結合し、第３および第４の並列結合されたＭＯＳトランジスタが基準電圧ラインを内部基準電圧ノードに結合する
。第１および第２の相補の入力ラインが第１および第３のＭＯＳトランジスタのゲート端子にそれぞれ結合され、一方で第２および第４のＭＯＳトランジスタのゲート端子が電源電圧ラインおよび基準電圧ラインにそれぞれ結合される。

この発明の上述および他の特徴および目的、ならびにこれらを達成する態様がより明らかとなり、かつこの発明自体が最もよく理解されるように、以下の好ましい実施例の説明を添付の図面との関連で参照する。

代表的な実施例の説明
まず図１を参照して、従来の先行技術のＣＭＯＳ論理回路１０を一般的に例示する図が示される。回路１０は直列に結合されたトランジスタの対を含むものとして一般化した態様で例示され、この直列結合トランジスタの対は、Ｐチャネルトランジスタ１２およびＮチャネルトランジスタ１４と、Ｐチャネルトランジスタ１８およびＮチャネルトランジスタ２０とを含み、この直列結合トランジスタの対は互いに並列に接続され、かつ電源電圧源（“ＶＣＣ”）と回路接地の基準電圧レベル（“ＶＳＳ”）との間に結合される。

トランジスタ１２、１４、１８および２０は何千ものランダム論理ゲートを代表することを意図するものであり、ランダム論理ゲートはたとえばダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）回路の周辺に配置され、ここでおよそ半分のデバイスの入力が（トランジスタ１２および１４におけるように）論理レベル「ハイ」に結び付けられ、半分のデバイスの入力が（トランジスタ１８および２０におけるように）論理レベル「ロー」に結び付けられる。この例示に関し、トランジスタ１２の幅／長さ比は１０００００μ／０．１８μ、トランジスタ１４の幅／長さ比は５００００μ／０．１８μ、トランジスタ１８の幅／長さ比は１０００００μ／０．１８μ、トランジスタ２０の幅／長さ比は５００００μ／０．１８μとする。

この一般化した図では、トランジスタ１２および１４の共通に接続されたゲート端子はＶＣＣに結合され、一方でトランジスタ１８および２０の共通に接続されたゲート端子はＶＳＳに結合される。トランジスタ１２および１４の中間のノードは第１の回路出力１６（“ＯＵＴ１”）を規定し、一方でトランジスタ１８および２０の中間のノードは第２の回路出力２２（“ＯＵＴ２”）を規定する。図に示すように、Ｐチャネルトランジスタ１２、１８のバックゲートはＶＣＣに結合され、一方でＮチャネルトランジスタ１４、２０のバックゲートはＶＳＳに結合される。

図２を次に参照して、一般化した従来のＣＭＯＳ論理回路３０の代替実施例が示される。当該部分において回路３０は、代表的な直列に結合されたトランジスタの対を含む図１の回路１０を含み、この直列結合トランジスタの対はここではＰチャネルトランジスタ３２およびＮチャネルトランジスタ３４と、Ｐチャネルトランジスタ３８およびＮチャネルトランジスタ４０として示され、この直列結合トランジスタの対は互いに並列に接続され、かつここでは内部電源電圧ノード４６（“ＶＣＣＩ”）と内部基準電圧ノード５２（“ＶＳＳＩ”）との間に結合される。トランジスタ３２および３４の共通に接続されたゲート端子はＶＣＣＩに結合されて表わされ、一方でトランジスタ３８および４０の共通に接続されたゲート端子はＶＳＳＩに結合される。

トランジスタ３２および３４の中間のノードは第１の回路出力３６（“ＯＵＴ１”）を規定し、一方でトランジスタ３８および４０の中間のノードは第２の回路出力４２（“ＯＵＴ２”）を規定する。図に示すように、Ｐチャネルトランジスタ３２、３８のバックゲートはＶＣＣＩノード４６に結合され、一方でＮチャネルトランジスタ３４、４０のバックゲートはＶＳＳＩノード５２に結合される。

上部のＰチャネルトランジスタ４４のバックゲートはＶＣＣに結び付けられ、このトランジスタは、ライン４８上のチップ選択バー（“ＣＳＢ”）信号に応答して、ＶＣＣＩノード４６をＶＣＣに選択的に結合する。同様に、対応する下部のＮチャネルトランジスタ５０のバックゲートはＶＳＳに結び付けられ、このトランジスタは、ライン５４上の相補のチップ選択（“ＣＳ”）信号に応答して、ＶＳＳＩノード５２をＶＳＳに選択的に結合する。この一般化した図では、トランジスタ４４の代表的な幅／長さ比は２０００μ／０．１８μであり、トランジスタ５０の幅／長さ比は１０００μ／０．１８μである。

図３を次に参照して、この発明の技術に従う回路１００の一実施例が示される。当該部分において、および例示のために、回路１００もまた図１の従来のＣＭＯＳ論理回路１０を含み、これは同じ代表的な直列結合されたトランジスタの対を含み、この直列結合トランジスタの対はＰチャネルトランジスタ１０２およびＮチャネルトランジスタ１０４と、Ｐチャネルトランジスタ１０８およびＮチャネルトランジスタ１１０とによってここで示され、この直列結合トランジスタの対は互いに並列に接続され、かつここではＶＣＣＩノード１１６とＶＳＳＩノード１２４との間に結合される。トランジスタ１０２および１０４の共通に接続されたゲート端子はやはりＶＣＣＩに結合され、一方でトランジスタ１０８および１１０の共通に接続されたゲート端子はＶＳＳＩに結合されたままである。

トランジスタ１０２および１０４の中間のノードは第１の回路出力１０６（“ＯＵＴ１”）を規定し、一方でトランジスタ１０８および１１０の中間のノードは第２の回路出力１１２（“ＯＵＴ２”）を規定する。図に示すように、Ｐチャネルトランジスタ１０２、１０８のバックゲートはＶＣＣＩノード１１６に結合され、一方でＮチャネルトランジスタ１０４、１１０のバックゲートはＶＳＳＩノード１２４に結合される。

上部のＰチャネルトランジスタ１１４のバックゲートはＶＣＣに結び付けられ、このトランジスタは、ライン１１８上のチップ選択バー（“ＣＳＢ”）信号に応答して、ＶＣＣＩノード１１６をＶＣＣに選択的に結合する。追加の上部のＮチャネルトランジスタ１２０のゲート端子はＶＣＣに、かつバックゲートはＶＣＣＩノード１１６に結合され、このトランジスタはトランジスタ１１４と並列に結合される。さらに、下部のＮチャネルトランジスタ１２２のバックゲートはＶＳＳに結び付けられ、このトランジスタは、ライン１２６上の相補のチップ選択（“ＣＳ”）信号に応答して、ＶＳＳＩノード１２４をＶＳＳに選択的に結合する。追加のＰチャネルトランジスタ１２８のゲート端子はＶＳＳに、かつバックゲートはＶＳＳＩノード１２４に結合され、このトランジスタはトランジスタ１２２と並列に結合される。

トランジスタ１２０および１２８は、ＶＣＣＩノード１１６およびＶＳＳＩノード１２４上の内部電圧を、論理回路でデータを維持できるレベルへとクランプするよう働く。これは、これらトランジスタのＶｔをダイオードのビルトイン電圧である０．７Ｖよりもはるかに小さくできることによる。トランジスタ１２０および１２８の、それぞれ対応するＶＣＣＩノード１１６およびＶＳＳＩノード１２４に対する本体接続は、これらトランジスタのＶｔを下げるよう働く。当該の電圧が十分に低ければ、トランジスタ１２０はＶＣＣに対し、かつトランジスタ１２８はＶＳＳに対して、この接続を行なうことができる。本体接続を動かすことにより、これらデバイスのＶｔをさらに減少できる。

図４を次に参照して、この発明の技術に従う回路２００の代替実施例が示される。回路２００は図３に示したものに類似であるが、並列接続され直列結合されたトランジスタの対のＰチャネルトランジスタのバックゲートはＶＣＣＩの代わりにＶＣＣに結び付けられ、一方で対応するＮチャネルトランジスタのバックゲートはＶＳＳＩの代わりにＶＳＳに結び付けられる。

やはり一般化した代表的な態様で示すように、Ｐチャネルトランジスタ２０２およびＮチャネルトランジスタ２０４と、Ｐチャネルトランジスタ２０８およびＮチャネルトランジスタ２１０とが直列に結合されたトランジスタの対を規定し、これら直列結合トランジスタの対は互いに並列に接続され、かつＶＣＣＩノード２１６とＶＳＳＩノード２２４との間に結合される。トランジスタ２０２および２０４の共通に接続されたゲート端子はＶＣＣＩに結合され、一方でトランジスタ２０８および２１０の共通に接続されたゲート端子はＶＳＳＩに結合される。トランジスタ２０２および２０４の中間のノードは第１の回路出力２０６（“ＯＵＴ１”）を規定し、一方でトランジスタ２０８および２１０の中間のノードは第２の回路出力２１２（“ＯＵＴ２”）を規定する。図に示すように、Ｐチャネルトランジスタ２０２、２０８のバックゲートは、（ＶＣＣＩノード２１６の代わりに）ＶＣＣに結合され、一方でＮチャネルトランジスタ２０４、２１０のバックゲートは、（ＶＳＳＩノード２２４の代わりに）ＶＳＳに結合される。

先の図に示した実施例と同様に、上部のＰチャネルトランジスタ２１４のバックゲートはＶＣＣに結び付けられ、このトランジスタはライン２１８上のチップ選択バー（“ＣＳＢ”）信号に応答してＶＣＣＩノード２１６をＶＣＣに選択的に結合する。追加の上部のＮチャネルトランジスタ２２０のゲート端子はＶＣＣに、バックゲートはＶＣＣＩノード２１６に結合され、このトランジスタはトランジスタ２１４と並列に結合される。さらに、下部のＮチャネルトランジスタ２２２のバックゲートはＶＳＳに結び付けられ、このトランジスタは、ライン２２６上の相補のチップ選択（“ＣＳ”）信号に応答して、ＶＳＳＩノード２２４をＶＳＳに選択的に結合する。追加のＰチャネルトランジスタ２２８のゲート端子はＶＳＳに、バックゲートはＶＳＳＩノード２２４に結合され、このトランジスタはトランジスタ２２２と並列に結合される。トランジスタ２２０および２２８は、先の図でトランジスタ１２０および１２８に関して上述したのと実質的に同じ態様で機能する。

例示かつ記述した実施例では、以下の代表的なデバイス寸法が選ばれて従来のＣＭＯＳ集積回路デバイスの何千もの論理ゲートを代表したが、ここで、およそ半分の論理ゲートの入力が論理レベル「ハイ」に結び付けられ、半分の論理ゲートの入力が論理レベル「ロー」に結び付けられる。これを銘記した上で、一般化して示した回路において、トランジスタ２０２の幅／長さ比は１０００００μ／０．１８μ、トランジスタ２０４の幅／長さ比は５００００μ／０．１８μ、トランジスタ２０８の幅／長さ比は１０００００μ／０．１８μ、トランジスタ２１０の幅／長さ比は５００００μ／０．１８μとする。トランジスタ２１４の幅／長さ比は実質的に２０００μ／０．１８μ、トランジスタ２２０の幅／長さ比は１０μ／０．１８μ、トランジスタ２２２の幅／長さ比は１０００μ／０．１８μ、トランジスタ２２８の幅／長さ比は４０μ／０．１８μとすることができる。図３の実施例の対応する代表的なデバイスも同様の寸法となる。

図５を次に参照して、図４の回路のＶＣＣＩノード１２４およびＶＳＳＩノード２２４上における、ＣＳ信号のアサートに応答したときの電圧のグラフが示される。この例示の状況では、上部のＮチャネルトランジスタ２２０（図４）の本体はＶＣＣＩノード２１６に結び付けられる。

ＣＳ信号のアサート時に、約０．７０ＶのＶＣＣレベルからＶＳＳ（０．０Ｖ）への遷移が起こる。これにより、ＶＣＣのレベルにあったＶＣＣＩノード上の電圧は、約１．０μ秒でおよそ５５４ｍＶのレベルへと急速に減少してこれを維持する。同時に、ＶＳＳＩノードはまずＶＳＳのレベルからほとんど０．５０Ｖへと上昇してから、約２．０μ秒後に実質的に２１３ｍＶのレベルを維持する。

以上、この発明の原理を特定の回路およびＭＯＳトランジスタの種類との関連で説明したが、上の説明は単に例としてなされたものであり、この発明の範囲に対する限定としてなされたものではないと明確に理解すべきである。特に、上の開示の教示は当業者に他の変形例を示唆するであろうことが認められる。このような変形例は、それ自体公知であり、かつここに既に記載の特徴点の代わりにまたはこれに加えて用いられ得る、他の特徴点をも含み得る。この明細書の特許請求の範囲は、特徴の特定の組合せに対して作成されているが、ここにおける開示の範囲が、当業者に明らかとなるであろうような、明示的または黙示的に開示されたいかなる新規の特徴、もしくは特徴のいかなる新規の組合せ、またはこれらのいかなる普遍化もしくは変形をも含むものであり、またここで、このようなものが、ここにある請求項のいずれかで請求されるのと同じ発明に関するものであるか否かには拘わらず、かつこの発明が直面するのと同じ技術的課題のいずれかまたはこれらのすべてを軽減するか否かには拘わらないことを、理解すべきである。出願人は、この出願またはこれに派生するさらなるいかなる出願の手続中にも、このような特徴点および／またはこのような特徴点の組合せに対して、新たな特許請求の範囲を作成する権利を留保する。

従来の相補型金属酸化膜半導体（“ＣＭＯＳ”）論理回路の一般化した図を示し、わかりやすさを考慮して、極めて大型の直列結合されたＰチャネルおよびＮチャネルトランジスタの対としてこれを例示し、この直列結合トランジスタの対は互いに並列に接続され、かつ電源電圧源（“ＶＣＣ”）と回路接地の基準電圧レベル（“ＶＳＳ”）との間に結合される、図である。 図１の簡略化した回路図を含む従来のＣＭＯＳ論理回路の代替実施例を示し、並列接続され直列結合されたトランジスタの対は内部電源電圧ノード（“ＶＣＣ_INT”または“ＶＣＣＩ”）と、内部基準電圧ノード（“ＶＳＳ_INT”または“ＶＳＳＩ”）との間に選択的に結合され、これらノードには相補のチップ選択信号（“ＣＳＢ”および“ＣＳ”）に応答して電力が与えられ、これら信号は、ＶＣＣＩノードをＶＣＣに結合する単一の上部のＰチャネルトランジスタのゲート端子と、ＶＳＳＩノードをＶＳＳに結合する単一の下部のＮチャネルトランジスタのゲート端子とにそれぞれ供給される、図である。 やはり図１の代表的な回路を含む、この発明の技術に従うＣＭＯＳ論理回路の実施例を例示し、一般化して表わされた、並列接続され直列結合されたトランジスタの対は、ＶＣＣＩノードとＶＳＳＩノードとの間に選択的に結合され、これらノードには相補の信号ＣＳＢおよびＣＳに応答して電力が与えられ、これら信号は、上部のＰチャネルトランジスタのゲート端子と下部のＮチャネルトランジスタのゲート端子とにそれぞれ供給され、上部のＰチャネルトランジスタは、ＶＣＣＩノードをＶＣＣに結合する追加のＮチャネルトランジスタと並列に接続され、下部のＮチャネルトランジスタは、ＶＳＳＩノードをＶＳＳに結合する追加のＰチャネルトランジスタと並列に接続される、図である。 図３に示すものと類似の、この発明の技術に従うＣＭＯＳ論理回路の代替実施例を例示し、一般化した並列接続され直列結合されたトランジスタの対のＰチャネルトランジスタのバックゲートはＶＣＣＩの代わりにＶＣＣに結び付けられ、一方で一般化した対応するＮチャネルトランジスタのバックゲートはＶＳＳＩの代わりにＶＳＳに結び付けられる、図である。 図４の回路のＶＣＣＩノードおよびＶＳＳＩノード上における、ＣＳ信号のアサートに応答したときの電圧と、これのＶＣＣのレベルからＶＳＳへの遷移とを示し、ここで上部のＮチャネルトランジスタ本体はＶＣＣＴに結び付けられる、グラフの図である。

符号の説明

１００ 回路、１０２，１０８，２０２，２０８ 論理ゲートを代表するＰチャネルト
ランジスタ、１０４，１１０，２０４，２１０ 論理ゲートを代表するＮチャネルトランジスタ、１１４，２１４ 上部のＰチャネルトランジスタ、１２０，２２０ 追加の上部のＮチャネルトランジスタ、１２２，２２２ 下部のＮチャネルトランジスタ、１２８，２２８ 追加のＰチャネルトランジスタ

Claims (4)

1. 電源電圧ラインおよび基準電圧ラインを有する集積回路デバイスであって、
   第１のＭＯＳトランジスタのゲート端子に与えられた入力信号に応答して前記電源電圧ラインに選択的に結合可能な内部電源電圧ノードと、
   第２のＭＯＳトランジスタのゲート端子に与えられた前記入力信号の補数に応答して前記基準電圧ラインに選択的に結合可能な内部基準電圧ノードと、
   前記電源電圧ラインと前記内部電源電圧ノードとの間にあって前記第１のＭＯＳトランジスタと並列の第３のＭＯＳトランジスタとを含み、前記第３のＭＯＳトランジスタのゲート端子は前記電源電圧ラインに結合され、前記第３のＭＯＳトランジスタのバックゲートは前記内部電源電圧ノードに結合され、前記集積回路デバイスはさらに
   前記基準電圧ラインと前記内部基準電圧ノードとの間にあって前記第２のＭＯＳトランジスタと並列の第４のＭＯＳトランジスタを含み、前記第４のＭＯＳトランジスタのゲート端子は前記基準電圧ラインに結合され、前記第４のＭＯＳトランジスタのバックゲートは前記内部基準電圧ノードに結合され、前記集積回路デバイスはさらに
   前記内部電源電圧ノードと前記内部基準電圧ノードとの間に結合された複数の論理ゲートを含む論理回路を含み、
   前記第１および第４のＭＯＳトランジスタはＰチャネルデバイスを含み、
   前記第２および第３のＭＯＳトランジスタはＮチャネルデバイスを含む、集積回路デバイス。
2. 集積回路デバイスであって、
   内部電源電圧ノードと内部基準電圧ノードとの間に結合された複数の論理ゲートと、
   電源電圧ラインを前記内部電源電圧ノードに結合する、第１および第２の並列結合されたＭＯＳトランジスタと、
   基準電圧ラインを前記内部基準電圧ノードに結合する、第３および第４の並列結合されたＭＯＳトランジスタと、
   前記第１および第３のＭＯＳトランジスタのゲート端子にそれぞれ結合された、第１および第２の相補の入力ラインとを含み、前記第２および第４のＭＯＳトランジスタのゲート端子は、前記電源電圧ラインおよび前記基準電圧ラインにそれぞれ結合され、
   前記第２および第４のＭＯＳトランジスタは、前記内部電源電圧ノードおよび前記内部基準電圧ノードにそれぞれ結合されたバックゲートを有するダイオード接続のトランジスタを含み、
   前記第１および第４のＭＯＳトランジスタはＰチャネルデバイスを含み、
   前記第２および第３のＭＯＳトランジスタはＮチャネルデバイスを含む、集積回路デバイス。
3. 前記第２のＭＯＳトランジスタの幅／長さ比は実質的に１０μ／０．１８μである、請求項２に記載の集積回路デバイス。
4. 前記第３のＭＯＳトランジスタの幅／長さ比は実質的に１０００μ／０．１８μである、請求項２に記載の集積回路デバイス。

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