KR100434176B1 - 전원전압 레벨 검출기 - Google Patents

전원전압 레벨 검출기 Download PDF

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KR100434176B1 KR10-2001-0075438A KR20010075438A KR100434176B1 KR 100434176 B1 KR100434176 B1 KR 100434176B1 KR 20010075438 A KR20010075438 A KR 20010075438A KR 100434176 B1 KR100434176 B1 KR 100434176B1
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Abstract

본 발명은 제어신호에 따라 일정 레벨의 기준전압을 발생하는 기준전압 발생부와, 제어신호에 따라 외부로부터 공급되는 전원전압보다 변화율이 큰 비교전압을 발생하는 비교전압 발생부와, 제어신호에 따라 기준전압과 비교전압을 비교하여 소정의 신호를 출력하는 비교부로 이루어지는 전원전압 레벨 검출기에 관한 것으로, 전원전압의 변화에 따른 비교전압의 변화가 커지도록 전원전압 레벨 검출기의 비교전압 발생부를 구성하므로써 기준전압과 비교전압의 차이를 감지하는 비교부의 센싱 마진이 향상되고 노이즈에 의한 오동작이 방지되어 안정적인 동작을 이룬다.

Description

전원전압 레벨 검출기 {Supply voltage level detector}
본 발명은 외부에서 공급되는 전원전압의 레벨을 검출하는 장치에 관한 것으로, 특히, 기준전압과 비교전압의 차이를 감지하여 원하는 레벨의 전압을 검출할 수 있도록 한 전원전압 레벨 검출기에 관한 것이다.
일반적으로 반도체 소자는 여러 종류의 회로로 이루어지며, 각 회로는 외부로부터 공급되는 전원전압으로 동작된다. 그런데 전원전압의 레벨이 변동되어 각 회로의 동작전압 범위를 벗어나면 회로의 오동작이 발생되기 때문에 전원전압의 레벨을 감지하여 적정한 레벨의 전압 범위 내에서 회로가 정상적으로 동작될 수 있도록 해야 한다.
예를들어, 메모리 소자의 워드라인에 적정한 바이어스 전압이 인가되도록 하기 위한 클램핑(Clamping) 회로나 부스팅(Boosting) 회로의 경우 전원전압의 변동에 따라 출력전압이 변동되기 때문에 전원전압의 변동을 감지하여 적정한 범위 내의 전압이 출력되도록 해야 한다. 이러한 전원전압의 레벨 감지를 위해 전원전압레벨 검출기가 사용된다.
전원전압 레벨 검출기는 도 1에 도시된 바와 같이 제어신호(ctrlb)에 따라 일정 레벨의 기준전압(Vref)을 발생시키기 위한 기준전압 발생부(1)와, 제어신호(ctrlb)에 따라 외부로부터 공급되는 전원전압(VDD)보다 변화율이 큰 비교전압(afvdd)을 발생하기 위한 비교전압 발생부(2)와, 제어신호(ctrlb)에 따라 기준전압(Vref)과 비교전압(afvdd)을 비교하여 전원전압(VDD)이 소정 레벨보다 높은 경우 하이(High) 상태의 신호(vdd_det)를 출력하고, 소정 레벨보다 낮은 경우 로우(Low) 상태의 신호(vdd_det)를 출력하기 위한 비교부(3)로 이루어진다.
그런데 종래의 전원전압 레벨 검출기는 도 6에 도시된 바와 같이 전원전압(VDD)의 변화 폭에 비해 비교전압 발생부(2)로부터 출력되는 전압(afvdd)의 변화 폭이 작기 때문에 검출속도가 늦을 뿐만 아니라 노이즈(Noise)에 의해 센싱 마진(Sensing margin)이 감소되는 단점이 있다.
즉, 종래의 비교전압 발생부(2)는 도 2에 도시된 바와 같이 제어신호(ctrlb)에 의해 PMOS 트랜지스터(P1)가 턴온되면 저항(R1 및 R2)에 의해 분배된 전압(hfvdd)이 출력되도록 구성되기 때문에 도 6에 도시된 바와 같이 기준전압(Vref)과 비교전압(hfvdd)의 차가 작고, 이에 따라 비교부(3)의 출력이 늦어지고 적은 노이즈에 의해서도 오동작이 유발된다.
따라서 본 발명은 전원전압의 변화에 따른 비교전압의 변화가 커지도록 비교전압 발생부를 구성하므로써 상기한 단점을 해소할 수 있는 전원전압 레벨 검출기를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 전원전압 레벨 검출기는 제어신호에 따라 일정 레벨의 기준전압을 발생하는 기준전압 발생부와, 제어신호에 따라 외부로부터 공급되는 전원전압보다 변화율이 큰 비교전압을 발생하는 비교전압 발생부와, 제어신호에 따라 기준전압과 비교전압을 비교하여 소정의 신호를 출력하는 비교부로 이루어지되, 비교전압 발생부는 제어신호에 따라 동작되며 소오스가 전원전압에 접속된 제 1 PMOS 트랜지스터와, 제 1 PMOS 트랜지스터의 드레인과 노드 간에 접속된 저항과, 전원전압 및 출력단자 간에 접속되며 제어신호에 따라 동작되는 제 2 PMOS 트랜지스터와, 출력단자 및 접지 간에 접속되며 게이트가 노드에 접속된 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 NMOS 트랜지스터는 트리플 구조의 웰을 갖는 기판에 형성되며, P 웰은 노드에 접속되고, N 웰은 전원전압에 접속되며, 기판은 접지에 접속되도록 구성된 것을 특징으로 한다.
또한, 본 발명에 따른 다른 전원전압 레벨 검출기는 제어신호에 따라 일정 레벨의 기준전압을 발생하는 기준전압 발생부와, 제어신호에 따라 외부로부터 공급되는 전원전압보다 변화율이 큰 비교전압을 발생하는 비교전압 발생부와, 제어신호에 따라 기준전압과 비교전압을 비교하여 소정의 신호를 출력하는 비교부로 이루어지되, 비교전압 발생부는 제어신호에 따라 동작되며 소오스가 전원전압에 접속된제 1 PMOS 트랜지스터와, 제 1 PMOS 트랜지스터의 드레인과 노드 간에 접속된 저항과, 노드와 접지 간에 접속된 다이오드와, 전원전압 및 출력단자 간에 접속되며 제어신호에 따라 동작되는 제 2 PMOS 트랜지스터와, 출력단자 및 접지 간에 접속되며 게이트가 노드에 접속된 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
도 1은 전원전압 레벨 검출기의 블록도.
도 2는 종래의 비교전압 발생부를 설명하기 위한 회로도.
도 3a 내지 도 3d는 본 발명에 따른 비교전압 발생부를 설명하기 위한 회로도.
도 4는 본 발명에 이용되는 트리플 구조의 웰을 갖는 트랜지스터를 설명하기 위한 소자의 단면도.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 비교전압 발생부를 설명하기 위한 회로도.
도 6은 비교전압 발생부의 동작을 설명하기 위한 각 부분의 직류(DC) 전압 파형도.
도 7은 비교전압 발생부의 동작을 설명하기 위한 각 부분의 전류 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기준전압 발생부 2: 비교전압 발생부
3: 비교부 10: 기판
11: N 웰 12: P 웰
13: 소오스 14: 드레인
15: P 웰의 픽업영역 16: N 웰의 픽업영역
17: 기판의 픽업영역
본 발명은 도 1과 같이 제어신호(ctrlb)에 따라 일정 레벨의 기준전압(Vref)을 발생시키기 위한 기준전압 발생부(1)와, 제어신호(ctrlb)에 따라 외부로부터 공급되는 전원전압(VDD)보다 변화율이 큰 비교전압(afvdd)을 발생하기 위한 비교전압 발생부(2)와, 제어신호(ctrlb)에 따라 기준전압(Vref)과 비교전압(afvdd)을 비교하여 전원전압(VDD)이 소정 레벨보다 높은 경우 하이 상태의 신호(vdd_det)를 출력하고, 소정 레벨보다 낮은 경우 로우 상태의 신호(vdd_det)를 출력하기 위한 비교부(3)로 이루어지는 전원전압 레벨 검출기를 제공한다.
특히, 본 발명의 전원전압 레벨 검출기에서 비교전압 발생부(2)는 전원전압(VDD)의 변화에 따른 비교전압(afvdd)의 변화가 종래보다 커지도록 구성되며, 이에 따라 기준전압(Vref)과 비교전압(afvdd)의 차이를 감지하는 비교부(3)의 센싱 마진이 향상된다.
이를 위해 본 발명은 전원전압(VDD)의 변화에 따른 비교전압(afvdd)의 변화가 커지도록 비교전압 발생부(2)를 다음과 같이 구성한다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 비교전압 발생부를 설명하기 위한 회로도이다.
도 3a는 본 발명에 따른 비교전압 발생부의 기본 회로를 도시한다.
제어신호(ctrlb)에 따라 동작되는 PMOS 트랜지스터(P11)의 소오스가 전원전압(VDD)에 접속되고, PMOS 트랜지스터(P11)의 드레인과 노드(bias) 간에 저항(R11)이 접속된다. 또한, 전원전압(VDD) 및 출력단자(afvdd) 간에 제어신호(ctrlb)에 따라 동작되는 PMOS 트랜지스터(P12)가 접속되고, 출력단자(afvdd) 및 접지 간에 게이트가 상기 노드(bias)에 접속된 NMOS 트랜지스터(N11)가 접속된다.
이때, 상기 NMOS 트랜지스터(N11)는 도 4에 도시된 바와 같이 트리플(Tripple) 구조의 웰(Well)을 갖는 기판(10)에 형성되는데, P 웰(12)의 픽업(Pickup region)영역(15)은 상기 노드(bias)에 접속되고, N 웰(11)의 픽업 영역(16)은 전원전압(VDD)에 접속되며, 상기 기판(10)의 픽업영역(17)은 소오스(13)와 함께 접지에 접속된다.
도 3b는 도 3a와 같은 기본 회로에서 상기 노드(Bias)와 접지 간에 제어신호(ctrlb)에 따라 동작되는 NMOS 트랜지스터(N12)를 연결한 회로이고, 도 3c는 도 3b의 회로에서 NMOS 트랜지스터(N12)의 게이트에 반전된 제어신호(ctrlb)를 공급하기 위한 인버터(I11)를 더 연결한 회로이며, 도 3d는 도 3a와 같은 기본 회로에서 노드(bias)의 초기화를 위해 노드(Bias)와 접지 간에 저항(R12)을 연결한회로이다.
상기와 같이 구성된 비교전압 발생부(2)의 동작은 다음과 같이 이루어진다.
대기 상태에서 상기 제어신호(ctrlb)는 하이 상태로 유지되어 상기 PMOS 트랜지스터(P11) 및 PMOS 트랜지스터(P12)는 턴오프(Turn off)되고, 노드(bias)가 플로팅(Floating)됨에 따라 NMOS 트랜지스터(N11)의 게이트와 P 웰(12)이 플로팅 상태로 유지되어 불필요한 전력소모가 발생되지 않게 된다.
상기 제어신호(ctrlb)가 로우 상태로 천이되고 전원전압(VDD)이 1.7V 이하인 구간에서, 상기 PMOS 트랜지스터(P11), PMOS 트랜지스터(P12), NMOS 트랜지스터(N12)가 턴온된다. 이때 포화 상태가 되지 않은 노드(bias)의 전위는 상기 NMOS 트랜지스터(N11)의 게이트 및 P 웰의 픽업영역(15)으로 인가되는데, 노드(bias)의 전위가 상승하면서 상기 NMOS 트랜지스터(N11)의 채널폭이 증가되는 동시에 P 웰의 픽업영역(15)과 소오스(13) 간의 P-N 접합이 순방향 바이어스 상태가 됨에 따라 DTMOS(Dynamic Threshold MOSfet) 동작이 유도되어 상기 NMOS 트랜지스터(N11)의 문턱전압(Vth)이 낮아진다. 결과적으로, 상기 PMOS 트랜지스터(P11)가 턴온된 상태이지만 상기 NMOS 트랜지스터(N11)의 전하 구동 능력(Charge drivability)이 훨씬 강해져 도 6과 같이 종래의 비교전압(hfvdd)보다 낮은 비교전압(afvdd)이 출력된다.
한편, 전원전압(VDD)이 1.7V 이상인 구간에서는 저항(R11)을 통해 흐르는 전류가 순방향 바이어스 상태인 P 웰의 픽업영역(15)과 소오스(13) 간의 P-N 접합을통해 충분히 흐르기 때문에 노드(bias)의 전위가 전원전압(VDD)에 따라 선형적으로 증가되지 않고 일정한 포화 상태에 도달한다. 그러므로 전원전압(VDD)이 증가해도 상기 NMOS 트랜지스터(N11)의 게이트 전압의 증가 또는 DTMOS 동작에 의한 효과는 더 이상 향상되지 않기 때문에 상기 NMOS 트랜지스터(N11)의 전하 구동 능력은 변동되지 않는 반면, PMOS 트랜지스터(P12)의 전하 구동 능력은 전원전압(VDD)의 증가에 따라 대단히 증가하므로 출력되는 비교전압(afvdd)은 도 6에 도시된 바와 같이 급속히 상승한다.
도 7에서, 파형(A)는 저항(R11)을 통해 흐르는 전류, 파형(B)는 NMOS 트랜지스터(N12)를 통해 흐르는 전류, 파형(C)는 PMOS 트랜지스터(P12)를 통해 흐르는 전류, 파형(D)는 NMOS 트랜지스터(N11)의 소오스(13)를 통해 접지로 흐르는 전류, 파형(E)는 NMOS 트랜지스터(N11)의 P웰(12)과 소오스(13)간의 P-N 접합을 통해 흐르는 전류를 각각 도시한다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 비교전압 발생부를 설명하기 위한 회로도이다.
도 5a는 본 발명의 다른 실시예에 따른 비교전압 발생부의 기본 회로를 도시한다.
제어신호(ctrlb)에 따라 동작되는 PMOS 트랜지스터(P21)의 소오스가 전원전압(VDD)에 접속되고, PMOS 트랜지스터(P21)의 드레인과 노드(bias) 간에 저항(R21)이 접속되며, 노드(bias)와 접지 간에 다이오드(D21)가 접속된다. 또한, 전원전압(VDD) 및 출력단자(afvdd) 간에 제어신호(ctrlb)에 따라 동작되는 PMOS 트랜지스터(P22)가 접속되고, 출력단자(afvdd) 및 접지 간에 게이트가 상기 노드(bias)에 접속된 NMOS 트랜지스터(N21)가 접속된다.
도 5b는 도 5a와 같은 기본 회로에서 상기 노드(Bias)와 접지 간에 제어신호(ctrlb)에 따라 동작되는 NMOS 트랜지스터(N22)를 연결한 회로이고, 도 5c는 도 5b의 회로에서 NMOS 트랜지스터(N22)의 게이트에 반전된 제어신호(ctrlb)를 공급하기 위한 인버터(I21)를 더 연결한 회로이며, 도 5d는 도 5a와 같은 기본 회로에서 노드(bias)의 초기화를 위해 노드(Bias)와 접지 간에 저항(R22)을 연결한 회로이다.
상기와 같이 구성된 비교전압 발생부(2)의 동작은 다음과 같이 이루어진다.
대기 상태에서 상기 제어신호(ctrlb)는 하이 상태로 유지되어 상기 PMOS 트랜지스터(P21) 및 PMOS 트랜지스터(P22)는 턴오프되고, 노드(bias)가 플로팅됨에 따라 NMOS 트랜지스터(N21)의 게이트가 플로팅 상태로 유지되어 불필요한 전력소모가 발생되지 않게 된다.
상기 제어신호(ctrlb)가 로우 상태로 천이되고 전원전압(VDD)이 1.7V 이하인 구간에서, 상기 PMOS 트랜지스터(P21), PMOS 트랜지스터(P22), NMOS 트랜지스터(N22)가 턴온된다. 이때 포화 상태가 되지 않은 노드(bias)의 전위는 상기 NMOS 트랜지스터(N21)의 게이트 및 다이오드(D21)로 인가되는데, 노드(bias)의전위가 상승하면서 상기 NMOS 트랜지스터(N21)의 채널 폭이 증가되는 동시에 다이오드(D21)가 순방향 바이어스 상태가 됨에 따라 DTMOS 동작이 유도되어 상기 NMOS 트랜지스터(N21)의 문턱전압(Vth)이 낮아진다. 결과적으로, 상기 PMOS 트랜지스터(P21)가 턴온된 상태이지만 상기 NMOS 트랜지스터(N21)의 전하 구동 능력이 훨씬 강해져 도 6과 같이 종래의 비교전압(hfvdd)보다 낮은 비교전압(afvdd)이 출력된다.
한편, 전원전압(VDD)이 1.7V 이상인 구간에서는 저항(R21)을 통해 흐르는 전류가 순방향 바이어스 상태인 다이오드(D21)를 통해 충분히 흐르기 때문에 노드(bias)의 전위가 전원전압(VDD)에 따라 선형적으로 증가되지 않고 일정한 포화 상태에 도달한다. 그러므로 전원전압(VDD)이 증가해도 상기 NMOS 트랜지스터(N21)의 게이트 전압의 증가 또는 DTMOS 동작에 의한 효과는 더 이상 향상되지 않기 때문에 상기 NMOS 트랜지스터(N21)의 전하 구동 능력은 변동되지 않는 반면, PMOS 트랜지스터(P22)의 전하 구동 능력은 전원전압(VDD)의 증가에 따라 대단히 증가하므로 출력되는 비교전압(afvdd)은 도 6에 도시된 바와 같이 급속히 상승한다.
본 발명은 전원전압(VDD)의 변화에 따른 비교전압(afvdd)의 변화가 커지도록 하기 위해 도 4에 도시된 트리플 구조의 웰을 갖는 기판(10)에 형성된 NMOS 트랜지스터(N11)를 사용한다.
전원전압(VDD)이 낮은 구간에서는 PMOS 트랜지스터(P12)의 채널이 약하게 형성되어 전하 구동 능력이 약해진다. 반면, 저항(R11)에 의해 분배된 전압이 NMOS 트랜지스터(N11)의 게이트로 공급됨에 따라 P 웰(15)과 소오스(13) 간의 P-N 접합이 순방향 바이어스 상태가 되고, 이에 따라 DTMOS 동작이 유도되어 NMOS 트랜지스터(N11)의 문턱전압(Vth)이 낮아진다. 즉, NMOS 트랜지스터(N11)의 전하 구동 능력이 PMOS 트랜지스터(P12)보다 강해져 낮은 비교전압(afvdd)이 출력된다.
또한, 전원전압(VDD)이 높은 구간에서는 노드(bias)의 전위가 포화 상태가 되므로 NMOS 트랜지스터(N11)의 전하 구동 능력은 제한되는 반면, PMOS 트랜지스터(P12)의 전하 구동 능력은 증가되어 출력되는 비교전압(afvdd)이 계속적으로 상승된다. 이때, NMOS 트랜지스터(N11)의 P 웰(15)과 소오스(13) 간의 P-N 접합이 순방향 바이어스 상태가 됨에 따라 NMOS 트랜지스터(N11)의 전하 구동 능력이 향상되어 접지를 통한 방전이 활발히 이루어지기 때문에 노드(bias)의 전위가 포화 상태가 된다.
상술한 바와 같이 본 발명은 전원전압(VDD)의 변화에 따른 비교전압(afvdd)의 변화가 커지도록 전원전압 레벨 검출기의 비교전압 발생부를 구성하므로써 기준전압(Vref)과 비교전압(afvdd)의 차이를 감지하는 비교부의 센싱 마진이 향상되고, 노이즈에 의한 오동작이 방지되어 안정적인 동작을 이룬다.

Claims (7)

  1. 제어신호에 따라 일정 레벨의 기준전압을 발생하는 기준전압 발생부와,
    상기 제어신호에 따라 외부로부터 공급되는 전원전압보다 변화율이 큰 비교전압을 발생하는 비교전압 발생부와,
    상기 제어신호에 따라 상기 기준전압과 비교전압을 비교하여 소정의 신호를 출력하는 비교부로 이루어지되,
    상기 비교전압 발생부는 상기 제어신호에 따라 동작되며 소오스가 전원전압에 접속된 제 1 PMOS 트랜지스터와,
    상기 제 1 PMOS 트랜지스터의 드레인과 노드 간에 접속된 저항과,
    전원전압 및 출력단자 간에 접속되며 상기 제어신호에 따라 동작되는 제 2 PMOS 트랜지스터와,
    상기 출력단자 및 접지 간에 접속되고 게이트가 상기 노드에 접속되며 DTMOS 동작을 하는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 전원전압 레벨 검출기.
  2. 제 1 항에 있어서,
    상기 NMOS 트랜지스터는 트리플 구조의 웰을 갖는 기판에 형성되며, P 웰은 상기 노드에 접속되고, N 웰은 전원전압에 접속되며, 상기 기판은 접지에 접속되도록 구성된 것을 특징으로 하는 전원전압 레벨 검출기.
  3. 제 1 항에 있어서,
    상기 노드 및 접지 간에 접속되며 상기 제어신호에 따라 동작되는 NMOS 트랜지스터와,
    상기 NMOS 트랜지스터의 게이트에 반전된 상기 제어신호를 공급하기 위해 접속된 인버터를 더 포함하여 이루어지는 것을 특징으로 하는 전원전압 레벨 검출기.
  4. 제 1 항에 있어서,
    상기 노드의 초기화를 위해 상기 노드 및 접지 간에 접속된 저항을 더 포함하여 이루어지는 것을 특징으로 하는 전원전압 레벨 검출기.
  5. 제어신호에 따라 일정 레벨의 기준전압을 발생하는 기준전압 발생부와,
    상기 제어신호에 따라 외부로부터 공급되는 전원전압보다 변화율이 큰 비교전압을 발생하는 비교전압 발생부와,
    상기 제어신호에 따라 상기 기준전압과 비교전압을 비교하여 소정의 신호를 출력하는 비교부로 이루어지되,
    상기 비교전압 발생부는 상기 제어신호에 따라 동작되며 소오스가 전원전압에 접속된 제 1 PMOS 트랜지스터와,
    상기 제 1 PMOS 트랜지스터의 드레인과 노드 간에 접속된 저항과,
    전원전압 및 출력단자 간에 접속되며 상기 제어신호에 따라 동작되는 제 2 PMOS 트랜지스터와,
    상기 출력단자 및 접지 간에 접속되며 게이트가 상기 노드에 접속되는 NMOS 트랜지스터, 및
    상기 NMOS 트랜지스터가 DTMOS로 동작되도록 하기 위하여 상기 노드와 접지 간에 접속된 다이오드로 구성된 것을 특징으로 하는 전원전압 레벨 검출기.
  6. 제 5 항에 있어서,
    상기 노드 및 접지 간에 접속되며 상기 제어신호에 따라 동작되는 NMOS 트랜지스터와,
    상기 NMOS 트랜지스터의 게이트에 반전된 상기 제어신호를 공급하기 위해 접속된 인버터를 더 포함하여 이루어지는 것을 특징으로 하는 전원전압 레벨 검출기.
  7. 제 5 항에 있어서,
    상기 노드의 초기화를 위해 상기 노드 및 접지 간에 접속된 저항을 더 포함하여 이루어지는 것을 특징으로 하는 전원전압 레벨 검출기.
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