JPH0278090A - メモリ装置の供給電圧安定化回路 - Google Patents
メモリ装置の供給電圧安定化回路Info
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- JPH0278090A JPH0278090A JP1129015A JP12901589A JPH0278090A JP H0278090 A JPH0278090 A JP H0278090A JP 1129015 A JP1129015 A JP 1129015A JP 12901589 A JP12901589 A JP 12901589A JP H0278090 A JPH0278090 A JP H0278090A
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- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910017997 MIO3 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
- H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリ装置内で一定の基準電圧を発生するため
の回路に関するものである。
の回路に関するものである。
（従来の技術）
第２図、第３図は従来技術の回路例である。第２図にお
ける従来の基準電圧発生回路は、供給電圧Ｖｃｅ端に連
結されたＰＭＯ５）ランジスタＭ１と接地電圧Ｖｓｓ端
に連結されたＮＭＯＳトランジスタをそれぞれダイオー
ド（ｄｌＯｄｅ）＋Ｍ造にて直列に連結し、前記ＰＭＯ
ＳトランジスタＭ１とＮＭＯ３ｔ−ランジスタＭ２の連
結点において基準電圧Ｖｏを得るように構成した。
ける従来の基準電圧発生回路は、供給電圧Ｖｃｅ端に連
結されたＰＭＯ５）ランジスタＭ１と接地電圧Ｖｓｓ端
に連結されたＮＭＯＳトランジスタをそれぞれダイオー
ド（ｄｌＯｄｅ）＋Ｍ造にて直列に連結し、前記ＰＭＯ
ＳトランジスタＭ１とＮＭＯ３ｔ−ランジスタＭ２の連
結点において基準電圧Ｖｏを得るように構成した。
第３図における基準電圧発生回路は、ＰＭＯＳトランジ
スタＭｌｌ、ＮＭＯＳ）ランジスタＭ１２及び２つのＮ
＋−Ｐ＋ダイオードＤ１１．ＤＩ２を直列に連結し、前
記Ｐ、ＮＭＯＳトランジスタＭｌｌ、Ｍ１２を常にＯＮ
状態に維持し、Ｐ。
スタＭｌｌ、ＮＭＯＳ）ランジスタＭ１２及び２つのＮ
＋−Ｐ＋ダイオードＤ１１．ＤＩ２を直列に連結し、前
記Ｐ、ＮＭＯＳトランジスタＭｌｌ、Ｍ１２を常にＯＮ
状態に維持し、Ｐ。
ＮＭＯＳ）ランジスタＭｌｌ、Ｍ１２の連結点において
基準電圧Ｖｏを得るように構成した。 かかる回路では
Ｐ、ＮＭＯＳトランジスタＭ１１゜Ｍ１２でスタンドバ
イ（ｓｔａｎｄｂｙ）電流を制御しなからＮＭＯＳトラ
ンジスタＭ１２のＯＮ抵抗とＮ＋−ｐ＋ダイオードＤ１
１．Ｄ１２のスレッショルド（ｔｈｒｅｓｈｏｌｄ）電
圧で基準電圧Ｖｏを決定するようになる。
基準電圧Ｖｏを得るように構成した。 かかる回路では
Ｐ、ＮＭＯＳトランジスタＭ１１゜Ｍ１２でスタンドバ
イ（ｓｔａｎｄｂｙ）電流を制御しなからＮＭＯＳトラ
ンジスタＭ１２のＯＮ抵抗とＮ＋−ｐ＋ダイオードＤ１
１．Ｄ１２のスレッショルド（ｔｈｒｅｓｈｏｌｄ）電
圧で基準電圧Ｖｏを決定するようになる。
（発明が解決しようとする課題）
しかしながら、第２図に示された従来技術においては、
ＮＭＯＳトランジスタＭ２では低レベルの基準電圧を取
り、ＰＭＯＳトランジスタＭ１では必要とする基準電圧
を調整するようになるが、このとき基準電圧が供給電圧
Ｖｃｃの変動により敏感に変動する問題がある。
ＮＭＯＳトランジスタＭ２では低レベルの基準電圧を取
り、ＰＭＯＳトランジスタＭ１では必要とする基準電圧
を調整するようになるが、このとき基準電圧が供給電圧
Ｖｃｃの変動により敏感に変動する問題がある。
第３図に示された従来技術においては、第２図に示され
た回路より供給電圧Ｖｃｃの電圧変動に伴う基準電圧Ｖ
ｏの変動を減少させることができるが、供給電圧Ｖｃｃ
と接地電圧Ｖｓｓ間のＤＣ電流通路（ｐａｔｈ）が常に
開かれているために数１０μＡのスタンドバイ電流が流
れる問題がある。
た回路より供給電圧Ｖｃｃの電圧変動に伴う基準電圧Ｖ
ｏの変動を減少させることができるが、供給電圧Ｖｃｃ
と接地電圧Ｖｓｓ間のＤＣ電流通路（ｐａｔｈ）が常に
開かれているために数１０μＡのスタンドバイ電流が流
れる問題がある。
本発明は前記の如き問題点を解決するためのものであっ
て、その目的とするところは供給電圧の変動に伴う基準
電圧の変動を最小化し、基準電圧発生回路内に流れるス
タンドバイ電流を効果的に制御することができるし、初
期基準電圧レベルを早く形成することができるようにし
たメモリ装置内の基準電圧発生回路を提供することにあ
る。
て、その目的とするところは供給電圧の変動に伴う基準
電圧の変動を最小化し、基準電圧発生回路内に流れるス
タンドバイ電流を効果的に制御することができるし、初
期基準電圧レベルを早く形成することができるようにし
たメモリ装置内の基準電圧発生回路を提供することにあ
る。
（課題を解決するための手段）
本発明の基準電圧発生回路においては、メモリ装置内に
設けられた低電圧発生回路から発生された供給電圧Ｖｃ
ｃより低い電圧を供給するための低電圧供給線と、前記
低電圧供給線に連結されてスタンドバイ（ｓｔａｎｄｂ
ｙ）電流を最少に減少させるだめのスタンドバイ（ｓｔ
ａｎｄｂｙ）電流制御手段と、前記スタンドバイ電流制
御手段に連結されと、−定基準電圧を形成するための抵
抗手段と、前記スタンドバイ電流制御手段と前記抵抗手
段間の連結点に連結された基準電圧出力線と、前記低電
圧供給線と前記基準電圧出力線間に位置し前記スタンド
バイ電流制御手段と並列に連結され初期電圧レベルを短
い時間内に形成するための初期電圧形成手段とから構成
され、メモリ装置内に一定の基準電圧を発生することを
特徴とする。
設けられた低電圧発生回路から発生された供給電圧Ｖｃ
ｃより低い電圧を供給するための低電圧供給線と、前記
低電圧供給線に連結されてスタンドバイ（ｓｔａｎｄｂ
ｙ）電流を最少に減少させるだめのスタンドバイ（ｓｔ
ａｎｄｂｙ）電流制御手段と、前記スタンドバイ電流制
御手段に連結されと、−定基準電圧を形成するための抵
抗手段と、前記スタンドバイ電流制御手段と前記抵抗手
段間の連結点に連結された基準電圧出力線と、前記低電
圧供給線と前記基準電圧出力線間に位置し前記スタンド
バイ電流制御手段と並列に連結され初期電圧レベルを短
い時間内に形成するための初期電圧形成手段とから構成
され、メモリ装置内に一定の基準電圧を発生することを
特徴とする。
（作 用）
供給電圧Ｖｃｃより低い電圧、例えば１／２ｖＣＣの如
き電圧を得るためにメモリ装置内に設けられている低電
圧発生回路ＰＧの出力電圧を利用する。
き電圧を得るためにメモリ装置内に設けられている低電
圧発生回路ＰＧの出力電圧を利用する。
低電圧発生回路ＰＧの出力電圧は低電圧供給線を通じて
スタンドバイ電流制御手段と初期電圧形成手段で供給さ
れて回路内に流れるスタンドバイ電流を最少に減少させ
、初期電圧を早く形成するようになる。
スタンドバイ電流制御手段と初期電圧形成手段で供給さ
れて回路内に流れるスタンドバイ電流を最少に減少させ
、初期電圧を早く形成するようになる。
次に抵抗手段を通過しながら、スタンドバイ電流制御手
段と抵抗手段間の連結点に連結された基準電圧出力線を
通じて一定の基準電圧をメモリ回路等に供給するように
なる。
段と抵抗手段間の連結点に連結された基準電圧出力線を
通じて一定の基準電圧をメモリ回路等に供給するように
なる。
（実 施 例）
第１図は本発明の実施例である。
第１図において、スタンドバイ電流制御手段１は２つの
エンハンスメント型ＰＭＯＳトランジスタＭＩＯＩ、Ｍ
２Ｏ３から、初期電圧形成手段２はエンハンスメント型
ＮＭＯＳトランジスタＭ１０６から、抵抗手段３は２つ
のエンハンスメントＪ４２ＮＭＯＳトランジスタＭ１０
４．Ｍ２Ｏ３，ＰＭＯＳトランジスタＭ１０３からそれ
ぞれ構成されている。
エンハンスメント型ＰＭＯＳトランジスタＭＩＯＩ、Ｍ
２Ｏ３から、初期電圧形成手段２はエンハンスメント型
ＮＭＯＳトランジスタＭ１０６から、抵抗手段３は２つ
のエンハンスメントＪ４２ＮＭＯＳトランジスタＭ１０
４．Ｍ２Ｏ３，ＰＭＯＳトランジスタＭ１０３からそれ
ぞれ構成されている。
２つのエンハンスメント型ＰＭＯ８）ランジスタＭＩＯ
Ｉ、Ｍ１０２は互いに直列に連結されており、主にスタ
ンドバイ電流を制御するための機能をなす。ＰＭＯＳト
ランジスタＭ１０１のドレンは低電圧供給線Ｌ１に連結
され、該ゲートは接地電圧に連結され、該ソースはＰＭ
ＯＳトランジスタＭ１０２のドレンに連結される。ＰＭ
ＯＳトランジスタＭ１０２のゲートは接地電圧Ｖｓｓに
連結される。
Ｉ、Ｍ１０２は互いに直列に連結されており、主にスタ
ンドバイ電流を制御するための機能をなす。ＰＭＯＳト
ランジスタＭ１０１のドレンは低電圧供給線Ｌ１に連結
され、該ゲートは接地電圧に連結され、該ソースはＰＭ
ＯＳトランジスタＭ１０２のドレンに連結される。ＰＭ
ＯＳトランジスタＭ１０２のゲートは接地電圧Ｖｓｓに
連結される。
ここでエンハンスメント型ＰＭＯ５）ランジスタを使用
した理由はＰＭＯＳトランジスタが一般抵抗やＮＭＯ８
）ランジスタに比し温度変化及びプロセス（ｐｒｏｃｅ
ｓｓ）の変化に伴う電流の変化を最少にすることができ
るからである。
した理由はＰＭＯＳトランジスタが一般抵抗やＮＭＯ８
）ランジスタに比し温度変化及びプロセス（ｐｒｏｃｅ
ｓｓ）の変化に伴う電流の変化を最少にすることができ
るからである。
基準電圧を形成するための抵抗手段としては、エンハン
スメント型ＰＭＯ８）ランジスタＭＩＯ３と２つのエン
ハンスメント型ＮＭＯＳトランジスタＭ１０４．Ｍ２Ｏ
３から構成した。
スメント型ＰＭＯ８）ランジスタＭＩＯ３と２つのエン
ハンスメント型ＮＭＯＳトランジスタＭ１０４．Ｍ２Ｏ
３から構成した。
ＮＭＯＳトランジスタＭ１０４．Ｍ２Ｏ３は、ダイオー
ド構造として結合されており、各ゲートは各ドレンに連
結し、ＮＭＯＳトランジスタＭ１０４のソースはＮＭＯ
ＳトランジスタＭ１０５のドレンに連結し、そのソース
は接地電圧Ｖｓｓに連結する。
ド構造として結合されており、各ゲートは各ドレンに連
結し、ＮＭＯＳトランジスタＭ１０４のソースはＮＭＯ
ＳトランジスタＭ１０５のドレンに連結し、そのソース
は接地電圧Ｖｓｓに連結する。
かかるＮＭＯ８）ランジスタＭ１０４．ＭＩＯ５による
電圧形成はＰ＋ −Ｎ＋電圧ダイオード又はダイオード
構造のＰＭＯＳトランジスタに比べてプロセスによる特
性変化が少なく、スレ・ソショルド電圧調節が容易であ
り、温度特性の良い効果がある。
電圧形成はＰ＋ −Ｎ＋電圧ダイオード又はダイオード
構造のＰＭＯＳトランジスタに比べてプロセスによる特
性変化が少なく、スレ・ソショルド電圧調節が容易であ
り、温度特性の良い効果がある。
ＰＭＯＳトランジスタＭ１０３は前記ＮＭＯＳトランジ
スタＭ１０４．Ｍ２Ｏ３によって決定された電瓜を若干
上昇させる役割をし、ＰＭＯＳトランジスタを使用した
理由は前記ＰＭＯＳ）ランジスタＭＩＯＩ、Ｍ１０２に
おいて説明したとおりである。
スタＭ１０４．Ｍ２Ｏ３によって決定された電瓜を若干
上昇させる役割をし、ＰＭＯＳトランジスタを使用した
理由は前記ＰＭＯＳ）ランジスタＭＩＯＩ、Ｍ１０２に
おいて説明したとおりである。
ＰＭＯＳトランジスタＭ１０３のドレンは、前記したＭ
ＯＳ）ランジスタＭＩ Ｑ２のソースに連結され、その
ゲートは接地電圧Ｖｓｓに連結され、そのソースはＭ２
Ｏ３のドレンに連結される。
ＯＳ）ランジスタＭＩ Ｑ２のソースに連結され、その
ゲートは接地電圧Ｖｓｓに連結され、そのソースはＭ２
Ｏ３のドレンに連結される。
そして、電源が印加された後、初期出力レベルを早く形
成するためにスレッショルド電圧の温度特性の良いＮＭ
ＯＳトランジスタＭ１０６を低電圧供給線Ｌ１と基準電
圧出力線Ｌ２間に、ダイオード構造に連結する。低電圧
供給線Ｌ１と基準電圧出力線Ｌ２間に２つ以上のＮＭＯ
Ｓトランジス夕を連結することが可能である。
成するためにスレッショルド電圧の温度特性の良いＮＭ
ＯＳトランジスタＭ１０６を低電圧供給線Ｌ１と基準電
圧出力線Ｌ２間に、ダイオード構造に連結する。低電圧
供給線Ｌ１と基準電圧出力線Ｌ２間に２つ以上のＮＭＯ
Ｓトランジス夕を連結することが可能である。
さらにまた、図において、ＰＧはメモリ装置内において
、供給電圧Ｖｃｃより低い電圧を発生する低電圧発生回
路を示す。例えば低電圧供給線Ｌｌ上の電圧を１ ／
２ Ｖ ｃ ｃに維持しようとする場合には既存のＤＲ
ＡＭで使用されているセルのプレート電圧Ｖｐ又はビッ
トラインプレチャージ（ｐｒｅｃｈａｒｇｅ）電圧（Ｖ
ＢＬ）発生器を使用することにより別途の電圧発生回
路が必要としなくなる。
、供給電圧Ｖｃｃより低い電圧を発生する低電圧発生回
路を示す。例えば低電圧供給線Ｌｌ上の電圧を１ ／
２ Ｖ ｃ ｃに維持しようとする場合には既存のＤＲ
ＡＭで使用されているセルのプレート電圧Ｖｐ又はビッ
トラインプレチャージ（ｐｒｅｃｈａｒｇｅ）電圧（Ｖ
ＢＬ）発生器を使用することにより別途の電圧発生回
路が必要としなくなる。
そして、一定の基準電圧（Ｖｏ）は連結点（Ｎ）に連結
された基準電圧出力線（Ｌ２）を通じて発生するように
なる。
された基準電圧出力線（Ｌ２）を通じて発生するように
なる。
（発明の効果）
以上述べたように、本発明により供給電圧の変動に伴う
出力電圧の変動を最少に減らすことができるし、基準電
圧発生回路内に流れるスタンドバイ電流の流れを相当に
制限することができるし、初期基準電圧のレベルを早く
形成することができるように構成した効果を有する。
出力電圧の変動を最少に減らすことができるし、基準電
圧発生回路内に流れるスタンドバイ電流の流れを相当に
制限することができるし、初期基準電圧のレベルを早く
形成することができるように構成した効果を有する。
第１図は本発明の基学電圧発生回路の実施例を示す回路
図、第２図、第３図は従来例を示す回路図である。 Ｍ１０１〜Ｍ１０３・・・・・・ＰＭＯＳトランジスタ
Ｍ１０４〜Ｍ１０６・・・・・・ＮＭＯＳトランジスタ
Ｎ・・・・・・・・・連結点 Ｌｌ・・・・・・低電圧供給線 Ｌ２・・・・・・基準電圧出力線 特許出願人 サムソン エレクトロニクスカンパニ
ー リミテッド 代 理 人 弁理士 −色 健
輔同 弁理士 松 本
雅 利口二
図、第２図、第３図は従来例を示す回路図である。 Ｍ１０１〜Ｍ１０３・・・・・・ＰＭＯＳトランジスタ
Ｍ１０４〜Ｍ１０６・・・・・・ＮＭＯＳトランジスタ
Ｎ・・・・・・・・・連結点 Ｌｌ・・・・・・低電圧供給線 Ｌ２・・・・・・基準電圧出力線 特許出願人 サムソン エレクトロニクスカンパニ
ー リミテッド 代 理 人 弁理士 −色 健
輔同 弁理士 松 本
雅 利口二
Claims (9)
- （１）メモリ装置内に設けられた低電圧発生回路（ＰＧ
）から発生された供給電圧Ｖｃｃより低い電圧を供給す
るための低電圧供給線（Ｌ１）と、前記低電圧供給線（
Ｌ１）に連結されてスタンドバイ（ｓｔａｎｄｂｙ）電
流を最少に減少させるためのスタンドバイ（ｓｔａｎｄ
ｂｙ）電流制御手段と、前記スタンドバイ電流制御手段
に連結され一定基準電圧を形成するための抵抗手段と、
前記スタンドバイ電流制御手段と前記抵抗手段間の連結
点に連結された基準電圧出力線（Ｌ２）と、前記低電圧
供給線（Ｌ１）と前記基準電圧出力線（Ｌ２）間に位置
し、前記スタンドバイ電流制御手段と並列に連結され初
期電圧レベルを短い時間内に形成するための初期電圧形
成手段から構成され、メモリ装置内に一定な基準電圧を
発生することを特徴とする基準電圧発生回路。 - （２）前記スタンドバイ電流制御手段は互いに直列に連
結された第１及び第２ＭＯＳトランジスタから構成され
ていることを特徴とする請求項１記載のメモリ装置内の
基準電圧発生回路。 - （３）前記抵抗手段は互いに直列に連結された第３、第
４及び第５ＭＯＳトランジスタから構成されていること
を特徴とする請求項１記載のメモリ装置内の基準電圧発
生回路。 - （４）前記初期電圧形成手段は第６ＭＯＳトランジスタ
から構成されたことを特徴とする請求項１記載のメモリ
装置内の基準電圧発生回路。 - （５）前記初期電圧形成手段は２つ以上のＮＭＯＳトラ
ンジスタから構成されたことを特徴とする請求項１記載
のメモリ装置内の基準電圧発生回路。 - （６）前記低電圧供給線（Ｌ１）上の電圧は供給電圧Ｖ
ｃｃの１／２であることを特徴とする請求項１記載のメ
モリ装置内の基準電圧発生回路。 - （７）前記第１及び第２ＭＯＳトランジスタはエンハン
スメント型ＰＭＯＳトランジスタであり、前記第１ＭＯ
Ｓトランジスタは前記低電圧供給線（Ｌ１）に連結され
たドレン（ｄｒａｉｎ）及び接地電圧に連結されたゲー
ト（ｇａｔｅ）及び前記第２ＭＯＳトランジスタのドレ
インに連結されたソース（ｓｏｕｒｃｅ）を有しており
、前記第２ＭＯＳトランジスタは接地電圧に連結された
ゲートを有していることを特徴とする請求項２記載のメ
モリ装置内の基準電圧発生回路。 - （８）前記第３ＭＯＳトランジスタはエンハンスメント
型ＰＭＯＳトランジスタであり、前記第４及び第５ＭＯ
Ｓトランジスタはエンハンスメント型ＮＭＯＳトランジ
スタであり、前記第３ＭＯＳトランジスタは前記スタン
ドバイ制御手段に連結されたドレン、接地電圧に連結さ
れたゲート及び前記第４トランジスタのドレンに連結さ
れたソースを有しており、前記第４ＭＯＳトランジスタ
は該ドレンに連結されたゲート及び前記第５ＭＯＳトラ
ンジスタのドレンに連結されたソースを有しており、前
記第５ＭＯＳトランジスタはソノ第５ＭＯＳトランジス
タのドレンに連結されたゲート及び接地電圧に連結され
たソースを有していることを特徴とする請求項３記載の
メモリ装置内の基準電圧発生回路。 - （９）前紀第６ＭＯＳトランジスタはエンハンスメント
型ＮＭＯＳトランジスタであり、前記低電圧供給線（Ｌ
１）とそのゲートに連結されたドレン及び前記基準電圧
出力線（Ｌ２）に連結されたソースを有していることを
特徴とする請求項４記載のメモリ装置内の基準電圧発生
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880008606A KR910001068B1 (ko) | 1988-07-11 | 1988-07-11 | 메모리장치의 공급전압 안정화회로 |
| KR1988-8606 | 1988-07-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0278090A true JPH0278090A (ja) | 1990-03-19 |
| JP2532662B2 JP2532662B2 (ja) | 1996-09-11 |
Family
ID=19275984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129015A Expired - Lifetime JP2532662B2 (ja) | 1988-07-11 | 1989-05-24 | メモリ装置の供給電圧安定化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4972097A (ja) |
| JP (1) | JP2532662B2 (ja) |
| KR (1) | KR910001068B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187685A (en) * | 1985-11-22 | 1993-02-16 | Hitachi, Ltd. | Complementary MISFET voltage generating circuit for a semiconductor memory |
| US5182468A (en) * | 1989-02-13 | 1993-01-26 | Ibm Corporation | Current limiting clamp circuit |
| JP2809768B2 (ja) * | 1989-11-30 | 1998-10-15 | 株式会社東芝 | 基準電位発生回路 |
| JP3158000B2 (ja) * | 1994-12-26 | 2001-04-23 | 沖電気工業株式会社 | バイアス回路 |
| JP5527070B2 (ja) * | 2010-07-13 | 2014-06-18 | 株式会社リコー | 定電圧回路およびそれを用いた電子機器 |
| US11942860B2 (en) | 2021-05-26 | 2024-03-26 | Murata Manufacturing Co., Ltd. | Dynamic division ratio charge pump switching |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4553098A (en) * | 1978-04-05 | 1985-11-12 | Hitachi, Ltd. | Battery checker |
| US4357571A (en) * | 1978-09-29 | 1982-11-02 | Siemens Aktiengesellschaft | FET Module with reference source chargeable memory gate |
| US4698789A (en) * | 1984-11-30 | 1987-10-06 | Kabushiki Kaisha Toshiba | MOS semiconductor device |
| IT1201848B (it) * | 1986-10-02 | 1989-02-02 | Sgs Microelettronica Spa | Circuito di interfaccia logica ad alta stabilita' e bassa corrente di riposo |
| US4683416A (en) * | 1986-10-06 | 1987-07-28 | Motorola, Inc. | Voltage regulator |
-
1988
- 1988-07-11 KR KR1019880008606A patent/KR910001068B1/ko not_active IP Right Cessation
-
1989
- 1989-04-20 US US07/340,910 patent/US4972097A/en not_active Expired - Lifetime
- 1989-05-24 JP JP1129015A patent/JP2532662B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2532662B2 (ja) | 1996-09-11 |
| KR900002516A (ko) | 1990-02-28 |
| US4972097A (en) | 1990-11-20 |
| KR910001068B1 (ko) | 1991-02-23 |
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