KR960000894B1 - 반도체 메모리 장치의 전원전압 감지회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리 장치의 전원전압 감지회로
제1도는 종래의 기술에 의한 전원전압 감지회로도.
제2도는 본 발명에 의한 전원전압 감지회로의 개략적인 블럭 다이어그램.
제3도는 제2도에 따른 전원전압 감지회로의 상세도.
제4도는 제2도의 기준전압 발생 회로의 전원전압 및 기준전압의 관계를 보이는 도면.
제5도는 제2도에 따른 타이밍도.
제6도는 본 발명의 또다른 실시예에 의한 전원전압 감지회로의 개략적인 블럭 다이어그램.
제7도는 제6도에 따른 전원전압 감지회로의 상세도.
제8도는 제6도에 따른 펄스 발생기의 상세도.
제9도는 제6도에 따른 래치 회로의 상세도.
제10도는 제6도에 따른 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 전원전압 감지회로에 관한 것이다.
반도체 메모리 장치의 전원전압 감지회로는 칩 내에 인가되는 전원전압의 변화를 감지하는 회로로써, 특정 전압을 기준으로 하여, 칩 내에 인가되는 고전원전압 및 저전원전압을 감지하는 회로이다.
이러한 전원전압 감지회로는 칩 내에 인가되는 전원전압의 전압 변화가 큰 경우, 필수적으로 사용되는 반도체 메모리 소자의 구성 요소이다.
이와 같은 전원전압 감지회로에 대한 상세한 기술은 미국 특허 번호 제 4,224,539호 및 제4,013,902호에 상세히 개시되어 있다.
제1도는 종래의 기술에 의한 반도체 메모리 장치의 전원전압 감지회로를 보이는 도면이다. 제1도의 전원전압 감지회로는 전원전압 Vcc와 노드 N1 사이의 다이오드 접속 NMOS 트랜지스터 100, 105와, 노드 N1과 접지전압 사이의 저항 115와, 노드 N1과 출력 노드 N2 사이의 인버터 110으로 구성된다.
제1도의 회로 구성에서 보는 바와 같이 외부로부터 인가되는 전원전압 Vcc는 다이오드 접속 NMOS 트랜지스터 100 및 105를 통과하여 인버터 110으로 인가된다. 외부로부터 인가되는 전원전압 Vcc는 다이오드 접속 NMOS 트랜지스터 100 및 105를 통과하는 동안 다이오드 접속 NMOS 트랜지스터 100 및 105의 드레쉬홀드 전압 Vth만큼 전압 강하가 발생한다. 따라서, 노드 N1에서의 전위는 Vcc-2Vth가 된다. 만일, 제1도의 전원전압 감지회로 내에 저전원전압이 인가되는 경우, 노드 N1의 전위는 인버터 110의 논리 드레쉬홀드 전압보다 낮으므로 노드 N2에서는 논리″하이″상태의 전위가 설정된다. 또한 전원전압 감지회로에 고전원전압이 인가되는 경우, 노드 N2에서는 논리 ″로우″상태의 전위가 설정된다.
그러나 종래의 기술에 있어서, 노드 N1의 전위가 전원전압과 접지전압의 중간값을 가지는 경우, 인버터 110의 전원전압단과의 접지전압단 사이에는 직류 경로가 형성되어 칩의 대기 상태에서도 전류가 흘러 전류 소모가 지속적으로 발생하는 문제점이 있었다. 또한, 전원전압 감지회로에 저전원전압이 인가되는 경우에는 칩 동작 속도가 저하되며, 고전원전압이 인가되는 경우 잡음이 증가하여 칩의 효율을 저하시킬뿐만 아니라 오동작을 일으키는 문제점이 있었다.
따라서, 본 발명의 목적은 칩이 활성화 상태에 있는 경우에만 동작하는 전원전압 감지회로를 제공함에 있다.
본 발명의 또다른 목적은 스탠바이 커런트(standby-current)의 소모를 감소시킬 수 있는 전원전압 감지 회로를 제공함에 있다.
본 발명의 또다른 목적은 전원전압 감지회로의 출력신호가 정확하게 전원전압 레벨 또는 접지전압 레벨을 가지도록 하는 전원전압 감지회로를 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치의 전원전압 감지회로에 있어서, 전원전압을 입력하여 일정 전위의 기준전압을 발생하는 기준전압 발생 수단과, 상기 기준전압을 입력하여 비교전압을 발생하는 비교전압 발생 수단과, 상기 기준전압과 상기 비교전압을 입력하여 그 전압차를 비교, 증폭한 후 전원전압 감지신호를 출력하는 센스 증폭 수단과, 칩이 액티브 상태에 있을때 상기 비교전압 발생 수단과 상기 센스 증폭 수단이 동작하도록 하는 제어신호를 발생하는 제어 회로를 구비함을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치의 전원전압 감지회로에 있어서, 전원전압을 입력하여 일정 전위를 가지는 기준전압을 발생하는 기준전압 발생 수단과, 상기 기준전압을 입력하여 비교 전압을 발생하는 비교전압 발생 수단과, 상기 기준전압과 상기 비교전압을 입력하여 전원전압 감지 신호를 출력하는 센스 증폭 수단과, 상기 전원전압 감지신호를 입력하여 상기 전원전압 감지신호를 래치한 후 출력하는 래치 수단과, 입력 신호에 대응하여 제어 신호를 발생하는 제어 회로와, 칩이 액티브 상태에 있을 때 상기 제어 신호에 응답하여 상기 비교전압 발생 수단과 상기 센스 증폭 수단이 동작하도록 하는 제1펄스와, 상기 래치 수단을 제어하는 제2펄스를 발생하는 펄스 발생 수단을 구비함을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참고로 하여 상세히 설명한다.
제2도는 본 발명에 의한 반도체 메모리 장치의 전원전압 감지회로를 보이는 도면이다. 제3도는 제2도에 도시된 반도체 메모리 장치의 전원전압 감지회로의 상세도이다. 제3도의 반도체 메모리 장치의 전원전압 감지회로는, 전원전압 Vcc를 입력하여 일정 전위의 기준전압 Vref1을 발생하는 기준전압기 200와, 기준전압 Vref1을 입력하여 비교전압 Vcomp1을 발생하는 비교전압 발생기 210과, 기준전압 Vref1과 비교전압 Vcomp1을 입력하여 그 전압차를 비교, 증폭한 후 전원전압 감지신호 φVse1로 출력하는 센스 증폭 r1 205와, 칩이 액티브 상태에 있을때에 비교전압 발생기 210과 센스 증폭기 205가 동작하도록 하는 제어 신호φR1를 발생하는 제어 회로 215를 구비하고 있다.
본 발명에 의한 제3도의 전원전압 감지회로를 제5도의 타이밍도를 참고로 하여 설명한다. 제3도에 있어서, 기준전압 발생기 200으로 인가되는 전원전압이 일정한 전위를 가지게 되면, 기준전압 Verf1는 클램프된다.
인가되는 전원전압이 고전원전압인 경우, 노드 N3의 전위는 높아지고 이에 의해 NMOS 트랜지스터 225가 도통된다. NMOS 트랜지스터 225가 도통됨으로써 노드 N4의 전위는 낮아지며, 이에 의해 PMOS 트랜지스터의 220이 도통된다. 따라서 노드 N3의 전위가 상대적으로 낮아짐에 따라 기준전압 Verf1의 전위가 낮아져 일정한 전위를 유지하게 된다.
인가되는 전원전압이 저전원전압인 경우, 노드 N3의 전위는 낮아지고, 이에 의해 PMOS 트랜지스터 220 및 NMOS 트랜지스터 225는 비도통된다. 따라서, 노드 N3의 전위는 상대적으로 높아짐에 따라 기준전압 Verf1의 전위가 높아져 일정한 전위를 유지하게 된다. 따라서, 제4도에서 도시된 바와 같이 전원전압 Vcc가 선형적으로 증가해도, 기준전압 Verf1은 일정한 값을 가진다.
제4도는 제3도에 있어서의 기준전압 Verf1 및 전원전압 Vcc의 관계를 보이는 도면이다.
제3도에 있어서, 제어회로 215는 전원전압 Vcc와 접지전압 사이의 PMOS 트랜지스터 120 및 NMOS 트랜지스터 125로 구성되어 논리″하이″상태의 반전 로우 어드레스 스트로브 신호 /RAS가 논리 ″로우″ 상태로 천이하면 PMOS 트랜지스터 120이 도통하여 논리 ″하이″상태의 제어 신호 φR1이 발생하여 센스 증폭기 205 및 비교전압 발생기 210으로 입력된다.
비교전압 발생기 210은 기준전압 발생기 200으로부터 발생되는 기준전압 Verf1이 게이트 단자로 입력되는 PMOS 트랜지스터 230, 235와, 비교전압 발생기 210의 접지단쪽에 구비되며 제어 회로 215로부터 발생되는 제어 신호 φR1이 게이트 단자에 인가되는 NMOS 트랜지스터 240으로 구성된다. 기준전압 발생기 200의 출력신호 Verf1은 비교전압 발생기 210의 PMOS 트랜지스터 230 및 NMOS 트랜지스터 235의 게이트 단자로 입력되며, 제어 신호 φR1은 비교전압 발생기 210의 접지단쪽에 구비된 NMOS 트랜지스터 240의 게이트로 인가된다. 비교전압 발생기 210에 인가되는 전원전압 Vcc에 따른 비교신호 Vcomp1의 전위는 PMOS 트랜지스터 230 및 NMOS 트랜지스터 235의 크기에 따라 결정된다. 만일, PMOS 트랜지스터 230의 크기가 NMOS 트랜지스터 235의 크기보다 크다면, 전원전압 Vcc의 변화에 대한 PMOS 트랜지스터 230의 전원전압 감지 레벨이 낮아진다. 즉, 전원전압 Vcc의 변화에 대하여 PMOS 트랜지스터 230의 구동능력이 향상된다. 만일, NMOS 트랜지스터 235의 크기가 PMOS 트랜지스터 230의 크기보다 크다면, PMOS 트랜지스터 230의 전원전압 감지 레벨이 높아진다. 이와 같은 구성에 의하여 비교전압 발생기 210은 신호 φR1이 인에이블되는 동안만 활성화되며, 이에 의해 NMOS 트랜지스터 240은 비교전압 발생기210이 비활성화 상태에 있을때 스탠바이 커런트가 흐르는 것을 차단함으로 전류의 소모를 줄일 수 있게 된다.
센스 증폭기 205는 상보적 동작을 하는 PMOS 트랜지스터 245 및 250와, 교차 접속된 NMOS 트랜지스터 255, 260과, NMOS 트랜지스터 265로 구성된다. 센스 증폭기 205에 있어서, 상보적 동작을 하는 PMOS 트랜지스터 245 및 250에의 게이트단자에는 기준전압 발생기 200으로부터 발생되는 기준전압 Verf1 및 비교전압 발생기 210으로부터 발생되는 비교전압 Vcomp1이 각각 입력된다. 또한, 센스 증폭기 205의 접지단쪽에 구비된 NMOS 트랜지스터 265의 게이트 단자에는 제어 회로 215로부터 출력되는 제어 신호 φR1이 입력된다. 센스 증폭기 205에 인가되는 전원전압 Vcc의 전위가 타게트 레벨 이상인 경우, 비교전압 Vcomp1의 전위에 비하여 기준전압 Verf1의 전위가 낮아지므로 PMOS 트랜지스터 245가 도통되고, 노드 N5의 전위가 높아진다. 노드 N5의 전위가 높아짐에 따라 NMOS 트랜지스터 260이 도통되어 센스 증폭기 205로부터 출력되는 전원전압 감지신호 φVsel은 논리″로우″의 상태를 갖는다. 또한 센스 증폭기 205에 인가되는 전원전압 Vcc의 전위가 전원전압 Vcc의 타게트 레벨 이하인 경우, 비교전압 Vcompe1의 전위가 비교전압 Vref1의 전위보다 낮으므로 PMOS 트랜지스터 250이 도통되고, 따라서 전원전압 감지신호 φVse1는 논리 ″하이″상태의 상태를 갖는다. NMOS 트랜지스터 265는 제2도의 제어회로 215의 출력신호 φR1에 따라서 동작하게 된다. 센스 증폭기 205는 제어 신호 φR1이 인에이블되는 동안만 활성화된다. 이와같은 동작에 의해, NMOS 트랜지스터 265는 센스 증폭기 210이 비활성화 상태에 있을때, 스탠바이 커런트가 흐르는 것을 차단함을 전류의 소모를 줄일 수 있게 된다.
제6도는 본 발명의 또다른 실시예에 의한 반도체 메모리 장치의 전원전압 감지회로를 보이는 도면이다. 제7도는 제6도에 도시된 반도체 메모리 장치의 전원전압 감지회로의 상세도이다. 제7도에 도시된 본 발명에 의한 반도체 메모리 장치의 전원전압 감지회로는, 전원전압 Vcc를 입력하여 일정 전위를 가지는 기준전압 Vref1을 발생하는 기준전압 발생기 200와, 상기 기준전압 Vref1을 입력하여 비교전압 Vcomp2를 발생하는 비교전압 발생기 310와, 기준전압 Vref1과 비교전압 Vcomp2를 입력하여 전원전압 감지 신호φVse2를 출력하는 센스 증폭기 305와, 전원전압 감지신호 φVse2를 입력하여 전원전압 감지신호 φVse2를 래치한 후 출력하는 래치회로 315와, 반전 로우 어드레스 스트로브 신호 /RSA에 대응하여 제어 신호 φR2를 발생하는 제어 회로 325와, 칩이 액티브 상태에 있을 때 제어 신호 φR2에 대응하여 비교전압 발생 r1 310와 센스 증폭기 305가 동작하도록 하는 제1펄스 φpe와, 래치 회로 315를 제어하는 제2펄스 φRL를 발생하는 펄스 발생기 320을 구비하고 있다.
기준전압 발생기 200으로 인가되는 전원전압이 일정한 전위를 가지게 되면, 기준전압 Vref1은 클램프된다. 만일 인가되는 전원전압이 고전원전압인 경우, 노드 N3의 전위는 높아지고 이에 의해 NMOS 트랜지스터 225가 도통된다. NMOS 트랜지스터 225가 도통됨으로써 노드 N4의 전위는 낮아지며, 이에 의해 PMOS 트랜지스터 220이 도통된다. 따라서 노드 N3의 전위가 상대적으토 낮아짐에 따라 기준전압 Vref1의 전위가 낮아져 일정한 전위를 유지하게 된다. 만일, 인가되는 전원전압이 저전원전압인 경우, 노드 N3의 전위는 낮아지고, 이에 의해 PMOS 트랜지스터 220 및 NMOS 트랜지스터 225는 비도통된다. 따라서, 노드 N3의 전위는 상대적으로 높아짐에 따라 기준전압 Vref1의 전위가 높아져 일정한 전위를 유지하게 된다.
제어 회로 325는 전원전압 Vcc과 전지전압 사이의 PMOS 트랜지스터 445 및 NMOS 트랜지스터 450으로 구성되어, 논리 ″하이″상태의 반전 로우 어드레스 스트로브 신호 /RAS가 논리″로우″상태로 천이하면 PMOS 트랜지스터 445가 도통하여 논리 ″하이″상태의 제어 신호 φR2가 발생하여, 펄스 발생기 320으로 인가된다.
제8는 제7도에 도시된 펄스 발생기 320의 상세도이다. 펄스 발생기 320은 제어 신호 φR2를 입력하여 소정 시간 지연 출력하는 인버터 375, 380, 385와, 인버터 385의 출력 신호와 제어 신호 φR2를 입력하여 논리 조합하는 NAND 게이트 370과, 제어 신호 φR2가 입력되는 인버터 390과, 인버터 390의 출력 신호와 제어 신호 φR2를 논리 조합하는 NAND 게이트와 395와, NAND 게이트 370의 출력 신호를 반전하여 제1펄스 φpe를 발생하는 인버터 400과, NAND 게이트 395의 출력 신호를 발전하여 제2펄스 φRL을 발생하는 인버터 405로 구성된다. 펄스 발생기 320은 제어회로 325로부터 출력되는 제어신호 φR2를 입력하여 제1펄스 φpe 및 제2펄스 신호 φRL를 출력한다. 제1펄스 φpe는 센스 증폭기 305의 NMOS 트랜지스터 365의 게이트단자로 입력되어 센스 증폭기 305의 동작을 제어한다. 또한 제1펄스 신호 φpe는 비교전압 발생기 310의 NMOS 트랜지스터 340의 게이트 단자로 입력되어 비교전압 발생기 310의 동작을 제어한다.
제어 회로 325로부터 출력되는 논리″하이″상태의 제어 신호 φR2가 펄스 발생기 320으로 입력되면, 제1펄스 및 제2펄스 φpe 및 φRL가 출력된다.
비교전압 발생기 310은 기준전압 발생기 200으로부터 발생되는 기준 전압 Vref1이 게이트 단자로 입력되는 PMOS 트랜지스터 330, 335와, 비교전압 발생기 310의 접지단쪽에 구비되며 펄스 발생기 320으로부터 출력되는 제1펄스 φpe가 게이트 단자에 인가되는 NMOS 트랜지스터 340으로 구성된다. 비교전압 발생기 310의 전원전압 Vcc에 따른 출력 신호 Vcomp2의 전위는 PMOS 트랜지스터 330 및 NMOS 트랜지스터 335의 크기에 따라 결정된다. 만일, PMOS 트랜지스터 330의 크기가 NMOS 트랜지스터 335의 크기보다 크다면, 전원전압 Vcc의 변화에 대한 PMOS 트랜지스터 330의 전원전압 감지 레벨이 낮아진다. 즉, 전원전압 Vcc의 변화에 대한 PMOS 트랜지스터 330의 구동 능력이 향상된다. 만일, NMOS 트랜지스터 335의 크기가 PMOS 트랜지스터 330의 크기보다 크다면, PMOS 트랜지스터 330의 전원전압 감지 레벨이 높아진다. NMOS 트랜지스터 340에는 펄스 발생기 320으로부터 발생되는 제1펄스 φpe가 인가된다. 비교전압발생기 310은 제1펄스 φpe가 인에이블되는 동안만 활성화된다. 이와 같은 동작에 의해, NMOS 트랜지스터 340은 비교전압 발생기 310이 비활성화 상태에 있을때 스탠바이 커런트가 흐르는 것을 차단함으로 전류의 소모를 줄일 수 있게 된다.
센스 증폭기 305는 상보적 동작을 하는 PMOS 트랜지스터 345 및 350와, 교차 접속된 NMOS 트랜지스터 355, 360와, NMOS 트랜지스터 365로 구성된다. PMOS 트랜지스터 345 및 350에는 기준전압 발생기 200로부터 출력되는 기준전압 Vref1 및 비교전압 발생기 310로부터 출력되는 비교전압 Vcomp2가 각각 입력된다. 또한, 센스 증폭기 305의 접지단쪽에 구비된 NMOS 트랜지스터의 게이트로 펄스 발생기 320의 출력신호 φpe가 각각 입력된다. 센스 증폭기 305에 인가되는 전원전압 Vcc의 전위가 타게트 레벨 이상인 경우, 비교전압 Vcomp2의 전위에 비하여 기준전압 Vref1의 전위가 낮아지므로 PMOS 트랜지스터 345가 도통되고, 노드 N6의 전위가 높아진다. 노드 N6의 전위가 높아짐에 따라 NMOS 트랜지스터 360이 도통되어 센스 증폭기 305의 출력신호 φVse2는 논리 ″로우″의 상태를 갖는다. 또한 센스 증폭기 305에 인가되는 전원전압 Vcc의 전위가 전원전압 Vcc의 타게트 레벨 이하인 경우, 비교전압 Vcomp2의 전위가 기준전압 Vref1의 전위보다 낮으므로 PMOS 트랜지스터 350이 도통되고, 따라서 센스 증폭기 305의 출력신호 φvse2는 논리″하이″상태의 상태를 갖는다. NMOS 트랜지스터 365는 제8도의 펄스 발생기 320에 의해 발생된 제1펄스 φpe에 따라서 동작하게 된다. 센스 증폭기 305는 제1펄스 φpe가 인에이블되는 동안만 활성화된다. 이와 같은 동작에 의해 NMOS 트랜지스터 365는 센스 증폭기 305가 비활성화 상태에 있을때 스탠바이 커런트가 흐르는 것을 차단함으로 전류의 소모를 줄일 수 있게 된다.
제9도는 래치회로 315의 상세도이다. 래치회로 315는 펄스 발생기 320으로부터 출력되는 제2펄스 φRL 및 센스 증폭기 305로부터 출력되는 전원전압 감지신호 φVse2를 입력받는다. 래치 회로 315는 다음과 같은 이유로 필요하다. 센스 증폭기 305는 제1펄스 φpe가 논리 ″하이″상태로 인가되는 동안만 동작하므로, 전원전압 감지신호 φVse2를 래치하여야만 한다. 다른 한편, 센스 증폭기 305에 인가되는 전원전압 Vcc가 어떠한 특정 영역의 값을 가질 때 센스 증폭기 305로부터 출력되는 전원전압 감지신호 φVse2는 완전 전원전압 또는 완전 접지전압 레벨을 유지하지 못하므로 전원전압 감지 신호 φVse2를 완전 전원전압 또는 완전 접지전압 레벨로 정확하게 유지해 주기 위해 이와 같은 래치회로 315가 필요하다. 제2펄스 φRL이 논리 ″하이″상태인 동안, 센스 증폭기 305로부터 출력되는 전원전압 감지신호 φVse2가 래치되며, 펄스 발생기 320의 출력신호 φRL이 논리″로우″상태인 동안, 인버터 410 및 415에 의해 노드 N7의 전위는 논리 ″로우″ 상태 또는 논리 ″하이″상태로 설정된다. 제10도는 제7도에 따른 각 신호의 파형을 보이는 도면이다. 제10도에 이어서, 제2펄스 φRL의 펄스 폭을 제1펄스 φpe의 펄스 폭보다 짧게 설정함으로써, 센스 증폭기 305가 활성화되어 출력신호 φVse2가 일정 전위를 유지하는 동안, 센스 증폭기 305의 출력신호 φVse2를 래치 할 수 있다.
상술한 바와 같은 본 발명에 의한 전원전압 감지회로는 칩이 액티브된 상태에서만 동작함으로써 스탠바이 커런트의 소모를 감소시킬 수 있을 뿐만 아니라, 전원전압 감지회로의 출력신호가 정확한 전원전압 레벨 또는 접지전압 레벨을 가질 수 있게 된다. 본 발명에 의하여 칩 동작 속도가 향상되며, 잡음이 제거되어 칩의 효율이 향상되는 효과가 있다.

Claims (5)

  1. 반도체 메모리 장치의 전원전압 감지회로에 있어서, 전원전압을 입력하여 일정 전위의 기준전압을 발생하는 기준전압 발생수단과, 상기 기준전압을 입력하여 비교전압을 발생하는 비교전압 발생 수단과, 상기 기준전압과 상기 비교전압을 입력하여 그 전압차를 비교, 증폭한 후 전원전압 감지신호로 출력하는 센스 증폭 수단과, 칩이 액티브 상태에 있을때에 상기 비교전압 발생 수단과 상기 센스 증폭 수단이 동작하도록 제어 신호를 발생하는 제어 수단을 구비함을 특징으로 하는 전원전압 감지회로.
  2. 제1항에 있어서, 상기 제어 회로는 로우 어드레스 스트로브 신호에 대응하여 상기 제어 신호를 발생함을 특징으로 하는 전원전압 감지회로.
  3. 반도체 메모리 장치의 전원전압 감지회로에 있어서, 전원전압을 입력하여 일정 전위를 가지는 기준전압을 발생하는 기준전압 발생 수단과, 상기 기준전압을 입력하여 비교전압을 발생하는 비교전압 발생 수단과, 상기 기준전압과 상기 비교전압을 입력하여 감지 신호를 출력하는 센스 증폭 수단과, 상기 전원전압 감지신호를 입력하여 상기 전원전압 감지신호를 래치한 후 출력하는 래치 수단과, 입력 신호에 대응하여 제어신호를 발생하는 제어 회로와, 칩이 액티브 상태에 있을 때 상기 제어 신호에 대응하여 상기 비교전압 발생수단과 상기 센스 증폭 수단이 동작하도록 하는 제1펄스와, 상기 래치 수단을 제어하는 제2펄스를 발생하는 펄스 발생 수단을 구비함을 특징으로 하는 전원전압 감지회로.
  4. 제3항에 있어서, 상기 제어 회로에 입력되는 상기 입력 신호는 로우 어드레스 스트로브 신호임을 특징으로 하는 전원전압 감지회로.
  5. 제3항에 있어서, 상기 제1펄스와 상기 제2펄스는 상기 제어 신호에 동기하여 인에이블되며, 상기 제2펄스의 펄스폭은 상기 제1펄스의 펄스폭보다 짧음을 특징으로 하는 전원전압 감지회로.
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