JPS6114745A - 半導体構造体の製造方法 - Google Patents
半導体構造体の製造方法Info
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- JPS6114745A JPS6114745A JP60030654A JP3065485A JPS6114745A JP S6114745 A JPS6114745 A JP S6114745A JP 60030654 A JP60030654 A JP 60030654A JP 3065485 A JP3065485 A JP 3065485A JP S6114745 A JPS6114745 A JP S6114745A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般的に半導体構造体の製造方法に関するもの
である。真木的にいえば、これは、シリコンオンインシ
ュレータ技術を用いた、共通の共用素子をもつトランジ
スタに関するものである。
である。真木的にいえば、これは、シリコンオンインシ
ュレータ技術を用いた、共通の共用素子をもつトランジ
スタに関するものである。
集積回路技術の価値は、その密度と速度の点で判断すべ
きである。半導体素子がチップ上に高い密度でバックさ
れているほど、所与のチップ面積にそれだけ複雑な集積
回路を収納することができるＧ言い換えれば密度が高い
ほど所与の回路に要するチップ面積は小さくてすみ、従
って収率が増大しコストが下がる。集積回路の速度が大
きいほど、その集積回路でそれだけ大きな計算出力ない
しスループットが得られる。
きである。半導体素子がチップ上に高い密度でバックさ
れているほど、所与のチップ面積にそれだけ複雑な集積
回路を収納することができるＧ言い換えれば密度が高い
ほど所与の回路に要するチップ面積は小さくてすみ、従
って収率が増大しコストが下がる。集積回路の速度が大
きいほど、その集積回路でそれだけ大きな計算出力ない
しスループットが得られる。
集積１す１路チツプ上の素子の密度は、いくつかのファ
クターによって左右される。自明のように、単一素子の
面積が小さいほど、密度は大きくなる。
クターによって左右される。自明のように、単一素子の
面積が小さいほど、密度は大きくなる。
しかし、チップの各部品を垂直構造ないし成層構造にし
て、別々の２つの素子が同じ表面領域を占めるようにで
きることがある。もう一つの問題は、個々の素子を通常
は金属線またはポリシリコン線で電気的に接続しなけれ
ばならないことである。
て、別々の２つの素子が同じ表面領域を占めるようにで
きることがある。もう一つの問題は、個々の素子を通常
は金属線またはポリシリコン線で電気的に接続しなけれ
ばならないことである。
この相互接続には表面積が要るので、相互接続を最小限
に抑えた設計にすると、チップ密度が高くなる。
に抑えた設計にすると、チップ密度が高くなる。
速度を制限するファクターの一つは、素子間および個々
の素子と基板の間の寄生キャパシタンスである。基板キ
ャパシタンスを避ける一つの方法は、能動素子を絶縁材
の頂面に載った薄い半導体層中で画定することである。
の素子と基板の間の寄生キャパシタンスである。基板キ
ャパシタンスを避ける一つの方法は、能動素子を絶縁材
の頂面に載った薄い半導体層中で画定することである。
この方法の一例が、シリコンオンサファイア（ＳＯＳ）
である。しかし実用的なＳＯ８加工技術を発展させるこ
とばこれまで難しかった。ＳＯ８のさらに基本的な問題
は、すべての装置画定を薄い半導体層の内部で実施しな
ければならないことである。この制限条件のため、ＳＯ
Ｓ中に垂直構造を作ることは難しい。
である。しかし実用的なＳＯ８加工技術を発展させるこ
とばこれまで難しかった。ＳＯ８のさらに基本的な問題
は、すべての装置画定を薄い半導体層の内部で実施しな
ければならないことである。この制限条件のため、ＳＯ
Ｓ中に垂直構造を作ることは難しい。
その結果、ＳＯＳは主として平面技術として使用されて
おり、したがって望ましい高い装置密度が得られていな
い。
おり、したがって望ましい高い装置密度が得られていな
い。
したがって、高密度の半導体集積回路技術を提供するこ
とが本発明の一目的である０ 本発明の第二の目的は、垂直な素子層を含む集積回路装
置を提供することである。
とが本発明の一目的である０ 本発明の第二の目的は、垂直な素子層を含む集積回路装
置を提供することである。
本発明の第三の目的は、相互接続の数を減らすことので
きる集積回路技術を提供することである。
きる集積回路技術を提供することである。
本発明は、要約すればシリコン・オン・インシュレータ
（ＳＯＴ ）技術にもとづいて、その間に共用素子を含
む２つの電界効果トランジスタ（ＦＥＴ）が作られた、
集積回路およびその製造方法であるといえる。この共用
素子は、同時にエピタキシャル表面層中に作られるＦＥ
Ｔのソースまたはドレンとして働き、またバルク半導体
中に作られる第２のＦ’ＥＴのゲート電極としても働く
。
（ＳＯＴ ）技術にもとづいて、その間に共用素子を含
む２つの電界効果トランジスタ（ＦＥＴ）が作られた、
集積回路およびその製造方法であるといえる。この共用
素子は、同時にエピタキシャル表面層中に作られるＦＥ
Ｔのソースまたはドレンとして働き、またバルク半導体
中に作られる第２のＦ’ＥＴのゲート電極としても働く
。
この構造は、薄い絶縁層によって半導体のバルク領域か
ら分離されたエピタキシャル表面層から構成されるＳＯ
Ｉ基板を作成することによって実現される。エピタキシ
ャル層中に一つのＦＥＴが画定され、エピタキシャルＦ
ＥＴのドレンがバルクＦＥＴのゲート領域の上側にくる
ようにして、バルク中にもう一つのＦＥＴが横方向に画
定されるＯ 〔実施例〕 本発明ではＳＯＩ （シリコンＱオンφインシュレータ
）ウェハを使って、共通のまたは共用の一つの装置を一
つのＦＥＴ（電解効果トランジスタ）のソース捷たはド
レンおよびもう一つのＦＥＴのゲート電極として使用し
た電子装置を生成するものである。
ら分離されたエピタキシャル表面層から構成されるＳＯ
Ｉ基板を作成することによって実現される。エピタキシ
ャル層中に一つのＦＥＴが画定され、エピタキシャルＦ
ＥＴのドレンがバルクＦＥＴのゲート領域の上側にくる
ようにして、バルク中にもう一つのＦＥＴが横方向に画
定されるＯ 〔実施例〕 本発明ではＳＯＩ （シリコンＱオンφインシュレータ
）ウェハを使って、共通のまたは共用の一つの装置を一
つのＦＥＴ（電解効果トランジスタ）のソース捷たはド
レンおよびもう一つのＦＥＴのゲート電極として使用し
た電子装置を生成するものである。
通常の半導体製造法では、出発材料となるウェハはバル
ク半導体である。次の加工で、追加的半導体層の被着お
よび元の層または追加層のドーピングが行われる。装置
の画定は、フォトリングラフイーによって、壕だときに
は絶縁酸化物層によって行われる。典型的な場合、通常
の加工では、酸化物層の上に追加的能動半導体層は被着
できないが、ｓｏｒ技術によると、能動半導体層を形成
された酸化物層の頂面に被着することができる。
ク半導体である。次の加工で、追加的半導体層の被着お
よび元の層または追加層のドーピングが行われる。装置
の画定は、フォトリングラフイーによって、壕だときに
は絶縁酸化物層によって行われる。典型的な場合、通常
の加工では、酸化物層の上に追加的能動半導体層は被着
できないが、ｓｏｒ技術によると、能動半導体層を形成
された酸化物層の頂面に被着することができる。
概念的に最も簡単なＳＯＩ技術で、酸化物のにに完全な
半導体層が製造され、酸化物が装置と基板の間の絶縁障
壁として働くようになる。実際に、元の半導体基板とは
独立に完全な電子装置が形成される・この工程で基板に
対する容量性結合および別個の装置間の寄生キャパシタ
ンスが減少する。
半導体層が製造され、酸化物が装置と基板の間の絶縁障
壁として働くようになる。実際に、元の半導体基板とは
独立に完全な電子装置が形成される・この工程で基板に
対する容量性結合および別個の装置間の寄生キャパシタ
ンスが減少する。
しかし、本発明では、ＳＯＩ構造の絶縁層を全く違った
やり方で使用する。特に、ＳＯＴ絶縁層をパターン付け
して、バルク基板中にチャネル領域捷たはゲート領域を
もつＦＥＴのためのゲート酸化物を形成する。ゲート酸
化物の上に被着された半導体は、完全に絶縁性ＳＯ■領
域の上に形成されるＦＥＴのドレン鎖酸など、もう一つ
の能動装置の一体部分である。すなわち２つのＦＥＴが
一つの共通または共用の素子、ドレン／ゲートをもって
いる。この共用素子の設計により、同じ領域が２つの目
的に使用され、共用素子をもつ２つのコンポーネント間
で相互接続がいらないため、より密度の大きい集積装置
が可能である。また、その結果高い操作速度が可能であ
る。
やり方で使用する。特に、ＳＯＴ絶縁層をパターン付け
して、バルク基板中にチャネル領域捷たはゲート領域を
もつＦＥＴのためのゲート酸化物を形成する。ゲート酸
化物の上に被着された半導体は、完全に絶縁性ＳＯ■領
域の上に形成されるＦＥＴのドレン鎖酸など、もう一つ
の能動装置の一体部分である。すなわち２つのＦＥＴが
一つの共通または共用の素子、ドレン／ゲートをもって
いる。この共用素子の設計により、同じ領域が２つの目
的に使用され、共用素子をもつ２つのコンポーネント間
で相互接続がいらないため、より密度の大きい集積装置
が可能である。また、その結果高い操作速度が可能であ
る。
次に、ＳＯ■基板を作成するためのプロセスを説明する
。（１００）面をもつシリコンの高濃度にドープしたＰ
ウェハ２０から、第１図（５）に断面図として示したシ
ード・ウニ・・を、作成する。Ｐ＋ウェハ２０の頂面に
エピタキシャル層２２を成長させる。その厚さはα１〜
４μ異の範囲であるが、α２〜α３μ謡が典型的な値で
ある。軽くドープされた、できればウェハ２０とは逆の
導電型のエピタキシャル層２２を成長させる。エピタキ
シャル層２２のドーピング型とドーピング濃度は、製造
する装置によって決１す、Ｐ−ドーピングのこともπ−
ドーピングのこともある。ウェハ２０は高濃度であれば
どのドーピング型でもよいが、１＋／ｐｉたはＰ＋／ｎ
−遷移領域は、後述するフッ化水素−硝酸−酢酸（ＨＮ
Ａ）エッチに対するエッチ停止特性がより秀れている。
。（１００）面をもつシリコンの高濃度にドープしたＰ
ウェハ２０から、第１図（５）に断面図として示したシ
ード・ウニ・・を、作成する。Ｐ＋ウェハ２０の頂面に
エピタキシャル層２２を成長させる。その厚さはα１〜
４μ異の範囲であるが、α２〜α３μ謡が典型的な値で
ある。軽くドープされた、できればウェハ２０とは逆の
導電型のエピタキシャル層２２を成長させる。エピタキ
シャル層２２のドーピング型とドーピング濃度は、製造
する装置によって決１す、Ｐ−ドーピングのこともπ−
ドーピングのこともある。ウェハ２０は高濃度であれば
どのドーピング型でもよいが、１＋／ｐｉたはＰ＋／ｎ
−遷移領域は、後述するフッ化水素−硝酸−酢酸（ＨＮ
Ａ）エッチに対するエッチ停止特性がより秀れている。
すなわち、ウエノへ２Ｄとエピタキシャル層２２は逆の
導電型にする方が好ましい。この二つの組み合せのうち
では、ＨＮＡがＰ＋をエッチするエッチ速度がｎ−より
も速い２０００：１のエッチ比を示すので、Ｐンｎ−の
方がより好捷しい ７１”、／’Ｉ）−のエッチ比は２
００；１にすぎない。？ｌ＋またはＰ＋についてのドー
ピング濃度は６×１０１８／Ｃｍ３以」二であるべきだ
が、典型的には１×１０１９／Ｃｍ３が使用される・Ｍ
−まだはＰ−のドーピング濃度は１×１０１８／Ｃｍ３
以下であるべきだが、１０１６／Ｃｍ’が典型的な装
置の場合の範囲である。
導電型にする方が好ましい。この二つの組み合せのうち
では、ＨＮＡがＰ＋をエッチするエッチ速度がｎ−より
も速い２０００：１のエッチ比を示すので、Ｐンｎ−の
方がより好捷しい ７１”、／’Ｉ）−のエッチ比は２
００；１にすぎない。？ｌ＋またはＰ＋についてのドー
ピング濃度は６×１０１８／Ｃｍ３以」二であるべきだ
が、典型的には１×１０１９／Ｃｍ３が使用される・Ｍ
−まだはＰ−のドーピング濃度は１×１０１８／Ｃｍ３
以下であるべきだが、１０１６／Ｃｍ’が典型的な装
置の場合の範囲である。
一方、ｎ−ウェハ２４の一面を熱酸化してＳ ＋ ０２
のＳＯＩ絶縁層２６を形成し、第１図の）に示した基板
ウェハを作る。ウェハ２４の（１００）面は、Ｓ ｉ
Ｏ２に対する秀れた界面となり、秀れた異方性エッチ特
性を示す。別法として、シード・ウエノ）のエピタキシ
ャル層２２を酸化して、その上に絶縁層２６を形成する
こともできる。あるいは、第３の方法として、シード争
ウェハと基板ウェハの両方を酸化することもできる。こ
の酸化物は約２５ｎｍの薄さであるべきである。現在の
技術では、ゲート酸化物の下限は約１５ ｎｍである。
のＳＯＩ絶縁層２６を形成し、第１図の）に示した基板
ウェハを作る。ウェハ２４の（１００）面は、Ｓ ｉ
Ｏ２に対する秀れた界面となり、秀れた異方性エッチ特
性を示す。別法として、シード・ウエノ）のエピタキシ
ャル層２２を酸化して、その上に絶縁層２６を形成する
こともできる。あるいは、第３の方法として、シード争
ウェハと基板ウェハの両方を酸化することもできる。こ
の酸化物は約２５ｎｍの薄さであるべきである。現在の
技術では、ゲート酸化物の下限は約１５ ｎｍである。
ｎ−ウェハ２４に対する閾値電圧を調節するため、基板
ウェハにヒ素（Ａｓ）またはリン（Ｐ）のイオン注入を
行なう。このイオン注入は、基板が酸化されている場合
、絶縁層２６を通して行なうことができるＯ 次に、第１図Ωに示すように、シード・ウエノ＼と基板
ウェハを、エピタキシャル層２２が絶縁層２６に接触す
るように、互いの頂面に載せる。シード・ウェハと基板
ウェハのどちらが上にきても構わない。次に、接触して
いるウニ／１を湿った、または乾いた酸素の酸化性雰囲
気中で約７００°Ｃ以上の温度でアニーリングして、シ
ード・ウエノ・と基板ウニ・・を結合する。水蒸気中で
は１０００°Ｃで２０分間で結合することが証明されて
いる。
ウェハにヒ素（Ａｓ）またはリン（Ｐ）のイオン注入を
行なう。このイオン注入は、基板が酸化されている場合
、絶縁層２６を通して行なうことができるＯ 次に、第１図Ωに示すように、シード・ウエノ＼と基板
ウェハを、エピタキシャル層２２が絶縁層２６に接触す
るように、互いの頂面に載せる。シード・ウェハと基板
ウェハのどちらが上にきても構わない。次に、接触して
いるウニ／１を湿った、または乾いた酸素の酸化性雰囲
気中で約７００°Ｃ以上の温度でアニーリングして、シ
ード・ウエノ・と基板ウニ・・を結合する。水蒸気中で
は１０００°Ｃで２０分間で結合することが証明されて
いる。
その後、シード・ウニ・・と基板ウニ・・はしっかりと
接着した対となる。別の結合方法が、ウオーリス（Ｗａ
ｌｌｉｓ）による雑誌エレクトロコンポネント サイエ
ンス アンド テクノロジーによる（Ｅｌｅｃｔｒｏｃ
ｏｍｐｏｎｅｎｔ”５ｃｉｅｎｃｅ ａｎｄＴｅｃｈ
ｎｏｌｏｇｙ）、第２巻第１号４５〜５３頁所載の１フ
イールドの補助によるガラス・シーリング’（Ｆｉｅｌ
ｄ Ａｓ５ｉｓｔｅｄ ＧＩａｓｓＳｅａｌｉｎｇ）と
題する技術論文およびキムテ等による、アプライド・フ
イジクス・レターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
Ｌｅｔｔｅｒｓ）第４３巻第３号、１９８５年の２６３
〜２６５頁に記載されている。しかしこれらの方法は厚
い酸化物または酸化物中の可動イオンを必要とし、した
がって薄いゲート酸化物とけあいいれない。２つの半導
体ウニノーの接着に関するその他の参考文献には、米国
特許第３３５２１３７号、米国特許第５５９５０４５号
および特開昭５８−９３１５４号がある。
接着した対となる。別の結合方法が、ウオーリス（Ｗａ
ｌｌｉｓ）による雑誌エレクトロコンポネント サイエ
ンス アンド テクノロジーによる（Ｅｌｅｃｔｒｏｃ
ｏｍｐｏｎｅｎｔ”５ｃｉｅｎｃｅ ａｎｄＴｅｃｈ
ｎｏｌｏｇｙ）、第２巻第１号４５〜５３頁所載の１フ
イールドの補助によるガラス・シーリング’（Ｆｉｅｌ
ｄ Ａｓ５ｉｓｔｅｄ ＧＩａｓｓＳｅａｌｉｎｇ）と
題する技術論文およびキムテ等による、アプライド・フ
イジクス・レターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
Ｌｅｔｔｅｒｓ）第４３巻第３号、１９８５年の２６３
〜２６５頁に記載されている。しかしこれらの方法は厚
い酸化物または酸化物中の可動イオンを必要とし、した
がって薄いゲート酸化物とけあいいれない。２つの半導
体ウニノーの接着に関するその他の参考文献には、米国
特許第３３５２１３７号、米国特許第５５９５０４５号
および特開昭５８−９３１５４号がある。
接着された対の中のＰ＋領域２０は、このとき不要であ
る。その主な用途は、エピタキシャル層２２の形成およ
び支持用であった。過剰のＰ＋領域を何れかの方法で除
去する。例えば、研削または化学研摩またはその両方に
かけ、続いてフッ化水素−硝酸−酢酸（ＨＭＡ）エッチ
溶液中でエッチして、機械的にそれを除去することがで
きる。
る。その主な用途は、エピタキシャル層２２の形成およ
び支持用であった。過剰のＰ＋領域を何れかの方法で除
去する。例えば、研削または化学研摩またはその両方に
かけ、続いてフッ化水素−硝酸−酢酸（ＨＭＡ）エッチ
溶液中でエッチして、機械的にそれを除去することがで
きる。
壕だ別法としてＦＩ Ｎ Ａ中でＰ＋領域全体をエッチ
して除くことができる。余分なＰ＋領域２０が除かれる
と、絶縁層２６で分離された九−エピタキシャル層２２
とｎ−バルク領域２４からなる、第１図０に示すような
ＳＯＩ基板２８が残る。これで、ＳＯＴ基板２８の加工
は完了する。ＨＭＡは軽くドープされたバルク領域２４
はそれほどエッチしないことに注意すべきである。
して除くことができる。余分なＰ＋領域２０が除かれる
と、絶縁層２６で分離された九−エピタキシャル層２２
とｎ−バルク領域２４からなる、第１図０に示すような
ＳＯＩ基板２８が残る。これで、ＳＯＴ基板２８の加工
は完了する。ＨＭＡは軽くドープされたバルク領域２４
はそれほどエッチしないことに注意すべきである。
共用素子を製造するための処理は、ＳＯＩ基板２８から
始捷る。エピタキシャル層２２にマスキング材を被着ま
たは成長させる。マスキング材は酸化障壁として働き、
例えばＳ ｉ ３Ｎ ４とすることができる。マスキン
グ材を既知のリソグラフィー法でパターン付けして、第
２図（ト）に示すような酸化マスク５０を形成する。こ
の酸化マスク３０が、エピタキシャル層２２の装置製造
中に除去されない部分を画定する。
始捷る。エピタキシャル層２２にマスキング材を被着ま
たは成長させる。マスキング材は酸化障壁として働き、
例えばＳ ｉ ３Ｎ ４とすることができる。マスキン
グ材を既知のリソグラフィー法でパターン付けして、第
２図（ト）に示すような酸化マスク５０を形成する。こ
の酸化マスク３０が、エピタキシャル層２２の装置製造
中に除去されない部分を画定する。
ＫＯＨまたはエチレンジアミンピロカタコールなどの異
方性エッチを使ってＳｏｌ基板２８をパターン付けし、
露出したエピタキシャル層２２を除去して第２図の）に
示す画定された上部領域を残す０異方性エツチのため、
画定された領域の側壁３４は表面に対して５４．７°の
角度で（Ｉｌｌ ）面が露出している。操作中に側壁を
オフ状態に保つため、すなわち閾値電圧を調節するため
に、側壁３４にドーパントを注入または拡散させる。希
望する場合、マスクを使ってバルク領域２４を注入から
遮蔽することもできる。
方性エッチを使ってＳｏｌ基板２８をパターン付けし、
露出したエピタキシャル層２２を除去して第２図の）に
示す画定された上部領域を残す０異方性エツチのため、
画定された領域の側壁３４は表面に対して５４．７°の
角度で（Ｉｌｌ ）面が露出している。操作中に側壁を
オフ状態に保つため、すなわち閾値電圧を調節するため
に、側壁３４にドーパントを注入または拡散させる。希
望する場合、マスクを使ってバルク領域２４を注入から
遮蔽することもできる。
次に、もう一度酸化して、第２図（Ｑに示すように画定
された上部領域３２の傾斜した側壁５４の上に厚さ１１
００ｎ以上の厚い側壁酸化物を、１だ酸化マスク３０に
覆れない領域に厚いフィールド酸化物を成長させる。第
２図の）の絶縁層２６の残った部分が、画定された一七
部領域３２の下の薄い下側ゲート酸化物４０となる。熱
リン酸中での湿式エッチまたはプラズマ拳エツチングに
よって酸化マスク５０を除去する。イオン注入を行なっ
て、画定された上側領域３２の頂面に作られる装置の閾
値を調節する。次にもう一度酸化を行なって、第２図０
のように画定された上側領域５２の上に厚さ約２５ｎｍ
の上側ゲート酸化物４２を被着する。この酸化は、画定
された上側領域５２にとってだけ重要であるが、酸化物
側壁３６とフィールド酸化物３８の土で最小限の酸化が
余分に起こってもさしつかえないので、マスクなしで行
なってもよい。
された上部領域３２の傾斜した側壁５４の上に厚さ１１
００ｎ以上の厚い側壁酸化物を、１だ酸化マスク３０に
覆れない領域に厚いフィールド酸化物を成長させる。第
２図の）の絶縁層２６の残った部分が、画定された一七
部領域３２の下の薄い下側ゲート酸化物４０となる。熱
リン酸中での湿式エッチまたはプラズマ拳エツチングに
よって酸化マスク５０を除去する。イオン注入を行なっ
て、画定された上側領域３２の頂面に作られる装置の閾
値を調節する。次にもう一度酸化を行なって、第２図０
のように画定された上側領域５２の上に厚さ約２５ｎｍ
の上側ゲート酸化物４２を被着する。この酸化は、画定
された上側領域５２にとってだけ重要であるが、酸化物
側壁３６とフィールド酸化物３８の土で最小限の酸化が
余分に起こってもさしつかえないので、マスクなしで行
なってもよい。
次に、第２図０〉に示した構造物の頂面にポリシリコン
を被着し、パターン付けして第３図のように画定された
上側領域６２の上を横方向に通過するストライプ５０を
形成する。ケイ化物は、もう一つのストライプ５０用の
材料であり、金属も使用できる。もちろん、上側ゲート
酸化物４２は、ポリシリコンを画定された上側領域３２
から分離する。この時点で三次元構造が現われ始める。
を被着し、パターン付けして第３図のように画定された
上側領域６２の上を横方向に通過するストライプ５０を
形成する。ケイ化物は、もう一つのストライプ５０用の
材料であり、金属も使用できる。もちろん、上側ゲート
酸化物４２は、ポリシリコンを画定された上側領域３２
から分離する。この時点で三次元構造が現われ始める。
ポリシリコンスドライブ５０は上側領域３２に対し自己
整合したゲートを形成する０ しかし、ＰＭＯ８とＣＭＯ８の製造のだめの処理方法は
ここで大きく差がでる０１ず、ＰＭＯ８の処理法につい
て説明する。
整合したゲートを形成する０ しかし、ＰＭＯ８とＣＭＯ８の製造のだめの処理方法は
ここで大きく差がでる０１ず、ＰＭＯ８の処理法につい
て説明する。
ＰＭＯ８加工では、リソグラフィー争マスクを付着して
、第３図の酸化ケイ素層５＜Ｓ、５８．４２がマスクさ
れない領域から除去する０第４図に示すように画定され
た上側領域３２の頂面のＳＯＩソース領域６２とＳＯＩ
ドレン領域６０から酸化ケイ素が除去される。製造の土
では、ソース領域６２とドレン領域６０は同等であり、
入れ換えできることを理解すべきである。酸化ケイ素は
、側壁３４ならびに、ＳＯＩドレン領域６０の両側のパ
ルクーソース領域６４およびバルク・ドレン領域６６か
らも除去する。次に、イオン注入を行なって、８０１層
５２とバルク領域２４のマスクされていない領域にＰ＋
ソースおよびＰ４ドレンを形成する。画定された上側領
域３２を作る際に異方性エッチを使用したので、容易に
注入して酸化物で覆うことのできる傾斜した側壁３４が
できている。この時点で領域６０．６４．６６を酸化す
るＯ 第４図に示した構造は、電気的には第５図に示した、２
つのＰＭＯＳトランジスタ６８．７０を含む回路と等価
である。トランジスタ６８はバルク・トランジスタであ
り、バルク・ソース領域６４のソースとバルク・ドレン
領域６６のドレンから構成されている。バルク・トラン
ジスタ６８のゲート電極は、ＳＯＩドレン領穢６０であ
り、共用素子になっている。ＳＯ■トランジスタ７０は
、ソースとドレンを含んでいるが、ソースＳＯＩソース
領域６２であり、ドレンはＳＯ■領域６０である。５Ｏ
Ｉ）ランジスタフ０のゲート電極は、画定された上側領
域５２の上にあるポリシリコン・ストライプ５０である
・すなわち、ＳＯＩドレン領域６０は共用素子であり、
バルク・トランジスタ６８のゲート電極およびＳＯＴな
いしエビタギシャル拳トランジスタ７０のドレンとして
働くことがわかる。第５図の等何回路ではバルク・トラ
ンジスタ６８のゲート電極が５ＯＩ）ランジスり７０の
ドレンから分離されているように表されているが、実際
には第４図に示すように、この２つの素子は物理的に分
離されていす、同じＳｏｌドレン領域からできている。
、第３図の酸化ケイ素層５＜Ｓ、５８．４２がマスクさ
れない領域から除去する０第４図に示すように画定され
た上側領域３２の頂面のＳＯＩソース領域６２とＳＯＩ
ドレン領域６０から酸化ケイ素が除去される。製造の土
では、ソース領域６２とドレン領域６０は同等であり、
入れ換えできることを理解すべきである。酸化ケイ素は
、側壁３４ならびに、ＳＯＩドレン領域６０の両側のパ
ルクーソース領域６４およびバルク・ドレン領域６６か
らも除去する。次に、イオン注入を行なって、８０１層
５２とバルク領域２４のマスクされていない領域にＰ＋
ソースおよびＰ４ドレンを形成する。画定された上側領
域３２を作る際に異方性エッチを使用したので、容易に
注入して酸化物で覆うことのできる傾斜した側壁３４が
できている。この時点で領域６０．６４．６６を酸化す
るＯ 第４図に示した構造は、電気的には第５図に示した、２
つのＰＭＯＳトランジスタ６８．７０を含む回路と等価
である。トランジスタ６８はバルク・トランジスタであ
り、バルク・ソース領域６４のソースとバルク・ドレン
領域６６のドレンから構成されている。バルク・トラン
ジスタ６８のゲート電極は、ＳＯＩドレン領穢６０であ
り、共用素子になっている。ＳＯ■トランジスタ７０は
、ソースとドレンを含んでいるが、ソースＳＯＩソース
領域６２であり、ドレンはＳＯ■領域６０である。５Ｏ
Ｉ）ランジスタフ０のゲート電極は、画定された上側領
域５２の上にあるポリシリコン・ストライプ５０である
・すなわち、ＳＯＩドレン領域６０は共用素子であり、
バルク・トランジスタ６８のゲート電極およびＳＯＴな
いしエビタギシャル拳トランジスタ７０のドレンとして
働くことがわかる。第５図の等何回路ではバルク・トラ
ンジスタ６８のゲート電極が５ＯＩ）ランジスり７０の
ドレンから分離されているように表されているが、実際
には第４図に示すように、この２つの素子は物理的に分
離されていす、同じＳｏｌドレン領域からできている。
バルク−ソース領域６４とバルク・ドレン領域６６に接
点を設ける必要がある。希望するなら、ＳＯＩドレン領
域６０にも接点を設けることができるが、第５図に示し
た回路ではその必要はない。
点を設ける必要がある。希望するなら、ＳＯＩドレン領
域６０にも接点を設けることができるが、第５図に示し
た回路ではその必要はない。
ＳＯＩンース領域６２にも接点を設けることができるが
、それがその下にあるもう一方のバルク・トランジスタ
との共用素子として使用される場合は、その必要はない
。バルク・ソース領域６４またはバルク・ドレン領域６
６がＳＯＩドレン領域６０に短絡するのを防止するため
、以前に付着した酸化物を通して接点を形成する。
、それがその下にあるもう一方のバルク・トランジスタ
との共用素子として使用される場合は、その必要はない
。バルク・ソース領域６４またはバルク・ドレン領域６
６がＳＯＩドレン領域６０に短絡するのを防止するため
、以前に付着した酸化物を通して接点を形成する。
ＮＭＯ８の処理は、ＰＭＯ８の処理を変更することによ
って容易に実施できることは明らかであろう。ＮＭＯ８
装置では、シード・ウエノ＼のエピタキシャル層２２が
Ｐ−ドーピングをもち、基板ウェハのバルク領域２４も
同様にＰ−ドーピングをもっことが必要である。その他
の違いは、導電型のこの変更から必然的に出てくるもの
である。
って容易に実施できることは明らかであろう。ＮＭＯ８
装置では、シード・ウエノ＼のエピタキシャル層２２が
Ｐ−ドーピングをもち、基板ウェハのバルク領域２４も
同様にＰ−ドーピングをもっことが必要である。その他
の違いは、導電型のこの変更から必然的に出てくるもの
である。
ＣＭＯ８加工の始めの数段階は、ＰＭＯ８加工のステッ
プとそっくり同じである。ただし、第１図（５）および
第１図ＣＢ）に示した、シード・ウェハのエピタキシャ
ル層２２と基板ウェハのバルク領域２４は、導電型が逆
になるように選択する。これは、シード・ウェハにおい
てＰ−エピタキシャル層を選択することによって実現で
きる。この場合、エピタ奄・シャル層は第６図に示すよ
うにＣＭＯ８ＳＯＩ基板８４のＰ−エピタキシャル層８
２となる。別法では、基板ウェハのバルク層をＰ−ドー
ピングにする。この場合は、第７図に示すようにＰ−バ
ルク領域８６がＣＭＯ８ＳＯＩ基板８８を形成すること
になる。第６図に示したＣＭＯ９ＳＯＩ基板８４は、表
面層中にｎチャネル・トランジスタがあり、バルク中に
Ｐチャネル・トランジスタがあるＣＭＯＳトランジスタ
を生成する。
プとそっくり同じである。ただし、第１図（５）および
第１図ＣＢ）に示した、シード・ウェハのエピタキシャ
ル層２２と基板ウェハのバルク領域２４は、導電型が逆
になるように選択する。これは、シード・ウェハにおい
てＰ−エピタキシャル層を選択することによって実現で
きる。この場合、エピタ奄・シャル層は第６図に示すよ
うにＣＭＯ８ＳＯＩ基板８４のＰ−エピタキシャル層８
２となる。別法では、基板ウェハのバルク層をＰ−ドー
ピングにする。この場合は、第７図に示すようにＰ−バ
ルク領域８６がＣＭＯ８ＳＯＩ基板８８を形成すること
になる。第６図に示したＣＭＯ９ＳＯＩ基板８４は、表
面層中にｎチャネル・トランジスタがあり、バルク中に
Ｐチャネル・トランジスタがあるＣＭＯＳトランジスタ
を生成する。
もちろん、第７図のＳＯＩ基板８８では、状況は逆にな
る。
る。
例としてＨＮＡエッチバック用の好ましいＰ＋／−一界
面を得るため、ＣＭＯ８加工の説明でＳ。
面を得るため、ＣＭＯ８加工の説明でＳ。
Ｉ基板８４を選ぶことにする。ＣＭＯ８の加工はＰＭＯ
８の場合と同様に第３図について考察した各段階を通っ
て進む。ポリシリコン・ストライブ５０の形成後に、第
８図に示すように画定された上側領域３２の頂面でＳＯ
Ｉドレン領域９０とＳＯ■ソース領域９２の周りで基板
をマスクする。
８の場合と同様に第３図について考察した各段階を通っ
て進む。ポリシリコン・ストライブ５０の形成後に、第
８図に示すように画定された上側領域３２の頂面でＳＯ
Ｉドレン領域９０とＳＯ■ソース領域９２の周りで基板
をマスクする。
次にイオン注入を行なって、ＳＯＩドレン領域９０とＳ
Ｏ■ソース領域９２をＰ＋型にする。このイオン注入は
ＳＯＩソース領域９０とＳＯＩドレン領域９２の上にあ
る上側ゲート酸化物４２を通して行なうことができ、あ
るいは注入の前に上側の酸化物を除去してもよい０次に
、マスキング・ステップを実施して、バルク・ソース領
域９４とバルク・ドレン領域９６をむき出した状態に残
す。
Ｏ■ソース領域９２をＰ＋型にする。このイオン注入は
ＳＯＩソース領域９０とＳＯＩドレン領域９２の上にあ
る上側ゲート酸化物４２を通して行なうことができ、あ
るいは注入の前に上側の酸化物を除去してもよい０次に
、マスキング・ステップを実施して、バルク・ソース領
域９４とバルク・ドレン領域９６をむき出した状態に残
す。
これらの領域で厚い酸化物３８を除去し、もう一度イオ
ン注入を行なって、とのバルク・ソース領域９４とバル
ク・ドレン領域９６をｎ＋型に変える。最後に活性化ア
ニールを行なってＳＯＴソース領域９２とＳＯＩドレン
領域９０の間のＰチャネル５ＯＩ）ランジスタ、および
バルクΦソースｔｔ４域９４とバルク・ドレン領域９６
の間のバルクｎチャネル・トランジスタからなるＣＭＯ
８回路を生成する。第１４図の回路の等価回路が第９図
に示しである。埋め退域れたバルクｎチャネル・トラン
ジスタ９８のゲート９０は、ＳＯＩチャネル・トランジ
スタ１００のドレン９０と共通の素子である。もちろん
、トランジスタ９８捷だは１００のソースとドレンを逆
にすることもできる・〔発明の効果〕 本発明によれば、共用素子を有する高密度な半導体装置
の製造に適した基板構造体を得ることができる。
ン注入を行なって、とのバルク・ソース領域９４とバル
ク・ドレン領域９６をｎ＋型に変える。最後に活性化ア
ニールを行なってＳＯＴソース領域９２とＳＯＩドレン
領域９０の間のＰチャネル５ＯＩ）ランジスタ、および
バルクΦソースｔｔ４域９４とバルク・ドレン領域９６
の間のバルクｎチャネル・トランジスタからなるＣＭＯ
８回路を生成する。第１４図の回路の等価回路が第９図
に示しである。埋め退域れたバルクｎチャネル・トラン
ジスタ９８のゲート９０は、ＳＯＩチャネル・トランジ
スタ１００のドレン９０と共通の素子である。もちろん
、トランジスタ９８捷だは１００のソースとドレンを逆
にすることもできる・〔発明の効果〕 本発明によれば、共用素子を有する高密度な半導体装置
の製造に適した基板構造体を得ることができる。
第１図は、ＳＯＩ基板の製造段階を示す図、第２図は、
ＳＯＩ基板を用いた素子製造段階を示す図、第５図は、
素子製造の中間段階の構造を示す図、第４図は、ＰＭＯ
８回路の構造を示す図、第５図は、第４図の等価回路図
、第６図および第７図は、それぞれＳＯＩ基板を示す図
、第８図は、ＣＭＯ８回路の構造を示す図、第９図は、
第８図の等価回路図である。 ２０・・・・半導体ウェハ（第１半導体基板）、２２．
８２・・・・エピタキシャル層、２４．８６−・・半導
体ウェハ（第２半導体基板）、２６・・・・酸化ケイ素
層。 出願人 インタプカショナル・ビジネス・マシーンズ
・コーポレーションＳｏｌ茗板図 板図図 。８／ Ｓｏｌ基板図 第７図 薄イ曲ｒｉＪｗｊｒム灯 第９図
ＳＯＩ基板を用いた素子製造段階を示す図、第５図は、
素子製造の中間段階の構造を示す図、第４図は、ＰＭＯ
８回路の構造を示す図、第５図は、第４図の等価回路図
、第６図および第７図は、それぞれＳＯＩ基板を示す図
、第８図は、ＣＭＯ８回路の構造を示す図、第９図は、
第８図の等価回路図である。 ２０・・・・半導体ウェハ（第１半導体基板）、２２．
８２・・・・エピタキシャル層、２４．８６−・・半導
体ウェハ（第２半導体基板）、２６・・・・酸化ケイ素
層。 出願人 インタプカショナル・ビジネス・マシーンズ
・コーポレーションＳｏｌ茗板図 板図図 。８／ Ｓｏｌ基板図 第７図 薄イ曲ｒｉＪｗｊｒム灯 第９図
Claims (1)
- 【特許請求の範囲】 第１の半導体基板の第一面にエピタキシャル半導体層を
被着することと、 第２の半導体基板を準備することと、 上記エピタキシャル層の表面および上記第２の半導体基
板の表面の少なくとも一方の表面に予定の厚さの酸化ケ
イ素層を形成することと、 上記酸化ケイ素層を結合材として用い、酸化雰囲気中に
おいて予定温度で上記第１および第２の半導体基板を結
合して、結合された構造物を形成することと、 上記結合された構造物から上記第一の半導体基板を除去
して、上記エピタキシャル層の主表面を露出することと
、 を含む半導体構造体の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US625758 | 1984-06-28 | ||
| US06/625,758 US4649627A (en) | 1984-06-28 | 1984-06-28 | Method of fabricating silicon-on-insulator transistors with a shared element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6114745A true JPS6114745A (ja) | 1986-01-22 |
| JPH039631B2 JPH039631B2 (ja) | 1991-02-08 |
Family
ID=24507471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030654A Granted JPS6114745A (ja) | 1984-06-28 | 1985-02-20 | 半導体構造体の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4649627A (ja) |
| EP (1) | EP0166218B1 (ja) |
| JP (1) | JPS6114745A (ja) |
| DE (1) | DE3576883D1 (ja) |
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