JP3863968B2 - 半導体記憶装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、テストモードを有する半導体記憶装置に関する。
【0002】
【従来の技術】
図7は、従来のダイナミックランダムアクセスメモリ(以下、DRAMと称す)のチップレイアウトを示す平面図である。
【0003】
図7を参照して、このDRAMは、各々がメモリチップの四隅に設けられた4つのメモリマット10と、各メモリマット10に対応して設けられた行デコーダ11および列デコーダ12と、メモリチップの中央部に設けられた周辺回路領域13とを備える。各メモリマット10は、チップ長辺方向に配列された複数のメモリアレイMA1〜MA16およびセンスアンプ帯SA1〜SA17を含む。メモリアレイMA1〜MA16は、それぞれセンスアンプ帯SA1〜SA17の各間に配置される。
【0004】
メモリアレイMA1〜MA16の各々は、それぞれが1ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【0005】
行デコーダ11は、行アドレス信号に応答して、メモリアレイMA1〜MA16のうちのいずれかのメモリアレイを選択し、選択したメモリアレイのうちのいずれかの行アドレスを指定する。列デコーダ12は、列アドレス信号に応答して、メモリアレイMA1〜MA16のうちのいずれかの列アドレスを指定する。
【0006】
センスアンプ帯SA1〜SA17には、行デコーダ11および列デコーダ12によって指定されたアドレスのメモリセルと外部との間でデータの入出力を行なう回路が配置される。周辺回路領域13には、DRAM全体を制御する回路、電源回路などが配置される。
【0007】
図8は、図7のメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成をより詳細に示す図である。
【0008】
図8を参照して、メモリアレイMA1は、いわゆるハーフピッチセル配置構造をしており、複数(図では12本)のワード線WLと、複数(図では16本)のビット線BL,/BLと、2本のワード線WLと1本のビット線BLまたは/BLとの交差部に周期的に配置されたメモリセル対MCPとを含む。センスアンプ帯SA1,SA2の各々には、複数(図では4つ)のセンスアンプ+入出力制御回路15が設けられている。
【0009】
メモリセル対MCPは、図9(a)に示すように、2本のワード線WLのうちの1本のワード線WLとビット線BLに接続されたメモリセルMCと、他方のワード線WLとビット線BLに接続されたメモリセルMCとを含む。メモリセルMCは、アクセス用のNチャネルMOSトランジスタ20と情報記憶用のキャパシタ21とを含む。
【0010】
メモリセル対MCPは、実際には図9(b)に示すように、p型シリコン基板22の表面に形成されている。p型シリコン基板22の表面上方にゲート酸化膜(図示せず)を介してゲート電極すなわちワード線WLが形成され、2本のワード線WLの両側および間においてシリコン基板22表面にn+ 型ソース/ドレイン領域23a,23b,23cが形成されて、2つのNチャネルMOSトランジスタ20が形成される。2つのNチャネルMOSトランジスタ20の共通のソース/ドレイン領域23cはビット線BLに接続され、ソース/ドレイン領域23a,23bの各々の表面に導電層24、誘電体層25および導電層26が積層されて、メモリセルMCのキャパシタ21が形成される。導電層24はキャパシタ21の一方電極すなわちストレージノードSNとなり、導電層26がキャパシタ21の他方電極となってセル電位Vcpを受ける。
【0011】
隣接する奇数番のビット線BLと偶数番のビット線/BLがビット線対BL,/BLを構成している。奇数番のビット線BLと、4m+1(ただし、mは0以上の整数である)および4m+2番のワード線WLとの交差部にメモリセル対MCPが配置される。偶数番のビット線/BLと、4m+3および4m+4番のワード線WLとの交差部にメモリセル対MCPが配置される。
【0012】
4n+1(ただし、nは0以上の整数である)および4n+2番のビット線で構成される奇数番のビット線対BL,/BLは、それぞれセンスアンプ帯SA1内のセンスアンプ+入出力制御回路15に接続される。4n+3番および4n+4番のビット線で構成される偶数番のビット線対BL,/BLは、それぞれ他方のセンスアンプ帯SA2内のセンスアンプ+入出力制御回路15に接続される。センスアンプ帯SA1,SA2の各センスアンプ+入出力制御回路15には、プリチャージ電位VBL(=Vcc/2)が与えられる。
【0013】
センスアンプ帯SA2内のセンスアンプ+入出力制御回路15は、図10に示すように、転送ゲート30,34、列選択ゲート31、センスアンプ32、およびイコライザ33を含む。
【0014】
転送ゲート30は、NチャネルMOSトランジスタ41,42を含む。NチャネルMOSトランジスタ41,42は、それぞれセンスアンプ+入出力制御回路15の入出力ノードN1,N2とメモリアレイMA2の対応のビット線対BL,/BLとの間に接続され、そのゲートはメモリアレイ選択信号BLIRを受ける。
【0015】
転送ゲート34は、NチャネルMOSトランジスタ52,53を含む。NチャネルMOSトランジスタ52,53は、それぞれ入出力ノードN1,N2とメモリアレイMA1の対応のビット線対BL,/BLとの間に接続され、そのゲートはメモリアレイ選択信号BLILを受ける。センスアンプ帯SA2内のセンスアンプ+入出力制御回路15は、その両側の2つのメモリアレイMA1,MA2で共用される。メモリアレイMA1が選択された場合は、信号BLIRが「L」レベルになって転送ゲート30が遮断され、メモリアレイMA2が選択された場合は、信号BLILが「L」レベルになって転送ゲート34が遮断される。
【0016】
列選択ゲート31は、それぞれ入出力ノードN1,N2とデータ信号入出力線IO,/IOとの間に接続されたNチャネルMOSトランジスタ43,44を含む。NチャネルMOSトランジスタ43,44のゲートは、列選択線CSLを介して列デコーダ12に接続される。列デコーダ12によって列選択線CSLが選択レベルの「H」レベルに立上げられるとNチャネルMOSトランジスタ43,44が導通し、入出力ノードN1,N2すなわちメモリアレイMA1またはMA2のビット線対BL,/BLとデータ信号入出力線対IO,/IOとが結合される。
【0017】
センスアンプ32は、それぞれ入出力ノードN1,N2とノードN3との間に接続されたPチャネルMOSトランジスタ45,46と、それぞれ入出力ノードN1,N2とノードN4との間に接続されたNチャネルMOSトランジスタ47,48とを含む。MOSトランジスタ45,47のゲートはともにノードN2に接続され、MOSトランジスタ46,48のゲートはともにノードN1に接続される。ノードN3,N4は、それぞれセンスアンプ活性化信号SE,/SEを受ける。センスアンプ32は、センスアンプ活性化信号SE,/SEがそれぞれ「H」レベルおよび「L」レベルになったことに応じて、ノードN1,N2間すなわちメモリアレイMA1またはMA2のビット線対BL,/BL間の微小電位差を電源電圧Vccに増幅する。
【0018】
イコライザ33は、入出力ノードN1とN2の間に接続されたNチャネルMOSトランジスタ49と、それぞれ入出力ノードN1,N2とノードN6との間に接続されたNチャネルMOSトランジスタ50,51とを含む。NチャネルMOSトランジスタ49〜51のゲートはともにノードN5に接続される。ノードN5はビット線イコライズ信号BLEQを受け、ノードN6はプリチャージ電位VBL(=Vcc/2)を受ける。イコライザ33は、ビット線イコライズ信号BLEQが活性化レベルの「H」レベルになったことに応じて、ノードN1とN2の電位すなわちメモリアレイMA1またはMA2のビット線BLと/BLの電位をプリチャージ電位VBLにイコライズする。なお、信号BLIR,BLIL,SE,/SE,BLEQおよびプリチャージ電位VBLは、図7の周辺回路領域13内の回路から与えられる。
【0019】
他のメモリアレイMA2〜MA16およびセンスアンプ帯SA3〜SA17の構成も、同様である。
【0020】
次に、図7〜図10で示したDRAMの動作を簡単に説明する。スタンバイ時においては、信号BLIR,BLIL,BLEQはともに「H」レベルとなり、信号SE,/SEはともに中間レベル(Vcc/2)となっており、ビット線BL,/BLはプリチャージ電位VBLにイコライズされている。また、ワード線WLおよび列選択線CSLは、非選択レベルの「L」レベルとなっている。
【0021】
書込モード時においては、まずビット線イコライズ信号BLEQが「L」レベルに立下げられてビット線BL,/BLのイコライズが停止される。次いで、行デコーダ11が、行アドレス信号に応答して、たとえばメモリアレイMA1を選択し、信号BLIR,BLILをそれぞれ「L」レベルおよび「H」レベルにしてメモリアレイMA1とセンスアンプ帯SA1,SA2とを結合させる。また、行デコーダ11は、行アドレス信号に応じた行のワード線WLを選択レベルの「H」レベルに立上げ、その行のメモリセルMCのNチャネルMOSトランジスタ20を導通させる。
【0022】
次いで、列デコーダ12が、列アドレス信号に応じた列の列選択線CSLを活性化レベルの「H」レベルに立上げて列選択ゲート31を導通させる。外部から与えられた書込データは、データ入出力線対IO,/IOを介して選択された列のビット線対BL,/BLに与えられる。書込データは、ビット線BL,/BL間の電位差として与えられる。選択されたメモリセルMCのキャパシタ21には、ビット線BLまたは/BLの電位に応じた量の電荷が蓄えられる。
【0023】
読出モード時においては、まずビット線イコライズ信号BLEQが「L」レベルに立下げられて、ビット線BL,/BLのイコライズが停止される。行デコーダ21は、書込モード時と同様にして、たとえばメモリアレイMA1を選択し、メモリアレイMA1とセンスアンプ帯SA1,SA2を結合させるとともに、行アドレス信号に対応する行のワード線WLを選択レベルの「H」レベルに立上げる。ビット線BL,/BLの電位は、活性化されたメモリセルMCのキャパシタ21の電荷量に応じて微小量だけ変化する。
【0024】
次いで、センスアンプ活性化信号SE,/SEがそれぞれ「H」レベルおよび「L」レベルとなり、センスアンプ32が活性化される。ビット線BLの電位がビット線/BLの電位よりも微小量だけ高いとき、MOSトランジスタ45,48の抵抗値がMOSトランジスタ46,47の抵抗値よりも小さくなって、ビット線BLの電位が「H」レベルまで引き上げられ、ビット線/BLの電位が「L」レベルまで引き下げられる。逆に、ビット線/BLの電位がビット線BLの電位よりも微小量だけ高いとき、MOSトランジスタ46,47の抵抗値がMOSトランジスタ45,48の抵抗値よりも小さくなって、ビット線/BLの電位が「H」レベルまで引き上げられビット線BLの電位が「L」レベルまで引き下げられる。
【0025】
次いで列デコーダ12が、列アドレス信号に対応する列の列選択線CSLを選択レベルの「H」レベルに立上げて、その列の列選択ゲート31を導通させる。選択された列のビット線対BL,/BLのデータは、列選択ゲート31およびデータ信号入出力線対IO,/IOを介して外部に出力される。
【0026】
図11は、従来の他のDRAMの要部を示す図であって、図8と対比される図である。図11を参照して、このDRAMは、いわゆるクォータピッチセル配置構造をしている。
【0027】
すなわち、4n+1番と4n+3番のビット線、および4n+2番と4n+3番のビット線が、それぞれビット線対BL,/BLを構成している。4n+1番のビット線と、4m+1および4m+2番のワード線との交差部にメモリセル対MCPが配置される。4n+2番のビット線と、4m+2および4m+3番のワード線との交差部にメモリセル対MCPが配置される。4n+3番のビット線と、4m+3および4m+4番のワード線との交差部にメモリセル対MCPが配置される。4n+4番のビット線と、4m+4および4m+5番のワード線との交差部にメモリセル対MCPが配置される。
【0028】
4n+1および4n+3番のビット線で構成される奇数番のビット線対BL,/BLは、それぞれセンスアンプ帯SA1内のセンスアンプ+入出力制御回路15に接続される。4n+2および4n+4番のビット線で構成される偶数番のビット線対BL,/BLは、それぞれセンスアンプ帯SA2内のセンスアンプ+入出力制御回路15に接続される。
【0029】
他の構成および動作は、図7〜図10で示したDRAMと同じであるので、その説明は繰返さない。
【0030】
なお、クォータピッチセル配置構造では、図12に示すように、メモリセルMCの横長型のキャパシタ21を90°回転させた縦長型にしても配置可能である点で、それが不可能であるハーフピッチセル配置構造よりも有利である。
【0031】
さて、このようなDRAMの信頼性を保証するため、従来より、各チップを通常の動作条件よりも高温・高電圧のストレス条件下で長時間(通常数十時間)ダイナミック動作させて初期不良が生じるのを加速させ、市場において初期不良を起こす潜在的可能性のあるチップをスクリーニングし、そのようなチップを市場に出荷されないようにするダイナミックバーンインテストが一般に行なわれてきた。
【0032】
従来のバーンインテストでは、図13に示すように、太い実線で表わされる1本のワード線WLおよび1本の列選択線CSLを行デコーダ11および列デコーダ12によって選択して、○印で示される1つのメモリセルMCを選択する。このバーンインテストでは、行デコーダ11によって選択されたワード線WLと、それに隣接するワード線WLとの間に電界ストレスが加えられるが、ワード線WLを1本ずつ選択するので加速効果が小さい。
【0033】
そこで、奇数番のワード線WL1,WL3,…または偶数番のワード線WL2,WL4,…を一度に選択して加速効果を高める方法が提案された。図14および図15は、そのようなテスト方法を実行することが可能なDRAMの要部を示す回路ブロック図である。
【0034】
図14および図15を参照して、このDRAMでは、行デコーダ11は、それぞれがワード線WL1,WL2,…に対応して設けられたワードドライバWD1,WD2,…を含む。ワードドライバWD1,WD2,…の各々は、それぞれ内部信号V1,V2,…を反転および増幅させてワード線WL1,WL2,…に与えるインバータで構成される。
【0035】
すなわち、奇数番のワードドライバWD1,WD3,…の各々は、PチャネルMOSトランジスタ61およびNチャネルMOSトランジスタ62を含む。PチャネルMOSトランジスタ61は、電源電位Vccのラインと対応のワード線(たとえばWL1)との間に接続され、そのゲートは対応の内部信号(たとえばV1)を受ける。NチャネルMOSトランジスタ62は、電源電位VAのラインと対応のワード線(この場合はWL1)との間に接続され、そのゲートは対応の内部信号(この場合はV1)を受ける。
【0036】
偶数番のワードドライバWD2,WD4,…の各々は、PチャネルMOSトランジスタ63およびNチャネルMOSトランジスタ64を含む。PチャネルMOSトランジスタ63は、電源電位Vccのラインと対応のワード線(たとえばWL2)との間に接続され、そのゲートは対応の内部信号(たとえばV2)を受ける。NチャネルMOSトランジスタ64は、電源電位VBのラインと対応のワード線(この場合はWL2)との間に接続され、そのゲートが対応の内部信号(この場合はV2)を受ける。
【0037】
電源電位VA,VBは、それぞれVA発生回路65およびVB発生回路66で生成される。VA発生回路65は、バーンインテスト信号BI1が活性化レベルの「H」レベルになったことに応じて「H」レベル(電源電位Vcc)を出力し、バーンインテスト信号BI1が非活性化レベルの「L」レベルになったことに応じて「L」レベル(接地電位GND)を出力する。VB発生回路66は、バーンインテスト信号BI2が活性化レベルの「H」レベルになったことに応じて「H」レベルを出力し、バーンインテスト信号BI2が活性化レベルの「H」レベルになったことに応じて「L」レベルを出力する。
【0038】
次に、図14および図15で示したDRAMの動作について簡単に説明する。スタンバイ時においては、図16に示すように、バーンインテスト信号BI1,BI2はともに非活性化レベルの「L」レベルとなり、電源電位VA,VBはともに接地電位GNDとなっている。また、内部信号V1,V2,…はすべて「H」レベルとなり、ワード線WL1,WL2,…はすべて接地電位GNDとなっている。
【0039】
バーンインテスト時においては、まず、バーンインテスト信号BI1,BI2のうちのバーンインテスト信号BI1のみが活性化レベルの「H」レベルとなり、電源電位VA,VBのうちの電源電位VAのみが「H」レベルとなる。したがって、奇数番のワード線WL1,WL3,…が「H」レベルとなり、偶数番のワード線WL2,WL4,…が「L」レベルとなり、各隣接する2つのワード線間に電界ストレスが同時に与えられる。
【0040】
次に、バーンインテスト信号BI1,BI2のうちのバーンインテスト信号BI2のみが活性化レベルの「H」レベルとなり、電源電位VA,VBのうちの電源電位VBのみが「H」レベルとなる。したがって、偶数番のワード線WL2,WL4,…が「H」レベルとなり、奇数番のワード線WL1,WL3,…が「L」レベルとなり、各隣接する2つのワード線間に逆方向の電界ストレスが同時に与えられる。
【0041】
【発明が解決しようとする課題】
しかし、従来のバーンインテストの加速効果は、十分に満足できるものではなかった。
【0042】
それゆえに、この発明の主たる目的は、バーンインテストによって初期不良を十分に加速させることが可能な半導体記憶装置を提供することである。
【0043】
【課題を解決するための手段】
請求項1に係る発明は、テストモードを有する半導体記憶装置であって、メモリアレイ、第1のイコライザ、第2のイコライザ、および第1の電位供給手段を備える。メモリアレイは、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含む。第1のイコライザは、各奇数番のビット線対に対応して設けられ、ビット線イコライズ信号に応答して、対応のビット線対を第1のノードに接続する。第2のイコライザは、各偶数番のビット線対に対応して設けられ、ビット線イコライズ信号に応答して、対応のビット線対を第2のノードに接続する。第1の電位供給手段は、通常動作時は第1および第2のノードにプリチャージ電位を与え、テストモード時は第1および第2のノードにそれぞれ第1および第2のテスト電位を与える。
【0044】
請求項2に係る発明では、請求項1に係る発明のメモリアレイの2n+1(ただし、nは0以上の整数である)および2n+2番のビット線がビット線対を構成する。2n+1番のビット線と4m+1(ただし、mは0以上の整数である)および4m+2番のワード線との各交差部と、2n+2番のビット線と4m+3および4m+4番のワード線との各交差部とにメモリセルが配置される。
【0045】
請求項3に係る発明では、請求項1に係る発明のメモリアレイの4n+1および4n+3番のビット線と、4n+2および4n+4番のビット線とがそれぞれビット線対を構成する。4n+1番のビット線と4m+1および4m+2番のワード線との各交差部と、4n+2番のビット線と4m+2および4m+3番のワード線との各交差部と、4n+3番のビット線と4m+3および4m+4番のワード線との各交差部と、4n+4番のビット線と4m+4および4m+5番のワード線との各交差部とにメモリセルが配置される。
【0046】
請求項4に係る発明では、請求項1から3のいずれかに係る発明の第1の電位供給手段は、電位発生手段、第1のパッド、第2のパッド、および切換手段を含む。電位発生手段は、外部から電源電位および接地電位を受け、プリチャージ電位を出力する。第1および第2のパッドは、それぞれが外部から第1および第2のテスト電位を受ける。切換手段は、通常動作時は第1および第2のノードを電位発生手段の出力ノードに接続し、テストモード時は第1および第2のノードをそれぞれ第1および第2のパッドに接続する。
【0047】
請求項5に係る発明では、請求項1から3のいずれかに係る発明の第1および第2のテスト電位は、それぞれ外部から与えられる電源電位および接地電位であり、第1の電位供給手段は、電位発生手段、接続手段、第1の切換手段、および第2の切換手段を含む。電位発生手段は、電源電位および接地電位を受け、プリチャージ電位を出力する。接続手段は、通常動作時に第1および第2のノードを電位発生手段の出力ノードに接続する。第1の切換手段は、テストモード時に電源電位および接地電位のうちのいずれか一方を第1のノードに選択的に与える。第2の切換手段は、テストモード時に電源電位および接地電位のうちのいずれか一方を第2のノードに選択的に与える。
【0048】
請求項6に係る発明では、請求項1から5のいずれかに係る発明に、さらに、行選択手段、第1のワードドライバ、第2のワードドライバ、および第2の電位供給手段が設けられる。行選択手段は、行アドレス信号に従って、メモリアレイのうちのいずれかのワード線を選択する。第1のワードドライバは、各奇数番のワード線に対応して設けられ、行選択手段によって対応のワード線が選択された場合は対応のワード線を選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第3のノードに接続する。第2のワードドライバは、各偶数番のワード線に対応して設けられ、行選択手段によって対応のワード線が選択された場合は対応のワード線を選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第4のノードに接続する。第2の電位供給手段は、通常動作時は第3および第4のノードに非選択電位を与え、テストモード時は第3および第4のノードのうちの少なくとも一方に選択電位を与える。
【0049】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1によるDRAMの要部の構成を示す図であって、図8と対比される図である。
【0050】
図1を参照して、このDRAMが従来のDRAMと異なる点は、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6(図8参照)と、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6とが別個に設けられ、それぞれに異なるビット線電位VBL1,VBL2を与えることが可能となっている点である。
【0051】
奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6は、図2に示すように、NチャネルMOSトランジスタ1を介して中間電位発生回路5の出力ノード5aに接続されるとともに、NチャネルMOSトランジスタ3を介してパッドP1に接続される。偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6は、NチャネルMOSトランジスタ2を介して中間電位発生回路5の出力ノード5aに接続されるとともに、NチャネルMOSトランジスタ4を介してパッドP2に接続される。中間電位発生回路5は、電源電位Vccと接地電位GNDを受け、それらの中間電位(プリチャージ電位)Vcc/2を出力する。NチャネルMOSトランジスタ1,2のゲートには通常動作信号φNが入力され、NチャネルMOSトランジスタ3,4のゲートにはテスト信号TEが入力される。
【0052】
次に、このDRAMの動作について簡単に説明する。通常動作時は、通常動作信号φNが活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ1,2が導通し、テスト信号TEが非活性化レベルの「L」レベルとなってNチャネルMOSトランジスタ3,4が非導通となる。したがって、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6と、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6とは、ともに中間電位発生回路5の出力ノード5aに接続され、プリチャージ電位Vcc/2を受ける。通常動作時の動作は、従来と同様に行なわれる。
【0053】
バーンインテスト時においては、通常動作信号φNが非活性化レベルの「L」レベルとなってNチャネルMOSトランジスタ1,2が非導通となり、テスト信号TEが活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ3,4が導通する。したがって、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6はパッドP1に接続され、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6はパッドP2に接続される。次いで、外部からパッドP1を介して奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6に「H」レベル(電源電位Vccが3.3Vの場合は、たとえば5V)を与えるとともに、外部からパッドP2を介して偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6に「L」レベル(0V)を与える。
【0054】
このとき、図1のビット線の電位は、順に5V,5V,0V,0V,5V,5V,0V,0V,…となり、2n+2番のビット線/BLと2n+3番のビット線BLとの間のすべてに電界ストレスが同時に与えられる。また、パッドP1,P2にそれぞれ「H」レベルおよび「H」レベルを与えれば、逆方向の電界ストレスを与えることができる。
【0055】
また、ビット線電位VBL1,VBL2をともに「H」レベルにして奇数番のワード線WL1,WL3,…を選択し、ビット線電位VBL1,VBL2をともに「L」レベルにして偶数番のワード線WL2,WL4,…を選択すれば、図1において斜線を施したメモリセルMCのストレージノードSNに「H」レベルを書込み、それ以外のメモリセルのストレージノードSNに「L」レベルを書込むことができる。図1からわかるように、「H」レベルが書込まれたメモリセルMCと「L」レベルが書込まれたメモリセルMCとは、市松模様を構成する。
【0056】
この方法によれば、各隣接するメモリセルMC間に電界ストレスを与えることができる。また、ビット線電位VBL1,VBL2をともに「L」レベルにして奇数番のワード線WL1,WL3,…を選択し、ビット線電位VBL1,VBL2をともに「H」レベルにして偶数番のワード線WL2,WL4,…を選択すれば、電界ストレスの方向を反転させることができる。
【0057】
この実施の形態では、隣接する2つのビット線対に互いに異なるビット線電位VBL1,VBL2を与えることができるので、上述の方法によりDRAMチップの初期不良を十分に加速させることができる。したがって不良なDRAMチップを効率よく排除して、DRAMチップの信頼性を確保することができる。
【0058】
[実施の形態2]
図3は、この発明の実施の形態2によるDRAMの要部を示す回路ブロック図であって、図2と対比される図である。
【0059】
図3を参照して、このDRAMが実施の形態1のDRAMと異なる点は、NチャネルMOSトランジスタ3,4およびパッドP1,P2の代わりに、NチャネルMOSトランジスタ6〜9が設けられている点である。
【0060】
NチャネルMOSトランジスタ6,7は、それぞれ電源電位Vccのラインおよび接地電位GNDのラインと、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6との間に接続され、各々のゲートはそれぞれテスト信号TE1,TE2を受ける。
【0061】
NチャネルMOSトランジスタ8,9は、それぞれ接地電位GNDのラインおよび電源電位Vccのラインと、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6との間に接続され、各々のゲートはそれぞれテスト信号TE3,TE4を受ける。
【0062】
次に、このDRAMの動作について簡単に説明する。通常動作時は、通常動作信号φNが活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ1,2が導通し、テスト信号TE1〜TE4がともに非活性化レベルの「L」レベルとなってNチャネルMOSトランジスタ6〜9が非導通となる。したがって、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6と、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6とは、ともに中間電位発生回路5の出力ノード5aに接続され、プリチャージ電位Vcc/2を受ける。通常動作時は、従来と同様に動作する。
【0063】
バーンインテスト時においては、通常動作信号φNが非活性化レベルの「L」レベルとなってNチャネルMOSトランジスタ1,2が非導通となり、テスト信号TE1またはTE2が活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ6または7が導通し、テスト信号TE3またはTE4が活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ8または9が導通する。したがって、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6は電源電位Vccまたは接地電位GNDを受け、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6は接地電位GNDまたは電源電位Vccを受ける。
【0064】
他の動作は実施の形態1のDRAMと同様であるので、その説明は繰返さない。
【0065】
この実施の形態では、実施の形態1と同じ効果が得られる他、ビット線電位VBL1,VBL2を別途与える必要がないので、テスト装置の簡単化が図られる。
【0066】
[実施の形態3]
図4は、この発明の実施の形態3によるDRAMの要部を示す図であって、図1と対比される図である。
【0067】
図4を参照して、このDRAMが実施の形態1のDRAMと異なる点は、実施の形態1のメモリアレイMA1,MA2,…がハーフピッチセル配置構造であるのに対し、この実施の形態のメモリアレイMA1,MA2,…がクォータピッチセル配置構造である点である。
【0068】
次に、このDRAMのバーンインテスト時の動作について簡単に説明する。まず、実施の形態1と同様にして、センスアンプ帯SA1,SA2,…のイコライザ33と中間電位発生回路5と切り離す。
【0069】
次いで、外部からパッドP1を介して奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6に「H」レベル(電源電位Vccが3.3Vの場合は、たとえば5V)を与えるとともに、外部からパッドP2を介して偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6に「L」レベル(たとえば0V)を与える。
【0070】
このとき、図4のビット線BL,/BLの電位は、5V,0V,5V,0V,5V,0V,…となり、隣接するビット線BLと/BLの間のすべてに電界ストレスが同時に与えられる。したがって、1つのビット線対BL,/BLを構成しているビット線BLと/BLの間には電界ストレスが与えられなかった実施の形態1のDRAMよりも、初期不良がより効果的に加速される。なお、パッドP1,P2にそれぞれ「L」レベルおよび「H」レベルを与えれば、逆方向の電界ストレスを与えることができる。
【0071】
また、表1に示すように、ビット線電位VBL1,VBL2をそれぞれ「H」レベルおよび「L」レベルにして奇数番のワード線WL1,WL3,…を選択し、次いでビット線電位VBL1,VBL2をそれぞれ「L」レベルおよび「H」レベルにして偶数番のワード線WL2,WL4,…を選択すれば、図4において斜線を施したメモリセルMCのストレージノードSNに「H」レベルを書込み、それ以外のメモリセルMCのストレージノードSNに「L」レベルを書込むことができる。
【0072】
【表1】
【0073】
図4からわかるように、「H」レベルが書込まれたメモリセルMCと「L」レベルが書込まれたメモリセルMCとは、第1の市松模様を構成する。
【0074】
ただし、図4の関係では、各メモリセルMCと、その上、下、右横、左横、右斜め上、および左斜め下のメモリセルMCとの間に電界ストレスを与えることができるが、各メモリセルMCと、その左斜め上および右斜め下のメモリセルMCとの間に電界ストレスを与えることはできない。
【0075】
そこで、表2に示すように、ビット線電位VBL1,VBL2をともに「H」レベルにして奇数番のワード線WL1,WL3,…を選択し、次いでビット線電位VBL1,VBL2をともに「L」レベルにして偶数番のワード線WL2,WL4,…を選択すれば、図5において斜線を施したメモリセルMCのストレージノードSNに「H」レベルを書込み、それ以外のメモリセルMCのストレージノードSNに「L」レベルを書込むことができる。
【0076】
【表2】
【0077】
図4からわかるように、「H」レベルが書込まれたメモリセルMCと「L」レベルが書込まれたメモリセルMCとは、前記第1の市松模様と異なる第2の市松模様を構成する。これにより、各メモリセルMCと、その左斜め上および右斜め下のメモリセルMCとの間にも電界ストレスを与えることができる。なお、ビット線電位VBL1とVBL2のレベルを反転させれば、逆方向の電界ストレスを与えることもできる。
【0078】
また、DRAMでは、メモリセルMCにデータ(「H」レベルまたは「L」レベル)を書込んでもワード線WLを「L」レベルに立下げるとメモリセルMCのデータは徐々に失われていく。したがって、メモリセルMC間の微小なショートを検出するには、ワード線WLを「H」レベルに立上げた状態に保持してメモリセルMC間にスタティックストレス(定常的なストレス)を与えることが望ましい。
【0079】
しかし、図4の状態でワード線WLを「H」レベルに立上げた状態に保持しても、奇数番または偶数番のワード線WLしか「H」レベルに保持しないので、各メモリセルMCとそれに隣接する6つのメモリセルMCのうちの2つのメモリセルMCとの間にしかスタティックストレスを与えることができない。また図5でワード線WLを「H」レベルに立上げた状態に保持しても、奇数番または偶数番のワード線WLしか「H」レベルに保持せず、かつ「H」レベルに保持したワード線WLに対応するメモリセルMCのデータが同じであるので、メモリセルMC間にスタティックストレスを与えることはできない。
【0080】
そこで、図6に示すように、ビット線電位VBL1,VBL2をそれぞれ「H」レベルおよび「L」レベルにしてすべてのワード線WLを「H」レベルに保持する。
図6からわかるように、「H」レベルが与えられるメモリセルMC(斜線が施されたメモリセルMC)と「L」レベルが与えられるメモリセルMCとは、第3の市松模様を構成する。これにより、各メモリセルMCと、それに隣接する4つのメモリセルMCとの間にスタティックストレスを与えることができる。なお、ビット線電位をVBL1とVBL2のレベルを反転させれば、逆方向のスタティックストレスを与えることができる。
【0081】
この実施の形態でも、実施の形態1と同様、DRAMチップの初期不良を十分に加速させることができ、不良なDRAMチップを効率よく排除することができる。
【0082】
【発明の効果】
以上のように、請求項1に係る発明では、各奇数番のビット線対に対応して設けられる第1のイコライザのビット線電位入力用の第1のノードと、各偶数番のビット線対に対応して設けられる第2のイコライザのビット線電位入力用の第2のノードとを別個に設け、テストモード時は第1の電位供給手段によって第1および第2のノードにそれぞれ第1および第2のテスト電位を与える。したがって、各隣接する2つのビット線対間に電界ストレスを同時に与えることができ、半導体記憶装置に初期不良が生じるのを十分に加速させることができる。よって、初期不良を起こす半導体記憶装置を効率よく排除することができ、半導体記憶装置の信頼性を確保することができる。
【0083】
請求項2に係る発明では、請求項1に係る発明のメモリアレイは、ハーフピッチセル配置構造である。この場合は、2n+2番のビット線と2n+3番のビット線との間に電界ストレスを与えることができる。
【0084】
請求項3に係る発明では、請求項1に係る発明のメモリアレイは、クォータピッチセル配置構造である。この場合は、隣接するビット線間に電界ストレスを与えることができる。
【0085】
請求項4に係る発明では、請求項1から3のいずれかに係る発明の第1の電位供給手段は、それぞれ第1および第2のテスト電位を受ける第1および第2のパッドと、テストモード時に第1および第2のノードをそれぞれ第1および第2のパッドに接続する切換手段とを含む。この場合は、任意のテスト電位を容易に印加できる。
【0086】
請求項5に係る発明では、請求項1から3のいずれかに係る発明の第1および第2のテスト電位はそれぞれ電源電位および接地電位であり、第1の電位供給手段は、テストモード時に電源電位または接地電位を第1のノードに選択的に与える第1の切換手段と、テストモード時に電源電位または接地電位を第2のノードに選択的に与える第2の切換手段とを含む。この場合は、電源電位および接地電位のみを半導体記憶装置に供給すれば足り、第1および第2のテスト電位を別途与える必要がない。
【0087】
請求項6に係る発明では、請求項1から5のいずれかに係る発明に、さらに、奇数番のワード線に対して設けられ、テストモード時は対応のワード線を第3のノードに接続する第1のワードドライバと、各偶数番のワード線に対応して設けられ、テストモード時は対応のワード線を第4のノードに接続する第2のワードドライバと、テストモード時は第3および第4のノードのうちのいずれか一方に選択電位を与え、他方に非選択電位を与える第2の電位供給手段とが設けられる。この場合は、隣接する2つのメモリセルのうちの一方のメモリセルに第1のテスト電位を書込むとともに他方のメモリセルに第2のテスト電位を書込むことができ、隣接する2つのメモリセル間に電界ストレスを与えることができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるDRAMのメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成を示す回路ブロック図である。
【図2】 図1に示したセンスアンプ帯SA1,SA2にビット線電位VBL1,VBL2を供給するための回路の構成を示す回路ブロック図である。
【図3】 この発明の実施の形態2によるDRAMのビット線電位VBL1,VBL2を供給するための回路の構成を示す回路ブロック図である。
【図4】 この発明の実施の形態3によるDRAMのメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成およびその動作を説明するための回路ブロック図である。
【図5】 図4に示したメモリアレイMA1およびセンスアンプ帯SA1,SA2の他の動作を説明するための回路ブロック図である。
【図6】 図4に示したメモリアレイMA1およびセンスアンプ帯SA1,SA2のさらに他の動作を説明するための回路ブロック図である。
【図7】 従来のDRAMのチップレイアウトを示す図である。
【図8】 図7に示したDRAMのメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成を示す回路ブロック図である。
【図9】 図8に示したメモリセル対MCPの構成を示す図である。
【図10】 図8に示したセンスアンプ+入出力制御回路15の構成を示す回路図である。
【図11】 従来の他のDRAMのメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成を示す回路ブロック図である。
【図12】 図11に示したDRAMの改良例を示す回路ブロック図である。
【図13】 従来のDRAMのバーンインテスト方法およびその問題点を説明するための図である。
【図14】 従来の他のバーンインテスト方法を説明するための回路図である。
【図15】 図14に示した電源電位VA,VBを説明するためのブロック図である。
【図16】 図14および図15で示した回路の動作を示すタイムチャートである。
【符号の説明】
1〜4,6〜9,20,41〜44,47〜53,62,64 NチャネルMOSトランジスタ、5 中間電位発生回路、10 メモリマット、11 行デコーダ、12 列デコーダ、13 周辺回路領域、15 センスアンプ+入出力制御回路、21 キャパシタ、22 p型シリコン基板、23a〜23c n+ 型ソース/ドレイン領域、24,26 導電層、25 絶縁層、30,34 転送ゲート、31 列選択ゲート、32 センスアンプ、33 イコライザ、61,63 PチャネルMOSトランジスタ、65 VA発生回路、66 VB発生回路、MA メモリアレイ、SA センスアンプ帯、MCP メモリセル対、MCメモリセル、WL ワード線、BL,/BL ビット線対、IO,/IO データ信号入出力線対、WD ワードドライバ、P パッド。
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、テストモードを有する半導体記憶装置に関する。
【0002】
【従来の技術】
図7は、従来のダイナミックランダムアクセスメモリ(以下、DRAMと称す)のチップレイアウトを示す平面図である。
【0003】
図7を参照して、このDRAMは、各々がメモリチップの四隅に設けられた4つのメモリマット10と、各メモリマット10に対応して設けられた行デコーダ11および列デコーダ12と、メモリチップの中央部に設けられた周辺回路領域13とを備える。各メモリマット10は、チップ長辺方向に配列された複数のメモリアレイMA1〜MA16およびセンスアンプ帯SA1〜SA17を含む。メモリアレイMA1〜MA16は、それぞれセンスアンプ帯SA1〜SA17の各間に配置される。
【0004】
メモリアレイMA1〜MA16の各々は、それぞれが1ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【0005】
行デコーダ11は、行アドレス信号に応答して、メモリアレイMA1〜MA16のうちのいずれかのメモリアレイを選択し、選択したメモリアレイのうちのいずれかの行アドレスを指定する。列デコーダ12は、列アドレス信号に応答して、メモリアレイMA1〜MA16のうちのいずれかの列アドレスを指定する。
【0006】
センスアンプ帯SA1〜SA17には、行デコーダ11および列デコーダ12によって指定されたアドレスのメモリセルと外部との間でデータの入出力を行なう回路が配置される。周辺回路領域13には、DRAM全体を制御する回路、電源回路などが配置される。
【0007】
図8は、図7のメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成をより詳細に示す図である。
【0008】
図8を参照して、メモリアレイMA1は、いわゆるハーフピッチセル配置構造をしており、複数(図では12本)のワード線WLと、複数(図では16本)のビット線BL,/BLと、2本のワード線WLと1本のビット線BLまたは/BLとの交差部に周期的に配置されたメモリセル対MCPとを含む。センスアンプ帯SA1,SA2の各々には、複数(図では4つ)のセンスアンプ+入出力制御回路15が設けられている。
【0009】
メモリセル対MCPは、図9(a)に示すように、2本のワード線WLのうちの1本のワード線WLとビット線BLに接続されたメモリセルMCと、他方のワード線WLとビット線BLに接続されたメモリセルMCとを含む。メモリセルMCは、アクセス用のNチャネルMOSトランジスタ20と情報記憶用のキャパシタ21とを含む。
【0010】
メモリセル対MCPは、実際には図9(b)に示すように、p型シリコン基板22の表面に形成されている。p型シリコン基板22の表面上方にゲート酸化膜(図示せず)を介してゲート電極すなわちワード線WLが形成され、2本のワード線WLの両側および間においてシリコン基板22表面にn+ 型ソース/ドレイン領域23a,23b,23cが形成されて、2つのNチャネルMOSトランジスタ20が形成される。2つのNチャネルMOSトランジスタ20の共通のソース/ドレイン領域23cはビット線BLに接続され、ソース/ドレイン領域23a,23bの各々の表面に導電層24、誘電体層25および導電層26が積層されて、メモリセルMCのキャパシタ21が形成される。導電層24はキャパシタ21の一方電極すなわちストレージノードSNとなり、導電層26がキャパシタ21の他方電極となってセル電位Vcpを受ける。
【0011】
隣接する奇数番のビット線BLと偶数番のビット線/BLがビット線対BL,/BLを構成している。奇数番のビット線BLと、4m+1(ただし、mは0以上の整数である)および4m+2番のワード線WLとの交差部にメモリセル対MCPが配置される。偶数番のビット線/BLと、4m+3および4m+4番のワード線WLとの交差部にメモリセル対MCPが配置される。
【0012】
4n+1(ただし、nは0以上の整数である)および4n+2番のビット線で構成される奇数番のビット線対BL,/BLは、それぞれセンスアンプ帯SA1内のセンスアンプ+入出力制御回路15に接続される。4n+3番および4n+4番のビット線で構成される偶数番のビット線対BL,/BLは、それぞれ他方のセンスアンプ帯SA2内のセンスアンプ+入出力制御回路15に接続される。センスアンプ帯SA1,SA2の各センスアンプ+入出力制御回路15には、プリチャージ電位VBL(=Vcc/2)が与えられる。
【0013】
センスアンプ帯SA2内のセンスアンプ+入出力制御回路15は、図10に示すように、転送ゲート30,34、列選択ゲート31、センスアンプ32、およびイコライザ33を含む。
【0014】
転送ゲート30は、NチャネルMOSトランジスタ41,42を含む。NチャネルMOSトランジスタ41,42は、それぞれセンスアンプ+入出力制御回路15の入出力ノードN1,N2とメモリアレイMA2の対応のビット線対BL,/BLとの間に接続され、そのゲートはメモリアレイ選択信号BLIRを受ける。
【0015】
転送ゲート34は、NチャネルMOSトランジスタ52,53を含む。NチャネルMOSトランジスタ52,53は、それぞれ入出力ノードN1,N2とメモリアレイMA1の対応のビット線対BL,/BLとの間に接続され、そのゲートはメモリアレイ選択信号BLILを受ける。センスアンプ帯SA2内のセンスアンプ+入出力制御回路15は、その両側の2つのメモリアレイMA1,MA2で共用される。メモリアレイMA1が選択された場合は、信号BLIRが「L」レベルになって転送ゲート30が遮断され、メモリアレイMA2が選択された場合は、信号BLILが「L」レベルになって転送ゲート34が遮断される。
【0016】
列選択ゲート31は、それぞれ入出力ノードN1,N2とデータ信号入出力線IO,/IOとの間に接続されたNチャネルMOSトランジスタ43,44を含む。NチャネルMOSトランジスタ43,44のゲートは、列選択線CSLを介して列デコーダ12に接続される。列デコーダ12によって列選択線CSLが選択レベルの「H」レベルに立上げられるとNチャネルMOSトランジスタ43,44が導通し、入出力ノードN1,N2すなわちメモリアレイMA1またはMA2のビット線対BL,/BLとデータ信号入出力線対IO,/IOとが結合される。
【0017】
センスアンプ32は、それぞれ入出力ノードN1,N2とノードN3との間に接続されたPチャネルMOSトランジスタ45,46と、それぞれ入出力ノードN1,N2とノードN4との間に接続されたNチャネルMOSトランジスタ47,48とを含む。MOSトランジスタ45,47のゲートはともにノードN2に接続され、MOSトランジスタ46,48のゲートはともにノードN1に接続される。ノードN3,N4は、それぞれセンスアンプ活性化信号SE,/SEを受ける。センスアンプ32は、センスアンプ活性化信号SE,/SEがそれぞれ「H」レベルおよび「L」レベルになったことに応じて、ノードN1,N2間すなわちメモリアレイMA1またはMA2のビット線対BL,/BL間の微小電位差を電源電圧Vccに増幅する。
【0018】
イコライザ33は、入出力ノードN1とN2の間に接続されたNチャネルMOSトランジスタ49と、それぞれ入出力ノードN1,N2とノードN6との間に接続されたNチャネルMOSトランジスタ50,51とを含む。NチャネルMOSトランジスタ49〜51のゲートはともにノードN5に接続される。ノードN5はビット線イコライズ信号BLEQを受け、ノードN6はプリチャージ電位VBL(=Vcc/2)を受ける。イコライザ33は、ビット線イコライズ信号BLEQが活性化レベルの「H」レベルになったことに応じて、ノードN1とN2の電位すなわちメモリアレイMA1またはMA2のビット線BLと/BLの電位をプリチャージ電位VBLにイコライズする。なお、信号BLIR,BLIL,SE,/SE,BLEQおよびプリチャージ電位VBLは、図7の周辺回路領域13内の回路から与えられる。
【0019】
他のメモリアレイMA2〜MA16およびセンスアンプ帯SA3〜SA17の構成も、同様である。
【0020】
次に、図7〜図10で示したDRAMの動作を簡単に説明する。スタンバイ時においては、信号BLIR,BLIL,BLEQはともに「H」レベルとなり、信号SE,/SEはともに中間レベル(Vcc/2)となっており、ビット線BL,/BLはプリチャージ電位VBLにイコライズされている。また、ワード線WLおよび列選択線CSLは、非選択レベルの「L」レベルとなっている。
【0021】
書込モード時においては、まずビット線イコライズ信号BLEQが「L」レベルに立下げられてビット線BL,/BLのイコライズが停止される。次いで、行デコーダ11が、行アドレス信号に応答して、たとえばメモリアレイMA1を選択し、信号BLIR,BLILをそれぞれ「L」レベルおよび「H」レベルにしてメモリアレイMA1とセンスアンプ帯SA1,SA2とを結合させる。また、行デコーダ11は、行アドレス信号に応じた行のワード線WLを選択レベルの「H」レベルに立上げ、その行のメモリセルMCのNチャネルMOSトランジスタ20を導通させる。
【0022】
次いで、列デコーダ12が、列アドレス信号に応じた列の列選択線CSLを活性化レベルの「H」レベルに立上げて列選択ゲート31を導通させる。外部から与えられた書込データは、データ入出力線対IO,/IOを介して選択された列のビット線対BL,/BLに与えられる。書込データは、ビット線BL,/BL間の電位差として与えられる。選択されたメモリセルMCのキャパシタ21には、ビット線BLまたは/BLの電位に応じた量の電荷が蓄えられる。
【0023】
読出モード時においては、まずビット線イコライズ信号BLEQが「L」レベルに立下げられて、ビット線BL,/BLのイコライズが停止される。行デコーダ21は、書込モード時と同様にして、たとえばメモリアレイMA1を選択し、メモリアレイMA1とセンスアンプ帯SA1,SA2を結合させるとともに、行アドレス信号に対応する行のワード線WLを選択レベルの「H」レベルに立上げる。ビット線BL,/BLの電位は、活性化されたメモリセルMCのキャパシタ21の電荷量に応じて微小量だけ変化する。
【0024】
次いで、センスアンプ活性化信号SE,/SEがそれぞれ「H」レベルおよび「L」レベルとなり、センスアンプ32が活性化される。ビット線BLの電位がビット線/BLの電位よりも微小量だけ高いとき、MOSトランジスタ45,48の抵抗値がMOSトランジスタ46,47の抵抗値よりも小さくなって、ビット線BLの電位が「H」レベルまで引き上げられ、ビット線/BLの電位が「L」レベルまで引き下げられる。逆に、ビット線/BLの電位がビット線BLの電位よりも微小量だけ高いとき、MOSトランジスタ46,47の抵抗値がMOSトランジスタ45,48の抵抗値よりも小さくなって、ビット線/BLの電位が「H」レベルまで引き上げられビット線BLの電位が「L」レベルまで引き下げられる。
【0025】
次いで列デコーダ12が、列アドレス信号に対応する列の列選択線CSLを選択レベルの「H」レベルに立上げて、その列の列選択ゲート31を導通させる。選択された列のビット線対BL,/BLのデータは、列選択ゲート31およびデータ信号入出力線対IO,/IOを介して外部に出力される。
【0026】
図11は、従来の他のDRAMの要部を示す図であって、図8と対比される図である。図11を参照して、このDRAMは、いわゆるクォータピッチセル配置構造をしている。
【0027】
すなわち、4n+1番と4n+3番のビット線、および4n+2番と4n+3番のビット線が、それぞれビット線対BL,/BLを構成している。4n+1番のビット線と、4m+1および4m+2番のワード線との交差部にメモリセル対MCPが配置される。4n+2番のビット線と、4m+2および4m+3番のワード線との交差部にメモリセル対MCPが配置される。4n+3番のビット線と、4m+3および4m+4番のワード線との交差部にメモリセル対MCPが配置される。4n+4番のビット線と、4m+4および4m+5番のワード線との交差部にメモリセル対MCPが配置される。
【0028】
4n+1および4n+3番のビット線で構成される奇数番のビット線対BL,/BLは、それぞれセンスアンプ帯SA1内のセンスアンプ+入出力制御回路15に接続される。4n+2および4n+4番のビット線で構成される偶数番のビット線対BL,/BLは、それぞれセンスアンプ帯SA2内のセンスアンプ+入出力制御回路15に接続される。
【0029】
他の構成および動作は、図7〜図10で示したDRAMと同じであるので、その説明は繰返さない。
【0030】
なお、クォータピッチセル配置構造では、図12に示すように、メモリセルMCの横長型のキャパシタ21を90°回転させた縦長型にしても配置可能である点で、それが不可能であるハーフピッチセル配置構造よりも有利である。
【0031】
さて、このようなDRAMの信頼性を保証するため、従来より、各チップを通常の動作条件よりも高温・高電圧のストレス条件下で長時間(通常数十時間)ダイナミック動作させて初期不良が生じるのを加速させ、市場において初期不良を起こす潜在的可能性のあるチップをスクリーニングし、そのようなチップを市場に出荷されないようにするダイナミックバーンインテストが一般に行なわれてきた。
【0032】
従来のバーンインテストでは、図13に示すように、太い実線で表わされる1本のワード線WLおよび1本の列選択線CSLを行デコーダ11および列デコーダ12によって選択して、○印で示される1つのメモリセルMCを選択する。このバーンインテストでは、行デコーダ11によって選択されたワード線WLと、それに隣接するワード線WLとの間に電界ストレスが加えられるが、ワード線WLを1本ずつ選択するので加速効果が小さい。
【0033】
そこで、奇数番のワード線WL1,WL3,…または偶数番のワード線WL2,WL4,…を一度に選択して加速効果を高める方法が提案された。図14および図15は、そのようなテスト方法を実行することが可能なDRAMの要部を示す回路ブロック図である。
【0034】
図14および図15を参照して、このDRAMでは、行デコーダ11は、それぞれがワード線WL1,WL2,…に対応して設けられたワードドライバWD1,WD2,…を含む。ワードドライバWD1,WD2,…の各々は、それぞれ内部信号V1,V2,…を反転および増幅させてワード線WL1,WL2,…に与えるインバータで構成される。
【0035】
すなわち、奇数番のワードドライバWD1,WD3,…の各々は、PチャネルMOSトランジスタ61およびNチャネルMOSトランジスタ62を含む。PチャネルMOSトランジスタ61は、電源電位Vccのラインと対応のワード線(たとえばWL1)との間に接続され、そのゲートは対応の内部信号(たとえばV1)を受ける。NチャネルMOSトランジスタ62は、電源電位VAのラインと対応のワード線(この場合はWL1)との間に接続され、そのゲートは対応の内部信号(この場合はV1)を受ける。
【0036】
偶数番のワードドライバWD2,WD4,…の各々は、PチャネルMOSトランジスタ63およびNチャネルMOSトランジスタ64を含む。PチャネルMOSトランジスタ63は、電源電位Vccのラインと対応のワード線(たとえばWL2)との間に接続され、そのゲートは対応の内部信号(たとえばV2)を受ける。NチャネルMOSトランジスタ64は、電源電位VBのラインと対応のワード線(この場合はWL2)との間に接続され、そのゲートが対応の内部信号(この場合はV2)を受ける。
【0037】
電源電位VA,VBは、それぞれVA発生回路65およびVB発生回路66で生成される。VA発生回路65は、バーンインテスト信号BI1が活性化レベルの「H」レベルになったことに応じて「H」レベル(電源電位Vcc)を出力し、バーンインテスト信号BI1が非活性化レベルの「L」レベルになったことに応じて「L」レベル(接地電位GND)を出力する。VB発生回路66は、バーンインテスト信号BI2が活性化レベルの「H」レベルになったことに応じて「H」レベルを出力し、バーンインテスト信号BI2が活性化レベルの「H」レベルになったことに応じて「L」レベルを出力する。
【0038】
次に、図14および図15で示したDRAMの動作について簡単に説明する。スタンバイ時においては、図16に示すように、バーンインテスト信号BI1,BI2はともに非活性化レベルの「L」レベルとなり、電源電位VA,VBはともに接地電位GNDとなっている。また、内部信号V1,V2,…はすべて「H」レベルとなり、ワード線WL1,WL2,…はすべて接地電位GNDとなっている。
【0039】
バーンインテスト時においては、まず、バーンインテスト信号BI1,BI2のうちのバーンインテスト信号BI1のみが活性化レベルの「H」レベルとなり、電源電位VA,VBのうちの電源電位VAのみが「H」レベルとなる。したがって、奇数番のワード線WL1,WL3,…が「H」レベルとなり、偶数番のワード線WL2,WL4,…が「L」レベルとなり、各隣接する2つのワード線間に電界ストレスが同時に与えられる。
【0040】
次に、バーンインテスト信号BI1,BI2のうちのバーンインテスト信号BI2のみが活性化レベルの「H」レベルとなり、電源電位VA,VBのうちの電源電位VBのみが「H」レベルとなる。したがって、偶数番のワード線WL2,WL4,…が「H」レベルとなり、奇数番のワード線WL1,WL3,…が「L」レベルとなり、各隣接する2つのワード線間に逆方向の電界ストレスが同時に与えられる。
【0041】
【発明が解決しようとする課題】
しかし、従来のバーンインテストの加速効果は、十分に満足できるものではなかった。
【0042】
それゆえに、この発明の主たる目的は、バーンインテストによって初期不良を十分に加速させることが可能な半導体記憶装置を提供することである。
【0043】
【課題を解決するための手段】
請求項1に係る発明は、テストモードを有する半導体記憶装置であって、メモリアレイ、第1のイコライザ、第2のイコライザ、および第1の電位供給手段を備える。メモリアレイは、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含む。第1のイコライザは、各奇数番のビット線対に対応して設けられ、ビット線イコライズ信号に応答して、対応のビット線対を第1のノードに接続する。第2のイコライザは、各偶数番のビット線対に対応して設けられ、ビット線イコライズ信号に応答して、対応のビット線対を第2のノードに接続する。第1の電位供給手段は、通常動作時は第1および第2のノードにプリチャージ電位を与え、テストモード時は第1および第2のノードにそれぞれ第1および第2のテスト電位を与える。
【0044】
請求項2に係る発明では、請求項1に係る発明のメモリアレイの2n+1(ただし、nは0以上の整数である)および2n+2番のビット線がビット線対を構成する。2n+1番のビット線と4m+1(ただし、mは0以上の整数である)および4m+2番のワード線との各交差部と、2n+2番のビット線と4m+3および4m+4番のワード線との各交差部とにメモリセルが配置される。
【0045】
請求項3に係る発明では、請求項1に係る発明のメモリアレイの4n+1および4n+3番のビット線と、4n+2および4n+4番のビット線とがそれぞれビット線対を構成する。4n+1番のビット線と4m+1および4m+2番のワード線との各交差部と、4n+2番のビット線と4m+2および4m+3番のワード線との各交差部と、4n+3番のビット線と4m+3および4m+4番のワード線との各交差部と、4n+4番のビット線と4m+4および4m+5番のワード線との各交差部とにメモリセルが配置される。
【0046】
請求項4に係る発明では、請求項1から3のいずれかに係る発明の第1の電位供給手段は、電位発生手段、第1のパッド、第2のパッド、および切換手段を含む。電位発生手段は、外部から電源電位および接地電位を受け、プリチャージ電位を出力する。第1および第2のパッドは、それぞれが外部から第1および第2のテスト電位を受ける。切換手段は、通常動作時は第1および第2のノードを電位発生手段の出力ノードに接続し、テストモード時は第1および第2のノードをそれぞれ第1および第2のパッドに接続する。
【0047】
請求項5に係る発明では、請求項1から3のいずれかに係る発明の第1および第2のテスト電位は、それぞれ外部から与えられる電源電位および接地電位であり、第1の電位供給手段は、電位発生手段、接続手段、第1の切換手段、および第2の切換手段を含む。電位発生手段は、電源電位および接地電位を受け、プリチャージ電位を出力する。接続手段は、通常動作時に第1および第2のノードを電位発生手段の出力ノードに接続する。第1の切換手段は、テストモード時に電源電位および接地電位のうちのいずれか一方を第1のノードに選択的に与える。第2の切換手段は、テストモード時に電源電位および接地電位のうちのいずれか一方を第2のノードに選択的に与える。
【0048】
請求項6に係る発明では、請求項1から5のいずれかに係る発明に、さらに、行選択手段、第1のワードドライバ、第2のワードドライバ、および第2の電位供給手段が設けられる。行選択手段は、行アドレス信号に従って、メモリアレイのうちのいずれかのワード線を選択する。第1のワードドライバは、各奇数番のワード線に対応して設けられ、行選択手段によって対応のワード線が選択された場合は対応のワード線を選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第3のノードに接続する。第2のワードドライバは、各偶数番のワード線に対応して設けられ、行選択手段によって対応のワード線が選択された場合は対応のワード線を選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第4のノードに接続する。第2の電位供給手段は、通常動作時は第3および第4のノードに非選択電位を与え、テストモード時は第3および第4のノードのうちの少なくとも一方に選択電位を与える。
【0049】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1によるDRAMの要部の構成を示す図であって、図8と対比される図である。
【0050】
図1を参照して、このDRAMが従来のDRAMと異なる点は、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6(図8参照)と、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6とが別個に設けられ、それぞれに異なるビット線電位VBL1,VBL2を与えることが可能となっている点である。
【0051】
奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6は、図2に示すように、NチャネルMOSトランジスタ1を介して中間電位発生回路5の出力ノード5aに接続されるとともに、NチャネルMOSトランジスタ3を介してパッドP1に接続される。偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6は、NチャネルMOSトランジスタ2を介して中間電位発生回路5の出力ノード5aに接続されるとともに、NチャネルMOSトランジスタ4を介してパッドP2に接続される。中間電位発生回路5は、電源電位Vccと接地電位GNDを受け、それらの中間電位(プリチャージ電位)Vcc/2を出力する。NチャネルMOSトランジスタ1,2のゲートには通常動作信号φNが入力され、NチャネルMOSトランジスタ3,4のゲートにはテスト信号TEが入力される。
【0052】
次に、このDRAMの動作について簡単に説明する。通常動作時は、通常動作信号φNが活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ1,2が導通し、テスト信号TEが非活性化レベルの「L」レベルとなってNチャネルMOSトランジスタ3,4が非導通となる。したがって、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6と、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6とは、ともに中間電位発生回路5の出力ノード5aに接続され、プリチャージ電位Vcc/2を受ける。通常動作時の動作は、従来と同様に行なわれる。
【0053】
バーンインテスト時においては、通常動作信号φNが非活性化レベルの「L」レベルとなってNチャネルMOSトランジスタ1,2が非導通となり、テスト信号TEが活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ3,4が導通する。したがって、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6はパッドP1に接続され、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6はパッドP2に接続される。次いで、外部からパッドP1を介して奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6に「H」レベル(電源電位Vccが3.3Vの場合は、たとえば5V)を与えるとともに、外部からパッドP2を介して偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6に「L」レベル(0V)を与える。
【0054】
このとき、図1のビット線の電位は、順に5V,5V,0V,0V,5V,5V,0V,0V,…となり、2n+2番のビット線/BLと2n+3番のビット線BLとの間のすべてに電界ストレスが同時に与えられる。また、パッドP1,P2にそれぞれ「H」レベルおよび「H」レベルを与えれば、逆方向の電界ストレスを与えることができる。
【0055】
また、ビット線電位VBL1,VBL2をともに「H」レベルにして奇数番のワード線WL1,WL3,…を選択し、ビット線電位VBL1,VBL2をともに「L」レベルにして偶数番のワード線WL2,WL4,…を選択すれば、図1において斜線を施したメモリセルMCのストレージノードSNに「H」レベルを書込み、それ以外のメモリセルのストレージノードSNに「L」レベルを書込むことができる。図1からわかるように、「H」レベルが書込まれたメモリセルMCと「L」レベルが書込まれたメモリセルMCとは、市松模様を構成する。
【0056】
この方法によれば、各隣接するメモリセルMC間に電界ストレスを与えることができる。また、ビット線電位VBL1,VBL2をともに「L」レベルにして奇数番のワード線WL1,WL3,…を選択し、ビット線電位VBL1,VBL2をともに「H」レベルにして偶数番のワード線WL2,WL4,…を選択すれば、電界ストレスの方向を反転させることができる。
【0057】
この実施の形態では、隣接する2つのビット線対に互いに異なるビット線電位VBL1,VBL2を与えることができるので、上述の方法によりDRAMチップの初期不良を十分に加速させることができる。したがって不良なDRAMチップを効率よく排除して、DRAMチップの信頼性を確保することができる。
【0058】
[実施の形態2]
図3は、この発明の実施の形態2によるDRAMの要部を示す回路ブロック図であって、図2と対比される図である。
【0059】
図3を参照して、このDRAMが実施の形態1のDRAMと異なる点は、NチャネルMOSトランジスタ3,4およびパッドP1,P2の代わりに、NチャネルMOSトランジスタ6〜9が設けられている点である。
【0060】
NチャネルMOSトランジスタ6,7は、それぞれ電源電位Vccのラインおよび接地電位GNDのラインと、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6との間に接続され、各々のゲートはそれぞれテスト信号TE1,TE2を受ける。
【0061】
NチャネルMOSトランジスタ8,9は、それぞれ接地電位GNDのラインおよび電源電位Vccのラインと、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6との間に接続され、各々のゲートはそれぞれテスト信号TE3,TE4を受ける。
【0062】
次に、このDRAMの動作について簡単に説明する。通常動作時は、通常動作信号φNが活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ1,2が導通し、テスト信号TE1〜TE4がともに非活性化レベルの「L」レベルとなってNチャネルMOSトランジスタ6〜9が非導通となる。したがって、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6と、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6とは、ともに中間電位発生回路5の出力ノード5aに接続され、プリチャージ電位Vcc/2を受ける。通常動作時は、従来と同様に動作する。
【0063】
バーンインテスト時においては、通常動作信号φNが非活性化レベルの「L」レベルとなってNチャネルMOSトランジスタ1,2が非導通となり、テスト信号TE1またはTE2が活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ6または7が導通し、テスト信号TE3またはTE4が活性化レベルの「H」レベルとなってNチャネルMOSトランジスタ8または9が導通する。したがって、奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6は電源電位Vccまたは接地電位GNDを受け、偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6は接地電位GNDまたは電源電位Vccを受ける。
【0064】
他の動作は実施の形態1のDRAMと同様であるので、その説明は繰返さない。
【0065】
この実施の形態では、実施の形態1と同じ効果が得られる他、ビット線電位VBL1,VBL2を別途与える必要がないので、テスト装置の簡単化が図られる。
【0066】
[実施の形態3]
図4は、この発明の実施の形態3によるDRAMの要部を示す図であって、図1と対比される図である。
【0067】
図4を参照して、このDRAMが実施の形態1のDRAMと異なる点は、実施の形態1のメモリアレイMA1,MA2,…がハーフピッチセル配置構造であるのに対し、この実施の形態のメモリアレイMA1,MA2,…がクォータピッチセル配置構造である点である。
【0068】
次に、このDRAMのバーンインテスト時の動作について簡単に説明する。まず、実施の形態1と同様にして、センスアンプ帯SA1,SA2,…のイコライザ33と中間電位発生回路5と切り離す。
【0069】
次いで、外部からパッドP1を介して奇数番のセンスアンプ帯SA1,SA3,…のイコライザ33のノードN6に「H」レベル(電源電位Vccが3.3Vの場合は、たとえば5V)を与えるとともに、外部からパッドP2を介して偶数番のセンスアンプ帯SA2,SA4,…のイコライザ33のノードN6に「L」レベル(たとえば0V)を与える。
【0070】
このとき、図4のビット線BL,/BLの電位は、5V,0V,5V,0V,5V,0V,…となり、隣接するビット線BLと/BLの間のすべてに電界ストレスが同時に与えられる。したがって、1つのビット線対BL,/BLを構成しているビット線BLと/BLの間には電界ストレスが与えられなかった実施の形態1のDRAMよりも、初期不良がより効果的に加速される。なお、パッドP1,P2にそれぞれ「L」レベルおよび「H」レベルを与えれば、逆方向の電界ストレスを与えることができる。
【0071】
また、表1に示すように、ビット線電位VBL1,VBL2をそれぞれ「H」レベルおよび「L」レベルにして奇数番のワード線WL1,WL3,…を選択し、次いでビット線電位VBL1,VBL2をそれぞれ「L」レベルおよび「H」レベルにして偶数番のワード線WL2,WL4,…を選択すれば、図4において斜線を施したメモリセルMCのストレージノードSNに「H」レベルを書込み、それ以外のメモリセルMCのストレージノードSNに「L」レベルを書込むことができる。
【0072】
【表1】
【0073】
図4からわかるように、「H」レベルが書込まれたメモリセルMCと「L」レベルが書込まれたメモリセルMCとは、第1の市松模様を構成する。
【0074】
ただし、図4の関係では、各メモリセルMCと、その上、下、右横、左横、右斜め上、および左斜め下のメモリセルMCとの間に電界ストレスを与えることができるが、各メモリセルMCと、その左斜め上および右斜め下のメモリセルMCとの間に電界ストレスを与えることはできない。
【0075】
そこで、表2に示すように、ビット線電位VBL1,VBL2をともに「H」レベルにして奇数番のワード線WL1,WL3,…を選択し、次いでビット線電位VBL1,VBL2をともに「L」レベルにして偶数番のワード線WL2,WL4,…を選択すれば、図5において斜線を施したメモリセルMCのストレージノードSNに「H」レベルを書込み、それ以外のメモリセルMCのストレージノードSNに「L」レベルを書込むことができる。
【0076】
【表2】
【0077】
図4からわかるように、「H」レベルが書込まれたメモリセルMCと「L」レベルが書込まれたメモリセルMCとは、前記第1の市松模様と異なる第2の市松模様を構成する。これにより、各メモリセルMCと、その左斜め上および右斜め下のメモリセルMCとの間にも電界ストレスを与えることができる。なお、ビット線電位VBL1とVBL2のレベルを反転させれば、逆方向の電界ストレスを与えることもできる。
【0078】
また、DRAMでは、メモリセルMCにデータ(「H」レベルまたは「L」レベル)を書込んでもワード線WLを「L」レベルに立下げるとメモリセルMCのデータは徐々に失われていく。したがって、メモリセルMC間の微小なショートを検出するには、ワード線WLを「H」レベルに立上げた状態に保持してメモリセルMC間にスタティックストレス(定常的なストレス)を与えることが望ましい。
【0079】
しかし、図4の状態でワード線WLを「H」レベルに立上げた状態に保持しても、奇数番または偶数番のワード線WLしか「H」レベルに保持しないので、各メモリセルMCとそれに隣接する6つのメモリセルMCのうちの2つのメモリセルMCとの間にしかスタティックストレスを与えることができない。また図5でワード線WLを「H」レベルに立上げた状態に保持しても、奇数番または偶数番のワード線WLしか「H」レベルに保持せず、かつ「H」レベルに保持したワード線WLに対応するメモリセルMCのデータが同じであるので、メモリセルMC間にスタティックストレスを与えることはできない。
【0080】
そこで、図6に示すように、ビット線電位VBL1,VBL2をそれぞれ「H」レベルおよび「L」レベルにしてすべてのワード線WLを「H」レベルに保持する。
図6からわかるように、「H」レベルが与えられるメモリセルMC(斜線が施されたメモリセルMC)と「L」レベルが与えられるメモリセルMCとは、第3の市松模様を構成する。これにより、各メモリセルMCと、それに隣接する4つのメモリセルMCとの間にスタティックストレスを与えることができる。なお、ビット線電位をVBL1とVBL2のレベルを反転させれば、逆方向のスタティックストレスを与えることができる。
【0081】
この実施の形態でも、実施の形態1と同様、DRAMチップの初期不良を十分に加速させることができ、不良なDRAMチップを効率よく排除することができる。
【0082】
【発明の効果】
以上のように、請求項1に係る発明では、各奇数番のビット線対に対応して設けられる第1のイコライザのビット線電位入力用の第1のノードと、各偶数番のビット線対に対応して設けられる第2のイコライザのビット線電位入力用の第2のノードとを別個に設け、テストモード時は第1の電位供給手段によって第1および第2のノードにそれぞれ第1および第2のテスト電位を与える。したがって、各隣接する2つのビット線対間に電界ストレスを同時に与えることができ、半導体記憶装置に初期不良が生じるのを十分に加速させることができる。よって、初期不良を起こす半導体記憶装置を効率よく排除することができ、半導体記憶装置の信頼性を確保することができる。
【0083】
請求項2に係る発明では、請求項1に係る発明のメモリアレイは、ハーフピッチセル配置構造である。この場合は、2n+2番のビット線と2n+3番のビット線との間に電界ストレスを与えることができる。
【0084】
請求項3に係る発明では、請求項1に係る発明のメモリアレイは、クォータピッチセル配置構造である。この場合は、隣接するビット線間に電界ストレスを与えることができる。
【0085】
請求項4に係る発明では、請求項1から3のいずれかに係る発明の第1の電位供給手段は、それぞれ第1および第2のテスト電位を受ける第1および第2のパッドと、テストモード時に第1および第2のノードをそれぞれ第1および第2のパッドに接続する切換手段とを含む。この場合は、任意のテスト電位を容易に印加できる。
【0086】
請求項5に係る発明では、請求項1から3のいずれかに係る発明の第1および第2のテスト電位はそれぞれ電源電位および接地電位であり、第1の電位供給手段は、テストモード時に電源電位または接地電位を第1のノードに選択的に与える第1の切換手段と、テストモード時に電源電位または接地電位を第2のノードに選択的に与える第2の切換手段とを含む。この場合は、電源電位および接地電位のみを半導体記憶装置に供給すれば足り、第1および第2のテスト電位を別途与える必要がない。
【0087】
請求項6に係る発明では、請求項1から5のいずれかに係る発明に、さらに、奇数番のワード線に対して設けられ、テストモード時は対応のワード線を第3のノードに接続する第1のワードドライバと、各偶数番のワード線に対応して設けられ、テストモード時は対応のワード線を第4のノードに接続する第2のワードドライバと、テストモード時は第3および第4のノードのうちのいずれか一方に選択電位を与え、他方に非選択電位を与える第2の電位供給手段とが設けられる。この場合は、隣接する2つのメモリセルのうちの一方のメモリセルに第1のテスト電位を書込むとともに他方のメモリセルに第2のテスト電位を書込むことができ、隣接する2つのメモリセル間に電界ストレスを与えることができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるDRAMのメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成を示す回路ブロック図である。
【図2】 図1に示したセンスアンプ帯SA1,SA2にビット線電位VBL1,VBL2を供給するための回路の構成を示す回路ブロック図である。
【図3】 この発明の実施の形態2によるDRAMのビット線電位VBL1,VBL2を供給するための回路の構成を示す回路ブロック図である。
【図4】 この発明の実施の形態3によるDRAMのメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成およびその動作を説明するための回路ブロック図である。
【図5】 図4に示したメモリアレイMA1およびセンスアンプ帯SA1,SA2の他の動作を説明するための回路ブロック図である。
【図6】 図4に示したメモリアレイMA1およびセンスアンプ帯SA1,SA2のさらに他の動作を説明するための回路ブロック図である。
【図7】 従来のDRAMのチップレイアウトを示す図である。
【図8】 図7に示したDRAMのメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成を示す回路ブロック図である。
【図9】 図8に示したメモリセル対MCPの構成を示す図である。
【図10】 図8に示したセンスアンプ+入出力制御回路15の構成を示す回路図である。
【図11】 従来の他のDRAMのメモリアレイMA1およびセンスアンプ帯SA1,SA2の構成を示す回路ブロック図である。
【図12】 図11に示したDRAMの改良例を示す回路ブロック図である。
【図13】 従来のDRAMのバーンインテスト方法およびその問題点を説明するための図である。
【図14】 従来の他のバーンインテスト方法を説明するための回路図である。
【図15】 図14に示した電源電位VA,VBを説明するためのブロック図である。
【図16】 図14および図15で示した回路の動作を示すタイムチャートである。
【符号の説明】
1〜4,6〜9,20,41〜44,47〜53,62,64 NチャネルMOSトランジスタ、5 中間電位発生回路、10 メモリマット、11 行デコーダ、12 列デコーダ、13 周辺回路領域、15 センスアンプ+入出力制御回路、21 キャパシタ、22 p型シリコン基板、23a〜23c n+ 型ソース/ドレイン領域、24,26 導電層、25 絶縁層、30,34 転送ゲート、31 列選択ゲート、32 センスアンプ、33 イコライザ、61,63 PチャネルMOSトランジスタ、65 VA発生回路、66 VB発生回路、MA メモリアレイ、SA センスアンプ帯、MCP メモリセル対、MCメモリセル、WL ワード線、BL,/BL ビット線対、IO,/IO データ信号入出力線対、WD ワードドライバ、P パッド。
Claims (6)
- テストモードを有する半導体記憶装置であって、
行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含むメモリアレイ、
各奇数番のビット線対に対応して設けられ、ビット線イコライズ信号に応答して、対応のビット線対を第1のノードに接続する第1のイコライザ、
各偶数番のビット線対に対応して設けられ、前記ビット線イコライズ信号に応答して、対応のビット線対を第2のノードに接続する第2のイコライザ、および通常動作時は前記第1および第2のノードにプリチャージ電位を与え、前記テストモード時は前記第1および第2のノードにそれぞれ第1および第2のテスト電位を与える第1の電位供給手段を備える、半導体記憶装置。 - 前記メモリアレイの2n+1(ただし、nは0以上の整数である)および2n+2番のビット線が前記ビット線対を構成し、
前記2n+1番のビット線と4m+1(ただし、mは0以上の整数である)および4m+2番のワード線との各交差部と、前記2n+2番のビット線と4m+3および4m+4番のワード線との各交差部とに前記メモリセルが配置される、請求項1に記載の半導体記憶装置。 - 前記メモリアレイの4n+1および4n+3番のビット線と、4n+2および4n+4番のビット線とがそれぞれ前記ビット線対を構成し、
前記4n+1番のビット線と4m+1および4m+2番のワード線との各交差部と、前記4n+2番のビット線と4m+2および4m+3番のワード線との各交差部と、前記4n+3番のビット線と4m+3および4m+4番のワード線との各交差部と、前記4n+4番のビット線と4m+4および4m+5番のワード線との各交差部とに前記メモリセルが配置される、請求項1に記載の半導体記憶装置。 - 前記第1の電位供給手段は、
外部から電源電位および接地電位を受け、前記プリチャージ電位を出力する電位発生手段、
それぞれが外部から前記第1および第2のテスト電位を受ける第1および第2のパッド、および
前記通常動作時は前記第1および第2のノードを前記電位発生手段の出力ノードに接続し、前記テストモード時は前記第1および第2のノードをそれぞれ前記第1および第2のパッドに接続する切換手段を含む、請求項1から請求項3のいずれかに記載の半導体記憶装置。 - 前記第1および第2のテスト電位は、それぞれ外部から与えられる電源電位および接地電位であり、
前記第1の電位供給手段は、
前記電源電位および接地電位を受け、前記プリチャージ電位を出力する電位発生手段、
前記通常動作時に前記第1および第2のノードを前記電位発生手段の出力ノードに接続する接続手段、
前記テストモード時に前記電源電位および接地電位のうちのいずれか一方を前記第1のノードに選択的に与える第1の切換手段、および
前記テストモード時に前記電源電位および接地電位のうちのいずれか一方を前記第2のノードに選択的に与える第2の切換手段を含む、請求項1から請求項3のいずれかに記載の半導体記憶装置。 - さらに、行アドレス信号に従って、前記メモリアレイのうちのいずれかのワード線を選択する行選択手段、
各奇数番のワード線に対応して設けられ、前記行選択手段によって対応のワード線が選択された場合は対応のワード線を選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第3のノードに接続する第1のワードドライバ、
各偶数番のワード線に対応して設けられ、前記行選択手段によって対応のワード線が選択された場合は対応のワード線を前記選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第4のノードに接続する第2のワードドライバ、および
前記通常動作時は前記第3および第4のノードに非選択電位を与え、前記テストモード時は前記第3および第4のノードのうちの少なくとも一方に前記選択電位を与える第2の電位供給手段を備える、請求項1から請求項5のいずれかに記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15219697A JP3863968B2 (ja) | 1997-06-10 | 1997-06-10 | 半導体記憶装置 |
TW086113562A TW353177B (en) | 1997-06-10 | 1997-09-18 | Semiconductor memory device |
US08/985,219 US5995427A (en) | 1997-06-10 | 1997-12-04 | Semiconductor memory device having test mode |
KR1019970069934A KR100267828B1 (ko) | 1997-06-10 | 1997-12-17 | 반도체 기억 장치 |
DE19757889A DE19757889A1 (de) | 1997-06-10 | 1997-12-24 | Halbleiterspeichereinrichtung mit Testmodus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15219697A JP3863968B2 (ja) | 1997-06-10 | 1997-06-10 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10340598A JPH10340598A (ja) | 1998-12-22 |
JP3863968B2 true JP3863968B2 (ja) | 2006-12-27 |
Family
ID=15535168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15219697A Expired - Fee Related JP3863968B2 (ja) | 1997-06-10 | 1997-06-10 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5995427A (ja) |
JP (1) | JP3863968B2 (ja) |
KR (1) | KR100267828B1 (ja) |
DE (1) | DE19757889A1 (ja) |
TW (1) | TW353177B (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001143497A (ja) * | 1999-11-17 | 2001-05-25 | Hitachi Ltd | 半導体記憶装置 |
JP2001202796A (ja) * | 2000-01-21 | 2001-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4727785B2 (ja) * | 2000-01-26 | 2011-07-20 | 富士通セミコンダクター株式会社 | 半導体記憶装置及び半導体記憶装置のワード線欠陥検出方法 |
JP2001236798A (ja) | 2000-02-18 | 2001-08-31 | Fujitsu Ltd | 半導体記憶装置及びストレス電圧設定方法 |
DE10043218C2 (de) * | 2000-09-01 | 2003-04-24 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zur Alterungsbeschleunigung bei einem MRAM |
JP4819258B2 (ja) * | 2001-08-13 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US6909648B2 (en) * | 2002-03-19 | 2005-06-21 | Broadcom Corporation | Burn in system and method for improved memory reliability |
JP2004164765A (ja) | 2002-11-14 | 2004-06-10 | Renesas Technology Corp | 半導体記憶回路 |
JP2004178725A (ja) * | 2002-11-28 | 2004-06-24 | Renesas Technology Corp | 半導体記憶装置 |
JP4261515B2 (ja) | 2005-06-27 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリのバーンイン試験方法 |
KR100771853B1 (ko) * | 2006-01-24 | 2007-11-01 | 삼성전자주식회사 | 번인 테스트시 동일 워드라인의 셀에 각각 다른 데이터를기록할 수 있는 반도체 메모리 장치 |
FR2972838B1 (fr) * | 2011-03-18 | 2013-04-12 | Soitec Silicon On Insulator | Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local |
US9865360B2 (en) * | 2015-10-22 | 2018-01-09 | Sandisk Technologies Llc | Burn-in memory testing |
CN116564397B (zh) * | 2023-07-07 | 2023-11-14 | 长鑫存储技术有限公司 | 存储器老化测试方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0127263B1 (ko) * | 1993-02-23 | 1997-12-29 | 사토 후미오 | 반도체 집적회로 |
US5469393A (en) * | 1993-09-15 | 1995-11-21 | Micron Semiconductor, Inc. | Circuit and method for decreasing the cell margin during a test mode |
JP3710845B2 (ja) * | 1995-06-21 | 2005-10-26 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JPH09147598A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置およびアドレス変化検出回路 |
JPH10106286A (ja) * | 1996-09-24 | 1998-04-24 | Mitsubishi Electric Corp | 半導体記憶装置およびそのテスト方法 |
JP3241280B2 (ja) * | 1996-11-19 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
-
1997
- 1997-06-10 JP JP15219697A patent/JP3863968B2/ja not_active Expired - Fee Related
- 1997-09-18 TW TW086113562A patent/TW353177B/zh not_active IP Right Cessation
- 1997-12-04 US US08/985,219 patent/US5995427A/en not_active Expired - Fee Related
- 1997-12-17 KR KR1019970069934A patent/KR100267828B1/ko not_active IP Right Cessation
- 1997-12-24 DE DE19757889A patent/DE19757889A1/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JPH10340598A (ja) | 1998-12-22 |
DE19757889A1 (de) | 1998-12-24 |
US5995427A (en) | 1999-11-30 |
KR19990006299A (ko) | 1999-01-25 |
KR100267828B1 (ko) | 2000-10-16 |
TW353177B (en) | 1999-02-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040519 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060926 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |