JPH0917196A - テストモード設定回路 - Google Patents

テストモード設定回路

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JPH0917196A
JPH0917196A JP7166253A JP16625395A JPH0917196A JP H0917196 A JPH0917196 A JP H0917196A JP 7166253 A JP7166253 A JP 7166253A JP 16625395 A JP16625395 A JP 16625395A JP H0917196 A JPH0917196 A JP H0917196A
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Akihiko Kagami
昭彦 各務
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    • G11—INFORMATION STORAGE
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Abstract

(57)【要約】 【目的】テストモード設定時に、共通入力端子から入力
する高電圧が直接供給される入力回路の初段トランジス
タのゲート酸化膜破壊を軽減する。 【構成】共通入力端子Ｉｎ１２にそれぞれ接続される高
電圧検出回路９およびアドス信号Ａ１２がそれぞれ供給
されるロウアドレスバッファ２ｍ′を有し、テストモー
ドへ移行させるときに共通入力端子Ｉｎ１２に高電圧が
供給されると、複数のロウアドレスバッファのうち最上
位アドレス信号Ａ１２用のロウアドレスバッファ２ｍ′
のＮチャネル側縦積トランジスタの上段のトランジスタ
Ｎ１が高電圧で導通したとき、接地電位に接続された下
段のトランジスタＮ２にはロウアドレスバッファ用の内
部制御信号φＸＡ′を供給して非導通状態にすることに
より、上段のトランジスタＮ１のゲートおよびソース電
極間並にゲートおよびドレイン電極間の電圧を高電圧よ
りも低い電圧にする電圧供給手段を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置のテスト
モード設定回路に係わり、特に高電圧検出回路を用いて
テストモードへ移行する半導体メモリにおけるテスト回
路のテストモード設定回路に関する。
【０００２】
【従来の技術】半導体素子の微細化技術の進展に伴な
い、半導体メモリは大容量化が進み、代表的なＤＲＡＭ
を例にとると３年で４倍の集積度の向上を実現してき
た。その利用分野も情報、通信、音声、画像等の情報機
器で積極的に採用され、高性能化、小型化、携帯化およ
び省エネルギー化に貢献している。
【０００３】しかし、このメモリ容量の増加は半導体メ
モリ回路の試験時間の長大化を招き、これらメモリ回路
を内蔵した半導体集積回路装置の製造工程においてはそ
の生産性を悪化させる要因となっている。
【０００４】そのため、メモリ回路をテストする回路も
種々提案されているが、この種のテストモード設定回路
を内蔵する半導体メモリの全体ブロック図を示した図
３、およびテストモード制定回路の主要部のブロック図
を示した図４を参照すると、同期クロック信号の反転Ｒ
ＡＳ信号、反転ＣＡＳ信号、反転ＷＥ信号および反転Ｏ
Ｅ信号に応答して所定の内部クロック信号を生成するク
ロックジェネレータ１と、外部から多重化されたアドレ
ス信号Ａ０〜Ａ１２のうち信号Ａ０〜Ａ１１が供給され
内部用のロウアドレス信号φＡ０〜φＡ１２として分配
するロウアドレスバッファ２ａと、信号Ａ１２から内部
用のロウアドレス信号φＡ１２を分配しかつテストモー
ドへ移行するための高電圧、例えば１０Ｖも供給される
ロウアドレスバッファ２ｍと、これらのロウアドレス信
号Ａ０〜Ａ１２を用いて例えば６４ＭＤＲＡＭの場合は
２13本のワード線を１本づつ指定するように変換するロ
ウデコーダ３と、ロウデコーダで指定される例えば６４
Ｍ個のメモリセルを含むメモリセルアレイ４と、メモリ
セルアレイから読み出したデータの微小電圧を増幅する
センスアンプ５と、アドレス信号Ａ０〜Ａ１０が供給さ
れ内部用のカラムアドレス信号Ｙ０〜Ｙ１０として分配
するカラムアドレスバッファ６と、これらのカラムアド
レス信号Ｙ０〜Ｙ１０を用いて同様に６４ＭＤＲＡＭの
場合は２11本のカラム線を１本づつ指定するように変換
するカラムデコーダ７と、センスアンプ５の出力データ
を外部へ出力するデータ出力バッファ８と、外部からテ
ストモードへ移行するときに共通入力端子を介して供給
される高電圧と電源電圧ＶＣＣとの差電圧が所定の電圧
以上になると論理レベルのハイレベルを出力する高電圧
検出回路９と、入出力端子（Ｉ／Ｏ）から供給される外
部データをセンスアンプに供給するデータ入力バッファ
１０とからなる。
【０００５】クロックジェネレータ１はロウアドレス制
御回路１３を有し、このロウアドレスバッファ制御回路
１３の出力信号を内部クロック信号φＸＡとする。ロウ
アドレスバッファ（Ｘ１２）２ｍは、ソース電極が電源
電位にそれぞれ接続されかつドレイン電極が互に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ１およびＰ２の
ソース電極が電源電位ＶＣＣに接続されドレイン電極が
互に接続され、この接続点と接地電位間にＮチャネル型
トランジスタＮ１およびＮ２が直列接続されＮチャネル
型ＭＯＳトランジスタＮ１のドレイン電極を出力端と
し、トランジスタＰ１およびＮ２のゲート電極に入力端
子を介してアドレス信号Ａ１２が供給され、トランジス
タＰ２およびＮ１のゲート電極にφＸＡが供給されるＮ
ＡＮＤ回路の出力を同相バッファ２１を介して出力す
る。他のロウアドレスバッファ２ａ〜２ｌも同様に接続
されている。
【０００６】高電圧検出回路９は入力端がロウアドレス
バッファ２ｍの入力端と共通入力端子とに接続され、そ
の出力端はクロックジェネレータ１の信号φｓｖ入力端
に接続されて構成されている。
【０００７】図３、図４およびその動作説明用のタイミ
ングチャートを示した図５を併せて参照すると、通常動
作状態では、電源電圧ＶＣＣ＝３．３Ｖとすると、同期
クロック信号の反転ＲＡＳ信号、反転ＣＡＳ信号、反転
ＷＥ信号および反転ＯＥ信号がそれぞれ供給される入力
端子Ｉｎ１３〜Ｉｎ１６、アドレス信号Ａ０〜Ａ１２が
供給される入力端子Ｉｎ０〜Ｉｎ１２およびデータ入出
力（Ｉ／Ｏ）用の入出力端子には、約１．５Ｖを中心に
振幅約２．０Ｖのパルスが供給されて、メモリセルアレ
イの書きこみおよび読み出しが行われる。
【０００８】読み出し動作は、まず、同期クロック信号
の反転ＲＡＳ信号、反転ＣＡＳ信号および反転ＯＥ信号
の各信号を論理レベルのロウレベルにしてクロックジェ
ネレータ１をアクティブ状態にする。
【０００９】アドレス信号Ａ０〜Ａ１２が供給されたロ
ウアドレスバッファ（Ｘ０〜Ｘ１２）２ａ〜２ｍとロウ
デコーダ３とによりメモリセルアレイ内の所望のメモリ
セルのワード線を選択し、選択されたメモリセルからデ
ータ線上に読み出したデータを、センスアンプ５で増幅
する。
【００１０】一方、カラムアドレス（Ｙ０〜Ｙ１２）が
供給されたカラムアドレスバッファ（Ｙ０〜Ｙ１２）６
およびカラムデコーダ７によりセンスアンプ５の中の所
望のセンスアンプを選択し、選択されたセンスアンプの
出力データをデータ出力バッファ８が増幅して、外部入
出力端子Ｉ／Ｏ１〜Ｉ／Ｏ４に出力する。
【００１１】このとき、通常の動作状態であるから高電
圧検出回路９の出力信号φｓｖはロウレベルのままであ
り、テストモードとしては非アクティブ状態である。
【００１２】この高電圧検出回路９は、電源電圧ＶＣＣ
と入力端子Ｉｎ１２に供給される電圧との差電圧が、所
定の電圧以上になるとその出力信号φｓｖがハイレベル
になるように構成されている。したがって、テストモー
ドに移行するときは入力端子Ｉｎ１２を高電圧にプルア
ップし、高電圧検出回路９の出力信号φｓｖをハイレベ
ルに反転させることによって、信号φｓｖが供給される
クロックジェネレータ１はテストモードのアクティブ状
態になる。すなわち入力端子Ｉｎ１２は、アドレス信号
Ａ１２または高電圧を供給する共用端子である。
【００１３】アクティブ状態になったクロックジェネレ
ータ１はテストモードになり、内部制御信号を出力する
ことによって、例えば多ビット同時書き込み、読み出し
動作を実行するようにロウデコーダ３、カラムアドレス
６およびデータ出力バッファ８およびデータ入力バッフ
ァ１０を制御する。
【００１４】従来の入力回路を内蔵したテストモード設
定回路の他の一例が特開平３−１４２３８７号公報に記
載されている。同公報記載の入力回路はブロック図で示
してありその具体的な回路図は記載されていないが、上
述した従来例に示したようにＮＡＮＤ回路で構成するの
が一般的である。その一例の回路図を示した図６を参照
すると、このテストモード設定回路は、入力端子Ｉｎ２
１が入力回路３１および高電圧検出回路３３の共通の入
力端子である。入力端子Ｉｎ２１に高電圧が供給される
と高電圧検出回路３３の出力レベルが反転してテストモ
ードになり、入力回路３１が非アクティブになる。入力
端子Ｉｎ２２から供給されるテスト指示データは入力回
路３２を介してラッチ回路３４に供給される。このラッ
チ回路３４は高電圧検出回路３３の反転した出力レベル
でデータを取り込み、反転した出力レベルが元のレベル
に復帰するとデータをラッチしテスト回路３５に供給さ
れ、テストが実行される。したがって従来のような、テ
スト中に何等かの原因で高電圧が低下した場合にはテス
トモードから抜けてしまうという不具合を防止する。
【００１５】
【発明が解決しようとする課題】上述した従来の入力回
路では、テストモードに移行するときは、アドレス信号
Ａ１２および高電圧を供給するための共用端子である入
力端子Ｉｎ１２を高電圧にプルアップし、高電圧検出回
路９の出力信号φｓｖをハイレベルに反転させることに
よって、信号φｓｖが供給されるクロックジェネレータ
１をテストモードのアクティブ状態にしていた。
【００１６】すなわち 入力端子Ｉｎ１２は、ロウアド
レスバッファ（Ｘ１２）２ｍの２入力ＮＡＮＤ回路を構
成するＰチャネル型ＭＯＳトランジスタＰ１およびＰ２
並にＮチャネル型トランジスタＮ１およびＮ２のうち、
Ｐチャネル型ＭＯＳトランジスタＰ１および接地電位側
のＮチャネル型トランジスタＮ２のゲート電極にそれぞ
れ接続されている。そのため、テストモードのときは入
力端子Ｉｎ１２に供給される高電圧が、これらＰチャネ
ル型ＭＯＳトランジスタＰ１および接地電位側のＮチャ
ネル型トランジスタＮ２のゲート電極に直接加えられる
ことになる。
【００１７】特にＮチャネル型トランジスタＮ２は、ソ
ース電極が接地電位に接続されているから、そのゲート
電極およびソース電極間並にゲート電極およびドレイン
電極間の電圧は、高電圧と等しい電界がかけられた状態
となる。
【００１８】このトランジスタの構造模式図を示した図
７を参照すると、Ｐ−Ｓｉ基板４１上に形成されたポリ
シリコンゲート層４２を含むゲート電極およびソース電
極４３間の電圧が高くなると、ゲート領域下のソース電
極４４およびドレイン電極４３の拡散層４６間にチャネ
ル４５が形成されたトランジスタＮ２は、高電圧により
１０ｎｍ程度の薄いゲート酸化膜４７が破壊されてしま
い増幅作用をしなくなる。
【００１９】図６に示した特開平３−１４２３８７号公
報に記載の入力回路の場合も、図中ではブロック図にな
っているが、一般的にＮＡＮＤ回路形式で構成する場合
が多いので、上述のように破壊されてしまい増幅作用を
しなくなる。
【００２０】本発明の目的は、上述の欠点に鑑みなされ
たものであり、メモリ回路を内蔵する半導体集積回路の
内部回路をテストモードに設定する場合に、特定の入力
端子に高電圧を供給しその電圧に応答してその出力レベ
ルが反転する高電圧検出回路を用いてテトモードに引き
込む場合に、特定の入力端子に共用接続される所定の入
力回路の初段トランジスタが、高電圧によりゲート酸化
膜が破壊されてしまうことを防止したテストモード設定
回路を提供することにある。
【００２１】
【課題を解決するための手段】本発明の入力回路の特徴
は、同期クロック信号の反転ＲＡＳ信号、反転ＣＡＳ信
号、反転ＷＥ信号、および反転ＯＥ信号に応答して所定
の内部制御信号群を生成するクロックジェネレータと、
外部から供給される多重化されたアドレス信号のうち最
上位アドレス信号以外のアドレス信号が供給され内部用
のロウアドレス信号として分配する第１のロウアドレス
バッファ群と、電源電圧よりも高い高電圧または最上位
アドレス信号が共通入力端子から供給されこれらの電圧
と電源電圧との差電圧が所定の電圧以上になるとテスト
モード設定信号を出力する高電圧検出回路と、前記高電
圧または多重化されたアドレス信号のうち前記最上位ア
ドレス信号が前記共通入力端子から供給され前記最上位
アドレス信号を内部用の最上位ロウアドレス信号として
分配するロウアドレスバッファとを有するテストモード
設定回路において；テストモードへ移行させるときに前
記共通入力端子に高電圧が供給されると、複数のロウア
ドレスバッファのうち前記最上位アドレス信号用のロウ
アドレスバッファのＮチャネル側縦積トランジスタの上
段のトランジスタが高電圧で導通したとき、接地電位に
接続された下段のトランジスタには前記内部制御信号群
のうち前記ロウアドレスバッファ用の内部制御信号を供
給して非導通状態にすることにより、前記上段のトラン
ジスタのゲートおよびソース電極間並にゲートおよびド
レイン電極間の電圧を前記高電圧よりも低い電圧にする
電圧供給手段を有することにある。
【００２２】また、前記ロウアドレスバッファ用の内部
制御信号は、通常動作状態では前記ＲＡＳ信号のアクテ
ィブ状態に応答してハイレベルとなり、テストモード時
には最上位アドレス用のロウアドレスバッファに供給さ
れる前記内部制御信号のみが高電圧検出回路のハイレベ
ル信号に応答してロウレベルとすることができる。
【００２３】さらに、前記電圧供給手段は、前記クロッ
クジェネレータが前記ロウアドレスバッファ制御回路に
代えて、前記反転ＲＡＳ信号が供給されて第１のロウア
ドレスバッファ制御信号を生成しかつテストモード時に
前記テストモード設定信号のハイレベルに応答して前記
第１のロウアドレスバッファ制御信号をロウレベルにす
る第１のロウアドレスバッファ制御回路と通常動作時お
よびテストモード時とも第２のロウアドレスバッファ制
御信号を生成し出力する第２のロウアドレスバッファ制
御回路とを含み、前記ロウアドレスバッファは、第１お
よび第２のＰチャネル型ＭＯＳトランジスタのソース電
極がそれぞれ電源電位に接続されドレイン電極が互に接
続され、この接続点と接地電位間に第１および第２のＮ
チャネル型トランジスタが直列接続され前記第１のＮチ
ャネル型ＭＯＳトランジスタのドレイン電極が出力バッ
ファに接続されてなり、前記最上位アドレス信号用のロ
ウアドレスバッファのみは、通常動作時には前記第１の
Ｐチャネル型ＭＯＳトランジスタおよび前記第２のＮチ
ャネル型ＭＯＳトランジスタのゲート電極に前記最上位
アドレス信号が、テストモード時には前記高電圧がそれ
ぞれ共通入力端子を介して供給され、前記第２のＰチャ
ネル型ＭＯＳトランジスタおよび第１のＮチャネル型Ｍ
ＯＳトランジスタのゲート電極には前記第１のロウアド
レスバッファ制御信号が供給される構成とすることがで
きる。
【００２４】
【発明の実施の形態】まず、本発明の一実施の形態につ
いて図面を参照しながら説明する。図１は本発明のテス
トモード設定回路の主要部のブロック図である。図１を
参照すると、外部から供給されるアドレス信号Ａ１２の
電圧と電源電圧ＶＣＣとの差電圧が所定の電圧以上にな
るとロウレベルからハイレベルへ反転する信号φｓｖを
出力する高電圧検出回路９と、反転ＲＡＳ信号が供給さ
れて内部制御クロック信号φＸＡ′を生成し、かつテス
トモード時に高電圧検出回路９から供給されるφｓｖが
ハイレベルになると信号φＸＡ′をロウレベルにするロ
ウアドレスバッファ（Ｘ１２）制御回路１１と通常動作
時およびテストモード時とも内部制御クロックφＸＡを
生成し出力するロウアドレスバッファ（Ｘ０〜Ｘ１１）
制御回路１２と、さらに反転ＣＡＳ信号と反転ＷＥ信号
と反転ＯＥ信号とが供給されてそれぞれ所定の内部制御
クロックを生成するクロックジェネレータ１と、外部か
ら多重化されたアドレス信号Ａ０〜Ａ１２のうち信号Ａ
０〜Ａ１１が供給され内部用のロウアドレス信号φＡ０
〜φＡ１１として分配するロウアドレスバッファ２ａ〜
２ｌ（図１ではロウアドレスバッファ２ｌのみを示す）
と、アドレス信号Ａ１２と内部制御クロック信号φＸ
Ａ′との論理積により生成した内部制御クロック信号φ
Ａ１２を同相バッフア２１を介して出力しかつテストモ
ードへ移行するための高電圧ＶＣＨも供給されるロウア
ドレスバッファ２ｍ′とを含んでいる。
【００２５】ロウアドレスバッファ（Ｘ１２）２ｍ′
は、Ｐチャネル型ＭＯＳトランジスタＰ１およびＰ２の
ソース電極が電源電位に接続されドレイン電極が互に接
続され、この接続点と接地電位間にＮチャネル型トラン
ジスタＮ１およびＮ２が直列接続されＮチャネル型ＭＯ
ＳトランジスタＮ１のドレイン電極を出力端とし、トラ
ンジスタＰ１およびＮ１のゲート電極にアドレス信号Ａ
１２が供給され、トランジスタＰ２およびＮ２のゲート
電極にφＸＡ′が供給されるＮＡＮＤ回路の出力を同相
バッファ２１を介して出力する。
【００２６】ロウアドレスバッファ２ｌはロウアドレス
バッファ２ｍ′と同一構成であるが、アドレス信号Ａ０
〜Ａ１１はトランジスタＰ１およびＮ２に供給され、制
御信号φＸＡはトランジスタＰ２およびＮ１に供給され
ている。
【００２７】図１およびその動作説明用タイミングチャ
ートを示した図２を併せて参照しながら動作を説明す
る。
【００２８】テストモード時には、入力端子Ｉｎ１２に
高電圧ＶＣＨが供給され、電源電圧ＶＣＣとの電位差が
所定の電圧以上になったことを高電圧検出回路９が検出
すると、その出力信号φｓｖがロウレベルからハイレレ
ベルへ反転する。
【００２９】このハイレベルになった信号φｓｖに応答
してクロックジェネレータ１のロウアドレスバッファ
（Ｘ１２）制御回路１１は、初期状態からテストモード
へ移行した場合は、その出力信号φＸＡ′がロウレベル
にあるからそのままロウレベルを維持し、通常動作状態
からテストモードへ移行した場合であってハイレベルを
出力中であればロウレベルに反転して出力する。したが
っていずれの状態であってもテストモードへ移行した時
点で出力信号φＸＡ′はロウレベルになる。
【００３０】この出力信号φＸＡ′がロウレベルとなっ
てゲート電極に供給されるロウアドレスバッファ２ｍ′
のＮＡＮＤ回路の接地電位側のトランジスタＮ２は非導
通状態になり、かつ電源側のトランジスタＰ２が導通状
態になるので、出力の接続点Ａは電源電位にプルアップ
されてハイレベルとなり、同相バッファ２１を介してφ
Ａ１２が出力される。
【００３１】例えば、電源電圧ＶＣＣ＝３．３Ｖ、入力
端子Ｉｎ１２に供給される高電圧ＶＣＨ＝１０Ｖのと
き、この高電圧ＶＣＨ＝１０Ｖが供給されるトランジス
タＮ１のゲート・ソース電極間およびゲート・ドレイン
電極間の電圧は、接地電位側のトランジスタＮ２がφＸ
Ａ′によって非導通状態になると、両方共に電源電圧Ｖ
ＣＣと高電圧との差電圧＝１０Ｖ−３．３Ｖ＝６．７Ｖ
になる。同様に、トランジスタＰ１のゲート・ソース電
極間およびゲート・ドレイン電極間の電圧も共に６．７
Ｖである。
【００３２】したがって、ゲート・ソース電極間にその
まま高電圧ＶＣＨがかかることはなくなり、前述したゲ
ート酸化膜の破壊が従来よりも少ない。
【００３３】上述したように、高電圧が供給される共通
入力端子Ｉｎ１２に接続されたロウアドレスバッファ
（Ｘ１２）２ｍ′は、従来例のロウアドレスバッファ
（Ｘ１２）２ｍとでは前段がＮＡＮＤ回路構成である点
で共通するが、本実施の形態ではアドレス信号Ａ１２に
対応するロウアドレスバッファ制御回路（Ｘ１２）のみ
を他のアドレス信号対応のロウアドレスバッファ制御回
路（Ｘ０〜Ｘ１１）と分離して設けることにより、ロウ
アドレスバッファ制御回路（Ｘ１２）１１の出力信号φ
ＸＡ′を、ＮＡＮＤ回路を構成する縦積みトランジスタ
Ｎ２に供給するのに対して、従来例のロウアドレスバッ
ファ２ｍにはロウアドレスバッファ制御回路（Ｘ０〜Ｘ
１１）１２の出力信号φＸＡを縦積トランジスタＮ１に
供給する点で異なっている。
【００３４】すなわち、アドレス信号入力端子Ｉｎ１２
に供給される信号レベルは２．５Ｖ〜０．５Ｖ程度であ
り、電源電圧ＶＣＣ＝３Ｖと比較して中間レベルの電位
であるから、従来例では縦積みトランジスタＮ１および
Ｎ２のうち、接地側のトランジスタＮ２に供給する構成
にすることにより、そのトランジスタサイズは比較的小
さいサイズにできるため、本実施の形態においてもロウ
アドレスバッファ（Ｘ０〜Ｘ１１）２ａ〜２ｌにはその
構成を採用している。
【００３５】上述したように、本実施の形態のロウアド
レスバッファ２ｍ′以外のアドレス信号Ａ０〜Ａ１１の
ロウアドレスバッファ２ａ〜２ｌは、従来例と同様にロ
ウアドレスバッファ制御回路１２の出力信号φＸＡをト
ランジスタＰ２およびＮ１に、アドレス信号Ａ０〜Ａ１
１をトランジスタＰ１およびＮ２側にそれぞれ供給され
る。
【００３６】
【発明の効果】以上説明したように、本発明のテストモ
ード設定回路は、共通入力端子にそれぞれ接続される高
電圧検出回路と最上位のアドレス信号が供給されるロウ
アドレスバッファとその他下位のアドレス信号が供給さ
れる複数のロウアドレスバッファとを有し、テストモー
ドへ移行させるときに共通入力端子に高電圧が供給され
ると、ロウアドレスバッファ群のうち最上位アドレス信
号用のロウアドレスバッファのＮチャネル側縦積トラン
ジスタの上段のトランジスタが高電圧で導通したとき、
接地電位に接続された下段のトランジスタにはロウアド
レスバッファ用の内部制御信号を供給して非導通状態に
することにより、上段のトランジスタのゲートおよびソ
ース電極間並にゲートおよびドレイン電極間の電圧を高
電圧よりも低い電圧にする電圧供給手段を備えるので、
ゲート電極にかかる高い電界を緩和し、ゲート酸化膜の
破壊を軽減する効果を有する。
【図面の簡単な説明】
【図１】本発明の実施の形態のテストモード設定回路の
主要部のブロック図である。
【図２】その動作説明用のタイミングチャートである。
【図３】従来の半導体メモリの全体ブロック図である。
【図４】従来の半導体メモリにおけるテストモード設定
回路の一例を示すブロック図である。
【図５】その動作説明用のタイミングチャートである。
【図６】従来の半導体装置におけるテストモード設定回
路の他の例を示すブロック図である。
【図７】高電圧によるゲート酸化膜の破壊を説明するた
めのトランジスタ構造の模式図である。
【符号の説明】
１ａ，１ｂ クロックジェネレータ ２ａ，２ｌ，２ｍ，２ｍ′ ロウアドレスバッファ ３ ロウデコーダ ４ メモリアレイ ５ センスアンプ ６ カラムアドレスバッファ ７ カラムデコーダ ８ データ出力バッファ ９，３３ 高電圧検出回路 １０ データ入力バッファ １１ 最上位アドレス信号Ａ１２用のロウアドレスバ
ッファ制御回路 １２ アドレス信号Ａ０〜Ａ１１用のロウアドレスバ
ッファ制御回路 １３ 従来のアドレス信号Ａ０〜Ａ１２用のロウアド
レスバッファ制御回路 Ａ０〜Ａ１２ アドレス信号 Ｉｎ０〜Ｉｎ１１ アドレス信号Ａ０〜Ａ１１の入力
端子 Ｉｎ１２ アドレス信号Ａ１２および高電圧の共通入
力端子 Ｉｎ１３ 反転ＲＡＳ信号入力端子 Ｉｎ１４ 反転ＣＡＳ信号入力端子 Ｉｎ１５ 反転ＷＥ信号入力端子 Ｉｎ１６ 反転ＯＥ信号入力端子 Ｉｎ２１ 共通入力端子 Ｉｎ２２ 入力端子 φｓｖ 高電圧検出回路９の出力信号 φＸＡ′ アドレスバッファ制御回路１１の出力信号 φＸＡ アドレスバッファ制御回路１２および１３の
出力信号 φＡ０，φＡ１１，φＡ１２ ロウアドレスバッファ
２ｍ′の出力信号 ３１，３２ 入力回路 ３４ ラッチ回路 ３５ テスト回路 ４１ Ｐ−Ｓｉ基板 ４２ ポリシリコンゲート層 ４３ ドレイン ４４ ソース ４５ チャネル ４６ 拡散層 ４７ ゲート酸化膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 同期クロック信号の反転ＲＡＳ（Ｒｏｗ
    Ａｄｄｒｅｓ Ｓｔｒｏｂｅ）信号、反転ＣＡＳ（Ｃ
    ｏｌｕｍｎ Ａｄｄｒｅｓ Ｓｔｒｏｂｅ）信号、反転
    ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号、および反転Ｏ
    Ｅ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）信号に応答して所定
    の内部制御信号群を生成するクロックジェネレータと、
    外部から供給される多重化されたアドレス信号のうち最
    上位アドレス信号以外のアドレス信号が供給され内部用
    のロウアドレス信号として分配する第１のロウアドレス
    バッファ群と、電源電圧よりも高い高電圧または最上位
    アドレス信号が共通入力端子から供給されこれらの電圧
    と電源電圧との差電圧が所定の電圧以上になるとテスト
    モード設定信号を出力する高電圧検出回路と、前記高電
    圧または多重化されたアドレス信号のうち前記最上位ア
    ドレス信号が前記共通入力端子から供給され前記最上位
    アドレス信号を内部用の最上位ロウアドレス信号として
    分配するロウアドレスバッファとを有するテストモード
    設定回路において；テストモードへ移行させるときに前
    記共通入力端子に高電圧が供給されると、複数のロウア
    ドレスバッファのうち前記最上位アドレス信号用のロウ
    アドレスバッファのＮチャネル側縦積トランジスタの上
    段のトランジスタが高電圧で導通したとき、接地電位に
    接続された下段のトランジスタには前記内部制御信号群
    のうち前記ロウアドレスバッファ用の内部制御信号を供
    給して非導通状態にすることにより、前記上段のトラン
    ジスタのゲートおよびソース電極間並にゲートおよびド
    レイン電極間の電圧を前記高電圧よりも低い電圧にする
    電圧供給手段を有することを特徴とするテストモード設
    定回路。
  2. 【請求項２】 前記ロウアドレスバッファ用の内部制御
    信号は、通常動作状態では前記ＲＡＳ信号のアクティブ
    状態に応答してハイレベルとなり、テストモード時には
    最上位アドレス用のロウアドレスバッファに供給される
    前記内部制御信号のみが高電圧検出回路のハイレベル信
    号に応答してロウレベルとなる請求項１記載のテストモ
    ード設定回路。
  3. 【請求項３】 前記電圧供給手段は、前記クロックジェ
    ネレータが前記ロウアドレスバッファ制御回路に代え
    て、前記反転ＲＡＳ信号が供給されて第１のロウアドレ
    スバッファ制御信号を生成しかつテストモード時に前記
    テストモード設定信号のハイレベルに応答して前記第１
    のロウアドレスバッファ制御信号をロウレベルにする第
    １のロウアドレスバッファ制御回路と通常動作時および
    テストモード時とも第２のロウアドレスバッファ制御信
    号を生成し出力する第２のロウアドレスバッファ制御回
    路とを含み、前記ロウアドレスバッファは、第１および
    第２のＰチャネル型ＭＯＳトランジスタのソース電極が
    それぞれ電源電位に接続されドレイン電極が互に接続さ
    れ、この接続点と接地電位間に第１および第２のＮチャ
    ネル型トランジスタが直列接続され前記第１のＮチャネ
    ル型ＭＯＳトランジスタのドレイン電極が出力バッファ
    に接続されてなり、前記最上位アドレス信号用のロウア
    ドレスバッファのみは、通常動作時には前記第１のＰチ
    ャネル型ＭＯＳトランジスタおよび前記第２のＮチャネ
    ル型ＭＯＳトランジスタのゲート電極に前記最上位アド
    レス信号が、テストモード時には前記高電圧がそれぞれ
    共通入力端子を介して供給され、前記第２のＰチャネル
    型ＭＯＳトランジスタおよび第１のＮチャネル型ＭＯＳ
    トランジスタのゲート電極には前記第１のロウアドレス
    バッファ制御信号が供給される請求項１記載のテストモ
    ード設定回路。
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DE69615940T DE69615940T2 (de) 1995-06-30 1996-06-21 Schaltkreis zum Setzen des Testmodus bei einem Halbleiterspeicher
EP96110063A EP0751397B1 (en) 1995-06-30 1996-06-21 Test mode setting circuit of test circuit for semiconductor memory
US08/670,823 US5629944A (en) 1995-06-30 1996-06-25 Test mode setting circuit of test circuit for semiconductor memory
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030032827A (ko) * 2001-10-18 2003-04-26 후지쯔 가부시끼가이샤 반도체 장치
KR100851550B1 (ko) * 2007-02-27 2008-08-11 삼성전자주식회사 테스트 시스템 및 그것의 고전압 측정 방법
CN113325292A (zh) * 2021-07-09 2021-08-31 华北电力大学 功率半导体器件栅氧性能参数测量电路及其测量方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480568B1 (ko) * 1997-10-27 2005-09-30 삼성전자주식회사 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법
US5956280A (en) * 1998-03-02 1999-09-21 Tanisys Technology, Inc. Contact test method and system for memory testers
KR100286101B1 (ko) * 1999-04-17 2001-03-15 윤종용 반도체 장치의 신호 발생회로
JP2003016800A (ja) * 2001-07-03 2003-01-17 Mitsubishi Electric Corp 半導体装置
US7298656B2 (en) * 2004-04-30 2007-11-20 Infineon Technologies Ag Process monitoring by comparing delays proportional to test voltages and reference voltages
JP2018032981A (ja) * 2016-08-24 2018-03-01 株式会社東芝 半導体集積回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02213779A (ja) * 1989-02-15 1990-08-24 Hitachi Ltd 半導体集積回路装置
JPH05209942A (ja) * 1992-01-30 1993-08-20 Nec Corp 半導体集積回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051995A (en) * 1988-03-14 1991-09-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a test mode setting circuit
JPH0314238A (ja) * 1989-06-13 1991-01-22 Oki Electric Ind Co Ltd バイポーラ型半導体集積回路装置の製造方法
US5155704A (en) * 1990-10-16 1992-10-13 Micron Technology, Inc. Memory integrated circuit test mode switching
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
JPH0757484A (ja) * 1993-08-11 1995-03-03 Sony Corp Ｎｏｒ型不揮発性メモリ制御回路
US5544175A (en) * 1994-03-15 1996-08-06 Hewlett-Packard Company Method and apparatus for the capturing and characterization of high-speed digital information

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02213779A (ja) * 1989-02-15 1990-08-24 Hitachi Ltd 半導体集積回路装置
JPH05209942A (ja) * 1992-01-30 1993-08-20 Nec Corp 半導体集積回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030032827A (ko) * 2001-10-18 2003-04-26 후지쯔 가부시끼가이샤 반도체 장치
KR100851550B1 (ko) * 2007-02-27 2008-08-11 삼성전자주식회사 테스트 시스템 및 그것의 고전압 측정 방법
CN113325292A (zh) * 2021-07-09 2021-08-31 华北电力大学 功率半导体器件栅氧性能参数测量电路及其测量方法

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