KR100351048B1 - 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치 - Google Patents

데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR100351048B1
KR100351048B1 KR1019990025343A KR19990025343A KR100351048B1 KR 100351048 B1 KR100351048 B1 KR 100351048B1 KR 1019990025343 A KR1019990025343 A KR 1019990025343A KR 19990025343 A KR19990025343 A KR 19990025343A KR 100351048 B1 KR100351048 B1 KR 100351048B1
Authority
KR
South Korea
Prior art keywords
line
data
bank
column
bit line
Prior art date
Application number
KR1019990025343A
Other languages
English (en)
Other versions
KR20000067748A (ko
Inventor
이정배
정우표
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1019990025343A priority Critical patent/KR100351048B1/ko
Priority to TW088120361A priority patent/TW454205B/zh
Priority to US09/498,858 priority patent/US6188631B1/en
Priority to DE10020554A priority patent/DE10020554B4/de
Priority to JP2000128449A priority patent/JP2000331480A/ja
Publication of KR20000067748A publication Critical patent/KR20000067748A/ko
Application granted granted Critical
Publication of KR100351048B1 publication Critical patent/KR100351048B1/ko
Priority to JP2006044239A priority patent/JP2006147145A/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치가 개시된다. 본 발명에 의하면, 적어도 둘 이상의 뱅크들을 포함하는 메모리 블락 내 하나의 뱅크를 선택하고 선택되는 뱅크 내의 복수개의 비트라인들 중에서 소정의 비트라인을 선택하여 선택되는 비트라인의 데이터를 데이터 입출력 라인으로 전달하는 칼럼 선택 회로를 갖는 반도체 메모리 장치에 있어서, 칼럼 선택 회로는 소정의 뱅크를 선택하는 뱅크 선택 신호에 응답하여, 선택되는 뱅크 내의 비트라인들을 각각의 대응하는 제1 데이터 라인들로 연결하는 다수개의 제1 선택부들과, 비트라인들의 어드레스를 나타내는 각각의 칼럼 선택 신호에 응답하여, 제1 데이터 라인들을 제2 데이터 라인으로 연결하는 다수개의 제2 선택부들과, 뱅크 선택 신호에 응답하여 제2 데이터 라인을 데이터 입출력 라인으로 연결하는 제3 선택부를 구비하며, 제2 선택부들을 공유하는 제2 데이터 라인은 칼럼 선택 신호에 응답하는 적어도 하나이상의 제1 데이터 라인과 연결된다.

Description

데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치{Column selection circuit capable of minimising load of data input/output line and semiconductor memory device having the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로와 이를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도 향상과 더불어, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 메모리 장치의 성능향상이 요구된다. 메모리 장치의 성능을 향상시키기 위해서는 단위 시간당 전송되는 입출력 데이터량(bandwidth)을 증가시켜야 하는 데, 한번에 읽거나 쓰는 데이터량은 메모리 장치의 데이터 입출력 라인의 개수에 직접적으로 영향을 받는다. 따라서, 데이터 입출력 라인의 개수에 맞추어 메모리 셀의 비트라인 데이터들은 데이터입출력 회로를 통하여 선택적으로 데이터 입출력 라인으로 전송된다.
그런데, 데이터 입출력 라인은 궁극적으로 메모리 셀의 데이터를 읽거나 쓰는 동작상의 마무리단으로서, 데이터 입출력 라인에 실리는 메모리 셀의 데이터는 반도체 메모리 장치의 동작 속도를 결정한다. 이러한 속도는 독출하고자 하는 메모리 셀에 저장된 데이터의 양을 센싱하여 데이터 입출력 라인으로 출력하는 데 소요되는 시간 또는 기입하고자 하는 데이터를 데이터 입출력 라인으로부터 메모리 셀로 전송하는 데 소요되는 시간 등에 의하여 결정된다. 그러므로, 동작 속도의 지연을 방지하기 위하여 데이터 입출력 라인에 걸리는 부하를 줄일 필요가 있다.
따라서, 데이터 입출력 라인은 칼럼 선택 회로와 연결되므로, 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로가 요구된다. 이와 더불어, 반도체 메모리 장치의 동작 속도를 개선하기 위해서는, 반도체 메모리 장치 내에서 상기 칼럼 선택 회로를 효율적으로 배치하는 것이 필요하다.
본 발명의 목적은 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 칼럼 선택 회로를 구비하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 칼럼 선택 회로가 효율적으로 배치된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 칼럼 선택 회로와 이를 포함하는 반도체 메모리 장치의 일부분을 개략적으로 나타내는 도면이다.
도 2는 도 1의 반도체 메모리 장치의 상단부를 구체적으로 나타내는 도면이다.
도 3은 도 1의 반도체 메모리 장치의 하단부를 구체적으로 나타내는 도면이다.
도 4는 도 2의 센스앤프 전원 드라이버를 나타내는 도면이다.
도 5는 도 2의 데이터 라인 이퀄라이저를 나타내는 도면이다.
도 6은 도 1의 칼럼 선택 회로와 이를 포함하는 반도체 메모리 장치 및 그 배치를 전체적으로 나타내는 도면이다.
도 7은 도 6의 뱅크 선택 신호 발생 회로를 나타내는 블락도이다.
도 8은 도 7의 제1 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도이다.
도 9는 도 7의 제2 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도이다.
도 10은 도 7의 제3 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도이다.
도 11은 도 6의 반도체 메모리 장치의 다른 배치예를 나타내는 도면이다.
도 12는 도 11의 반도체 메모리 장치의 또 다른 배치예를 나타내는 도면이다.
도 13는 도 2의 비교예로서의 칼럼 선택 회로와 이를 포함하는 반도체 메모리 장치의 일부분을 나타내는 도면이다.
상기 목적을 달성하기 위해 본 발명의 실시예에 따른 칼럼 선택 회로에 의하면, 적어도 둘 이상의 뱅크들을 포함하는 메모리 셀 블락 내 하나의 뱅크를 선택하고 선택되는 뱅크 내의 복수개의 비트라인들 중에서 소정의 비트라인을 선택하여 선택되는 비트라인의 데이터를 데이터 입출력 라인으로 전달하는 칼럼 선택 회로를 갖는 반도체 메모리 장치의 칼럼 선택 회로에 있어서, 칼럼 선택 회로는 소정의 뱅크를 선택하는 뱅크 선택 신호에 응답하여, 선택되는 뱅크 내의 비트라인들을 각각의 대응하는 제1 데이터 라인들로 연결하는 다수개의 제1 선택부들과, 비트라인들의 어드레스를 나타내는 각각의 칼럼 선택 신호에 응답하여, 제1 데이터 라인들을 제2 데이터 라인으로 연결하는 다수개의 제2 선택부들과, 뱅크 선택 신호에 응답하여 제2 데이터 라인을 데이터 입출력 라인으로 연결하는 제3 선택부를 구비하며, 제2 선택부들을 공유하는 제2 데이터 라인은 칼럼 선택 신호에 응답하는 적어도 하나이상의 제1 데이터 라인과 연결된다.
상기 다른 목적을 달성하기 위해 본 발명의 반도체 메모리 장치에 의하면, 데이터 입출력 라인을 공유하는 뱅크들 및 뱅크들을 열방향으로 분할하여 칼럼블락으로 배열되는 메모리 블락에서 뱅크들 중 하나의 뱅크를 선택하고 선택되는 뱅크 내 복수개의 비트라인들 중에서 소정의 비트라인들을 선택하여 선택되는 비트라인의 데이터를 출력하는 반도체 메모리 장치에 있어서, 반도체 메모리 장치는 뱅크들 사이에 배치되고 인접하는 뱅크들에 의하여 공유되어, 선택되는 비트라인의 데이터를 데이터 입출력 라인으로 전달하는 칼럼 선택 회로를 구비하며, 칼럼 선택 회로는 소정의 뱅크를 선택하는 뱅크 선택 신호에 응답하여, 선택되는 뱅크 내의 비트라인들을 각각의 대응하는 제1 데이터 라인들로 연결하는 다수개의 제1 선택부들과, 비트라인들의 어드레스를 나타내는 각각의 칼럼 선택 신호에 응답하여, 제1 데이터 라인들을 제2 데이터 라인으로 연결하는 다수개의 제2 선택부들과, 뱅크 선택 신호에 응답하여 제2 데이터 라인을 데이터 입출력 라인으로 연결하는 제3 선택부를 구비한다.
상기 또 다른 목적을 달성하기 위해 본 발명의 반도체 메모리 장치에 의하면, 데이터 입출력 라인을 공유하는 적어도 둘 이상의 뱅크들을 포함하는 메모리 블락 내 하나의 뱅크를 선택하고, 선택되는 뱅크 내의 복수개의 비트라인들 중에서 소정의 비트라인을 선택하여, 선택되는 비트라인의 데이터를 데이터 입출력 라인으로 전달하는 반도체 메모리 장치에 있어서, 비트라인들의 데이터들을 센싱하는 비트라인 센스앰프부와, 소정의 뱅크를 선택하는 뱅크 선택 신호에 응답하여 비트라인들을 제1 데이터 라인들로 연결하고 비트라인의 어드레스를 나타내는 각각의 칼럼 선택 신호에 응답하여 제1 데이터 라인을 제2 데이터 라인으로 연결하고 뱅크 선택 신호에 응답하여 제2 데이터 라인을 데이터 입출력 라인으로 연결하는 칼럼 선택 회로와, 비트라인 센스앰프부의 전원 전압을 공급하는 센스앰프 전원 드라이버와, 제2 데이터 라인을 등화시키는 데이터 라인 이퀄라이저를 구비하며, 뱅크들 사이의 비트라인 센스앰프 영역에 센스앰프 전원 드라이버 및 데이터 라인 이퀄라이저를 배치한다.
이와 같은 본 발명은 데이터 입출력 라인이 다수개의 뱅크들에 제공되는 데이터 입출력 라인들과 공유되더라도 데이터 입출력 라인의 접합부하를 최소화할 수 있고, 칼럼 선택 회로의 제2 선택부로 연결되는 칼럼 선택 신호를 제공하는 신호선이 비트라인 방향과 같은 방향으로 제공되기 때문에 칩의 면적을 증가시키지 않는다. 그리고, 데이터 라인 이퀄라이저 및 센스앰프 전원 드라이버가 칼럼 선택 회로 내 비트라인 센스앰프 영역에 배치됨으로써 칩 면적을 증가시키지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 최근에 널리 이용되고 있는 램버스 디램에 대하여 기술된다. 램버스 디램은 행방향으로 뱅크들(RB0,RB1,…,RB15)이 다수개 배열되고, 뱅크들의 열방향으로는 일군의 글로벌 데이터 라인을 공유하는 메모리 블락들 일명 DQ 블락들(DQ0~DQ15)로 구성된다. 글로벌 데이터 라인(IO,IOB)의 수는 램버스 디램의 메모리 아키텍쳐(architecture)에 따라 다양하게 구성될 수 있는 데, 본 실시예에서는 4개의 글로벌 데이터 라인(IO,IOB)으로 구성되는 예가 기술된다.
칼럼 선택 회로
도 1은 본 발명의 칼럼 선택 회로(120)를 갖는 반도체 메모리 장치(100)의 일부분을 개략적으로 나타내는 도면으로, 이 반도체 메모리 장치(100)를 상단부와 하단부로 나누어 구체적으로 나타낸 도면이 도 2 및 도 3이다.
도 1의 상단부인 도 2에는 인접한 2개의 뱅크들(RB0,RB1)을 구비하고 각 뱅크들(RB0,RB1) 사이에는 센스 앰프부(118,119) 및 칼럼 선택 회로(120)를 포함하는 데이터 입출력 회로(220)을 구비한다. 칼럼 선택 회로(120)는 2개의 뱅크들(RB0,RB1) 중 선택되는 뱅크의 복수개의 비트라인쌍들 중에서 소정의 비트라인쌍을 선택하여 선택되는 비트라인쌍을 글로벌 데이터 라인쌍(IO,/IO)으로 전달한다.
글로벌 데이터 라인쌍(IO,/IO)의 수는 다양하게 구성될 수 있지만, 본 실시예에서는 도면 묘사의 단순화를 위하여 64개의 비트라인쌍들에 연결되는 1개의 글로벌 데이터 라인(IO,IOB)으로 구성되는 예가 기술된다.
제1 뱅크(RB0)의 64개 비트라인쌍(BLi,/BLi, i=0~63) 중 반(half)인 32개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~31)은 제1 뱅크(RB0)의 하단부로 연결되고, 나머지 반인 32개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~31)은 제1 뱅크(RB0)의 상단부로 연결된다. 이와는 반대로, 제2 뱅크(RB1)의 64개 비트라인쌍(BLi,/BLi, i=0~63) 중 반(half)인 32개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~31)은 제2 뱅크(RB1)의 하단부로 연결되고, 나머지 반인 32개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~31)은 제2 뱅크(RB1)의 상단부로 연결된다.
제1 뱅크(RB0)의 32개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~31)과 제2 뱅크(RB1)의 32개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~31)은 각각 서로 연결되어 센스 앰프(N-S/A,P-S/A)를 공유한다. 공유되는 엔모스 및 피모스 센스앰프들(N-S/A,P-S/A)을 포함하는 센스 앰프부(118,119)는 선택되는 뱅크의 비트라인 데이터들을 센싱하여 센싱되는 비트라인 데이터들을 칼럼 선택 회로(120)로 전달한다.
센스 앰프부(118,119)로는 센스앰프 전원 드라이버(116)에서 제공되는 접지전압 레벨의 센스앰프 접지신호(LAB) 및 전원전압 레벨의 센스앰프 전원신호(LA)가 제공되는 데, 센스앰프 접지신호(LAB)는 엔모스 센스 앰프들(N-S/A)의 접지단으로, 그리고 센스앰프 전원신호(LA)는 피모스 센스 앰프들(P-S/A)의 전원단으로 각각 연결된다. 센스앰프 전원 드라이버(116)는 구체적으로, 도 4에 도시되어 있다.
도 4를 참조하면, "하이레벨"의 뱅크 선택 신호(PCBSEL1) 및 비트라인 센싱을 지시하는 "하이레벨"의 센싱 인에이블 신호(PS)에 응답하여 피모스 센스앰프(P-S/A)로 전원전압(VCC) 공급을 지시하는 피모스 센싱 인에이블 신호(LAPG) 및 엔모스 센스앰프(N-S/A)로 접지전압(VSS) 공급을 지시하는 엔모스 센싱 인에이블 신호(LANG)를 발생한다. 이 후, "로우레벨"의 피모스 센싱 인에이블 신호(LAPG) 및 "하이레벨"의 엔모스 센싱 인에이블 신호(LANG)의 활성화에 응답하여 피모스 센스앰프(P-S/A)의 전원단(LA)으로 전원전압(VCCA)을, 엔모스 센스앰프(N-S/A)의 접지단(LAB)으로는 접지전압(VSSA)을 공급한다. 한편, 센스앰프 전원 드라이버(116)은 센스앰프 동작이 일어나지 않는 동안에 센스앰프 전원 드라이버(116)의 이퀄라이저 신호(LAEQ)에 응답하는 이퀄라이저(117)를 통하여 센스 앰프부 피모스 센스앰프(P-S/A)의 전원단(LA) 및 엔모스 센스앰프(N-S/A)의 접지단(LAB)을 전원전압(VCCA) 레벨의 반에 해당되는 프리차지 전압(VBL)으로 인가된다.
다시, 도 2에서 칼럼 선택 회로(120)는 인접한 뱅크들(RB0,RB1) 중 선택되는 뱅크 내 64개의 비트라인쌍 중에서 센스 앰프부(118,119)를 통하여 전달되는 하나의 비트라인쌍을 선택한다. 여기서는, 칼럼 선택 회로(120)가 제2 뱅크(RB1)에서 하나의 비트라인쌍을 선택하는 것이 예로서 기술된다.
칼럼 선택 회로(120)는 구체적으로, 제1 내지 제3 선택부(122,124,126)를 구비한다. 제1 선택부(122)들은 제2 뱅크(RB1)가 선택됨을 나타내는 뱅크 선택 신호들(PCBSEL1)에 응답하여 제2 뱅크(RB1)의 상단부의 32개의 비트라인쌍을 제1 데이터 라인쌍들(FDL)로 연결한다.
제1 선택부들(122)은 구체적으로, 뱅크 선택 신호(PCBSEL1)가 게이트에 연결되고, 소스와 드레인에 비트라인(BLi, i=2n+1, n-0~31)과 제1 데이터 라인(FDL)이 각각 연결되는 제1 엔모스 트랜지스터들(TAi, i=0~63)로 구성된다. 여기서, 뱅크 선택 신호(PCBSEL1)는 이후에 설명될 뱅크 선택 신호 발생 회로에서 제공되는 데, 간단히, 뱅크 선택 신호(PCBSEL1)는 제2 뱅크(RB1) 내 하나의 비트라인쌍을 선택하도록 설정되는 칼럼 어드레스 래치 신호 및 뱅크 어드레스들에 의하여 제2 뱅크(RB1)의 상단부로 연결되는 비트라인들을 선택한다. 그리고, 뱅크 선택 신호(PCBSEL1)를 제공하는 신호선은 제2 뱅크(RB1)의 비트라인 방향에 교차되는 방향 즉, 워드라인 방향으로 제1 선택부들(122) 및 제3 선택부(126)로 제공된다.
제2 선택부들(124)은 제2 뱅크(RB1) 내 비트라인들의 어드레스를 나타내는 각각의 칼럼 선택 신호(CSLi, i=0~31)에 응답하여 제1 선택부(122)로부터 전달되는 제1 데이터 라인쌍들(FDL) 중 칼럼 선택 신호(CSLi, i=0~31)에 해당하는 제1 데이터 라인쌍(FDL)을 제2 데이터 라인쌍(SDL)으로 연결한다. 제2 선택부들(124)은 구체적으로, 칼럼 선택 신호(CSLi, i=0~31)가 게이트에 각각 연결되고, 소스와 드레인에 제1 데이트 라인(FDL)과 제2 데이터 라인(SDL)이 각각 연결되는 제2 엔모스 트랜지스터들(TBi, i=0~63)로 구성된다.
여기서, 제2 데이터 라인쌍(SDL)은 달리 로컬 데이터 라인으로도 불린다. 그리고, 이 제2 데이터 라인쌍(SDL)에는 데이터 라인 이퀄라이저(114)가 연결된다. 데이터 라인 이퀄라이저(114)는 도 5에 도시되어 있는 데, 도 5의 데이터 라인 이퀄라이저(114)는 앞서 도 4의 센스앰프 전원 드라이버(116)에서 설명한 바 있는 이퀄라이저(117)와 동일하다. 데이터 라인 이퀄라이저(114)는 센스앰프 전원 드라이버(116, 도 4)의 이퀄라이저 신호(LAEQ) 또는 피모스 센싱 인에이블 신호(LAPG)의 "하이레벨"에 응답하여 제2 데이터 라인쌍(SDL)에 프리차지 전압(VBL)을 인가한다.
데이터 라인 이퀄라이저(114)가 이퀄라이저 신호(LAEQ) 또는 피모스 센싱 인에이블 신호(LAPG)에 제어되는 것은 "하이레벨"의 이퀄라이저 신호(LAEQ)에 의하여 센스앰프부(118,119)의 전원단(LA) 및 접지단(LAB)에 프리차지 전압(VBL)이 인가되거나, "하이레벨"의 피모스 센싱 인에이블 신호(LAPG)에 의하여 센스앰프의 전원단(LA)으로 전원전압(VCCA)이 공급되지 않아서 센스앰프부(118,119, 도 2)가 동작되지 않기 때문에, 제2 데이터 라인쌍(SDL)이 이퀄라이저 신호(LAEQ) 또는 피모스 센싱 인에이블 신호(LAPG)에 응답하여 프리차지 전압(VBL)으로 프리차지됨으로써 동작 차단된 센스앰프부(118,119)와 잘 부합한다.
제3 선택부(126)는 뱅크 선택 신호들(PCBSEL1)에 응답하여 제2 선택부(124)에 의하여 선택되는 제2 데이터 라인쌍(SDL)을 데이터 입출력 라인쌍(IO,/IO)으로 연결한다. 제3 선택부(126)는 구체적으로, 뱅크 선택 신호(PCBSEL1)가 게이트에 연결되고, 소스와 드레인에 제2 데이트 라인(SDL)과 데이터 입출력 라인(IO,/IO)이 각각 연결되는 제3 엔모스 트랜지스터(TCi,i=0,1)로 구성된다.
따라서, 칼럼 선택 회로(120)에서 제1 선택부들(122)의 제1 엔모스 트랜지스터들(TAi, i=0~63)은 게이트들에 인가되는 뱅크 선택 신호(PCBSEL1)에 응답하여 제2 뱅크(RB1) 내 비트라인들의 데이터들을 제1 데이터 라인쌍들(FDL)을 통하여 제2 선택부들(124)의 제2 엔모스 트랜지스터들(TBi, i=0~63)로 각각 전달한다. 제2 선택부들(124)의 제2 엔모스 트랜지스터들(TBi, i=0~63)은 각각의 게이트에 인가되는 칼럼 선택 신호(CSLi, i=0~31)에 응답하여 제1 데이터 라인쌍들(FDL) 중 하나의 제1 데이터 라인쌍(FDL)을 선택하여 선택되는 제1 데이터 라인쌍(FDL)의 데이터를 제2 데이터 라인(SDL)을 통하여 제3 선택부(126)의 제3 엔모스 트랜지스터(TCi,i=0,1)로 전달한다. 제3 선택부(126)의 제3 엔모스 트랜지스터(TCi,i=0,1)는 게이트들에 인가되는 뱅크 선택 신호(PCBSEL1)에 응답하여 제2 데이터 라인쌍(SDL)의 데이터를 데이터 입출력 라인쌍(IO,/IO)으로 전달한다.
이와 같은 칼럼 선택 회로(120)에 의하면 제2 뱅크(RB1)와 연결되는 데이터 입출력 라인(IO)은 제2 뱅크(RB1)의 상단부 및 하단부로 각각 연결되는 두개의 제3 엔모스 트랜지스터(TC0)의 접합부하만를 갖는다. 이러한 데이터 입출력 라인(IO,/IO)은 다수개의 뱅크들에 제공되는 데이터 입출력 라인들과 공유되더라도접합부하를 최소화할 수 있다.
또한, 칼럼 선택 회로(120)의 제2 선택부(124)에는 비트라인 방향에 나란히 수평하게 배치되어 비트라인 방향으로 제공되는 칼럼 선택 신호(CSLi, i=0~31)와 연결되고, 제3 선택부(126)에는 두개의 제3 엔모스 트랜지스터(TC0)만이 존재하여 제3 선택부(126)의 행방향으로 소정의 면적을 확보하여 여기에 앞서 설명한 센스앰프 전원 드라이버(116) 및 데이터 라인 이퀄라이저(114)를 배치시킬 수 있어서 칩 면적을 상당히 줄일 수 있다. 이러한 잇점은 도 2에 대응되는 비교예인 도 13를 참조하여 설명한다.
그리고, 도 3은 도 2와 동작상 거의 동일하므로 설명의 중복을 피하여 구체적인 설명을 생략하고자 한다.
배열의 제1 배치
도 6은 전술한 도 2의 칼럼 선택 회로(120)들을 포함하는 반도체 메모리 장치의 전체적인 배열의 배치를 나타낸다. 도 5에는 최근에 널리 이용되고 있는 램버스 디램 예컨대, 64M 램버스 디램이 2개의 32M 디램 메모리 블락으로 구성되고 128개의 데이터를 동시에 입출력하는 것 즉, ×128 데이터 입출력 방법이 예로서 설명된다.
도 6을 참조하면, 반도체 메모리 장치(200)는 메모리 블락들(202,204), 로우 디코더(206), 뱅크 선택 신호 발생 회로(130), 칼럼 디코더(208) 및 외부 채널과의 프로토콜을 지원하는 인터페이스 로직(미도시)을 구비한다.
각 메모리 블락(202,204)은 행으로 배열되는 16개의 뱅크들(RBi,i=0~15)과 각 뱅크(RBi,i=0~15)을 열방향으로 분할하여 16개의 칼럼블락들 즉, DQ 블락들(DQi i=0~15)로 구성되는 데, 뱅크들(RBi,i=0~15) 및 16개의 DQ블락들(DQi,i=0~15)로 매칭(matching)되는 복수개의 서브 블락들(SB)을 포함한다. 하나의 서브 블락(SB)은 512개의 워드라인과 256개의 비트라인으로 구성된다. 메모리 블락(102,104) 내에는 서브 블락(SB) 내 비트라인들을 데이터 입출력 라인과 연결시키는 이미 기술한 칼럼 선택 회로(120, 도 2)를 포함하는 데이터 입출력 회로(220)가 구비되며, 하나의 DQ 블락(DQi,i=0~15) 내 서브블락들(SB)은 4개의 데이터 입출력 라인(IOi_n,i=0~3, n=0~31)을 공유한다.
메모리 블락(202,204) 사이에 배치되는 로우 디코더(206)는 외부로부터 입력되는 로우 어드레스들(RA[8:0]) 중 로우 어드레스(RA[6:2])를 디코딩하여 128개의 워드라인 인에이블 신호(NWEi)를 발생하고, 최하위 로우 어드레스들(RA[1:0])을 디코딩하여 4개의 워드라인 구동 신호(미도시)를 발생한다. 하나의 워드라인 인에이블 신호(NWEi)에 연결되는 4개의 워드라인 구동 신호(미도시)에 응답하여 서브 블락(SB) 내 512개의 워드라인들(WL) 중 하나의 워드라인(WL)이 선택되는 데, 이러한 동작은 서브 워드라인 드라이버(SWD)에서 수행된다. 이와 같이 워드라인(WL)을 활성화시키는 데에 로우 디코더(206) 및 서브 워드라인 드라이버(SWD)를 사용하는 분할 구동 방식은 메모리 용량에 따라 불가피하게 증가되는 워드라인의 부하로 인한 지연을 최소화시킨다.
그리고, 접속영역(conjunction, CJT)은 서브 워드라인 드라이버(SWD) 영역와비트라인 센스앰프 영역이 교차하는 영역으로 이퀄라이저 신호(LAEQ), 센싱 인에이블 신호(LAPG,LANG) 및 이 후에 설명될 뱅크 선택 신호 발생 회로(130)에서 발생되는 뱅크 선택 신호(PCBSELi,i=0~15) 등의 제어 신호들이 제공되는 영역이다.
뱅크 선택 신호 발생 회로(130)는 도 2에서 이미 기술한 바와 같이 칼럼 선택 회로(120, 도 2)와 연결되는 뱅크들(RBi,i=0~15)을 선택하기 위하여 뱅크 선택 신호(PCBSELi,i=0~15)를 발생한다. 뱅크 선택 신호(PCBSELi,i=0~15)는 인접하는 뱅크들(RB0,RB1)에 공유되는 칼럼 선택 회로(120, 도 2)를 선택되는 뱅크와 연결시키는 신호이다. 뱅크 선택 신호 발생 회로는 구체적으로, 도 7에 도시된다.
도 7를 참조하면, 뱅크 선택 신호 발생 회로(130)는 칼럼 어드레스(CA0), 칼럼 어드레스(CA0)를 래치하는 칼럼 어드레스 래치 신호(PYAL) 및 제1 내지 제4 뱅크 어드레스 신호(CBSEL<0>,CBSEL<1>,CBSEL<2>,CBSEL<3>)를 수신하여 다수개 즉, 16개의 뱅크들 중 하나의 뱅크를 선택하는 뱅크 선택 신호(PCBSELi,i=0~15)를 발생한다. 뱅크 선택 신호 발생 회로(130)는 구체적으로, 제1 뱅크 선택 신호 발생 회로(132), 제2 뱅크 선택 신호 발생 회로(134) 및 제3 뱅크 선택 신호 발생 회로(136)를 구비한다.
제1 뱅크 선택 신호 발생회로(132)는 칼럼 어드레스를 래치하는 칼럼 어드레스 래치 신호(PYAL) 및 제1 및 제2 뱅크 어드레스들(CBSEL<0>,CBSEL<1>)에 응답하여 제1 내지 제4 뱅크 선택 신호(BDCA01<i>,i=0~3)를 발생한다. 제1 뱅크 선택 신호 발생 회로(132)는 도 8을 참조하여 설명된다.
도 8을 참조하면, 제1 뱅크 선택 신호 발생 회로(132)는 제1 및 제2 뱅크 어드레스들(CBSEL<0>,CBSEL<1>)을 디코딩하여 제1 내지 제4 예비 뱅크 선택 신호(p_BDCA01<i>,i=0~3)를 발생하는 데, 제1 내지 제4 예비 뱅크 선택 신호(p_BDCA01<i>,i=0~3) 중에서 하나만이 "로우레벨"이 된다. 제1 내지 제4 예비 뱅크 선택 신호(p_BDCA01<i>,i=0~3)는 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제1 내지 제4 뱅크 선택 신호(BDCA01<i>,i=0~3)로 전송된다. 여기서, 제1 내지 제4 뱅크 선택 신호(BDCA01<i>,i=0~3)는 제1 내지 제4 예비 뱅크 선택 신호(p_BDCA01<i>,i=0~3)에 각각 반전된 신호이다.
도 9는 제2 뱅크 선택 신호 발생 회로(134)를 구체적으로 나타내는 회로도이다. 도 9에 도시된 제2 뱅크 선택 신호 발생 회로(134)는 도 8의 제1 뱅크 선택 신호 발생 회로(132)와 거의 동일하다. 다만, 도 9의 제3 및 제4 뱅크 어드레스들(CBSEL<2>,CBSEL<3>)와 도 8의 제1 및 제2 뱅크 어드레스들(CBSEL<0>,CBSEL<1>) 사이에 차이점이 있을 뿐이다. 따라서, 본 명세서에서는 도 8의 제1 뱅크 선택 신호 발생 회로(132)와 중복되는 부분에 대한 기술은 생략하고자 한다. 간략히, 제2 뱅크 선택 신호 발생 회로(134)는 제3 및 제4 뱅크 어드레스들(CBSEL<2>,CBSEL<3>)을 디코딩하고 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제5 내지 제8 뱅크 선택 신호(BDCA23<i>,i=0~3)를 발생한다.
도 10은 제3 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도이다. 이를 참조하면, 제3 뱅크 선택 신호 발생 회로(136)는 제1 내지 제8 뱅크 선택 신호(BDCA01<i>,BDCA23<i>, i=0~3) 및 칼럼 어드레스(CA0)를 수신하여 뱅크 선택 신호(PCBSELi,i=0~16)를 발생한다.
제3 뱅크 선택 신호 발생 회로(136)은 구체적으로, 제1 내지 제8 뱅크 선택 신호(BDCA01<i>,BDCA23<i>, i=0~3), 칼럼 어드레스(CA0) 및 반전된 칼럼 어드레스(/CA0)를 조합하는 뱅크 디코딩 회로부(138)을 구비한다. 뱅크 디코딩 회로부(138)는 17개의 뱅크 디코더들(140,141,…,156)로 구성되는 데, 각각의 뱅크 디코더들(140,141,…,156)은 제1 내지 제8 뱅크 선택 신호(BDCA01<i>,BDCA23<i>, i=0~3) 중에서 4개를 조합하며, 칼럼 어드레스(CA0) 또는 반전된 칼럼 어드레스(/CA0)를 선택적으로 입력하여 뱅크 선택 신호(PCBSELi,i=0~16)를 발생한다. 뱅크 디코더(140,141,142,…)는 2개의 3-입력 낸드 게이트(G1,G2)와 이들 3-입력 낸드 게이트(G1,G2)의 출력들을 입력으로 하는 2-입력 낸드 게이트(G3)로 구성되는 데, 이는 각각의 3-입력 낸드 게이트(G1,G2)의 입력 신호로 디코딩되는 출력들을 논리합하는 것으로 해석된다.
여기서, 뱅크 디코더들(140,141,142,…)로 입력되는 4개의 제1 내지 제8 뱅크 선택 신호(BDCA01<i>,BDCA23<i>, i=0~3)는 2개씩 분리되어 서로 인접하는 뱅크 디코더들(140,141,142,…)에 제공된다. 그리하여, 인접하는 뱅크 디코더들(140,141,142,…)은 칼럼 어드레스(CA0) 또는 반전된 칼럼 어드레스(/CA0)에 응답하여 "하이레벨"의 뱅크 선택 신호들(PCBSELi, i=0~16)을 발생한다. 예를 들어, 제2 뱅크(RB1, 도 1)의 상단부 및 하단부를 선택하는 뱅크 선택 신호(PCBSEL1,PCBSEL2)를 발생하는 제2 및 제3 뱅크 디코더(141, 142)을 설명하면 다음과 같다.
우선, 제2 뱅크(RB1, 도 2)를 선택하기 위하여 뱅크어드레스들(CBSEL<i>,i=0~3) 중 제2 뱅크 어드레스(CBSEL<1>)만이 "하이레벨"로, 나머지 다른 뱅크 어드레스들(CBSEL<0>,CESEL<2>,CBSEL<3>)은 "로우레벨"로 제1 및 제2 뱅크 선택 신호 발생 회로(132, 도 8 및 134, 도 9)에 제공된다. 그리하여, 제1 및 제2 뱅크 선택 신호 발생 회로(132, 도 8 및 134, 도 9)는 제2 뱅크 선택 신호(BDCA01<1>) 및 제5 뱅크 선택 신호(BDCA23<0>)를 "하이레벨"로 발생한다.
제3 뱅크 선택 신호 발생 회로(136) 내 제2 뱅크 디코더(141)는 제1 뱅크 선택 신호(BDCA01<0>), 제5 뱅크 선택 신호(BDCA23<0>) 및 칼럼 어드레스 신호(CA0)를 3-입력 낸드 게이트(G1)로 입력하고, 제2 뱅크 선택 신호(BDCA01<1>), 제5 뱅크 선택 신호(BDCA23<0>) 및 칼럼 어드레스 신호(CA0)를 3-입력 낸드 게이트(G2)로 입력한다. 제3 뱅크 디코더(142)는 제2 뱅크 선택 신호(BDCA01<1>), 제5 뱅크 선택 신호(BDCA23<0>) 및 반전된 칼럼 어드레스 신호(/CA0)를 3-입력 낸드 게이트(G1)로 입력하고, 제3 뱅크 선택 신호(BDCA01<2>), 제5 뱅크 선택 신호(BDCA23<0>) 및 반전된 칼럼 어드레스 신호(/CA0)를 3-입력 낸드 게이트(G2)로 입력한다.
따라서, 제2 뱅크(RB1, 도 1)를 선택하기 위하여 디코딩된 "하이레벨"의 제2 뱅크 선택 신호(BDCA01<1>) 및 제5 뱅크 선택 신호(BDCA23<0>)는 제2 및 제3 뱅크 디코더(141,142)에 제공되는 데, 제2 뱅크(RB1, 도 1)의 상단부를 선택하는 반전된 칼럼 선택 신호(/CA0)에 의하여 제2 뱅크 디코더(141)의 3-입력 게이트(G2)가 "로우레벨"이 되어 뱅크 선택 신호(PCBSEL1)는 "하이레벨"이 된다. "하이레벨"의 뱅크 선택 신호(PCBSEL1)는 제2 뱅크(RB1, 도 2)의 상단부를 선택한다. 반대로, 제2 뱅크(RB1, 도 1)의 하단부를 선택하는 칼럼 선택 신호(CA0)에 의하여 제3 뱅크 디코더(142)의 3-입력 게이트(G1)가 "로우레벨"이 되어 뱅크 선택 신호(PCBSEL2)는 "하이레벨"이 된다. "하이레벨"의 뱅크 선택 신호(PCBSEL2)는 제2 뱅크(RB1, 도 3)의 하단부를 선택한다.
다시, 도 6를 참조하면 칼럼 디코더(208)는 외부로부터 입력되는 칼럼 어드레스(CA[5:1])를 디코딩하여 칼럼 선택 신호(CSLk,k=0~31)를 발생한다. 칼럼 선택 신호(CSLk,k=0~31)는 도 1에서 기술한 바와 같이 비트라인 방향과 같은 방향으로 칼럼 선택 회로(120, 도 2 및 도 3)에 제공된다. 칼럼 선택 신호(CSLk,k=0~31) 및 "하이레벨"의 뱅크 선택 신호(PCBSEL1,PCBSEL2)를 수신하는 칼럼 선택 회로(120, 도 2 및 도 3)의 동작은 이미 전술하였다. 따라서, 칼럼 선택 회로(120, 도 2 및 도 3) 내 칼럼 선택 신호(CSLk,k=0~31)는 서브 블락(SB) 내 256개의 비트라인쌍들을 어드레싱하는 데, 256개의 비트라인쌍 중에서 4개의 비트라인쌍을 한번에 선택한다. 그러므로, 반도체 메모리 장치(200)는 하나의 DQ 블락(DQi,i=0~15)에 배열되는 하나의 서브 블락(SB)에서 4개의 비트라인쌍 데이터가 칼럼 선택 회로(120)를 통하여 4개의 데이터 입출력 라인쌍(IOi_n,i=0~3, n=0~31)으로 동시에 입출력된다. 따라서, 반도체 메모리 장치(200)는 2개의 메모리 블락(202,204) 내 DQ 블락들(DQi,i=0~15) 각각에서 4개의 데이터 입출력 라인쌍(IOi_n,i=0~3, n=0~31)으로 비트라인 데이터들을 입출력하므로 ×128 데이터 입출력 방법을 수행한다.
배치의 다른 예
도 11에 도시되어 있는 뱅크(RB0)는 도 6에 도시되어 있는 뱅크(RB0) 구조와다른 아퀴텍쳐(architecture)를 나타내는 도면이다. 도 6의 뱅크(RB0)는 하나의 DQ 블락(DQi, i=0~15) 내 나머지 다른 뱅크들(RB1,RB2,…,RB15, 도 6)과 같이 데이터 입출력 라인(IOi, i=0~3)을 공유하는 것에 대하여, 도 11의 뱅크(RB0)는 나머지 다른 뱅크들(RB1,RB2,…,RB15)과 데이터 입출력 라인을 공유하지 않고 각각 분리 독립된 글로벌 데이터 입출력 라인(GIOi)을 가지는 것에 차이점이 있다. 그리고, 도 6의 뱅크(RB0)는 칼럼 방향으로 나뉘어져서 256개씩의 비트라인들을 하나의 그룹으로 하는 서브블락들(SB)로 구성되는 반면에, 도 11의 뱅크(RB0)는 칼럼 방향 뿐아니라 로우 방향으로도 나뉘어진 다수개의 서브블락들(SB)로 구성된다.
도 11에서는 뱅크(RB0) 내 서브블락들(SB)의 행방향 사이에 이미 설명한 바 있는 서브 워드라인 드라이버(SWD)를 구비하고, 서브블락들(SB)의 열방향 사이에는 비트라인들의 데이터를 센싱하는 비트라인 센스앰프의 영역에 로컬 데이터 라인(LIO)을 등화시키는 데이터 라인 이퀄라이저(EQ) 및 로컬 데이터 라인(LIO)을 글로벌 데이터 입출력 라인(GIOi)과 연결시키는 스위칭부(MUX)를 구비한다. 로컬 데이터 라인(LIO)는 앞서 도 2의 칼럼 선택 회로(120)에서 설명한 바 있는 제2 데이터 라인(SDL)과 거의 동일한 의미를 가지고, 글로벌 데이터 입출력 라인(GIOi)는 도 2의 데이터 입출력 라인(IOi)과 동일한 의미이다. 아울러, 데이터 라인 이퀄라이저(EQ)는 도 2의 데이터 라인 이퀄라이저(114)와 같고, 스위칭부(MUX)도 도 2의 제3 선택부(126)와 같다.
따라서, 본 실시예의 배치를 갖는 반도체 메모리 장치(300)는 뱅크 선택 신호(PCBSELi), 센스앰프 전원 드라이버(116, 도 4)의 이퀄라이저 신호(LAEQ) 및 피모스 센싱 인에이블 신호(LAPG)가 비트라인 센스앰프의 영역으로 제공되기 때문에, 별도의 제어 신호 라인을 추가하지 않고도 비트라인 센스앰프 영역에 데이터 라인 이퀄라이저(EQ) 및 스위칭부(MUX)를 구비함이 가능하다.
배치의 또 다른 예
도 12의 배치는 도 11의 배치와 거의 동일하다. 다만, 도 11의 데이터 라인 이퀄라이저(EQ)는 비트라인 센스앰프 영역에 배치되는 것에 반하여 도 12의 데이터 라인 이퀄라이저(EQ)는 앞서 도 6에서 설명한 바 있는 접속영역(CJT)에 배치되고, 또 이 접속영역(CJT)에 센스앰프 전원 드라이버(LA/LAB)가 배치된다는 점에서 차이가 있다. 이것은 반도체 메모리 장치(300)의 고속 동작이 일반적으로 스위칭부(MUX)에 상당히 의존적이기 때문에 스위칭부(MUX)를 비트라인 센스앰프 영역에 배치시켜 동작시키는 것이 고속 동작에 유리하다는 것을 의미한다. 상대적으로 고속 동작에 영향이 적은 데이터 라인 이퀄라이저(EQ) 및 센스앰프 전원 드라이버(LA/LAB)는 앞서 도 4에서 설명한 센스앰프 전원 드라이버(LA/LAB, 116)로 제공되는 이퀄라이저 신호(LAEQ)를 데이터 라인 이퀄라이저(EQ)의 제어 신호로 사용할 수 있어 접속영역에 쉽게 배치시킬 수 있다.
비교예
도 13은 도 2의 칼럼 선택 회로(120)에 대한 비교예를 포함하는 반도체 메모리 장치(10)를 나타내는 도면이다. 도 13을 참조하면, 반도체 메모리 장치(10) 내칼럼 선택 회로(20)는 도 2의 칼럼 선택 회로(120)와 선택되는 뱅크 내 32개의 비트라인쌍들 중에서 하나의 비트라인쌍을 선택한다는 점에서 동작상 거의 동일하다. 그러나, 반도체 메모리 장치(10)는 분리부(12,14)를 더 구비한다. 그리고, 칼럼 선택 회로(20)는 4:1 칼럼선택부(31,…,38) 및 8:1 칼럼선택부(40)를 구비하는 데, 도 2의 칼럼 선택 회로(120)의 제1 내지 제3 선택부(122,124,126)와 차이가 있다.
반도체 메모리 장치(10) 내 분리부(12,14)는 뱅크 선택 신호(PCBSELi)가 게이트에 연결되는 엔모스 트랜지스터들로 구성되어 선택되는 뱅크와 칼럼 선택 회로(20)를 연결시킨다. 분리부(12,14)는 인접하는 뱅크들(RB0,RB1)에 공유되는 칼럼 선택 회로(20)와 뱅크들(RB0,RB1)의 상단 및 하단부 사이에 배치되어, 선택되는 뱅크와 칼럼 선택 회로(20)를 연결시키고 선택되지 않는 뱅크와 칼럼 선택 회로(20)를 분리시킨다. 다시 말하면, 제2 뱅크(RB1)의 하단부를 선택하는 뱅크 선택 신호(PCBSEL2_L)의 활성화에 의하여 제2 뱅크(RB1) 하단부에 위치하는 분리부(12)의 엔모스 트랜지스터들이 "턴-온"되어 제2 뱅크(RB1)의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~31)이 칼럼 선택 회로(20)와 연결된다.
칼럼 선택 회로(20)는 구체적으로, 8개의 4:1 칼럼선택부(31,32,…,38)와, 1개의 8:1 칼럼선택부(40)를 구비한다. 4:1 칼럼선택부(31,32,…,38)는 제1 칼럼 선택 트랜지스터들(TFi,i=0~7)에 각각 인가되는 제1 칼럼 선택 신호들(CSLF0,CSLF1,CSLF2,CSLF3)에 응답하여 4개의 셀 비트라인쌍 중에서 하나의 비트라인쌍을 선택하고, 선택되는 비트라인쌍을 8:1 칼럼선택부(40)로 전달한다. 8:1 칼럼선택부(40)는 제2 칼럼 선택 트랜지스터들(TSi_1,TSi_2,i=0~7)에 각각 인가되는 제2 칼럼 선택 신호들(CSLS0,CSLS1,…,CSLS7)에 응답하여 8 개의 4:1 칼럼선택부(31,…,38)의 출력들 중에서 하나를 선택하여 데이터 입출력 라인쌍(IO,/IO)으로 전달한다.
그런데, 이와같은 칼럼 선택 회로(20)에서 제2 뱅크(RB1)의 상단부 및 하단부와 연결되는 데이터 입출력 라인(IO)은 16개의 제2 칼럼 선택 트랜지스터(TSi_1,TSi_2,i=0~7)의 접합 부하를 가진다. 따라서, 본 비교예의 칼럼 선택 회로(20)는 데이터 입출력 라인(IO)에 큰 접합부하를 가진다. 이는 도 2의 본 발명의 칼럼 선택 회로(120, 도 2)가 도 13의 칼럼 선택 회로(20)와 비교하여 접합부하를 최소화할 수 있다는 측면에서 잇점이 있다고 할 수 있다.
또한, 본 비교예의 반도체 메모리 장치(10)에서는 제1 및 제2 칼럼 선택 신호들(CSLFi,i=0~3,CSLSj,j=0~7)이 비트라인 방향에 수직하게 즉, 워드라인 방향으로 칼럼 선택 회로(20)에 제공되기 때문에, 이를 위하여 앞서 도 6의 반도체 메모리 장치(200)에서 설명한 바 있는 접속영역(CJT)으로 제1 및 제2 칼럼 선택 신호들(CSLFi,i=0~3,CSLSj,j=0~7)의 라인들이 배치되어야 하기 때문에, 접속영역(CJ T)가 커짐에 따라 서브 워드라인 드라이버(SWD) 영역도 커져 칩 면적이 증가되는 문제점이 있다.
그리고, 본 비교예의 8:1 칼럼선택부(40) 내 제2 칼럼 선택 트랜지스터들(TSi_1,TSi_2,i=0~7)의 영역차지로 인하여 데이터 라인 이퀄라이저(114) 및 센스앰프 전원 드라이버(116)가 본 발명의 칼럼 선택 회로(120, 도 2)에서 처럼 칼럼 선택 회로(20) 내로 배치되지 못하고 앞서 도 6의반도체 메모리 장치(200)에서 설명한 바 있는 접속영역(CJT)으로 배치되어야 하기 때문에 칩 면적이 또다시 증가되는 문제점이 있다.
따라서, 도 2의 본 발명의 실시예가 도 13의 비교예와 비교하여 칩 면적이 증가하지 않는다는 측면에서 잇점이 있다고 할 수 있다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 칼럼 선택 회로에 의하면, 데이터 입출력 라인이 제3 선택부의 제3 엔모스 트랜지스터의 접합부하를 갖는다. 그러므로, 데이터 입출력 라인은 다수개의 뱅크들에 제공되는 데이터 입출력 라인들과 공유되더라도 접합부하를 최소화할 수 있다.
또한, 칼럼 선택 회로의 제2 선택부로 연결되는 칼럼 선택 신호를 제공하는 신호선이 비트라인 방향과 같은 방향으로 제공되기 때문에 칩의 면적이 증가되지 않는다.
그리고, 데이터 라인 이퀄라이저 및 센스앰프 전원 드라이버가 칼럼 선택 회로 내 비트라인 센스앰프 영역에 배치됨으로써 칩 면적을 증가시키지 않는다.

Claims (20)

  1. 적어도 둘 이상의 뱅크들을 포함하는 메모리 블락 내 하나의 뱅크를 선택하고, 선택되는 뱅크 내의 복수개의 비트라인들 중에서 소정의 비트라인을 선택하여, 상기 선택되는 비트라인의 데이터를 데이터 입출력 라인으로 전달하는반도체 메모리 장치의 칼럼 선택 회로에 있어서,
    상기 칼럼 선택 회로는
    소정의 뱅크를 선택하는 뱅크 선택 신호에 응답하여, 상기 선택되는 뱅크 내의 비트라인들을 각각의 대응하는 제1 데이터 라인들로 연결하는 다수개의 제1 선택부들;
    상기 비트라인들의 어드레스를 나타내는 각각의 칼럼 선택 신호에 응답하여, 상기 제1 데이터 라인들을 제2 데이터 라인으로 연결하는 다수개의 제2 선택부들; 및
    상기 뱅크 선택 신호에 응답하여 상기 제2 데이터 라인을 데이터 입출력 라인으로 연결하는 제3 선택부를 구비하며,
    상기 제2 선택부들을 공유하는 상기 제2 데이터 라인은 상기 칼럼 선택 신호에 응답하는 적어도 하나 이상의 상기 제1 데이터 라인과 연결되는 것을 특징으로 하는 칼럼 선택 회로.
  2. 제1 항에 있어서, 상기 칼럼 선택 신호들을 제공하는 신호선은
    상기 비트라인과 같은 방향으로 배치되는 것을 특징으로 하는 칼럼 선택 회로.
  3. 제1 항에 있어서, 상기 칼럼 선택 신호는
    상기 선택되는 뱅크 내의 비트라인을 최종적으로 선택하도록 디코딩되는 신호인 것을 특징으로 하는 칼럼 선택 회로.
  4. 제1 항에 있어서, 상기 뱅크 선택 신호를 제공하는 신호선은
    상기 비트라인과 교차하는 방향으로 배치되는 것을 특징으로 하는 칼럼 선택 회로.
  5. 제1 항에 있어서, 상기 데이터 입출력 라인은
    상기 다수개의 뱅크들에 공유되며, 적어도 하나이상의 칼럼 선택 회로에 공유되어 상기 칼럼 선택 회로 내 상기 제3 선택부와 연결되는 것을 특징으로 하는 칼럼 선택 회로.
  6. 제1 항에 있어서, 상기 제1 내지 제3 선택부 각각은
    엔모스 트랜지스터인 것을 특징으로 하는 칼럼 선택 회로.
  7. 제6 항에 있어서, 상기 제1 선택부를 구성하는 상기 엔모스 트랜지스터는
    상기 뱅크 선택 신호가 게이트에 연결되고, 소스와 드레인에 상기 비트라인과 상기 제1 데이터 라인이 각각 연결되는 것을 특징으로 하는 칼럼 선택 회로.
  8. 제6 항에 있어서, 상기 제2 선택부를 구성하는 상기 엔모스 트랜지스터는
    상기 칼럼 선택 신호가 게이트에 연결되고, 소스와 드레인에 상기 제1 데이트 라인과 상기 제2 데이터 라인이 각각 연결되는 것을 특징으로 하는 칼럼 선택 회로.
  9. 제6 항에 있어서, 상기 제3 선택부를 구성하는 상기 엔모스 트랜지스터은
    상기 뱅크 선택 신호가 게이트에 연결되고, 소스와 드레인에 상기 제2 데이트 라인과 상기 데이터 입출력 라인이 각각 연결되는 것을 특징으로 하는 칼럼 선택 회로.
  10. 데이터 입출력 라인을 공유하는 행으로 배열되는 뱅크들과 상기 뱅크들을 열방향으로 분할하여 칼럼블락으로 배열되는 메모리 블락에서, 상기 뱅크들 중 하나의 뱅크를 선택하고, 상기 선택되는 뱅크 내 복수개의 비트라인들 중에서 소정의 비트라인들을 선택하여, 상기 선택되는 비트라인의 데이터를 출력하는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치는 상기 뱅크들 사이에 배치되고 인접하는 상기 뱅크들에 공유되어, 상기 선택되는 비트라인의 데이터를 상기 데이터 입출력 라인으로 전달하는 칼럼 선택 회로를 구비하며,
    상기 칼럼 선택 회로는
    소정의 상기 뱅크를 선택하는 뱅크 선택 신호에 응답하여, 상기 선택되는 뱅크 내의 비트라인들을 각각의 대응하는 제1 데이터 라인들로 연결하는 다수개의 제1 선택부들;
    상기 비트라인들의 어드레스를 나타내는 각각의 칼럼 선택 신호에 응답하여, 상기 제1 데이터 라인들을 제2 데이터 라인으로 연결하는 다수개의 제2 선택부들; 및
    상기 뱅크 선택 신호에 응답하여 상기 제2 데이터 라인을 상기 데이터 입출력 라인으로 연결하는 제3 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 칼럼 선택 신호들을 제공하는 신호선은
    상기 비트라인과 같은 방향으로 배치되어 상기 칼럼블락들에 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10 항에 있어서, 상기 칼럼 선택 회로는
    상기 뱅크들 내의 비트라인들이 짝수번 및 홀수번의 비트라인들로 나뉘어져 상기 인접하는 뱅크들의 짝수번의 비트라인들 및 홀수번의 비트라인들 중 선택되는어느 하나의 비트라인들에 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 데이터 입출력 라인을 공유하는 적어도 둘 이상의 뱅크들을 포함하는 메모리 블락 내 하나의 뱅크를 선택하고, 선택되는 뱅크 내의 복수개의 비트라인들 중에서 소정의 비트라인을 선택하여, 상기 선택되는 비트라인의 데이터를 상기 데이터 입출력 라인으로 전달하는반도체 메모리 장치에 있어서,
    상기 비트라인들의 데이터들을 센싱하는 비트라인 센스앰프부;
    소정의 뱅크를 선택하는 뱅크 선택 신호에 응답하는 제1 선택부를 통하여 상기 비트라인들을 제1 데이터 라인들로 연결하고, 상기 비트라인의 어드레스를 나타내는 각각의 칼럼 선택 신호에 응답하는 제2 선택부를 통하여 상기 제1 데이터 라인을 제2 데이터 라인으로 연결하고, 상기 뱅크 선택 신호에 응답하는 제3 선택부를 통하여 상기 제2 데이터 라인을 상기 데이터 입출력 라인으로 연결하는 칼럼 선택 회로;
    상기 비트라인 센스앰프부의 전원 전압을 공급하는 센스앰프 전원 드라이버; 및
    상기 제2 데이터 라인을 등화시키는 데이터 라인 이퀄라이저를 구비하며,
    상기 칼럼 선택 회로의 상기 제3 선택부는
    상기 뱅크들 사이의 상기 비트라인 센스앰프부 영역에 배치되는 것을 특징으로 하는반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 데이터 라인 이퀄라이저는
    상기 비트라인 센스앰프부 영역에 배치되는 것을 특징으로 하는반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 센스앰프 전원 드라이버는
    상기 비트라인 센스앰프부 영역에 배치되는 것을 특징으로 하는반도체 메모리 장치.
  16. 제 13 항에 있어서, 상기 센스앰프 전원 드라이버는
    상기 비트라인 센스앰프부 영역에 배치되는 것을 특징으로 하는반도체 메모리 장치.
  17. 독립된 글로벌 데이터 입출력 라인들을 가지는 뱅크들을 가지고, 상기 뱅크들 각각은 행 및 열방향으로 분할되어 다수개의 서브블락들로 배열되는 메모리 블락을 가지며, 상기 뱅크들 중 하나의 뱅크를 선택하고 상기 선택되는 뱅크 내 복수개의 비트라인들 중에서 소정의 비트라인을 선택하여 상기 선택되는 비트라인의 데이터를 상기 글로벌 데이터 입출력 라인으로 입출력하는반도체 메모리 장치에 있어서,
    상기 비트라인들의 데이터들을 센싱하는 비트라인 센스앰프부;
    상기 센싱된 비트라인 데이터가 전달되는 로컬 데이터 라인을 상기 글로벌 데이터 입출력 라인으로 연결시키는 스위칭부; 및
    상기 로컬 데이터 라인을 등화시키는 데이터 라인 이퀄라이저를 구비하며,
    상기 스위칭부는
    상기 서브블락들 사이의 상기 비트라인 센스앰프부 영역에 배치되는 것을 특징으로 하는반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 데이터 라인 이퀄라이저는
    상기 비트라인 센스앰프부 영역에 배치되는 것을 특징으로 하는반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 센스앰프 전원 드라이버는
    상기 비트라인 센스앰프부 영역에 배치되는 것을 특징으로 하는반도체 메모리 장치.
  20. 제 17 항에 있어서, 상기 센스앰프 전원 드라이버는
    상기 비트라인 센스앰프부 영역에 배치되는 것을 특징으로 하는반도체 메모리 장치.
KR1019990025343A 1999-04-27 1999-06-29 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치 KR100351048B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019990025343A KR100351048B1 (ko) 1999-04-27 1999-06-29 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치
TW088120361A TW454205B (en) 1999-04-27 1999-11-22 Semiconductor memory device and arrangement method for a semiconductor memory device
US09/498,858 US6188631B1 (en) 1999-04-27 2000-02-07 Semiconductor memory device column select circuit and method for minimizing load to data input/output lines
DE10020554A DE10020554B4 (de) 1999-04-27 2000-04-27 Halbleiterspeicherbauelement mit Spaltenauswahlschaltung und Aufbauverfahren hierfür
JP2000128449A JP2000331480A (ja) 1999-04-27 2000-04-27 データ入出力ラインの負荷を最小化するカラム選択回路、これを具備する半導体メモリ装置及びこの半導体メモリ装置の配置方法
JP2006044239A JP2006147145A (ja) 1999-04-27 2006-02-21 半導体メモリ装置の配置方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR19990015028 1999-04-27
KR1019990015028 1999-04-27
KR1019990025343A KR100351048B1 (ko) 1999-04-27 1999-06-29 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20000067748A KR20000067748A (ko) 2000-11-25
KR100351048B1 true KR100351048B1 (ko) 2002-09-09

Family

ID=26635009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025343A KR100351048B1 (ko) 1999-04-27 1999-06-29 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치

Country Status (5)

Country Link
US (1) US6188631B1 (ko)
JP (2) JP2000331480A (ko)
KR (1) KR100351048B1 (ko)
DE (1) DE10020554B4 (ko)
TW (1) TW454205B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881256B2 (en) 2021-06-09 2024-01-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of controlling load of global input-output lines of the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704039B1 (ko) * 2006-01-20 2007-04-04 삼성전자주식회사 디코딩 신호가 워드라인 방향으로 버싱되는 반도체 메모리장치
KR100878313B1 (ko) * 2007-06-11 2009-01-14 주식회사 하이닉스반도체 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로
KR101476773B1 (ko) 2008-04-08 2014-12-29 삼성전자주식회사 가변 저항 메모리 장치를 포함하는 반도체 메모리 장치 및메모리 시스템
US8194492B2 (en) 2008-04-08 2012-06-05 Samsung Electronics Co., Ltd. Variable resistance memory device and system
KR20100042072A (ko) * 2008-10-15 2010-04-23 삼성전자주식회사 반도체 메모리 장치
US8634268B2 (en) * 2010-10-27 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having decoding circuits and method of operating the same
US9997224B2 (en) * 2016-09-06 2018-06-12 Piecemakers Technology, Inc. Memory architecture with multi-bank memory cell array accessed by local drive circuit within memory bank
KR102586179B1 (ko) * 2018-10-04 2023-10-10 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4916336A (en) * 1987-12-09 1990-04-10 Texas Instruments Incorporated Column select circuit
JPH0814985B2 (ja) * 1989-06-06 1996-02-14 富士通株式会社 半導体記憶装置
JP2825291B2 (ja) * 1989-11-13 1998-11-18 株式会社東芝 半導体記憶装置
JP3302734B2 (ja) * 1992-09-16 2002-07-15 株式会社東芝 半導体記憶装置
KR100299879B1 (ko) * 1993-02-01 2001-10-22 클라크 3세 존 엠. 초고밀도의교호배치형금속가상접지rom
US5822268A (en) * 1997-09-11 1998-10-13 International Business Machines Corporation Hierarchical column select line architecture for multi-bank DRAMs
US5923605A (en) * 1997-09-29 1999-07-13 Siemens Aktiengesellschaft Space-efficient semiconductor memory having hierarchical column select line architecture
KR100266899B1 (ko) * 1997-12-26 2000-10-02 윤종용 동기형 메모리 장치
KR100266663B1 (ko) * 1998-01-31 2000-09-15 김영환 다중 입출력 구조의 메모리 회로
JP2000030447A (ja) * 1998-07-14 2000-01-28 Mitsubishi Electric Corp 半導体記憶装置
US6088293A (en) * 1998-09-08 2000-07-11 Texas Instruments Incorporated Low-power column decode circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881256B2 (en) 2021-06-09 2024-01-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of controlling load of global input-output lines of the same

Also Published As

Publication number Publication date
DE10020554A1 (de) 2000-11-02
KR20000067748A (ko) 2000-11-25
JP2000331480A (ja) 2000-11-30
TW454205B (en) 2001-09-11
DE10020554B4 (de) 2010-04-22
US6188631B1 (en) 2001-02-13
JP2006147145A (ja) 2006-06-08

Similar Documents

Publication Publication Date Title
KR100228454B1 (ko) 다수의 뱅크를 갖는 반도체 메모리 장치
US5761146A (en) Data in/out channel control circuit of semiconductor memory device having multi-bank structure
KR100820294B1 (ko) 반도체기억장치
KR0148551B1 (ko) 감소된 간섭 노이즈를 갖는 계층 비트선 구조의 반도체 기억장치
KR101156172B1 (ko) 반도체 집적회로 장치
US5734619A (en) Semiconductor memory device having cell array divided into a plurality of cell blocks
US7035161B2 (en) Semiconductor integrated circuit
US6324104B1 (en) Semiconductor integrated circuit device
US5621679A (en) Semiconductor memory device for achieving high bandwidth and method for arranging signal lines therefor
JP2006147145A (ja) 半導体メモリ装置の配置方法
KR20040017774A (ko) 반도체 메모리
US6125070A (en) Semiconductor memory device having multiple global I/O line pairs
US6366526B2 (en) Static random access memory (SRAM) array central global decoder system and method
US6788600B2 (en) Non-volatile semiconductor memory
US6215721B1 (en) Multi-bank memory device and method for arranging input/output lines
US7209398B2 (en) Semiconductor memory device having redundancy cell array shared by a plurality of memory cell arrays
JP3364810B2 (ja) 半導体記憶装置
US5828622A (en) Clocked sense amplifier with wordline tracking
US6104646A (en) Semiconductor memory device having redundancy circuit with high rescue efficiency
KR100271857B1 (ko) 반도체 기억장치
KR100374632B1 (ko) 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법
JPH08190785A (ja) 半導体記憶装置
US6370079B1 (en) Integrated circuits having reduced timing skew among signals transmitted therein using opposingly arranged selection circuits
KR20030057404A (ko) 리던던시가 있는 디램을 위한 트위스트된 비트라인 보상
KR20030057368A (ko) 트위스티드 비트-라인 보상

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110729

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee