TW209323B - - Google Patents

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209323 a6 B6 五、發明説明（1 ) 本發明係關於一運算放大器或一比較器，且尤指一種 電路其可改良於輸出端子具電容性負載之運算放大器等之 變化率（一輸出信號之反應速度爲輸入信號之一函數）。 多數電子電路均廣泛採用運算放大器或比較器其可藉 著加、減，或差動放大一反相端子及一非反相端子之輸入 信號之方式而產生一輸出信號。在此種運算放大器中，首 先，一輸出信號之反應需爲一輸入信號之函數，且其程度 對電子電路之性能及可靠性具有重要效應。特別地，在半 導體記憶裝置所採用之比較器中，假設反應速度慢，高速 運作之記憶裝置之錯誤功能及資料存取時間之慢速等情事 會產生。 經濟部中央標準局印製 (請先閱讀背面之注意事項再填寫本頁) 圖1爲一電路圖其揭示習知之比較器（或一運算放大 器）。如圖1所示，一 N 通道輸入型式之比較器及差動 放大器具相同之結構。因此，當第一輸入端子21之電位較 第二輸入端子22者爲高時，卩型MOS電晶體4及5以及N 型MOS電晶體7及11即被開啓，因此可降低第二輸出端子 24之電位。相反地，假設第二輸入端子22之電位較第一輸 入端子21者爲高時，則一電壓源VDD即經由一 P型MOS電 晶體10而對第二輸出端子24充電。在此情形下，第一輸出 端子23之電壓增益Am及第二輸出端子24之電壓增益Av〇* 分別計算如下。

Avoi = gma/gme

Av〇2 = { gm, (s,〇/se)} / (gdsio +gdsn) 其中gm丨、gm3及grru分別爲N型MOS電晶體1及2以及 甲 4(210X2971'发)

B 經濟部中决抚準局卹聚 五、發明説明（2 ) P型MOS電晶體6之跨導。gds爲通道電導，S爲通道寬 度與長度之比値。 假設輸出電壓V〇uT正向遞增時，當由第二輸出端子24 經由N型MOS電晶體11而流入地電壓端子Vss之下拉電流 I»爲“ 0 ”時，則第二輸出端子24處之變化率SR即成爲 最大値。假設輸出電壓爲負向遞增，當由電壓源端子Vdd 經由P型MOS電晶體10而流入第二輸出端子24之上拉電流 h。爲“ 0 ”時，則第二輸出端子24處之變化率SR即成爲 最大値。 然而，第二輸出端子24處存有寄生電容器15之負載電 容Cl其使負載電流U流動。負載電容Cl及負載電流k 於第二輸出端子24由邏輯“低”變化至邏輯“高”或由邏 輯“高”變化至邏輯"低”期間對變化率SR有一重要效 應。詳言之，變化率SR係定義成輸出電壓VQUT相對於時 間之差動係數，且另一方面，負載電流U指示上拉電流h。 減去下拉電流In之値。因此，變化率SR可表示如下。 SR = | d V〇ut/dt I = I I l/Cl I = I ( 11〇 一 I u )/Cl I 如上所示之變化率SR式中，爲增加變化率SR (或使一輸 出信號之快速反應速度爲一輸入信號之函數），負載電容 應減少或負載電流h應增加。負載電容（\値因負載電 容，身爲一寄生元件，於一電路結構中具一無可避免之固 定値而無法被改變，但有可能藉著增加？型MOS電晶體10 及N型MOS電晶體11之尺寸之方式來增加負載電流k。然 而，爲增加MOS電晶禮丨〇及丨丨之尺寸以於輸< 出中使用會令 (請先閱讀背面之注意事項再填寫本頁) *裝· -打· •線· 甲 4(210X297 公龙） 78. 8. 3,000 «濟部中央揉準局印裝 A6 B6 五、發明説明（3 ) 人不欲地導致電路功率消耗之增加。 因此本發明之一目的係提供一種電路其可改善變化率 而不致增加一比較器等等裝置中之輸出端子之功率損耗。 依據本發明之一觀點，一運算放大器，其具一差動放 大器及一閘極連至該差動放大器之輸出端子處之第一上拉 電晶體，包括一第一輸出端子，一第二上拉電晶體其閘極 連至差動放大器之輸出端子而通道連於電壓源端子與第一 輸出端子之間，一第二輸出端子其連至第一上拉電晶體之 通道之任一端子，一電流調整裝置其連於第一輸出端子與 第二輸出端子之間且具一共用電流路徑，一上拉電流路徑 及一下拉電流路徑，一第一下拉電晶體其通道連於第二輸 出端子與一地電壓端子之間，以及一第二下拉電晶體其通 道連於第一輸出端子與一地電壓端子之間。 本發明之優點及特色將由下列之詳細說明並配合隨附 圖式而更明顯，其中： 圖1係顯示一習知比較器（或一運算放大器）之電路 圖； 圖2係顯示一電路圖其揭示本發明之一比較器（或一 運算放大器）之較佳實施例；以及 圖3係顯示一視圖其揭示本發明之運算波形。 圖2中，與圖1所示者相同之結構元件係以相同之參 考號碼加以指示。如圖所示，卩型MOS電晶體9之閘極連 至一差動放大器之輸出端子23，且其通道係連於一電源端 子VDD與第一輸出端子25之間。一 N型MOS電晶體8之閘 甲 4(210X2971'廣） (請先聞讀背面之注意事項再填寫本頁) .裝· .打· ‘09沾3 A6 B6 經濟部中央搮準局印裝 五、發明説明（4 ) 極連至N型MOS電晶體7之閘極，且其通道連於第一輸出 端子25與一地電壓端子Vss之間。一電流調整電路30，由 N型MOS電晶體12，P型MOS電晶體13及電阻器14所組成 ，係連於第一輸出端子25與第二輸出端子26之間，第二輸 出端子26相關於圖1之第二輸出端子24。N型MOS電晶體 12之閘極連至第一輸出端子25，且其通道連於電壓源Vdd 與第二輸出端子26之間。P型MOS電晶體13之閘極連至第 一輸出端子25，且其通道連於第二輸出端子26與地電壓端 子Vss之間。電阻器14將第一輸出端子25連至第二輸出端 子26。圖2所示之電路中，應注意上拉用之P型MOS電晶 體9及10尺寸相等，且下拉用N型MOS電晶體8及11尺寸 亦相等。 圖3中，顯示一輸入波形31，一位於第一輸出端子25 之波形及一位於第二輸出端子26之波形。假設一邏輯低（ 亦即“ 0 ”位準）之輸入信號（稱爲“第一輸入信號”） 施加至第一輸入端子21，且一信號（稱爲“第二輸入信號 ”）例如圖3之輸入波形施加至第二輸入端子22。因第二 輸入信號之電位高於第一輸入信號者，故差動放大器之輸 出端子23之電位變爲邏輯低。藉此，用於上拉之卩型MOS 電晶體9及10被開啓，因此將第一輸出端子25及第二輸出 端子26充電至電壓源VDD位準。在此情形下，假設第二輸 出端子26處無電容器丨5，第一輸出端子25與第二輸出端子 26之電壓即變得相同且接著電流不於第一輸出端子25與第 二輸出端子26間流動。然而，如上所述，第二輸出端子26 (請先閲讀背面之注意事項再填寫本頁) 甲 4(210X297 公发） A6 B6 五、發明説明（5 ) 經濟部中央揉準局印製 (請先W讀背面之注惫事項再填寫本页) •打· •線. 處之寄生電容器15所引起之負載電容G之存在却係無法避 免者。因此’電壓例如圖3之波形32即藉負載電容Cl而形 成於第—輸出端子25處，且電壓例如圖3之波形33係形成 於第二輸出端子26處。第二輸出端子26之波形33具一較緩 和之梯度’亦即較第一輸出端子之波形32爲緩和之變化率 。此係因爲負載電容之充電時間之故。亦即，第一輸出 端子25之匕之電位較第二輸出端子26者高出。假設電 位差AV變得較>^型MOS電晶體12之臨界電壓爲大時，該 Ν型MOS電晶體丨2即被開啓且電流ix接著流入第二輸出端 子26直到第一與第二輸出端子25及26之電位變得相同時爲 止。此外’電流iR，由第一輸出端子25與第二輸出端子26 間之電阻器14處之電位差所造成者，係流入第二輸出端子 26。亦即，流入第二輸出端子26之電流量成爲（Ι1β —1„) + ix+iR 。流入第二輸出端子26之電流量與圖1者相較增加 (ix + iR)。因輸出電流之增加，電容器15之尧電時間即變 短那麼多，以藉此改善變化率。依同樣方式，假設第二輸 入信號之電位較第一輸入信號之邏輯“ 0 ”位準爲低時， 流入地電壓端子Vss之電流即爲流經P型MOS電晶體13之 電流iY及經由電阻器14而流入第一輸出端子25之電流之總 和，且其方向與上述電流iR及下拉電流iu之方向相反。 經由電阻器14流入第一輸出端子25之電流方向係依第一輸 出端子25與第二輸出端子26間之電位差來決定。據此，負 載電容之放電時間變短那麽多，因此，改善變化率。 因此，因第二輸出端子26之波形33依箭號方向移位， 甲 4(210X297 公尨） n〇93^3 A6 _ B6 五、發明説明（6 ) 故一爲輸入波形31之函數之輸出信號之速度（或變化率） 即變得較快。 如上所述，一運算放大器或比較器中，輸出信號之變 化率可被改善而不致增加一電路之備用中之功率損耗。 本發明已參考採用一N 通道輸入型式之比較器之較 佳實施例而加以特別地顯示及說明。然而，即使採用一 P 通道輸入型式之比較器，或採用一信號例如圖3之輸入 波形31以充作第一輸入信號且設定一邏輯“ 〇”位準之第 二輸入信號等作法，熟於本技藝人士將明瞭由所述較佳實 施例所達成之運作及目的仍可被實施。 (請先聞讀背面之注意事項再填寫本頁) •^· •打· •線· 甲 4 (210X297 公讀）

Claims (1)

1. 一 中諸專利範圊(1) A7 B7 C7 D7 (82年5月修正） 以改進一對應運算放大器輸入信號之輸出 度，該運算放大器具一差動放大器及一第 〜種電路其用 信號之反應速 〜上拉電晶體其閘極連至該差動放大器之一輸出端處 該電路包含： ~~第一輸出端子其連至該第一上拉電晶體之一通道之一 端子處； 一第一下拉電晶體其通道連於該第一輸出端子與一地電 經濟部屮央櫺準局貝工消费合作社印製 壓 -第 處 —第 體 一第 子 電流 間， 電流 電流 下拉 2.如申 置之 間之 3·如申 置爲 端子之間 二上拉電 及其通道 二下拉電 之間； 二輸出端 與該下拉 調整裝置 且具共用 路徑裝匱 路徑裝置 電流路徑 請專利範 電流方 電位差而 請專利範 一第一金 (請先閱請背面之注意事項再填寫本页) 晶體其閘極連至該差動放大器之輸出端子 之一端子連至一電壓源端子處； 晶體其連於該地電壓端子與第二上拉電晶 子連於該第二上拉電晶體之通道之另一端 電晶體之間；以及 其連於該第一輸出端子與第二輸出端子之 電流路徑裝置，上拉電流路徑裝置及下拉 ;其中，第一及第二上拉電晶體以及上拉 之導電型式與第一及第二下拉電晶體以及 裝匱之導電型式相反。 圍第1項之電路，其中該共用電流路徑裝 向係依據該第一輸出端子與第二輸出端子 定出者。 圍第1項之電路，其中該上拉電流路徑裝 氧半電晶fl之通道，該電晶體具一閘極其 表紙?長尺度速用中B 8家搮準（CNS)甲規格（210x297公#) A7 B7 C7 D7 經浒部中央標準局贤工消仲合作社印奴 六、申請4利範® (2) 連至該第二輸出端子，該第一金氧半電晶體連於該電壓 源端子與第一輸出端子之間。 4. 如申請專利範圍第1項之電路，其中該下拉電流路徑裝 匱爲一第二金氧半電晶體之通道，該電晶體具一閘極其 連至該第二輸出端子，該第二金氧半電晶體連於一地電 壓端子與第一輸出端子之間。 5. 如申請專利範圍第1項之電路，其中該共用電流路徑裝 置包含一電阻器其連於該第一輸出端子與第二輸出端子 之間。 汶一種電路其用以改進一相關於運算放大器之一旣定輸入 信號之輸出信號之反應速度，該運算放大器具一差動放 大器，該電路包含： 、 —第一輸出端子； —第二輸出端子； 一第一上拉電晶體其閘極連至該差動放大器之輸出端子 且其通道連於一電壓源端子與該第二輸出端子之間； 一第二上拉電晶體其閘極連至該差動放大器之輸出端子 且其通道連於該電壓源端子與該第一輸出端子之間； 一第一下拉電晶體其通道連於該第二輸出端子與一地電 壓端子之間； 一第二下拉電晶體其通道連於該第一輸出端子與地電壓 端子之間； —第二上拉電晶體其間極連至該第一輸出端子且其通道 連於該電壓源端子與第二輸出端子之間； (請先閱讀背Vg之注意事項再填穹本頁) •装· •打· •線· 本紙法尺度適用中S S家樣準（CNS) 規格（2Ϊ0Χ297公茇） AT B7

   六、申請專利範圍⑶ —第三下拉電晶體其閘極連至該第一輸出端子且其通道 ;之拉 間體上 之晶三 及子電第 以端拉該 ; 出下及 間輸三以 之二第體 子第及晶 端與以電 出子體拉 輸端晶下 二出電二 第輸拉第。 與一 上及反 子第二一相 端該第第式 壓於及該型 電連 I 與電 地其第係導 該匱該式之 於裝，型體 連阻中電晶 電其導電 ......................................................¾......................一.............tr.............................. (請先閱讀背面之注意事項再琪寫本页) 經汫部中央標準局貝工消贽合作社5-M / 本·紙張尺度適用中S國家搮準（CNS)甲4梘格（210x297公处）