JPS6025096A - センス回路 - Google Patents
センス回路Info
- Publication number
- JPS6025096A JPS6025096A JP58134149A JP13414983A JPS6025096A JP S6025096 A JPS6025096 A JP S6025096A JP 58134149 A JP58134149 A JP 58134149A JP 13414983 A JP13414983 A JP 13414983A JP S6025096 A JPS6025096 A JP S6025096A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistor
- connection point
- sense
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
との発明は、CMOS半導体メモリにおけるセンス回路
に関するもので、特に高速、高感度にメモリセルのデー
タをセンスする差動増幅器に使用されるものである。
に関するもので、特に高速、高感度にメモリセルのデー
タをセンスする差動増幅器に使用されるものである。
従来、CMOS半導体メモリにおけるセンス回路は、第
1図に示すように構成されている。この回路は、いわゆ
るカレントミラー型センス回路と呼ばれるもので、図に
おいて、QISQ2は一対のNチャネル型差動入力MO
S )ランジスタ、Q3 、Q、4はカレントミラー回
路を構成するPチャネル型MO8)ランジスタである。
1図に示すように構成されている。この回路は、いわゆ
るカレントミラー型センス回路と呼ばれるもので、図に
おいて、QISQ2は一対のNチャネル型差動入力MO
S )ランジスタ、Q3 、Q、4はカレントミラー回
路を構成するPチャネル型MO8)ランジスタである。
上記MOSトランゾスタQ1−Qzの一端は共通接続さ
れ、この共通接続点と接地点GND間には、ダートが電
源電圧VCCで導通設定されて定電流源とじて働くNチ
ャネル型のHo5)ランジスタQ5が挿接される。また
、上記MO8)ランジスタQi+Q2のダートにはそれ
ぞれビット線BL、BL(あるいはデータ線百、D)が
接続され、他端にはそれぞれ上記MO8)ランジスタQ
s 、Q4を介して、電源電圧VCCが印加される端子
111゜112が接続される。さらに、上記MO8トラ
ンジスタQ3−Q4のダートは共通接続され、この共通
接続点には上記MO8)ランジスタQt と91との接
続点Aが接続される。そして、ビット線BL、BLの電
位に基づいてHo8 )ランジスタQl 、Q2が導通
制御され、MOSトランジスタQ2とQ4との接続点B
から差動増幅出力Doを得る。
れ、この共通接続点と接地点GND間には、ダートが電
源電圧VCCで導通設定されて定電流源とじて働くNチ
ャネル型のHo5)ランジスタQ5が挿接される。また
、上記MO8)ランジスタQi+Q2のダートにはそれ
ぞれビット線BL、BL(あるいはデータ線百、D)が
接続され、他端にはそれぞれ上記MO8)ランジスタQ
s 、Q4を介して、電源電圧VCCが印加される端子
111゜112が接続される。さらに、上記MO8トラ
ンジスタQ3−Q4のダートは共通接続され、この共通
接続点には上記MO8)ランジスタQt と91との接
続点Aが接続される。そして、ビット線BL、BLの電
位に基づいてHo8 )ランジスタQl 、Q2が導通
制御され、MOSトランジスタQ2とQ4との接続点B
から差動増幅出力Doを得る。
上記のよう1 構成において、例えば、MOSトランジ
スタQlに入力されるビット線i、(あるいはデータ線
五)の電位が一定値で、ビット線BL(あるいはデータ
線D)の電位のみが変化する場合は、MOSトランジス
タQ2の相互コンダクタンスf1mの変化により出力信
号DOを得、また、ビット線BLの電位が一定値でビッ
ト線BLの電位のみが変化する場合は、Ho8 )ラン
ジスタQ1の相互コンダクタンスpmの変化により接続
点Aの電位が変化し、この電位変化に基すいてHo3
)ランゾスタQ3#Q4−から成るカレントミラー回路
の供給電流が変化することによりセンス出力を得ている
。しかし、このようなセンス方式ではセンス速度が遅い
欠点があシ、特に、ビット線BL、BLの電位レベルが
電源電圧VCCに近いレベルで変化する場合にはこの欠
点が顕著と々る。
スタQlに入力されるビット線i、(あるいはデータ線
五)の電位が一定値で、ビット線BL(あるいはデータ
線D)の電位のみが変化する場合は、MOSトランジス
タQ2の相互コンダクタンスf1mの変化により出力信
号DOを得、また、ビット線BLの電位が一定値でビッ
ト線BLの電位のみが変化する場合は、Ho8 )ラン
ジスタQ1の相互コンダクタンスpmの変化により接続
点Aの電位が変化し、この電位変化に基すいてHo3
)ランゾスタQ3#Q4−から成るカレントミラー回路
の供給電流が変化することによりセンス出力を得ている
。しかし、このようなセンス方式ではセンス速度が遅い
欠点があシ、特に、ビット線BL、BLの電位レベルが
電源電圧VCCに近いレベルで変化する場合にはこの欠
点が顕著と々る。
この発明は、上記のような事情に鑑みてなされたもので
、そめ目的とするところは、高速でかつ高感度なセンス
動作が可能なセンス回路を提供することである。
、そめ目的とするところは、高速でかつ高感度なセンス
動作が可能なセンス回路を提供することである。
すなわち、この発明においては、高速でかつ高感度なセ
ンス動作を達成するために、カレントミラー型センス回
路を2段縦続接続したもので、一端が共通接続されて第
1電流源に接続されそれぞれのダートに差動入力信号が
供給される一対の第1導雷型第1.第2差動入力MO8
)ランジスタを設けるとともに、これらHo8 )ラン
ジスタの他端に第2導電型の第3.第4 MOSトラン
ジスタから成る第1カレントミラー回路を設けて電、流
を供給する。さらに、上記第1゜第2差動入力MO8)
ランジスタの他端電位がそれぞれのケ゛−トに供給され
、一端が共通接続されて第2電流源に接続される一対の
第2導電型第5.第6 Ho8 )ランジスタを設ける
とともに、とれら第5.第6 kiO8)ランジスタの
他端に第2導電型の第7.第8M0Sトラン・ゾスタか
ら成る第2カレントミラー回路を設けて電流を供給し、
上記第5あるいは第6 Ho8 )ランジスタの他端か
ら出力を得るようにしだものである。
ンス動作を達成するために、カレントミラー型センス回
路を2段縦続接続したもので、一端が共通接続されて第
1電流源に接続されそれぞれのダートに差動入力信号が
供給される一対の第1導雷型第1.第2差動入力MO8
)ランジスタを設けるとともに、これらHo8 )ラン
ジスタの他端に第2導電型の第3.第4 MOSトラン
ジスタから成る第1カレントミラー回路を設けて電、流
を供給する。さらに、上記第1゜第2差動入力MO8)
ランジスタの他端電位がそれぞれのケ゛−トに供給され
、一端が共通接続されて第2電流源に接続される一対の
第2導電型第5.第6 Ho8 )ランジスタを設ける
とともに、とれら第5.第6 kiO8)ランジスタの
他端に第2導電型の第7.第8M0Sトラン・ゾスタか
ら成る第2カレントミラー回路を設けて電流を供給し、
上記第5あるいは第6 Ho8 )ランジスタの他端か
ら出力を得るようにしだものである。
以下、この発明の一実施例について第2図を参照して説
明する。すなわち、一端が共通接続されそれぞれのケ9
−トにビット線BL、BL(あるいはデータ線百、D)
が接続されて差動入力信号が供給される一対の第1導電
型(Nチャネル型)第1.第2差動入力MO8)ランジ
スタQ1pQzを設け、このHo8 )ランジスタQt
eQzの一端の共通接続点と接地点GND間には、ダー
トが電源電圧vccで導通設定され第1電流源として働
くNチャンネル型のHo3 )ランジスタQ5を挿接す
る。上記MO8)ランジスタQ1 、Q2の他端にはそ
れぞれ、第1カレントミラー回路として働く第3.第4
Ho8 )ランジスタQ3=Q4を介して、電源電圧
VCCが印加される端子111el12を接続する。上
記MO8)ランノスタQB 、Q4のダートを共通接続
し、この共通接続点はHo8 )ランジスタQ1とQ3
との接続点Aに接続する。上記接続点AおよびHo8
)ランジスタQ2とQ4との接続点Bには、一端が共通
接続された一対のNチャネル型第51第6 Ho8 )
ランジスタQ6−Q7のダートをそれぞれ接続する。上
記MO8)ランジスタQs 、Qγの一端の共通接続点
と接地点GND間には、ケヤートが電源電圧VCCで導
通設定され第2電流源として働くNチャネル型のMOS
トランジスタQ8を挿接する。また、上記MOSトラン
ジスタQe 、Qyの他端にはそれぞれ、第2カレント
ミラー回路として働く第7.第8MO8)ランジスタQ
9 pQioを介して電源電圧VCCが印加される端子
113.11.を接続する。上記MO8)ランジスタQ
*tQ+oのデートは共通接続し、この共通接続点はM
OS )ランジスタQ6とQ、との接続点Cに接続して
成る。
明する。すなわち、一端が共通接続されそれぞれのケ9
−トにビット線BL、BL(あるいはデータ線百、D)
が接続されて差動入力信号が供給される一対の第1導電
型(Nチャネル型)第1.第2差動入力MO8)ランジ
スタQ1pQzを設け、このHo8 )ランジスタQt
eQzの一端の共通接続点と接地点GND間には、ダー
トが電源電圧vccで導通設定され第1電流源として働
くNチャンネル型のHo3 )ランジスタQ5を挿接す
る。上記MO8)ランジスタQ1 、Q2の他端にはそ
れぞれ、第1カレントミラー回路として働く第3.第4
Ho8 )ランジスタQ3=Q4を介して、電源電圧
VCCが印加される端子111el12を接続する。上
記MO8)ランノスタQB 、Q4のダートを共通接続
し、この共通接続点はHo8 )ランジスタQ1とQ3
との接続点Aに接続する。上記接続点AおよびHo8
)ランジスタQ2とQ4との接続点Bには、一端が共通
接続された一対のNチャネル型第51第6 Ho8 )
ランジスタQ6−Q7のダートをそれぞれ接続する。上
記MO8)ランジスタQs 、Qγの一端の共通接続点
と接地点GND間には、ケヤートが電源電圧VCCで導
通設定され第2電流源として働くNチャネル型のMOS
トランジスタQ8を挿接する。また、上記MOSトラン
ジスタQe 、Qyの他端にはそれぞれ、第2カレント
ミラー回路として働く第7.第8MO8)ランジスタQ
9 pQioを介して電源電圧VCCが印加される端子
113.11.を接続する。上記MO8)ランジスタQ
*tQ+oのデートは共通接続し、この共通接続点はM
OS )ランジスタQ6とQ、との接続点Cに接続して
成る。
そして、−上記MO8)ランジスタQ7とQtoとの接
続点から出力り、を得る。
続点から出力り、を得る。
上記のような構成において第3図(a) 、 (b)の
シュミレーション波形を参照して動作を説明する。
シュミレーション波形を参照して動作を説明する。
なお(a)図は、ビット線BL、BLの電位Vle■2
をそれぞれ示しており、(b)図は、接続点A。
をそれぞれ示しており、(b)図は、接続点A。
Bの電位v3.v4および出力信号り。の電位v5を示
している。今、図示するように、ビット線W1の電位■
lが’Vccレベル(5v)一定で、BLの電位v2が
低下して行くようなCMOS半導体メモリにおける最悪
売件では、接続点Aの電位v3は電源電圧Vc’c (
5V )と接地電位GND (OV )との中間電位で
ほぼ一定である。
している。今、図示するように、ビット線W1の電位■
lが’Vccレベル(5v)一定で、BLの電位v2が
低下して行くようなCMOS半導体メモリにおける最悪
売件では、接続点Aの電位v3は電源電圧Vc’c (
5V )と接地電位GND (OV )との中間電位で
ほぼ一定である。
一方、接続点Bの電位v4は、上記ビット線BLの電位
v2が反転増幅されるため上昇する。
v2が反転増幅されるため上昇する。
上記接続点A、Bの電位V 3 * V 4に基フ゛い
てMOS トランジスタQ6−Q7が導通制御されセン
ス動作が行なわれる。このため、電位v3 。
てMOS トランジスタQ6−Q7が導通制御されセン
ス動作が行なわれる。このため、電位v3 。
V4 トが充分なハイレベルあるいはローレベルに設定
される前に、この電位を2段目の回路で増幅して比較出
力が得られるので、高速でかつ高感度なセンス動作が可
能である。
される前に、この電位を2段目の回路で増幅して比較出
力が得られるので、高速でかつ高感度なセンス動作が可
能である。
なお、との発明は上記実施例に限定されるものてはなく
、第4図に示すように構成しても良い。図において、前
記第2図と同一、11(酸部には同じ符号を付してその
説明は省略する。すなわち、上記第2図におけるMOS
)ランジスタQ3yQ4のダート共通接続点をトラン
ジスタQ2とQ4との接続点B側に接続したものである
。第5図に、ビット線BL、BLの電位が前記第3図(
、)に示したように変化した場合の各点における電位の
シュミレーション波形を示す。上記シーミレージョン波
形かられかるように、このような構成においても前記実
施例とほぼ同様な効果が得られる。
、第4図に示すように構成しても良い。図において、前
記第2図と同一、11(酸部には同じ符号を付してその
説明は省略する。すなわち、上記第2図におけるMOS
)ランジスタQ3yQ4のダート共通接続点をトラン
ジスタQ2とQ4との接続点B側に接続したものである
。第5図に、ビット線BL、BLの電位が前記第3図(
、)に示したように変化した場合の各点における電位の
シュミレーション波形を示す。上記シーミレージョン波
形かられかるように、このような構成においても前記実
施例とほぼ同様な効果が得られる。
以上説明したようにこの発明によれば、高速でかつ高感
度なセンス動作が可能なセンス回路が得られる。
度なセンス動作が可能なセンス回路が得られる。
第1図は従来のセンス回路を示す図、第2図はこの発明
の一実施例に係るセンス回路を示す図、第3図は上記第
2図の回路の動作を説明するだめのシュミレーション波
形図、第4図および第5図はそれぞれこの発明の他の実
施例を説明するための回路図およびシュミレーション波
形図である。 QtpQz・・・第1.第2差動入力MO8)ランソス
タ、Q3=Q4・・・第3.第4 MOS )ランジス
タ、Q5・・・MOS )ランジスタ(第1電流源)、
QsyQy・・・第5.第6 MOS )ランジスタ、
Q9 p Qxo−第7.第8 MOS )ランジスタ
、Q8・・・MOSトランジスタ(第2電流源)、D。 ・・・出力信号。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 (a) Q間[n=]−− 昭和 年 月 日 特許庁長官 若 杉 和 夫 殿 1、事件の表示 特願昭58−134149号 2、発明の名称 センス回路 3 補正をする渚 事件との関係 特許出願人 (30’7)東京芝浦電気株式会社 4、代理人 6 補正の対象 明細書、図面 7、補正の内容 (1)明細書の第8頁第6行目に、「反転増幅されるプ
ヒめ上昇する。」とある後に次の文章を追加する。 [一方、図中5on8 以降のように、ビット線BLの
電位V、がVccレベル(5■)一定で訂の電位■1が
低下して行く条件では、接続点Bの電位V4はカレント
ミラー回路の供給電流変化により下降する。」 (2) 図面の第3図(a)を別紙図面に示す通り訂正
する。
の一実施例に係るセンス回路を示す図、第3図は上記第
2図の回路の動作を説明するだめのシュミレーション波
形図、第4図および第5図はそれぞれこの発明の他の実
施例を説明するための回路図およびシュミレーション波
形図である。 QtpQz・・・第1.第2差動入力MO8)ランソス
タ、Q3=Q4・・・第3.第4 MOS )ランジス
タ、Q5・・・MOS )ランジスタ(第1電流源)、
QsyQy・・・第5.第6 MOS )ランジスタ、
Q9 p Qxo−第7.第8 MOS )ランジスタ
、Q8・・・MOSトランジスタ(第2電流源)、D。 ・・・出力信号。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 (a) Q間[n=]−− 昭和 年 月 日 特許庁長官 若 杉 和 夫 殿 1、事件の表示 特願昭58−134149号 2、発明の名称 センス回路 3 補正をする渚 事件との関係 特許出願人 (30’7)東京芝浦電気株式会社 4、代理人 6 補正の対象 明細書、図面 7、補正の内容 (1)明細書の第8頁第6行目に、「反転増幅されるプ
ヒめ上昇する。」とある後に次の文章を追加する。 [一方、図中5on8 以降のように、ビット線BLの
電位V、がVccレベル(5■)一定で訂の電位■1が
低下して行く条件では、接続点Bの電位V4はカレント
ミラー回路の供給電流変化により下降する。」 (2) 図面の第3図(a)を別紙図面に示す通り訂正
する。
Claims (1)
- 一)4Mが共通接続されそれぞれのダートに差動入力信
号が供給される一対の第1導電型第1゜第2差動入力M
O3)ランジスタと、第2導電型の第3.第4M0Sト
ランジスタから成り、上記m1.ta2差動入力MO8
)ランジスタの他端にそれぞil、電流を供給する第1
カレントミラー回路と、上記第1.第2差動入力MOS
トランジスタの共通接続点に配設される第1電流源と、
上記hff 1.m 2差動入力MO8)ラン・クスタ
の他端の電位がそれぞれのr−)に供給され、一端が共
通接続される一対の第1導電型第5.第6MO8)ラン
ジスタと、第2導電型の第7.第8MO8)ランジスク
から成り、上記第5.第6MO8)ランジスタの他端に
電流を供給する第2カレントミラー回路と、上記第5.
第6 MOS )ランジスタの共通接続点に配設される
第2電流源とを具備し、上記第5あるいは第6 MOS
)ランジスタの他端から出力を得る如く構成したこと
を特徴とするセンス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58134149A JPS6025096A (ja) | 1983-07-22 | 1983-07-22 | センス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58134149A JPS6025096A (ja) | 1983-07-22 | 1983-07-22 | センス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6025096A true JPS6025096A (ja) | 1985-02-07 |
Family
ID=15121609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58134149A Pending JPS6025096A (ja) | 1983-07-22 | 1983-07-22 | センス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6025096A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6284487A (ja) * | 1985-10-09 | 1987-04-17 | Nec Corp | 差動増幅器 |
JPS62157398A (ja) * | 1985-12-28 | 1987-07-13 | Toshiba Corp | 半導体記憶装置 |
JPS63222386A (ja) * | 1987-03-12 | 1988-09-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
-
1983
- 1983-07-22 JP JP58134149A patent/JPS6025096A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6284487A (ja) * | 1985-10-09 | 1987-04-17 | Nec Corp | 差動増幅器 |
JPS62157398A (ja) * | 1985-12-28 | 1987-07-13 | Toshiba Corp | 半導体記憶装置 |
JPH0555959B2 (ja) * | 1985-12-28 | 1993-08-18 | Tokyo Shibaura Electric Co | |
JPS63222386A (ja) * | 1987-03-12 | 1988-09-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4584492A (en) | Temperature and process stable MOS input buffer | |
TW209323B (ja) | ||
US20020109547A1 (en) | Slew rate boost circuitry and method | |
US6051999A (en) | Low voltage programmable complementary input stage sense amplifier | |
WO2023097965A1 (zh) | 快速瞬态响应的低压差线性稳压器、芯片及电子设备 | |
JPS61224192A (ja) | 読出し増幅器 | |
JPS60251414A (ja) | 改良形バンドギヤツプ電圧基準回路 | |
JPH01226204A (ja) | 非対称差動増幅器 | |
JP3003625B2 (ja) | Cmlcmos変換回路 | |
JPS6025096A (ja) | センス回路 | |
JPS6282595A (ja) | 共通ゲ−トを有するmos差動センス増幅器 | |
CN213717928U (zh) | 驱动电路及存储芯片 | |
JPS59119589A (ja) | 差動増幅器 | |
JPS62145918A (ja) | 半導体集積回路 | |
JP2806530B2 (ja) | 基準電圧源 | |
JPH02503606A (ja) | センス増幅器 | |
JP2540767B2 (ja) | 差動増幅回路 | |
JPH0523647B2 (ja) | ||
SU664221A1 (ru) | Усилитель считывани | |
JPS63263910A (ja) | 電圧比較器 | |
JPS5834956A (ja) | 入力回路 | |
JPH02294996A (ja) | 半導体記憶装置 | |
TW202312676A (zh) | 省電重置電路 | |
JPH04305894A (ja) | スタティックメモリセル | |
JPS6126996A (ja) | センス回路 |