KR930003522A - 슬루우레이트 스피드엎 회로 - Google Patents

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Abstract

내용 없음.

Description

슬루우레이트 스피드엎 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 회로도,
제3도는 본 발명에 따른 동작 파형도.

Claims (7)

  1. 하나의 차동증폭기와, 상기 차동폭기의 출력단(23)에 게이트가 연결된 제1풀업 트랜지스터(10)를 구비하는 연산증폭기에 있어서, 제1출력단(25)과, 상기 출력단에 게이트가 연결되고 전원전압단과 상기 제1출력단 사이에 채널이 연결된 제2풀업 트랜지스터(9)와, 상기 제1풀업 트랜지스터(10)의 채널의 일단에 연결된 제2출력단(26)과, 상기 제1출력단과 제2출력단 사이에 연결되며 하나의 공통전류 통로와 하나의 풀업전류 통로와 하나의 풀다운 전류 통로를 가지는 전류 조절 수단과, 상기 제2출력단과 접지전압단 사이에 채널이 연결된 제2풀다운 트랜지스터 (11)와, 상기 제1출력단과 접지전압단 사이에 연결된 제2풀다운 트랜지스터(8)를 구비함을 특징으로 하는 슬루우레이트 스피드업 회로.
  2. 제1항에 있어서, 상기 공통전류 통로상에 전류방향이 상기 제1출력단과 제2출력단사이의 전위차에 따라 결정됨을 특징으로 하는 슬루우레이트 스피드엎 회로.
  3. 제1항에 있어서, 상기 풀엎전류롱로가 상기 제1출력단에 게이트가 연결된 제1모오스트랜지스터의 채널이 됨을 특징으로 하는 슬루우레이트 스피드엎 회로.
  4. 제1항에 있어서, 상기 풀다운 통로가 상기 차동증폭기의 출력단에 게이트가 연결된 제2모오스 트랜지스터의 채널이 됨을 특징으로 하는 슬루우레이트 스피드업 회로.
  5. 제1항, 제3항 또는 제4항에 있어서, 상기 제1 및 제2풀업 트랜지스터와 제2모오스 트랜지스터의 도전형이 상기 제1 및 제2풀다운 트랜지스터와 제1모오스 트랜지스터의 도전형과 반대임을 특징으로 하는 슬루우레이트 스피드엎 회로.
  6. 하나의 차동증폭기를 가지는 연산증폭기에 있어서, 제 1 및 제2출력단(25) (26)과, 상기 차동증폭기의 출력단에 게이트가 연결되고 전원공급단과 상기 제2출력단 사이에 채널이 연결된 제1풀업 트랜지스터(10)와, 상기 출력단(23)에 게이트가 연결되고 전원전압단과 상기 제1출력단 사이에 채널 이 연결된 제2풀업 트랜지스터(9)와, 상기 제2출력단과 접지전압단 사이에 채널이 연결된 제1풀다운 트랜지스터(11)와, 상기 제1출력단과 접지전압단 사이에 채널이 연결된 제2풀다운 트랜지스터(8)와, 상기 제1출력단에 게이트가 연결되고 전원공급단과상기 제2출력단 사이에 채널이 연결된 제7풀업 트랜지스터(12)와, 상기 제1출력단에 게이트가 연결되고 상기 제2출력단과 접지전압단 사이에 채널이 연결된 저항을 구비함을 특징으로 하는 슬루우레이트 스피드엎 회로.
  7. 제6항에 있어서, 상기 제1및 제2풀업 트랜지스터와 제3풀다운 트랜지스터의 도전형의 상기 제1및 제2풀다 운 트랜지스터와 제3풀업 트랜지스터의 도전형과 반대임을 특징으로 하는 슬루우레이트 스피드업 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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