JP2712179B2 - メモリ装置 - Google Patents
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Description
【発明の詳細な説明】
A.産業上の利用分野
本発明は、出力バッファ回路を具備する高速SRAM（ス
タチックRAM）等のメモリ装置に関する。 B.発明の概要 本発明は、出力バッファ回路を具備するメモリ装置に
おいて、上記出力バッファ回路を、直列接続される直列
接続される一対の同導電形の絶縁ゲート電解効果トラン
ジスタと、書き込み状態から読み出し状態に遷移する時
にその中点の電位を上記第２の電源端子の電位に近づけ
るプリコンディショニング手段とを有する構成とするこ
とにより、当該メモリ装置の高速動作等を実現するもの
である。 C.従来の技術 一般に、SRAM等のメモリ装置においては、記憶された
データの読み出し等が出力バッファ回路を介して行われ
る。 第４図は、従来のメモリ装置における出力バッファ回
路の一例を示す回路図である。この第４図に示すよう
に、従来例における出力バッファ回路は、PMOSトランジ
スタ（ＰチャンネルMOSトランジスタ）41とNMOSトラン
ジスタ42の各ゲートが、センスアンプからの信号を受け
るインバーター43の出力端子に接続されており、PMOSト
ランジスタ41のソースには電源電圧Vccが供給され、NMO
Sトランジスタ42のソースには接地電圧が供給されるイ
ンバーター構成となっている。そして、上記各MOSトラ
ンジスタ41,42の共通接続されたドレインには、入出力
端子44が接続されており、この入出力端子44には入力バ
ッファ回路（図示せず）も接続されている。 このような出力バッファ回路を有するメモリ装置の動
作は、センスアンプからの信号を当該出力バッファ回路
で増幅して出力する。そして、上記入出力端子44からの
出力信号によって、例えば他のデバイス等である負荷容
量CLが駆動されることになる。 D.発明が解決しようとする問題点 上述のような回路構成（第４図参照）からなる出力バ
ッファ回路では、TTL（トランジスタ・トランジスタ・
ロジック）との整合性を得るために、そのレファレンス
レベルVrefを接地電圧（0V）と電源電圧Vcc（5V）の中
間ではなく、TTLにおける“HTTL”レベル（約2.4V）と
“LTTL”レベル（約0.6V）の中間の約1.5Vとしている。 ところが、このようにレファレンスレベルVrefが、接
地電圧（0V）と電源電圧Vcc（5V）の中間のVcc/2ではな
く約1.5Vとされることから、その動作に次のような問題
が生ずる。 すなわち、第５図に示すように、出力信号を“H"レベ
ル（5V）からレファレンスレベルVrefに遷移させる場合
（波形Ａ）と、“L"レベル（0V）からレファレンスレベ
ルVrefに遷移させる場合（波形Ｂ）を比較してみると、
“H"レベルからレファレンスレベルVrefに遷移させる方
が電位差が大きい。その“H"レベルからレファレンスレ
ベルVrefに遷移させる動作は、主に第４図に示したNMOS
トランジスタ42を駆動させて行われるが、このように電
位差が大きいことから、仮にPMOSトランジスタ41とNMOS
トランジスタ42を同じサイズで形成した時では、“H"レ
ベルからレファレンスレベルVrefに遷移させる動作の方
がその遅延時間が長いことになる。 これに対して、NMOSトランジスタ42のサイズを大きく
して、駆動能力を増大させれば、高速なレベルの変動が
可能となり、各レベルスイングの速度は上記レファレン
スレベルVrefに対して対称的となる。しかし、NMOSトラ
ンジスタ42のサイズのみを大きくして大電流を引き込む
ように動作させた時には、その過大な過渡電流ｉ（ラッ
シュカレント）によってソース側の接地電圧が変動す
る。特に多ビット構成のメモリ装置にあっては、それだ
けポート数Ｎが大きく、リード，ボンディング部，基板
配線等の合成インダクタンスをＬとすると、変動する接
地電圧（ノイズ）ΔVNOは、 ΔVNO＝（Δi/Δｔ）×Ｎ×Ｌ で与えられ（なお、ｔは時間,Nは出力端子数であ
る。）、多ビット構成とするほど過渡電流によるノイズ
ΔVNOは大きくなる。そして、そのような過渡電流によ
るノイズによっては、メモリが誤動作することになる。 そこで、本発明は上述の問題点に鑑み、ノイズ等の問
題が解決されると共に高速な出力が可能な出力バッファ
回路を有するメモリ装置の提供を目的とする。 E.問題点を解決するための手段 本発明は、第１の電源端子と第２の電源端子の間に直
列接続されると共にその接続の中点が入出力端子と接続
される一対の同導電形の絶縁ゲート電解効果トランジス
タと、上記中点に接続されて書き込み状態から読み出し
状態に遷移する時にその中点の電位を上記第２の電源端
子の電位に近づけるプリコンディショニング手段とを有
した出力バッファ回路を具備してなるメモリ装置により
上述の技術的課題を解決する。 F.作用 一対の同導電形の絶縁ゲート電解効果トランジスタ例
えばNMOSトランジスタ（ＮチャンネルMOSトランジス
タ）を第１の電源端子と第２の電源端子の間に直列接続
し、例えば上記第１の電源端子に印加される電源電圧Vc
cを5.0V、上記第２の電源端子に印加される接地電圧を0
Vとすると、閾値電圧による電位降下Vth（≒0.7
〔Ｖ〕）と、基板効果による電位降下ΔVth（≒1.0
〔Ｖ〕）によって、出力信号の“H"レベルの電位VH（≒
Vcc−Vth−ΔVth）を約3.3V（∵VH≒5.0−0.7−1.0
〔Ｖ〕）程度にすることができる。すると、“L"レベル
（ローレベル）と“H"レベル（ハイレベル）の中心がTT
Lのロジック中心である約1.5V近傍となり、出力信号が
“H"レベルから“L"レベルに遷移する時間が短縮され、
その動作の高速化が実現される。また、同時に“H"レベ
ルが約3.3V程度であるため、過渡電流による接地電圧の
持ち上がりも小さくなり、ノイズが低減されてメモリの
誤動作が防止される。 ところで、入出力端子に出力信号が現れるメモリ装置
にあっては、書き込み状態から読み出し状態に遷移する
時に、出力負荷容量によって書き込みデータの電源電圧
Vccの電圧（例えば5V）が上記接続の中点に残っている
おそれがある。そこで、プリコンディショニング手段を
接続して動作させることで、このような書き込み状態か
ら読み出し状態に遷移する時の問題も解決されることに
なる。 G.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。 第１の実施例 本実施例のメモリ装置は、プッシュプル構成となるよ
うに２つのNMOSトランジスタを電源電圧Vccと接地電圧
との間に直列接続させ、低い電圧のハイレベル出力電圧
を得る出力バッファ回路を具備してなるメモリ装置であ
って、高速動作やノイズの低減等を実現するものであ
る。また、本実施例にかかる出力バッファ回路には、所
要の降圧回路が設けられ、書き込み状態から読み出し状
態の遷移時にも十分に高速動作を実現することができ
る。 まず、本実施例のメモリ装置の回路構成は、第１図に
示すような出力バッファ回路１を具備する回路構成とさ
れている。 第１図に示すように、この出力バッファ回路１は、電
源電圧Vccと接地電圧GNDとの間に直列接続され、且つそ
の接続の中点Ｍが入出力端子６と接続される一対の同導
電形の絶縁ゲート電解効果トランジスタとして２つのNM
OSトランジスタ2,3を有している。ドレインに電源電圧V
ccが供給される上記NMOSトランジスタ２のゲートには、
インバーター５の出力端子が接続され、そのインバータ
ー５の入力端子には、センスアンプからの信号が入力す
る。また、ソースに接地電圧GNDが供給される上記NMOS
トランジスタ３のゲートには、直接上記センスアンプか
らの信号が入力する。 上記２つのNMOSトランジスタ2,3の接続の中点Ｍに
は、さらにNMOSトランジスタ４からなる降圧回路がプリ
コンディショニング手段として接続されている。このNM
OSトランジスタ４は、その一端が上記中点Ｍに接続する
が、他端は接地電圧GNDが供給される構成となってい
る。このNMOSトランジスタ４のゲートは、後述するよう
に▲▼（ライト・イネーブル）信号を検出してパル
ス信号ΦPWEを発生させるWE遷移検出回路10に接続す
る。 なお、上記２つのNMOSトランジスタ2,3の接続の中点
Ｍと接続する入出力端子６には、書き込み時のデータが
入力する入力バッファ回路7,7が接続する。 このような回路構成を有する本実施例のメモリ装置
は、その論理振幅がGND（例えば0V）〜Vcc（例えば5V）
となるのではなく、GND〜Vcc−Vth−ΔVth（≒3.3V）を
論理振幅としている。これは、上述のような回路構成す
なわち電源電圧Vccと接地電圧GNDとの間に直列に２つの
NMOSトランジスタ2,3を接続し、NMOSトランジスタ２を
インバーター５を介して駆動することで得られるもので
ある。 ここで、これら２つのNMOSトランジスタ2,3の動作に
ついて説明すると、はじめに例えばセンスアンプからの
信号が“H"レベル（ハイレベル）であるときでは、セン
スアンプからの信号が直接ゲートに供給されるNMOSトラ
ンジスタ３はオン状態とされ、センスアンプからの信号
がインバーター５を介してゲートに供給されるNMOSトラ
ンジスタ２はオフ状態とされる。このため出力が取り出
される中点Ｍの電位は接地電圧GNDのレベルである。 次に、センスアンプからの信号が“L"レベル（GNDレ
ベル）であるときには、上記NMOSトランジスタ３はオフ
状態とされ、逆にセンスアンプからの信号がインバータ
ー５を介してゲートに供給されるNMOSトランジスタ２は
オン状態とされる。このとき、NMOSトランジスタ２では
ドレイン，ゲートが共に電源電圧Vccとされることか
ら、そのソース電位は閾値電圧Vth（≒0.7V）分だけ降
下し、さらに基板効果によってΔVth（≒1.0V）分だけ
降下する。このためドレインの電圧が例えば5Vであって
も、上記中点Ｍの電位は約3.3V程度となる。 このように、本実施例のメモリ装置では、出力バッフ
ァ回路の出力電圧の“H"レベル側の電圧が、閾値電圧V
thとその基板効果による電圧降下分ΔVthにより低めの
電圧となる。このため、論理振幅は約０〜約3.3Vとな
り、TTLと整合性を得るための1.5V程度の電圧をレファ
レンスレベルVrefとする装置にあって、“H"レベルから
“L"レベルに遷移する場合であっても十分な高速動作が
なされることになる。また、このように出力電圧の“H"
レベル側の電圧が低めの電圧となることから、負荷容量
CLから遷移時に接地側へ流れ込む過渡電流（ラッシュカ
レント）も小さくなり、ノイズΔVNOの低減が図られる
ことになる。 上述のように、本実施例のメモリ装置では、その出力
バッファ回路１からの出力電圧のハイレベル側が低電圧
となることから、高速動作や接地ノイズの低減等を実現
する。しかし、書き込み状態時では、入出力端子６に接
続する端子８に例えばCMOS回路装置等からの5Vの書き込
み電圧が供給されている場合があり、その書き込み状態
から出力バッファ回路１の動作時である読み出し状態に
遷移する時に、上記接続の中点Ｍに5Vの電位が残存して
いることがある。そこで、本実施例のメモリ装置では、
降圧回路をNMOSトランジスタ４により構成して遷移時の
問題も解決している。 上記降圧回路は、ドレインが上記中点Ｍに接続されソ
ースが接地されるNMOSトランジスタ４により構成され、
ゲートはWE遷移検出回路10に接続されている。ここで、
WE遷移検出回路10は、▲▼信号が供給される入力端
子17に各インバーター11,12,13が直列接続され、そのイ
ンバーター13の出力側にΦPWEのパルス幅をその容量値
で定める容量14が接続している。上記入力端子17はさら
にNANDゲート15の入力側に接続され、上記容量14の上記
インバーター13と接続する側も該NANDゲート15の入力側
と接続している。このNANDゲート15の出力側にはインバ
ーター16が接続され、そのインバーター16の出力電圧が
上記NMOSトランジスタ４のゲートに供給される構成とな
っている。 このようなNMOSトランジスタ４及びWE遷移検出回路10
を具備してなる本実施例のメモリ装置の書き込み状態か
ら読み出し状態への遷移時の動作について第２図を参照
しながら説明する。第２図に示すように、時刻t1でアド
レス信号に同期しながら書き込み状態で“L"レベルとさ
れていたWE信号が“H"レベルに変動する。これで当該メ
モリ装置は読み出し状態へと遷移する。すると、上記WE
遷移検出回路10の入力端子17が“L"レベルから“H"レベ
ルへと変動することから、上記NANDゲート15の第一入力
端子には“H"レベルが供給され、容量14と接続する第二
入力端子にはその容量14の放電を待って“L"レベルが供
給される。このため、時刻t2で直接入力端子17と接続す
る入力端子が“H"レベルとなってから、容量14が放電す
るまでの間でのパルスが発生し、インバーター16を介し
て“H"レベルとなったパルス信号ΦPWEが上記NMOSトラ
ンジスタ４のゲートに供給される。 このようにNMOSトランジスタ４に“H"レベルのパルス
信号が供給された時には、当該NMOSトランジスタ４はオ
ン状態とされ、上記接続の中点Ｍに残存していた5Vの電
圧はNMOSトランジスタ４のソース側の接地GNDに降圧さ
れて行くことになる。そして、時刻t3で出力電圧を入出
力端子６に現す時では、上述の降圧回路で既に定常的な
読み出し状態の時と同様に降圧されており、本実施例の
メモリ装置では高速な出力動作が実現されることにな
る。 第２の実施例 本実施例のメモリ装置は、第３図に示すように、その
出力バッファ回路30に昇圧回路を設けたものであり、電
源電圧Vccが変化した場合、その変化に追従して確実な
動作を行わせるようにしたものである。 まず、その構成について第３図を参照しながら説明す
ると、出力バッファ回路30は、第１の実施例と同様に、
電源電圧Vccと接地電圧GNDとの間に直列接続され且つそ
の接続の中点Ｍが入出力端子６と接続される２つのNMOS
トランジスタ2,3を有し、NMOSトランジスタ２のゲート
にはインバーター５が接続され、センスアンプから信号
がそのインバーター５とNMOSトランジスタ３に入力する
ように接続されている。 また、上記２つのNMOSトランジスタ2,3の接続の中点
Ｍには、第１の実施例と同様に、降圧回路となるNMOSト
ランジスタ４が設けられているが、特に本実施例のメモ
リ装置では、上記中点ＭにPMOSトランジスタ31を電源電
圧Vccとの間で接続しており、このPMOSトランジスタ31
のゲートは電源電圧検出回路32と接続する。このPMOSト
ランジスタ31は昇圧回路として機能し、例えば電源電圧
Vccが例えば3.5V以下となったときに、上記電源電圧検
出回路32からの信号でPMOSトランジスタ31がオン状態と
なって動作する。 なお、上記中点Ｍと接続する入出力端子６には、書き
込み時のデータが入力する入力バッファ回路７等も接続
するが、図示を省略する。 このような構成の本実施例のメモリ装置は、その出力
バッファ回路30にPMOSトランジスタ31が接続され、電源
電圧Vccがある低電圧となったときに電源電圧検出回路3
2からそのPMOSトランジスタ31への信号が送られる。す
ると、PMOSトランジスタ31がオン状態となって、中点Ｍ
の電位を電源電圧Vcc側へ引き上げることができる。第
１の実施例の構成では、電源電圧Vccの電圧が低電圧と
なった時例えば電源電圧Vccが3.0Vとなった場合では、
その出力電圧が1.5V程度となって動作が困難となる。し
かし、本実施例では、このように電源電圧Vccが低電圧
化した時でも上記PMOSトランジスタ31の動作によって十
分に動作させることができる。 なお、第１の実施例と同じ部分については、同じ引用
符号を用い、その説明を省略する。 H.発明の効果 本発明のメモリ装置は、その出力バッファ回路が直列
接続された一対の同導電形の絶縁ゲート電解効果トラン
ジスタとして構成されて、その論理振幅のハイレベル側
が低い電圧となることから、読み出しの高速動作や接地
ノイズ等の低減等を実現することができる。 また、プリコンディショニング手段を設けることで、
書き込み状態から読み出し状態へ遷移する時にも同様に
高速動作をさせることができる。
タチックRAM）等のメモリ装置に関する。 B.発明の概要 本発明は、出力バッファ回路を具備するメモリ装置に
おいて、上記出力バッファ回路を、直列接続される直列
接続される一対の同導電形の絶縁ゲート電解効果トラン
ジスタと、書き込み状態から読み出し状態に遷移する時
にその中点の電位を上記第２の電源端子の電位に近づけ
るプリコンディショニング手段とを有する構成とするこ
とにより、当該メモリ装置の高速動作等を実現するもの
である。 C.従来の技術 一般に、SRAM等のメモリ装置においては、記憶された
データの読み出し等が出力バッファ回路を介して行われ
る。 第４図は、従来のメモリ装置における出力バッファ回
路の一例を示す回路図である。この第４図に示すよう
に、従来例における出力バッファ回路は、PMOSトランジ
スタ（ＰチャンネルMOSトランジスタ）41とNMOSトラン
ジスタ42の各ゲートが、センスアンプからの信号を受け
るインバーター43の出力端子に接続されており、PMOSト
ランジスタ41のソースには電源電圧Vccが供給され、NMO
Sトランジスタ42のソースには接地電圧が供給されるイ
ンバーター構成となっている。そして、上記各MOSトラ
ンジスタ41,42の共通接続されたドレインには、入出力
端子44が接続されており、この入出力端子44には入力バ
ッファ回路（図示せず）も接続されている。 このような出力バッファ回路を有するメモリ装置の動
作は、センスアンプからの信号を当該出力バッファ回路
で増幅して出力する。そして、上記入出力端子44からの
出力信号によって、例えば他のデバイス等である負荷容
量CLが駆動されることになる。 D.発明が解決しようとする問題点 上述のような回路構成（第４図参照）からなる出力バ
ッファ回路では、TTL（トランジスタ・トランジスタ・
ロジック）との整合性を得るために、そのレファレンス
レベルVrefを接地電圧（0V）と電源電圧Vcc（5V）の中
間ではなく、TTLにおける“HTTL”レベル（約2.4V）と
“LTTL”レベル（約0.6V）の中間の約1.5Vとしている。 ところが、このようにレファレンスレベルVrefが、接
地電圧（0V）と電源電圧Vcc（5V）の中間のVcc/2ではな
く約1.5Vとされることから、その動作に次のような問題
が生ずる。 すなわち、第５図に示すように、出力信号を“H"レベ
ル（5V）からレファレンスレベルVrefに遷移させる場合
（波形Ａ）と、“L"レベル（0V）からレファレンスレベ
ルVrefに遷移させる場合（波形Ｂ）を比較してみると、
“H"レベルからレファレンスレベルVrefに遷移させる方
が電位差が大きい。その“H"レベルからレファレンスレ
ベルVrefに遷移させる動作は、主に第４図に示したNMOS
トランジスタ42を駆動させて行われるが、このように電
位差が大きいことから、仮にPMOSトランジスタ41とNMOS
トランジスタ42を同じサイズで形成した時では、“H"レ
ベルからレファレンスレベルVrefに遷移させる動作の方
がその遅延時間が長いことになる。 これに対して、NMOSトランジスタ42のサイズを大きく
して、駆動能力を増大させれば、高速なレベルの変動が
可能となり、各レベルスイングの速度は上記レファレン
スレベルVrefに対して対称的となる。しかし、NMOSトラ
ンジスタ42のサイズのみを大きくして大電流を引き込む
ように動作させた時には、その過大な過渡電流ｉ（ラッ
シュカレント）によってソース側の接地電圧が変動す
る。特に多ビット構成のメモリ装置にあっては、それだ
けポート数Ｎが大きく、リード，ボンディング部，基板
配線等の合成インダクタンスをＬとすると、変動する接
地電圧（ノイズ）ΔVNOは、 ΔVNO＝（Δi/Δｔ）×Ｎ×Ｌ で与えられ（なお、ｔは時間,Nは出力端子数であ
る。）、多ビット構成とするほど過渡電流によるノイズ
ΔVNOは大きくなる。そして、そのような過渡電流によ
るノイズによっては、メモリが誤動作することになる。 そこで、本発明は上述の問題点に鑑み、ノイズ等の問
題が解決されると共に高速な出力が可能な出力バッファ
回路を有するメモリ装置の提供を目的とする。 E.問題点を解決するための手段 本発明は、第１の電源端子と第２の電源端子の間に直
列接続されると共にその接続の中点が入出力端子と接続
される一対の同導電形の絶縁ゲート電解効果トランジス
タと、上記中点に接続されて書き込み状態から読み出し
状態に遷移する時にその中点の電位を上記第２の電源端
子の電位に近づけるプリコンディショニング手段とを有
した出力バッファ回路を具備してなるメモリ装置により
上述の技術的課題を解決する。 F.作用 一対の同導電形の絶縁ゲート電解効果トランジスタ例
えばNMOSトランジスタ（ＮチャンネルMOSトランジス
タ）を第１の電源端子と第２の電源端子の間に直列接続
し、例えば上記第１の電源端子に印加される電源電圧Vc
cを5.0V、上記第２の電源端子に印加される接地電圧を0
Vとすると、閾値電圧による電位降下Vth（≒0.7
〔Ｖ〕）と、基板効果による電位降下ΔVth（≒1.0
〔Ｖ〕）によって、出力信号の“H"レベルの電位VH（≒
Vcc−Vth−ΔVth）を約3.3V（∵VH≒5.0−0.7−1.0
〔Ｖ〕）程度にすることができる。すると、“L"レベル
（ローレベル）と“H"レベル（ハイレベル）の中心がTT
Lのロジック中心である約1.5V近傍となり、出力信号が
“H"レベルから“L"レベルに遷移する時間が短縮され、
その動作の高速化が実現される。また、同時に“H"レベ
ルが約3.3V程度であるため、過渡電流による接地電圧の
持ち上がりも小さくなり、ノイズが低減されてメモリの
誤動作が防止される。 ところで、入出力端子に出力信号が現れるメモリ装置
にあっては、書き込み状態から読み出し状態に遷移する
時に、出力負荷容量によって書き込みデータの電源電圧
Vccの電圧（例えば5V）が上記接続の中点に残っている
おそれがある。そこで、プリコンディショニング手段を
接続して動作させることで、このような書き込み状態か
ら読み出し状態に遷移する時の問題も解決されることに
なる。 G.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。 第１の実施例 本実施例のメモリ装置は、プッシュプル構成となるよ
うに２つのNMOSトランジスタを電源電圧Vccと接地電圧
との間に直列接続させ、低い電圧のハイレベル出力電圧
を得る出力バッファ回路を具備してなるメモリ装置であ
って、高速動作やノイズの低減等を実現するものであ
る。また、本実施例にかかる出力バッファ回路には、所
要の降圧回路が設けられ、書き込み状態から読み出し状
態の遷移時にも十分に高速動作を実現することができ
る。 まず、本実施例のメモリ装置の回路構成は、第１図に
示すような出力バッファ回路１を具備する回路構成とさ
れている。 第１図に示すように、この出力バッファ回路１は、電
源電圧Vccと接地電圧GNDとの間に直列接続され、且つそ
の接続の中点Ｍが入出力端子６と接続される一対の同導
電形の絶縁ゲート電解効果トランジスタとして２つのNM
OSトランジスタ2,3を有している。ドレインに電源電圧V
ccが供給される上記NMOSトランジスタ２のゲートには、
インバーター５の出力端子が接続され、そのインバータ
ー５の入力端子には、センスアンプからの信号が入力す
る。また、ソースに接地電圧GNDが供給される上記NMOS
トランジスタ３のゲートには、直接上記センスアンプか
らの信号が入力する。 上記２つのNMOSトランジスタ2,3の接続の中点Ｍに
は、さらにNMOSトランジスタ４からなる降圧回路がプリ
コンディショニング手段として接続されている。このNM
OSトランジスタ４は、その一端が上記中点Ｍに接続する
が、他端は接地電圧GNDが供給される構成となってい
る。このNMOSトランジスタ４のゲートは、後述するよう
に▲▼（ライト・イネーブル）信号を検出してパル
ス信号ΦPWEを発生させるWE遷移検出回路10に接続す
る。 なお、上記２つのNMOSトランジスタ2,3の接続の中点
Ｍと接続する入出力端子６には、書き込み時のデータが
入力する入力バッファ回路7,7が接続する。 このような回路構成を有する本実施例のメモリ装置
は、その論理振幅がGND（例えば0V）〜Vcc（例えば5V）
となるのではなく、GND〜Vcc−Vth−ΔVth（≒3.3V）を
論理振幅としている。これは、上述のような回路構成す
なわち電源電圧Vccと接地電圧GNDとの間に直列に２つの
NMOSトランジスタ2,3を接続し、NMOSトランジスタ２を
インバーター５を介して駆動することで得られるもので
ある。 ここで、これら２つのNMOSトランジスタ2,3の動作に
ついて説明すると、はじめに例えばセンスアンプからの
信号が“H"レベル（ハイレベル）であるときでは、セン
スアンプからの信号が直接ゲートに供給されるNMOSトラ
ンジスタ３はオン状態とされ、センスアンプからの信号
がインバーター５を介してゲートに供給されるNMOSトラ
ンジスタ２はオフ状態とされる。このため出力が取り出
される中点Ｍの電位は接地電圧GNDのレベルである。 次に、センスアンプからの信号が“L"レベル（GNDレ
ベル）であるときには、上記NMOSトランジスタ３はオフ
状態とされ、逆にセンスアンプからの信号がインバータ
ー５を介してゲートに供給されるNMOSトランジスタ２は
オン状態とされる。このとき、NMOSトランジスタ２では
ドレイン，ゲートが共に電源電圧Vccとされることか
ら、そのソース電位は閾値電圧Vth（≒0.7V）分だけ降
下し、さらに基板効果によってΔVth（≒1.0V）分だけ
降下する。このためドレインの電圧が例えば5Vであって
も、上記中点Ｍの電位は約3.3V程度となる。 このように、本実施例のメモリ装置では、出力バッフ
ァ回路の出力電圧の“H"レベル側の電圧が、閾値電圧V
thとその基板効果による電圧降下分ΔVthにより低めの
電圧となる。このため、論理振幅は約０〜約3.3Vとな
り、TTLと整合性を得るための1.5V程度の電圧をレファ
レンスレベルVrefとする装置にあって、“H"レベルから
“L"レベルに遷移する場合であっても十分な高速動作が
なされることになる。また、このように出力電圧の“H"
レベル側の電圧が低めの電圧となることから、負荷容量
CLから遷移時に接地側へ流れ込む過渡電流（ラッシュカ
レント）も小さくなり、ノイズΔVNOの低減が図られる
ことになる。 上述のように、本実施例のメモリ装置では、その出力
バッファ回路１からの出力電圧のハイレベル側が低電圧
となることから、高速動作や接地ノイズの低減等を実現
する。しかし、書き込み状態時では、入出力端子６に接
続する端子８に例えばCMOS回路装置等からの5Vの書き込
み電圧が供給されている場合があり、その書き込み状態
から出力バッファ回路１の動作時である読み出し状態に
遷移する時に、上記接続の中点Ｍに5Vの電位が残存して
いることがある。そこで、本実施例のメモリ装置では、
降圧回路をNMOSトランジスタ４により構成して遷移時の
問題も解決している。 上記降圧回路は、ドレインが上記中点Ｍに接続されソ
ースが接地されるNMOSトランジスタ４により構成され、
ゲートはWE遷移検出回路10に接続されている。ここで、
WE遷移検出回路10は、▲▼信号が供給される入力端
子17に各インバーター11,12,13が直列接続され、そのイ
ンバーター13の出力側にΦPWEのパルス幅をその容量値
で定める容量14が接続している。上記入力端子17はさら
にNANDゲート15の入力側に接続され、上記容量14の上記
インバーター13と接続する側も該NANDゲート15の入力側
と接続している。このNANDゲート15の出力側にはインバ
ーター16が接続され、そのインバーター16の出力電圧が
上記NMOSトランジスタ４のゲートに供給される構成とな
っている。 このようなNMOSトランジスタ４及びWE遷移検出回路10
を具備してなる本実施例のメモリ装置の書き込み状態か
ら読み出し状態への遷移時の動作について第２図を参照
しながら説明する。第２図に示すように、時刻t1でアド
レス信号に同期しながら書き込み状態で“L"レベルとさ
れていたWE信号が“H"レベルに変動する。これで当該メ
モリ装置は読み出し状態へと遷移する。すると、上記WE
遷移検出回路10の入力端子17が“L"レベルから“H"レベ
ルへと変動することから、上記NANDゲート15の第一入力
端子には“H"レベルが供給され、容量14と接続する第二
入力端子にはその容量14の放電を待って“L"レベルが供
給される。このため、時刻t2で直接入力端子17と接続す
る入力端子が“H"レベルとなってから、容量14が放電す
るまでの間でのパルスが発生し、インバーター16を介し
て“H"レベルとなったパルス信号ΦPWEが上記NMOSトラ
ンジスタ４のゲートに供給される。 このようにNMOSトランジスタ４に“H"レベルのパルス
信号が供給された時には、当該NMOSトランジスタ４はオ
ン状態とされ、上記接続の中点Ｍに残存していた5Vの電
圧はNMOSトランジスタ４のソース側の接地GNDに降圧さ
れて行くことになる。そして、時刻t3で出力電圧を入出
力端子６に現す時では、上述の降圧回路で既に定常的な
読み出し状態の時と同様に降圧されており、本実施例の
メモリ装置では高速な出力動作が実現されることにな
る。 第２の実施例 本実施例のメモリ装置は、第３図に示すように、その
出力バッファ回路30に昇圧回路を設けたものであり、電
源電圧Vccが変化した場合、その変化に追従して確実な
動作を行わせるようにしたものである。 まず、その構成について第３図を参照しながら説明す
ると、出力バッファ回路30は、第１の実施例と同様に、
電源電圧Vccと接地電圧GNDとの間に直列接続され且つそ
の接続の中点Ｍが入出力端子６と接続される２つのNMOS
トランジスタ2,3を有し、NMOSトランジスタ２のゲート
にはインバーター５が接続され、センスアンプから信号
がそのインバーター５とNMOSトランジスタ３に入力する
ように接続されている。 また、上記２つのNMOSトランジスタ2,3の接続の中点
Ｍには、第１の実施例と同様に、降圧回路となるNMOSト
ランジスタ４が設けられているが、特に本実施例のメモ
リ装置では、上記中点ＭにPMOSトランジスタ31を電源電
圧Vccとの間で接続しており、このPMOSトランジスタ31
のゲートは電源電圧検出回路32と接続する。このPMOSト
ランジスタ31は昇圧回路として機能し、例えば電源電圧
Vccが例えば3.5V以下となったときに、上記電源電圧検
出回路32からの信号でPMOSトランジスタ31がオン状態と
なって動作する。 なお、上記中点Ｍと接続する入出力端子６には、書き
込み時のデータが入力する入力バッファ回路７等も接続
するが、図示を省略する。 このような構成の本実施例のメモリ装置は、その出力
バッファ回路30にPMOSトランジスタ31が接続され、電源
電圧Vccがある低電圧となったときに電源電圧検出回路3
2からそのPMOSトランジスタ31への信号が送られる。す
ると、PMOSトランジスタ31がオン状態となって、中点Ｍ
の電位を電源電圧Vcc側へ引き上げることができる。第
１の実施例の構成では、電源電圧Vccの電圧が低電圧と
なった時例えば電源電圧Vccが3.0Vとなった場合では、
その出力電圧が1.5V程度となって動作が困難となる。し
かし、本実施例では、このように電源電圧Vccが低電圧
化した時でも上記PMOSトランジスタ31の動作によって十
分に動作させることができる。 なお、第１の実施例と同じ部分については、同じ引用
符号を用い、その説明を省略する。 H.発明の効果 本発明のメモリ装置は、その出力バッファ回路が直列
接続された一対の同導電形の絶縁ゲート電解効果トラン
ジスタとして構成されて、その論理振幅のハイレベル側
が低い電圧となることから、読み出しの高速動作や接地
ノイズ等の低減等を実現することができる。 また、プリコンディショニング手段を設けることで、
書き込み状態から読み出し状態へ遷移する時にも同様に
高速動作をさせることができる。
【図面の簡単な説明】
第１図は本発明のメモリ装置の一例を示す要部回路図、
第２図はその動作を示すタイムチャート、第３図は本発
明のメモリ装置の他の一例を示す要部回路図、第４図は
従来のメモリ装置にかかる出力バッファ回路の回路図、
第５図はその従来のメモリ装置の出力波形図である。 １……出力バッファ回路 ２……NMOSトランジスタ ３……NMOSトランジスタ ４……NMOSトランジスタ ５……インバーター ６……入出力端子 Ｍ……中点 10……WE遷移検出回路
第２図はその動作を示すタイムチャート、第３図は本発
明のメモリ装置の他の一例を示す要部回路図、第４図は
従来のメモリ装置にかかる出力バッファ回路の回路図、
第５図はその従来のメモリ装置の出力波形図である。 １……出力バッファ回路 ２……NMOSトランジスタ ３……NMOSトランジスタ ４……NMOSトランジスタ ５……インバーター ６……入出力端子 Ｍ……中点 10……WE遷移検出回路
Claims (1)
- (57)【特許請求の範囲】 １．第１の電源端子と第２の電源端子の間に直列接続さ
れると共にその接続の中点が入出力端子と接続される一
対の同導電形の絶縁ゲート電解効果トランジスタと、 上記中点に接続されて書き込み状態から読み出し状態に
遷移する時にその中点の電位を上記第２の電源端子の電
位に近づけるプリコンディショニング手段と を有した出力バッファ回路を具備してなるメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143285A JP2712179B2 (ja) | 1987-06-10 | 1987-06-10 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143285A JP2712179B2 (ja) | 1987-06-10 | 1987-06-10 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308787A JPS63308787A (ja) | 1988-12-16 |
| JP2712179B2 true JP2712179B2 (ja) | 1998-02-10 |
Family
ID=15335175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143285A Expired - Fee Related JP2712179B2 (ja) | 1987-06-10 | 1987-06-10 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712179B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181828A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| JPS62125712A (ja) * | 1985-11-26 | 1987-06-08 | Nec Corp | 入出力回路 |
-
1987
- 1987-06-10 JP JP62143285A patent/JP2712179B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63308787A (ja) | 1988-12-16 |
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