KR100414264B1 - 슬루율가변연산증폭기 - Google Patents

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Abstract

본 발명은 슬루율 가변 연산 증폭기에 관한 것으로 특히, 프로그래머블 병렬 전류 감산기를 연산 증폭기에 부가하여 n비트의 입력 제어 신호의 조정에 따라 2n단계의 선형적인 전력과 속도의 변화를 보이게 함으로써 연산 증폭기의 동작 속도 및 소모 전력을 조정할 수 있도록 창안한 것이다. 이러한 본 발명은 입력 신호(Vi1)(Vi2)를 차동 증폭하는 연산 증폭기(230)와, 입력 신호(Vi2)에 따라 상기 연산 증폭기(230)로 부가 전류(ladd)를 공급하기 위한 다이나믹 바이어스부(220)와, 제어 신호(CTL)에 따라 상기 연산 증폭기(230)의 슬루율을 가변시키기 위해 상기 부가 전류(ladd)량을 조정하는 병렬 전류 감산기(240)와, 상기 다이나믹 바이어스부(220)와 병렬 전류 감산기(240)에 각각의 바이어스 전압(VB1)(VB2)을 제공하는 스태틱 바이어스부(210)로 구성한다.

Description

슬루율 가변 연산 증폭기
본 발명은 연산 증폭기에 관한 것으로 특히, 외부의 제어 신호에 의해 연산 증폭기의 슬루율을 가변하도록 한 슬류율 가변 연산 증폭기에 관한 것이다.
종래 기술로 첨부된 도1 및 도2 의 회로는 IEEE Journal of Solid-stateCircuits, VOL.24, NO.3, 1989 에 " A Very-High-slew-rate CMOS OP Amp" 라는 제목으로 발표되었다.
이 종래 기술은 도1 의 블럭도에 도시된 바와 같이, 입력 신호(Vi1)(Vi2)를 차동 증폭하는 연산 증폭기(130)와, 상기 입력 신호(Vi1)(Vi2)의 레벨이 일치하지 않으면 상기 연산 증폭기(130)에 추가 공급 전류(ladd)를 발생시켜 슬루율을 향상시키는 다이나믹 바이어스(120)와, 전원(VDD)이 온되면 상기 다이나믹 바이어스(120)와 연산 증폭기(130)에 소정 레벨의 전압을 공급하는 스태틱 바이어스(110)로 구성된다.
이러한 종래 기술의 상세 회로는 도2 와 같다.
상기 스태틱 바이어스(110)는 게이트가 접지된 피모스 트랜지스터(M1)의 소스에 전원(VDD)을 인가하고 그 피모스 트랜지스터(M1)의 드레인을 소스가 접지된 엔모스 트랜지스터(M2)의 드레인-게이트 및 소스가 접지된 엔모스 트랜지스터(M3)의 게이트에 공통 접속하여 그 공통 접속점을 다이나믹 바이어스(120)와 연산 증폭기(130)에 접속하며 상기 엔모스 트랜지스터(M3)의 드레인을 다이나믹 바이어스(120)에 접속하여 구성된다.
상기 다이나믹 바이어스(120)는 전원(VDD)이 소스에 인가된 피모스 트랜지스터(M4)의 게이트-드레인 및 피모스 트랜지스터(M7)의 게이트를 공통 접속하여 그 접속점을 스태틱 바이어스(110)에 접속하고 게이트에 입력 신호(Vi1)(Vi2)를 각기 인가된 엔모스 트랜지스터(M6)(M8)의 드레인을 상기 피모스 트랜지스터(M7)의 드레인에 공통 접속하며 소스가 접지된 엔모스 트랜지스터(M5)(M9)의 드레인을 상기 엔모스트랜지스터(M6)(M8)의 소스에 각기 접속함과 아울러 소스가 접지된 엔모스 트랜지스터(M14)(M16)의 게이트를 각기 접속하고 상기 엔모스 트랜지스터(M5)(M9)의 게이트를 스태틱 바이어스(110)에 공통 접속하며 상기 엔모스 트랜지스터(M14)(M16)의 드레인을 연산 증폭기(130)에 공통 접속하여 구성된다.
상기 연산 증폭기(130)는 전원(VDD)을 피모스 트랜지스터(M10)(M11)(M17)(M19)의 소스에 공통 접속하여 상기 피모스 트랜지스터(M10)의 게이트-드레인 및 상기 피모스 트랜지스터(M17)의 게이트를 입력 신호(Vi1)가 게이트에 인가된 엔모스 트랜지스터(M12)의 드레인과 공통 접속하고 상기 피모스 트랜지스터(M11)의 게이트-드레인 및 상기 피모스 트랜지스터(M19)의 게이트를 입력 신호(Vi2)가 게이트에 인가된 엔모스 트랜지스터(M13)의 드레인과 공통 접속하며 상기 피모스 트랜지스터(M17)의 드레인을 소스가 접지된 엔모스 트랜지스터(M16)의 게이트-드레인 및 엔모스 트랜지스터(M20)의 게이트에 공통 접속하고 상기 엔모스 트랜지스터(M12)(M13)의 소스를 게이트가 스태틱 바이어스(110)에 접속됨과 아울러 소스가 접지된 엔모스 트랜지스터의 드레인에 공통 접속하여 그 공통 접속점을 다이나믹 바이어스(120)에 접속하며 상기 피모스 트랜지스터(M19)의 드레인 및 상기 엔모스 트랜지스터(M20)의 드레인을 공통 접속하여 출력 신호(Vo)를 생성하도록 구성된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
전원(VDD)이 온되면 스태틱 바이어스(110)는 게이트가 접지된 피모스 트랜지스터(M1)가 턴온되어 소정 레벨의 전압이 게이트에 인가된 다이나믹 바이어스(120)의 엔모스 트랜지스터(M5)(M9) 및 연산 증폭기(130)의 엔모스 트랜지스터(M15)가 턴온되며 상기 피모스 트랜지스터(M1)와 전류 미러를 형성하는 엔모스 트랜지스터(M2)(M3)가 턴온되어 상기 엔모스 트랜지스터(M3)와 전류 미러를 형성하는 상기 다이나믹 바이어스(120)의 피모스 트랜지스터(M4)(M7)가 턴온된다.
이때, 입력 신호(Vi1)(Vi2)가 동일한 레벨인 소(small) 신호라면 다이나믹 바이어스(120)는 피모스 트랜지스터(M7)의 통과 전류가 피모스 트랜지스터(M6)(M8)에 동등한 크기로 분리되어 흐르게 되므로 충분히 크게 설계된 엔모스 트랜지스터(M5)(M9)는 Aspect Ratio에 의해 불포화(Non-Saturation) 영역에서 동작하게 된다. 이에 따라, 피모스 트랜지스터(M6)(M8)로 동일한 전류가 흘러 엔모스 트랜지스터(M14) (M16)는 턴오프 상태가 되므로 추가 공급 전류(ladd)가 거의 'OmA' 로 되어 소신호 동작에 변화를 주지 않는다.
따라서, 연산 증폭기(130)는 하이-임피던스인 신호(Vo)를 출력하게 된다.
그리고, 입력 신호(Vi1)(Vi2)가 레벨이 다른 대(large) 신호인 경우 다이나믹 바이어스(120)는 피모스 트랜지스터(M6)(M8)중 어느 한쪽으로 90% 이상의 전류가 흐르게 된다.
예를 들어, 피모스 트랜지스터(M6)로 전류가 흐른다고 가정하면 이 증가된 전류량에 의해 엔모스 트랜지스터(M5)가 포화 영역에서 동작하게 된다.
이에 따라, 전류 구동 소스인 엔모스 트랜지스터(M14)(M16)중 엔모스 트랜지스터(M14) 의 게이트-소스 전압은 그 자신의 문턱 전압보다 크게 되므로 고정된 량의 추가 전류(ladd)를 발생시켜 슬루율을 향상시키게 된다.
따라서, 연산 증폭기(130)는 입력 신호(Vi1)에 의해 엔모스 트랜지스터(M12)가 턴오프되어 피모스 트랜지스터(M17)(M10)가 턴오프 상태이므로 엔모스 트랜지스터(M18)(M20)가 턴오프 상태이고 입력 신호(Vi2)에 의해 엔모스 트랜지스터(M13)가 턴온되어 피모스 트랜지스터(M11)(M19)가 턴온되므로 출력 신호(Vo)를 하이로 출력하게 된다.
만일, 입력 신호(Vi1)가 하이이고 입력 신호(Vi2)가 로우라면 연산 증폭기(130)는 출력 신호(Vo)를 로우로 출력하게 된다.
그러나, 이러한 종래의 기술은 대신호 상태에서 고정된 양의 추가 전류만을 흐르게 하므로 다양한 특성에 대처하지 못하는 단점이 있다.
본 발명은 종래 기술의 단점을 개선하기 위하여 프로그래머블 병렬 전류 감산기를 연산 증폭기에 부가하여 n비트의 입력 제어 신호의 조정에 따라 2n단계의 선형적인 전력과 속도의 변화를 보이게 함으로써 연산 증폭기의 동작 속도 및 소모 전력을 조정할 수 있도록 창안한 슬루율 가변 연산 증폭기를 제공함에 목적이 있다.
도 1은 종래 기술의 블럭도.
도 2는 도1 의 상세 회로도.
도 3은 본 발명에 따른 연산 증폭기의 블럭도.
도 4는 도 3의 상세 회로도.
도 5는 도 4에서 병렬 전류 감산기의 변형을 보인 회로도.
***도면의 주요 부분에 대한 부호의 설명***
210 : 스태틱 바이어스부 220 : 다이나믹 바이어스부
230 : 연산 증폭기 240 : 병렬 전류 감산기
M21～M40 : 모스 트랜지스터 C1 : 콘덴서
S1～S4 : 스위치
본 발명은 상기의 목적을 달성하기 위하여 2개의 입력 신호를 차동 증폭하는 연산증폭 수단과, 상기 2개의 입력 신호 중 하나를 입력으로 하고 그 해당 입력 신호에 따라 상기 연산 증폭 수단에 부가 전류를 발생시키는 다이나믹 바이어스 수단과, 복수의 외부 제어 신호에 따라 상기 부가 전류량을 조정하여 상기 연산 증폭 수단의 슬루율을 가변시키는 병렬 전류 감산 수단과, 상기 다이나믹 바이어스 수단과 병렬 전류 감산 수단 각각으로 각각의 바이어스 전압을 제공하는 스태틱 바이어스 수단으로 구성한 것을 특징으로 한다.
상기 병렬 전류 감산 수단은 다이나믹 바이어스 수단의 출력단에 가중치가 다른 복수개의 전류 증폭용 모스 트랜지스터를 병렬 접속하고 그 복수의 모스 트랜지스터를 복수개의 스위치를 각기 통해 연산 증폭 수단에 접속하여 구성할 수 있다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
본 발명의 실시예는 도3 의 블럭도에 도시한 바와 같이, 입력 신호(Vi1)(Vi2)를 차동 증폭하는 연산 증폭기(230)와, 입력 신호(Vi2)에 따라 상기 연산 증폭기(230)로 부가 전류(ladd)를 공급하기 위한 다이나믹 바이어스부(220)와, 제어 신호(CTL)에 따라 상기 연산 증폭기(230)의 슬루율을 가변시키기 위해 상기 부가 전류(ladd)량을 조정하는 병렬 전류 감산기(240)와, 상기 다이나믹 바이어스부(220)와 병렬 전류 감산기(240)에 각각의 바이어스 전압(VB1)(VB2)을 제공하는 스태틱 바이어스부(210)로 구성한다.
이러한 본 발명의 상세 회로는 도4 에 도시한 바와 같다.
상기 스태틱 바이어스부(210)는 피모스 트랜지스터(M21)(M22)(M23) 및 엔모스 트랜지스터(M24)를 순차적으로 직렬 접속하여 상기 피모스 트랜지스터(M21)의 게이트-드레인에서 다이나믹 바이어스부(220)로 바이어스 전압(VB1)을 인가하고 상기 엔모스 트랜지스터(M24)의 게이트-드레인에서 병렬 전류 감산기(240)로 바이어스 전압(VB2)을 인가하도록 구성한다.
상기 다이나믹 바이어스부(220)는 소스에 전압(VDD)이 인가된 피모스 트랜지스터(M25)의 게이트에 바이어스 전압(VB1)을 인가하여 게이트가 접지된 피모스 트랜지스터(M26)의 소스 및 입력 신호(Vi2)가 게이트에 인가된 피모스 트랜지스터(M27)의 소스를 상기 피모스 트랜지스터(M25)의 드레인에 공통 접속하고 상기 피모스 트랜지스터(M26)(M27)의 드레인을 각기 병렬 전류 감산기(240)에 접속하여 구성한다.
상기 연산 증폭기(230)는 전압(VDD)을 피모스 트랜지스터(M34)(M35)(M39)의 소스에 인가하여 상기 피모스 트랜지스터(M34)의 게이트-드레인 및 상기 피모스 트랜지스터(M35)의 게이트를 공통 접속하여 그 공통 접속점을 게이트에 입력 신호(Vi1)가 인가된 엔모스 트랜지스터(M36)의 드레인에 공통 접속하고 상기 피모스 트랜지스터(M39)의 게이트 및 게이트에 입력 신호(Vi2)가 인가된 엔모스 트랜지스터(M37)의 드레인에 상기 피모스 트랜지스터(M35)의 드레인을 공통 접속하며 게이트에 스태틱 바이어스(210)의 출력 신호(VB2)가 인가된 엔모스 트랜지스터(M38)의드레인을 상기 엔모스 트랜지스터(M36)(M37)의 소스에 공통 접속하여 그 공통 접속점을 병렬 전류 감산기(240)에 공통 접속하고 게이트에 상기 스태틱 바이어스(210)의 출력 신호(VB2)가 인가된 엔모스 트랜지스터(M40)의 드레인을 상기 피모스 트랜지스터(M39)의 드레인에 공통 접속하여 출력 신호(Vo)를 생성하며 상기 엔모스 트랜지스터(M38)(M40)의 소스를 접지하여 구성한다.
도면의 미설명 부호 C1 은 출력 단자(Vo)와 피모스 트랜지스터(M39)의 게이트간에 접속된 콘덴서이다.
상기 병렬 전류 감산기(240)는 스태틱 바이어스부(210)의 출력 신호(VB2)가 게이트에 인가된 엔모스 트랜지스터(M28)의 드레인을 다이나믹 바이어스(220)의 일측 출력단자에 접속하여 그 접속점을 소스가 접지된 엔모스 트랜지스터(M30)의 드레인-게이트 및 소스가 접지된 엔모스 트랜지스터(M33)의 게이트에 공통 접속하고 상기 스태틱 바이어스(210)의 출력 신호(VB2)가 게이트에 인가된 엔모스 트랜지스터(M29)의 드레인을 상기 다이나믹 바이어스부(220)의 타측 출력단자에 접속하여 그 접속점을 소스가 접지된 엔모스 트랜지스터(M31)의 드레인-게이트 및 소스가 접지된 엔모스 트랜지스터(M32)의 드레인에 공통 접속하며 상기 엔모스 트랜지서터(M29～M33)의 소스를 접지하고 상기 엔모스 트랜지스터(M32)(M33)의 드레인을 연산 증폭기(230)에 공통 접속하여 구성한다.
상기 병렬 전류 감산기(240)는 엔모스 트랜지스터(M32)(M33)를 도5 의 회로도에 도시한 바와 같이, 다이나믹 바이어스부(220)의 각 출력단에 가중치가 서로다른 복수개의 모드 트랜지스터(M32a~제32d)(M33a∼M33d)를 병렬 접속하고 그 복수개의 트랜지스터(M32a~제32d)(M33a~제33d)의 각 드레인을 외부의 제어 신호(CTL)에 의해 온,오프되는 스위치(SW1～SW4)를 각기 통해 연산 증폭기(230)에 공통 접속하도록 구성할 수 있다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
전원(VDD)이 온되면 스태틱 바이어스부(210)는 피모스 트랜지스터(M21)(M22)가 다이나믹 바이어스부(220)의 피모스 트랜지스터(M25)와 전류 미러를 형성하고 피모스 트랜지스터(M23) 및 엔모스 트랜지스터(M24)가 병렬 전류 감산기(240)의 엔모스 트랜지스터(M28)와 전류 미러를 형성하여 일정 레벨의 전압(VB1)(VB2)을 상기 다이나믹 바이어스부(220)와 병렬 전류 감산기(240)에 각기 인가하게 된다.
이때, 입력 신호(Vi2)가 '0' 으로서 소신호 동작인 경우 다이나믹 바이어스부(220)는 피모스 트랜지스터(M25)를 통해 흐르는 전류가 피모스 트랜지스터(M26)(M27)에서 균등하게 분리되어 병렬 전류 감산기(240)의 엔모스 트랜지스터(M28)(M29)로 흐르게 된다.
이에 따라, 병렬 전류 감산기(240)는 엔모스 트랜지스터(M28)(M29)가 불포화 영역에서 동작하게 되어 다이오드 구조로 접속된 엔모스 트랜지스터(M30)(M31)의 게이트-소스간 전압(VGS)이 문턱 전압(VT)보다 작게 되므로 엔모스 트랜지스터(M32)(M33)에 흐르는 전류의 양은 '0'에 가까운 값이 된다.
따라서, 입력 신호(Vi1)가 하이인 경우에도 피모스 트랜지스터(M35)가 턴온되어 피모스 트랜지스터(M39)가 턴오프되지만 콘덴서(C1)의 충전 전위에 의해 출력 신호(Vo)는 하이 임피던스 상태를 유지하여 기존과 같은 안정된 소신호 특성을 유지하게 된다.
만일, 입력 신호(Vi2)의 레벨이 변화되어 다이나믹 바이어스부(220)에서 피모스 트랜지스터(M26)(M27)에 흐르는 전류의 밸런스가 상실하게 되면 병렬 전류 감산기(240)는 바이어스를 담당하는 엔모스 트랜지스터(M28)(M29)중 하나가 포화 영역에서 동작하게 된다.
이때, 엔모스 트랜지스터(M26-M28 또는 M27-M29)간의 잔여 전류는 엔모스 트랜지스터(M30 또는 M31)에 의해 증폭되어 엔모스 트랜지스터(M32 또는 M33)를 턴온시킴에 의해 추가 전류(ladd)를 발생시키게 된다.
이에 따라, 연산 증폭기(230)는 입력 신호(Vi1)(Vi2)를 엔모스 트랜지스터(M36)(M37)에서 차동 증폭할 때 병렬 전류 감산기(240)에 의한 추가 전류(ladd)에 의해 슬루율이 향상시키게 된다.
한편, 상기에서 본 발명은 병렬 전류 감산기(240)에서의 추가 전류(ladd)를 외부의 제어 신호(CTL)로 조정하기 위하여 잔여 전류 증폭을 담당하는 엔모스 트랜지스터(M32)(M33)를 각기 도5 의 회로도에 도시한 바와 같이 병렬 접속된 복수개의 엔모스 트랜지스터를 스위치(S1～S4)를 각기 통해 연산 증폭기(230)에 접속하여 구성하게 된다. 상기에서 도5 의 회로도를 구성하는 엔모스 트랜지스터(M32a～M32d)(M33a～M33d)는 2진 가중치 비(Binary Weighted AspectRatio)를 갖도록 접속한다.
이에 따라, 본 발명은 2n단계에 거친 소모 전력과 속도의 선형적인 변화를 가능하게 한다.
상기에서 상세히 설명한 바와 같이 본 발명은 외부의 제어 신호에 의해 연산 증폭기의 전력과 속도를 가변할 수 있으므로 임의의 시스템에 적용하는 경우 전체 시스템의 속도와 전력을 최적화할 수 있는 효과가 있다.

Claims (3)

  1. 2개의 입력 신호를 차동 증폭하는 연산 증폭 수단과,
    상기 2개의 입력 신호 중 하나를 입력으로 하고 그 해당 입력 신호에 따라 상기 연산 증폭 수단에 부가 전류를 발생시키는 다이나믹 바이어스 수단과,
    복수의 외부 제어 신호에 따라 상기 부가 전류량을 조정하여 상기 연산 증폭 수단의 슬루율을 가변시키는 병렬 전류 감산 수단과,
    상기 다이나믹 바이어스 수단과 병렬 전류 감산 수단으로 각각의 바이어스 전압을 제공하는 스태틱 바이어스 수단으로 구성한 것을 특징으로 하는 슬루율 가변 연산 증폭기.
  2. 제1항에 있어서, 다이나믹 바이어스 수단은
    스태틱 바이어스 수단의 모스 트랜지스터와 전류 미러를 이루어 바이어스 전압(VB1)에 의해 전류원으로 동작하는 모스 트랜지스터와,
    상기 모스 트랜지스터의 출력단자에 병렬로 접속되며 2개의 입력신호중 하나의 신호와 '0' 신호를 각기 입력으로 바이어스 전압(VB1)에 의한 전류를 분배하여 병렬 전류 감산 수단으로 제공하기 위한 모스 트랜지스터 수단으로 구성함을 특징으로 하는 슬루율 가변 연산 증폭기.
  3. 제1항에 있어서, 병렬 전류 감산 수단은
    다이나믹 바이어스 수단의 출력단자에 접속되고 스태틱 바이어스 수단의 모스 트랜지스터와 전류 미러를 이루어 바이어스 전압(VB2)에 의해 동작하는 제1 모스 트랜지스터 수단과,
    상기 다이나믹 바이어스 수단의 출력 단자에 접속되어 그 출력단자의 전류를 증폭하기 위한 제2 모스 트랜지스터 수단과,
    상기 증폭용 모스 트랜지스터와 전류 미러를 이루며 슬루율 가변을 위한 중량치가 서로 다른 복수의 제3 모스 트랜지스터 수단과,
    복수의 제어신호에 의해 각기 제어되며 상기 복수의 제3 모스 트랜지스터 수단을 연산 증폭 수단의 전류 싱크(current sink)단에 연결하기 위한 복수의 스위치 수단으로 구성함을 특징으로 하는 슬루율 가변 연산 증폭기.
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