TW202121847A - 鎖相迴路電路以及包括其的時脈產生器 - Google Patents

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Abstract

一種鎖相迴路（PLL）電路可包括電壓控制振盪器、次取樣鎖相迴路電路以及分數除頻控制電路。分數除頻控制電路可包括：電壓控制延遲線，路由回饋信號以產生延遲資訊；複製電壓控制延遲線，延遲資訊應用於複製電壓控制延遲線，且複製電壓控制延遲線經配置以路由參考時脈信號從而產生各自延遲達至不同相應延遲時間的多個延遲參考時脈信號；以及數位時間轉換器（DTC），經配置以自多個延遲參考時脈信號產生選擇參考時脈信號且將選擇參考時脈信號輸出至次取樣鎖相迴路電路。

Description

鎖相迴路電路以及包括其的時脈產生器
本揭露大體上是關於鎖相迴路（phase-locked loop；PLL）及具有PLL的時脈產生器，且更特定而言是關於包括用於時脈的基於分數除頻的鎖相的次取樣PLL的PLL。
時脈產生器內的PLL或類似者是可產生鎖相時脈信號的電路。舉例而言，時脈信號可用於在傳輸器中傳輸資料或在接收器中恢復資料。就此而言，PLL可分類為例如環式PLL或電感器-電容器（LC）PLL。
近來，已將經由次取樣鎖定時脈的相位的技術應用於PLL以改良雜訊特性。舉例而言，次取樣PLL可包括相位偵測器及電壓控制振盪器（voltage controlled oscillator；VCO），其中相位偵測器次取樣具有參考時脈的VCO的輸出。另一技術涉及在回饋路徑中使用分數除頻器的分數除頻。然而，由於分頻器在次取樣操作期間不對時脈執行分頻，因此此技術限制了分數除頻操作的效能。已引入藉由使用數位時間轉換器在次取樣操作期間實現分數除頻操作的技術來解決此限制。然而，歸因於限制的解析度及量化雜訊，使用此方法降低了時脈產生器的效能。
本發明概念的實施例提供一種包括分數除頻控制電路的鎖相迴路（PLL）及包括PLL的時脈產生器，所述分數除頻控制電路在對時脈進行分數除頻鎖相控制方面具有更高解析度且能夠減少量化雜訊。
根據本發明概念的態樣，提供一種鎖相迴路（PLL）電路，包括：電壓控制振盪器，經配置以產生輸出時脈信號；次取樣PLL電路，經配置以接收輸出信號作為回饋信號且基於所述回饋信號執行基於分數除頻的鎖相操作；以及分數除頻控制電路，經配置以將基於分數除頻的鎖相操作的選擇參考時脈信號提供至次取樣PLL電路。分數除頻控制電路包括：電壓控制延遲線，經配置以路由回饋信號從而產生延遲資訊；複製電壓控制延遲線，延遲資訊應用於所述複製電壓控制延遲線，且所述複製電壓控制延遲線經配置以路由參考時脈信號從而產生各自延遲達至不同相應延遲時間的多個延遲參考時脈信號；以及數位時間轉換器（digital-to-time converter；DTC），經配置以自多個延遲參考時脈信號產生選擇參考時脈信號且將選擇參考時脈信號輸出至次取樣PLL電路。
根據本發明概念的另一態樣，提供一種鎖相迴路（PLL）電路，包括：電壓控制振盪器，經配置以產生輸出時脈信號；次取樣PLL電路，經配置以接收輸出信號作為回饋信號且基於所述回饋信號執行基於分數除頻的鎖相操作；以及分數除頻控制電路，經配置以將用於基於分數除頻的鎖相操作的選擇參考時脈信號提供至次取樣PLL電路，其中分數除頻控制電路進一步經配置以藉由使用具有第一頻率的回饋信號執行延遲操作，從而在回饋信號的一個週期內產生關於恆定延遲時間的延遲資訊；基於延遲資訊藉由使用具有第二頻率的參考時脈信號產生逐步延遲達至延遲時間的多個延遲參考時脈信號；以及藉由使用多個延遲參考時脈信號產生選擇參考時脈信號。
根據本發明概念的另一態樣，提供一種時脈產生器，包括：電壓控制振盪器，經配置以產生輸出時脈信號；輔助鎖相迴路（PLL）電路，經配置以對輸出時脈信號執行基於整數除頻的鎖相操作；次取樣PLL電路，經配置以在基於整數除頻的鎖相操作之後對輸出時脈信號執行基於分數除頻的鎖相操作；以及分數除頻控制電路，經配置以將基於分數除頻的鎖相操作的選擇參考時脈信號提供至次取樣PLL電路，其中分數除頻控制電路包括：電壓控制延遲線，經配置以路由回饋信號從而產生延遲資訊；複製電壓控制延遲線，延遲資訊應用於所述複製電壓控制延遲線，所述複製電壓控制延遲線包括與電壓控制延遲線相同的特性且經配置以路由參考時脈信號從而產生各自延遲達至不同相應延遲時間的多個延遲參考時脈信號；以及數位時間轉換器（DTC），經配置以自多個延遲參考時脈信號產生選擇參考時脈信號且將選擇參考時脈信號輸出至次取樣PLL電路。
在下文中，將參考附圖詳細描述實施例。
圖1為根據實施例的時脈產生器1的方塊圖。時脈產生器1可包括鎖相迴路（PLL）電路PLL_CKT，其中PLL電路PLL_CKT可包括分數除頻（fractional frequency division；FFD）控制電路10、輔助PLL電路20、次取樣PLL電路30以及電壓控制振盪器（VCO）40。根據一些實施例，VCO 40可實施於各種配置中，諸如在下文中可用作實例的環式振盪器或電感器-電容器（LC）振盪器。在下文中，為便於描述可互換使用相位延遲及時間延遲。在下文中，「PLL x」及「DLL y」將分別地指「PLL電路x」及「DLL電路y」或類似者，其中「x」或「y」為所論述的電路元件的先前指定圖例。因此，舉例而言，「PLL 20」將指代PLL電路20，且「DLL 14」將指代DLL電路14。
輔助PLL 20可藉由自VCO 40接收輸出時脈信號（更一般而言為「振盪信號」）來執行第一鎖相操作。在下文中，第一鎖相操作可指代用於實現落入某一鎖定範圍內的輸出時脈信號的相位與參考時脈信號的相位之間的差的鎖相操作，其有助於次取樣PLL 30的輸出時脈信號的第二鎖相操作。因此，第一鎖相操作可稱作在次取樣PLL 30的第二鎖相操作之前的輔助鎖相操作。在本文中，藉由輔助PLL 20執行的第一鎖相操作可稱為輔助PLL操作。根據實施例，第一鎖相操作可為基於整數除頻的鎖相操作。在此情況下，可將第一鎖相操作的整數除頻比調整為分數除頻比大致等於目標分數除頻比，其中藉由下文所描述的分數除頻控制電路10來執行調整。就此而言，輔助PLL 20可包括具有其中藉由分數除頻控制電路10來調整分頻比的配置的分頻器。儘管圖1繪示輔助PLL 20直接將某一控制電壓信號應用於VCO 40，但亦可用其他電路配置。舉例而言，如下文所描述的圖3A中所示，輔助PLL 20a可與次取樣PLL 30a共用一個迴路濾波器106，且可藉此經由迴路濾波器106將某一控制電壓信號Vctrl應用於VCO 101。
次取樣PLL 30可在回饋路徑中自VCO 40接收輸出時脈信號（來自輔助PLL 20的輸出時脈第一鎖相）。回饋路徑中的輸出時脈信號可因此在本文中稱為回饋信號。次取樣PLL 30可使用回饋信號執行次取樣。次取樣PLL 30可對回饋信號執行基於分數除頻的鎖相操作（或第二鎖相操作），且次取樣PLL 30可自分數除頻控制電路10接收基於分數除頻的鎖相操作的選擇參考時脈信號。在下文中，將描述根據實施例的分數除頻控制電路10。
分數除頻控制電路10可包括數位時間轉換器（DTC）12、延遲鎖定迴路（DLL）電路14、電壓控制延遲線（voltage-controlled delay line；VCDL）16以及複製電壓控制延遲線18。電壓控制延遲線16可自VCO 40接收輸出時脈信號作為回饋信號，且可基於所接收的回饋信號輸出延遲達至最大相位的回饋信號。最大相位可視VCO 40的輸入/輸出信號的類型或目標分數除頻比而相異。作為一實例，當VCO 40的輸入/輸出信號為單端信號時，最大相位可為360度，且作為另一實例，當VCO 40的輸入/輸出信號為差分信號時，最大相位可為180度。儘管為便於描述在下文中假設PLL PLL_CKT的內部信號為單端信號，但亦可用其他類型的信號。舉例而言，PLL PLL_CKT的內部信號可替代地為差分信號。根據實施例，電壓控制延遲線16可包括彼此串聯連接的多個第一延遲元件，且電壓控制延遲線16可具有根據提供至次取樣PLL 30的選擇參考時脈信號可具有的相位的數目而設計的配置。舉例而言，由於選擇參考時脈信號可具有的相位的數目增加，因此電壓控制延遲線16中所包括的第一延遲元件的數目亦可增加。
根據實施例，DLL 14可連接至電壓控制延遲線16且可藉由鎖定通過電壓控制延遲線16所延遲的回饋信號的延遲產生延遲資訊。舉例而言，DLL 14可經由通過電壓控制延遲線16的回饋信號的延遲鎖定操作產生延遲資訊。延遲資訊可為用於在回饋信號（或VCO 40的輸出時脈信號）的第一頻率（或高頻率）處的時間延遲（或相位延遲）控制。亦即，延遲資訊可用於經由電壓控制延遲線16控制待由最大恆定延遲時間延遲的回饋信號，所述最大恆定延遲時間對應於回饋信號的一個週期。舉例而言，延遲資訊可包括電壓控制延遲線16中所包括的多個第一延遲元件的偏壓電壓。儘管時脈產生器1或PLL PLL_CKT或製程、電壓以及溫度（process, voltage, and temperature；PVT）條件的操作環境的改變，亦可將偏壓電壓施加至延遲元件以允許延遲元件藉由延遲將信號恆定地延遲達至目標延遲時間。DLL 14可將延遲資訊提供至複製電壓控制延遲線18。DLL 14可執行用於防止諧波鎖定的延遲鎖定操作以產生準確的延遲資訊。舉例而言，當藉由調整由電壓控制延遲線16引起的回饋信號的延遲程度使延遲回饋信號的相位落入某一鎖定範圍內時，DLL 14可啟動對回饋信號鎖定延遲的操作。
根據實施例，複製電壓控制延遲線18是電壓控制延遲線16的複製，可包括具有與電壓控制延遲線16中所包括的多個第一延遲元件相同的配置或特性的多個第二延遲元件。可將自DLL 14接收到的延遲資訊應用至複製電壓控制延遲線18，且複製電壓控制延遲線18可藉由接收參考時脈信號產生各自延遲達至不同相應延遲時間的多個延遲參考時脈信號。多個延遲參考時脈信號中的每一者可以不同相應量進行延遲。參考時脈信號可具有比回饋信號（或VCO 40的輸出時脈信號）的第一頻率（或高頻率）更低的第二頻率，且藉由次取樣PLL 30鎖相的輸出信號（或回饋信號）的第一頻率與參考時脈信號的第二頻率的比率可具有目標分數除頻比。舉例而言，複製電壓控制延遲線18可包括串聯連接且具有延遲資訊的多個第二延遲元件，應用所述延遲資訊以使所接收信號延遲多至與電壓控制延遲線16的多個第一延遲元件相同的延遲時間。所接收信號可以與電壓控制延遲線16的多個第一延遲元件相同的量進行延遲。複製電壓控制延遲線18可將多個延遲參考時脈信號輸出至DTC 12，所述多個延遲參考時脈信號逐步延遲多至來自所接收參考時脈信號的延遲時間。舉例而言，可經由複製電壓控制延遲線18的多個第二延遲元件的相應輸出端將多個延遲參考時脈信號輸出至DTC 12。
根據實施例，DTC 12可自複製電壓控制延遲線18接收多個延遲參考時脈信號，且可自多個延遲參考時脈信號產生選擇參考時脈信號並將選擇參考時脈信號輸出至次取樣PLL 30。DTC 12可產生具有基於目標分數除頻比而調整的相位的選擇參考時脈信號。舉例而言，DTC 12可自多個延遲參考時脈信號中選擇一個延遲參考時脈信號，且可藉由精密調整所選擇延遲參考時脈信號的延遲來產生選擇參考時脈信號。DTC 12中的所選擇延遲參考時脈信號的精密延遲範圍可對應於多個延遲參考時脈信號之間的恆定延遲時間。舉例而言，DTC 12中的所選擇延遲參考時脈信號的精密延遲範圍可限制在恆定延遲時間內。DTC 12可內部地產生用於選擇多個延遲參考時脈信號中的一者的A位元信號（其中A為一或大於一的整數），且可產生用於調整所選擇延遲參考時脈信號的延遲的B位元信號（其中B為一或大於一的整數）。A位元信號可具有更大、更低或與B位元信號相同的位元數目。
根據上文所描述的實施例，VCO 40的輸出時脈信號可藉由次取樣PLL 30鎖相，且可將輸出時脈信號輸出至取樣塊（例如類比至數位轉換器（analog to digital converter；ADC）或數位至類比轉換器（digital to analog converter；DAC））。
此處應注意，圖1中所示的時脈產生器1的實施實例僅為實例。可以各種其他方式設計本發明概念可應用的最小配置。
根據實施例的PLL電路PLL_CKT可藉由自VCO 40接收輸出時脈信號作為回饋信號而經由電壓控制延遲線16產生延遲資訊，且可在基於分數除頻的鎖相操作中使用藉由將延遲資訊提供至複製電壓控制延遲線18而產生的多個延遲參考時脈信號，藉此有效地增加選擇參考時脈信號的相位的解析度。由於選擇參考時脈信號是藉由使用來自VCO 40的輸出時脈信號來產生的，因此可在選擇參考時脈信號中反射輸出時脈信號的抖動。PLL PLL_CKT的總體抖動效能可藉由減輕由次取樣PLL電路30接收的選擇參考時脈信號與VCO 40的輸出時脈信號之間的時序偏斜進行改良。
圖2為用於描述根據實施例的PLL電路的鎖相操作的流程圖。在下文中，將參考圖1來描述圖2。
參考圖2，在操作S100中，PLL電路PLL_CKT可藉由使用輔助PLL電路20對自VCO 40輸出的輸出時脈信號執行第一鎖相操作。根據實施例，第一鎖相操作可為基於整數除頻的鎖相操作。然而，在其他實施例中，第一鎖相操作可為基於分數除頻的鎖相操作，且第一鎖相操作的分數除頻比可藉由分數除頻控制電路10進行調整。輔助PLL電路20可執行用於鎖定VCO 40的輸出時脈信號的相位的第一鎖相操作，且可執行第一鎖相操作以實現某一範圍（下文稱作「零值區」）內的所分頻的輸出時脈信號的相位與參考時脈信號的相位之間的差。當所分頻的輸出時脈信號的相位與參考時脈信號的相位之間的差處於零值區內時，可停用輔助PLL電路20。
在操作S110中，PLL PLL_CKT可藉由使用次取樣PLL電路30對自VCO 40輸出的輸出時脈信號執行第二鎖相操作。根據實施例，第二鎖相操作可為基於分數除頻的鎖相操作，且第二鎖相操作的分數除頻比可藉由分數除頻控制電路10進行調整。舉例而言，次取樣PLL 30可自分數除頻控制電路10接收選擇參考時脈信號，且因此基於選擇參考時脈信號可執行第二鎖相操作。
根據實施例的分數除頻控制電路10可自VCO 40接收輸出時脈信號且可藉由使用DLL 14及電壓控制延遲線16在輸出時脈信號的頻率下產生延遲資訊。分數除頻控制電路10可將延遲資訊應用於複製電壓控制延遲線18且可藉由使用複製電壓控制延遲線18自參考時脈信號產生多個延遲參考時脈信號。分數除頻控制電路10可藉由使用DTC 12自多個延遲參考時脈信號產生選擇參考時脈信號且可將選擇參考時脈信號輸出至次取樣時脈30。
圖3A及圖3B為根據相應實施例的時脈產生器100的詳細實例方塊圖。在下文中，儘管為便於說明在圖3A及圖3B中簡單地繪示了信號，但在一些實施例中，VCO 101可輸出具有經由兩條線彼此相對的相位的差分信號，且可實施時脈產生器100以藉由使用差分信號執行鎖相操作。圖3B說明可實施於圖3A的時脈產生器100中的額外信號及信號路徑。
參考圖3A，時脈產生器100可包括輔助PLL電路20a、FFD控制電路10a、次取樣PLL電路30a（其為圖1中的相應電路20、10以及30的實例）以及VCO 101。輔助PLL電路20a可包括分頻器102、相位頻率偵測器（phase-frequency detector；PFD）103、零值區電路（dead zone circuit；DZC）104以及電荷泵（charge pump；CP）105。次取樣PLL電路30a可包括迴路濾波器106、取樣器107、跨導（「Gm」）電路108以及脈衝產生器109。FFD控制電路10a可包括電壓控制延遲線110、DLL電路111、複製電壓控制延遲線112以及DTC 113a。
時脈產生器100與圖1中的時脈產生器1略微不同，此是因為圖1的輔助PLL電路20及次取樣PLL電路30可共用迴路濾波器106，而將迴路濾波器106包括為圖3A的次取樣PLL電路30a的部分。
VCO 101可將輸出時脈信號VCO_clk提供至分頻器102，其中分頻器102可將輸出時脈信號VCO_clk分頻且可將分頻時脈DIV_clk提供至相位頻率偵測器103。分頻器102可實施為整數除頻器。相位頻率偵測器103可接收參考時脈信號Ref_clk及分頻時脈DIV_clk中的每一者且可藉由偵測參考時脈信號Ref_clk與分頻時脈DIV_clk之間的相位差（「相位偏移」）來將偵測結果提供至零值區電路104。儘管圖3A繪示相位頻率偵測器103自DTC 113a接收參考時脈信號Ref_clk，但在其他實例中，可經由不同路徑來接收參考時脈信號Ref_clk。零值區電路104可判定參考時脈信號Ref_clk與分頻時脈DIV_clk之間的相位差是否位於預設零值區。當相位差在零值區內時，零值區電路104可結合輔助PLL電路20a的另一電路完成第一鎖相操作且可停用輔助PLL電路20a。當相位差在零值區外時，零值區電路104可將自相位頻率偵測器103接收到的偵測結果提供至電荷泵105。基於偵測結果，電荷泵105可產生控制電壓信號Vctrl_a且可將控制電壓信號Vctrl提供至VCO 101。如上文所描述，可使用分頻器102、相位頻率偵測器103、零值區電路104以及電荷泵105重複第一鎖相操作，直至參考時脈信號Ref_clk與分頻時脈DIV_clk之間的相位差落入零值區內為止。隨後，對於輸出時脈信號VCO_clk的精密鎖相，時脈產生器100可使用次取樣PLL電路來執行第二鎖相操作。
舉例而言，VCO 101可在回饋路徑中將經由第一鎖相操作鎖相的輸出時脈信號VCO_clk提供至取樣器107（且因此在本文中可稱作回饋信號）。取樣器107可接收輸出時脈信號VCO_clk及參考時脈信號Ref_clk中的每一者，且可基於參考時脈信號Ref_clk藉由取樣輸出時脈信號VCO_clk來產生取樣電壓信號V_sam。儘管圖3A繪示取樣器107自DTC 113a接收參考時脈信號Ref_clk，但本發明概念不限於此且可經由另一路徑接收參考時脈信號Ref_clk。取樣器107可稱作次取樣相位偵測器。跨導電路108可接收取樣電壓信號V_sam，可基於自脈衝產生器109接收到的脈衝信號Pul將取樣電壓信號V_sam轉換成取樣電流信號I_sam，且可將取樣電流信號I_sam輸出至迴路濾波器106。迴路濾波器106可藉由對取樣電流信號I_sam進行濾波來產生控制電壓信號Vctrl。脈衝產生器109可自DTC 113a接收選擇參考時脈信號Ref_clk_sel，且基於選擇參考時脈信號Ref_clk_sel可產生該脈衝信號Pul。下文參考圖4描述脈衝產生器109的詳細實例配置，且將在下文描述產生選擇參考時脈信號Ref_clk_sel的操作。
電壓控制延遲線110可自VCO 101接收輸出時脈信號VCO_clk且基於所述輸出時脈信號VCO_clk輸出：（i）與輸出時脈信號VCO_clk相同的第一延遲輸出時脈信號VCO_clk_Φ1（藉此有效地路由通過其的輸出時脈信號VCO_clk），及（ii）與第一延遲輸出時脈信號VCO_clk_Φ1具有某一相位差Φn-Φ1的第二延遲輸出時脈信號VCO_clk_Φn。電壓控制延遲線110可包括串聯連接的多個第一延遲元件，且第二延遲輸出時脈信號VCO_clk_Φn可為藉由使輸出時脈信號VCO_clk順序地穿過所有多個第一延遲元件而產生的信號。
DLL電路111可使用自電壓控制延遲線110接收到的第一延遲輸出時脈信號VCO_clk_Φ1及第二延遲輸出時脈信號VCO_clk_Φn來執行延遲鎖定操作，且因此可產生關於輸出時脈信號VCO_clk的延遲資訊VDLL。舉例而言，當電壓控制延遲線110的第一延遲元件的數目為『K』時，延遲資訊VDLL可包括用於控制第一延遲元件中的每一者以將信號延遲多至（Φn-Φ1）/K度的資訊。延遲資訊VDLL可為應用於電壓控制延遲線110的多個第一延遲元件中的每一者的偏壓電壓。舉例而言，當第二延遲輸出時脈信號VCO_clk_Φn與第一延遲輸出時脈信號VCO_clk_Φ1具有360度的相位差，且電壓控制延遲線110的第一延遲元件的數目為32時，延遲資訊可包括用於控制第一延遲元件中的每一者以將信號延遲多至11.25度（以對應於11.25度相位差的時間進行延遲）的資訊。
DLL電路111可將延遲資訊VDLL提供至複製電壓控制延遲線112。為電壓控制延遲線110的複製的複製電壓控制延遲線112可包括具有與電壓控制延遲線110中所包括的多個第一延遲元件相同的配置或特性的多個第二延遲元件。可將自DLL電路111接收到的延遲資訊VDLL應用至複製電壓控制延遲線112。複製電壓控制延遲線112可接收參考時脈信號Ref_clk且基於所述參考時脈信號Ref_clk產生多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn；且可將多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn輸出至DTC 113a。應用延遲資訊VDLL的複製電壓控制延遲線112中的延遲時間單元可與電壓控制延遲線110中的延遲時間單元相同或類似。舉例而言，當假設電壓控制延遲線110的延遲時間單元為對應於相對於輸出時脈信號VCO_clk的11.25度相位差的延遲時間時，應用延遲資訊VDLL的複製電壓控制延遲線112中的延遲時間單元可與對應於相對於輸出時脈信號VCO_clk的11.25度相位差的延遲時間相同或類似。就此而言，藉由複製電壓控制延遲線112使參考時脈信號Ref_clk延遲最長所產生的第n延遲參考時脈信號Ref_clk_Φn可自參考時脈信號Ref_clk延遲多至對應於相對於輸出時脈信號VCO_clk的360度相位差的延遲時間。
DTC 113a可基於頻率粗糙值（frequency coarse value；FCV）及頻率精密值（frequency fine value；FFV）自輸出自複製電壓控制延遲線112的多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn產生選擇參考時脈信號Ref_clk_sel。舉例而言，FCV及FFV可為位元資料，且當假設FCV及FFV分別地為A位元資料及B位元資料時，DTC 113a可產生用於[等式1]中基於分數除頻的鎖相操作的選擇參考時脈信號Ref_clk_sel。
下文所描述的FCV、FFV以及分頻資訊DIV_N是應用於自外部判定PLL自身的頻率的外部輸入信號，且可調整FCV、FFV以及分頻資訊DIV_N以允許PLL覆蓋寬頻。
[等式1]
Figure 02_image001
在[等式1]中，
Figure 02_image003
是指輸出時脈信號VCO_clk的頻率，
Figure 02_image005
是指參考時脈信號Ref_clk的頻率且
Figure 02_image007
是指某一整數除頻比。舉例而言，
Figure 02_image007
可對應於分頻器102的整數除頻比。
Figure 02_image009
及
Figure 02_image005
可經由基於FCV及FFV產生的選擇參考時脈信號Ref_clk_sel而具有目標分數除頻比。舉例而言，可藉由調整具有目標分數除頻比的PLL的
Figure 02_image007
來判定整數除頻比，且可藉由調整FCV（
Figure 02_image011
位元資料）及FFV（
Figure 02_image013
位元資料）來判定分數除頻比。
參考圖3B，根據實施例的DTC 113b可進一步接收指示分頻器102的整數除頻比N的分頻資訊DIV_N，且因此可將分頻比控制信號DIV_CS提供至分頻器102以在接近於目標分數除頻比的分數除頻比處執行分頻操作。DTC 113b可使用輔助PLL電路20a在第一鎖相操作期間將分頻比控制信號DIV_CS提供至分頻器102，且分頻器102可以能夠基於分頻比控制信號DIV_CS改變分頻比的配置實施。
儘管圖3A及圖3B將電荷泵105及跨導電路108繪示為單獨的配置，但此配置僅是實施例且因此本發明概念不限於此，且時脈產生器100的跨導電路108可代替電荷泵105。
圖4為根據實施例的圖3A或圖3B的跨導電路108的電路圖。
參考圖4，跨導電路108可包括第一電流源IS1及第二電流源IS2，以及第一開關電路SW1及第二開關電路SW2。第一電流源IS1可藉由轉換自取樣器107接收到的正取樣電壓信號V_samP來產生正電流信號。第二電流源IS2可藉由轉換自取樣器107接收到的負取樣電壓信號V_samN來產生負電流信號。第一開關電路SW1及第二開關電路SW2可藉由自脈衝產生器109接收脈衝信號pul而回應於脈衝信號pul執行開關操作。因而，跨導電路108可產生取樣電流信號I_sam且將取樣電流信號I_sam輸出至迴路濾波器106。舉例而言，可藉由第一電流源IS1的正電流信號量值、第二電流源IS2的負電流信號量值以及脈衝信號pul的占空比來判定跨導電路108的取樣電流信號I_sam。舉例而言，當假設脈衝信號pul的占空比為20%時，取樣電流信號I_sam的量值可為多至第一電流源IS1的正電流信號量值的20%。
圖5為用於描述根據實施例的執行PLL電路的基於分數除頻的次取樣PLL的方法的流程圖。
參考圖5，在操作S200中，PLL電路可藉由使用電壓控制延遲線自VCO獲得關於輸出時脈信號的延遲資訊。在操作S210中，PLL電路可將延遲資訊應用於複製電壓控制延遲線。在操作S220中，PLL電路可自產生自複製電壓控制延遲線的多個延遲參考時脈信號產生選擇參考時脈信號。在操作S230中，PLL電路可藉由使用選擇參考時脈信號執行次取樣PLL來執行基於分數除頻的鎖相操作。
圖6為用於描述根據實施例的通過電壓控制延遲線的延遲輸出時脈信號VCO_clk_D及通過複製電壓控制延遲線的延遲參考時脈信號Ref_clk_D的時序圖。在下文中，為便於理解將參考圖3A進行描述。
參考圖6，如上文所描述，電壓控制延遲線110可包括多個第一延遲元件，且在輸出時脈信號VCO_clk順序地穿過多個第一延遲元件時，可將輸出時脈信號VCO_clk的頻率逐步地延遲至第一時間t1（或第一相位Φ1）、第二時間t2（或第二相位Φ2）、第三時間t3（或第三相位Φ3）、...、第（m-1）時間t（m-1）（或第（m-1）相位Φ（m-1）、第m時間tm（或第m相位Φm）等。如圖3A中所示，電壓控制延遲線110可經配置以將最終延遲的第二延遲輸出時脈信號VCO_clk_Φn及與輸出時脈信號VCO_clk具有相同相位的第一延遲輸出時脈信號VCO_clk_Φ1輸出至DLL電路111。自DLL電路111產生的延遲資訊VDLL可用於控制複製電壓控制延遲線112以將參考時脈信號Ref_clk逐步地延遲多至與電壓控制延遲線110相同的延遲時間。
複製電壓控制延遲線112可包括多個第二延遲元件，且在延遲資訊VDLL應用於多個第二延遲元件及參考時脈信號Ref_clk順序地穿過多個第二延遲元件時，可將參考時脈信號Ref_clk逐步地延遲至第一時間t1、第二時間t2、第三時間t3、…、第（m-1）時間t（m-1）、第m時間tm等。複製電壓控制延遲線112可經配置以輸出多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn。如上文所描述，在將延遲資訊VDLL應用於複製電壓控制延遲線112時，可將參考時脈信號Ref_clk順序地延遲多至更片段化的延遲時間。因此，可改良選擇參考時脈信號的相位的解析度，且此外，電路複雜性的提昇可能不會增加。
圖7為用於描述根據實施例的DLL電路111a的操作的方塊圖。圖7的DLL電路111a可包括相位頻率偵測器111a_1及電荷泵111a_2。電壓控制延遲線110a可包括多個第一延遲元件D11至Dn1。複製電壓控制延遲線112a可包括多個第二延遲元件D12至Dn2。為電壓控制延遲線110的複製的複製電壓控制延遲線112a可包括具有與電壓控制延遲線110a中所包括的多個第一延遲元件D11至Dn1相同的配置或特性的多個第二延遲元件D12至Dn2。舉例而言，第二延遲元件D12至第二延遲元件Dn2的數目可與第一延遲元件D11至延遲元件Dn1的數目相同。
電壓控制延遲線110a可接收第一延遲輸出時脈信號VCO_clk_Φ1且可將經由多個第一延遲元件D11至Dn1延遲的第二延遲輸出時脈信號VCO_clk_Φn輸出至DLL電路111a。舉例而言，第一延遲輸出時脈信號VCO_clk_Φ1可為與自VCO輸出的VCO的輸出時脈信號相同的信號，且第二延遲輸出時脈信號VCO_clk_Φn可與第一延遲輸出時脈信號VCO_clk_Φ1具有某一相位差（例如360度）。相位頻率偵測器111a_1可接收第一延遲輸出時脈信號VCO_clk_Φ1及第二延遲輸出時脈信號VCO_clk_Φn，且可藉由偵測其間的相位差將偵測結果DR提供至電荷泵111a_2。基於偵測結果DR，電荷泵111a_2可調整延遲資訊（或偏壓電壓）VDLL且將延遲資訊VDLL提供至多個第一延遲元件D11至Dn1。DLL電路111a可重複上述延遲鎖定操作直至第一延遲輸出時脈信號VCO_clk_Φ1及第二延遲輸出時脈信號VCO_clk_Φn的相位彼此相同為止。
DLL電路111a可將重複延遲鎖定操作的結果所產生的延遲資訊VDLL提供至複製電壓控制延遲線112a的多個第二延遲元件D12至Dn2。複製電壓控制延遲線112a可使所接收的參考時脈信號Ref_clk逐步地延遲且可輸出多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn中的每一者。多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn可用於產生使用次取樣PLL進行基於分數除頻的鎖相操作所需的選擇參考時脈信號。
圖8A為根據實施例的DLL電路111b的方塊圖，及圖8B為用於描述圖8A的DLL電路111b的操作的圖。
參考圖8A，DLL電路111b可包括第一開關SW1、第二開關SW2、相位頻率偵測器111b_1、電荷泵111b_2、鎖定偵測器（lock detector；LD）111b_3以及狀態機（state machine；SM）111b_4。在使用電荷泵111b_2執行延遲鎖定操作之前，DLL電路111b可調整第二延遲輸出時脈信號VCO_clk_Φn的延遲以落入某一鎖定範圍內且因此可防止諧波鎖定。舉例而言，相位頻率偵測器111b_1可自電壓控制延遲線110接收第一延遲輸出時脈信號VCO_clk_Φ1及第二延遲輸出時脈信號VCO_clk_Φn且可偵測其間的相位差並將第一偵測結果DR1提供至鎖定偵測器111b_3。可回應於第一啟動信號EN1啟動鎖定偵測器111b_3，可基於第一偵測結果DR1偵測第二延遲輸出時脈信號VCO_clk_Φn的相位是否落入某一鎖定範圍內，且可將鎖定偵測結果LDR提供至狀態機111b_4。基於鎖定偵測結果LDR，狀態機111b_4可將延遲控制信號DL提供至電壓控制延遲線110。基於鎖定偵測結果LDR，狀態機111b_4亦可產生第二啟動信號EN2且將第二啟動信號EN2提供至第一開關SW1及第二開關SW2。
作為實例，當第二延遲輸出時脈信號VCO_clk_Φn的相位未落入某一鎖定範圍內時，狀態機111b_4可產生具有高準位的第二啟動信號EN2，且可產生用於將第二延遲輸出時脈信號VCO_clk_Φn的延遲調整為與先前不同的新延遲控制信號DL。相位頻率偵測器111b_1、鎖定偵測器111b_3以及狀態機111b_4可重複上述操作，直至第二延遲輸出時脈信號VCO_clk_Φn的相位落入某一鎖定範圍內為止。
作為另一實例，當第二延遲輸出時脈信號VCO_clk_Φn的相位落入某一鎖定範圍內時，狀態機111b_4可產生具有低準位的第二啟動信號EN2且可停止調整第二延遲輸出時脈信號VCO_clk_Φn的延遲的操作。隨後，相位頻率偵測器111b_1可偵測第一延遲輸出時脈信號VCO_clk_Φ1與第二延遲輸出時脈信號VCO_clk_Φn之間的相位差且將第二偵測結果DR2提供至電荷泵111b_2。基於第二偵測結果DR2，電荷泵111b_2可產生延遲資訊VDLL。
進一步參考圖8B，在時間間隔『t0』至『t1』期間，狀態機111b_4可產生具有高準位的第二啟動信號EN2及具有值『D1』的延遲控制信號DL。就此而言，相位頻率偵測器111b_1可偵測第一延遲輸出時脈信號VCO_clk_Φ1與第二延遲輸出時脈信號VCO_clk_Φn之間的相位差且將第一偵測結果DR1提供至鎖定偵測器111b_3。基於第一偵測結果DR1，鎖定偵測器111b_3可偵測第二延遲輸出時脈信號VCO_clk_Φn的相位未落入鎖定範圍內，且可將鎖定偵測結果LDR提供至狀態機111b_4。在時間間隔『t1』至『t2』期間，狀態機111b_4可產生具有高準位的第二啟動信號EN2及具有值『D2』的延遲控制信號DL。就此而言，相位頻率偵測器111b_1可偵測已調整延遲的第一延遲輸出時脈信號VCO_clk_Φ1與第二延遲輸出時脈信號VCO_clk_Φn之間的相位差，且將第一偵測結果DR1提供至鎖定偵測器111b_3。基於第一偵測結果DR1，鎖定偵測器111b_3可偵測第二延遲輸出時脈信號VCO_clk_Φn的相位未落入鎖定範圍內，且可將鎖定偵測結果LDR提供至狀態機111b_4。在時間間隔『t2』至『t3』期間，狀態機111b_4可產生具有高準位的第二啟動信號EN2及具有值『D3』的延遲控制信號DL。相位頻率偵測器111b_1可偵測已重新調整延遲的第一延遲輸出時脈信號VCO_clk_Φ1與第二延遲輸出時脈信號VCO_clk_Φn之間的相位差，且將第一偵測結果DR1提供至鎖定偵測器111b_3。基於第一偵測結果DR1，鎖定偵測器111b_3可偵測第二延遲輸出時脈信號VCO_clk_Φn的相位未落入鎖定範圍內，且可將鎖定偵測結果LDR提供至狀態機111b_4。在時間間隔『t3』至『t4』期間，狀態機111b_4可在開始時產生具有高準位的第二啟動信號EN2及具有值『D4』的延遲控制信號DL。相位頻率偵測器111b_1可偵測已重新調整延遲的第一延遲輸出時脈信號VCO_clk_Φ1與第二延遲輸出時脈信號VCO_clk_Φn之間的相位差，且將第一偵測結果DR1提供至鎖定偵測器111b_3。基於第一偵測結果DR1，鎖定偵測器111b_3可偵測第二延遲輸出時脈信號VCO_clk_Φn的相位為落入鎖定範圍內，且可將鎖定偵測結果LDR提供至狀態機111b_4。狀態機111b_4可在自『t3』的某一時間後產生轉變成低準位的第二啟動信號EN2，且回應於具有低準位的第二啟動信號EN2，DLL電路111b可執行用於產生延遲資訊VDLL的延遲鎖定操作。
圖9及圖10為根據實施例的DTC 113a的詳細方塊圖。
參考圖9，DTC 113a可包括三角積分調變器（delta sigma modulator；DSM）113a_1、頻率狀態機（frequency state machine；FSM）113a_2、多工器（multiplexer；MUX）113a_3以及精密時間控制電路（fine time control circuit；FTC）113a_4。
三角積分調變器113a_1可接收FFV，且基於FFV可產生數位序列（digital sequence；DS）並且將DS提供至頻率狀態機113a_2。FFV可用於指定所需頻率合成比率以根據目標分數除頻比執行鎖相操作。三角積分調變器113a_1可在對應於FFV的相同時間平均比率下產生DS。
頻率狀態機113a_2可接收DS及FCV，且基於DS及FCV可產生用於控制選擇參考時脈信號Ref_clk_sel的相位的相位控制信號（phase control signal；PCS）。頻率狀態機113a_2可將PCS（在下文中稱作第一相位控制信號）的最高有效位元（most significant bit；MSB）部分PCSMSB 提供至多工器113a_3，且可將PCS（在下文中稱作第二相位控制信號）的最低有效位元（least significant bit；LSB）部分PCSLSB 提供至精密時間控制電路113a_4。
多工器113a_3可接收多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn且基於第一相位控制信號PCSMSB 可選擇多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn中的一者，且將所選擇延遲參考時脈信號Ref_clk_Φm提供至精密時間控制電路113a_4。就此而言，可使用與多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn的數目相匹配的位元資料來實施第一相位控制信號PCSMSB 。舉例而言，當多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn的數目為32時，可使用5位元資料來實施第一相位控制信號PCSMSB 。
精密時間控制電路113a_4可接收所選擇延遲參考時脈信號Ref_clk_Φm及第二相位控制信號PCSLSB ，且可基於第二相位控制信號PCSLSB 藉由精密調整所選擇延遲參考時脈信號Ref_clk_Φm的延遲時間（或相位）來產生選擇參考時脈信號Ref_clk_sel。藉由精密時間控制電路113a_4調整的所選擇延遲參考時脈信號Ref_clk_Φm的延遲調整範圍可限制在多個延遲參考時脈信號Ref_clk_Φ1至Ref_clk_Φn之間的恆定延遲時間內。舉例而言，當第一延遲參考時脈信號Ref_clk_Φ1與第二延遲參考時脈信號Ref_clk_Φ2之間的延遲時間為『5』時，延遲調整範圍可限制在『5』內。
由於PCS的持續更新，因此頻率狀態機113a_2中可出現時序問題。因此，為瞭解決上述問題，三角積分調變器113a_1可與自精密時間控制電路113a_4輸出的選擇參考時脈信號Ref_clk_sel同步以產生DS，且頻率狀態機113a_2可與第n延遲參考時脈信號Ref_clk_Φn同步以產生PCS。
進一步參考圖10，DTC 113b可包括三角積分調變器113b_1、頻率狀態機113b_2、多工器113b_3以及精密時間控制電路113b_4。在下文中，將主要描述相較於圖9的頻率狀態機113a_2，進一步執行額外操作的頻率狀態機113b_2。
頻率狀態機113b_2可進一步接收指示輔助PLL電路中的（圖3A的）分頻器102的整數除頻比的分頻資訊DIV_N，且因此可產生用於控制（圖3A的）分頻器102的分頻比控制信號DIV_CS以在接近於目標分數除頻比的分數除頻比下執行分頻操作。舉例而言，在使用輔助PLL電路的第一鎖相操作期間，頻率狀態機113b_2可產生分頻比控制信號DIV_CS且將分頻比控制信號DIV_CS提供至（圖3A的）分頻器102。就此而言，（圖3A的）分頻器102可包括能夠基於分頻比控制信號DIV_CS而改變分頻比的配置。
圖11為根據實施例的無線通信裝置1000的方塊圖。無線通信裝置1000可包括數位信號處理器1100、DAC 1200、ADC 1300、射頻積體電路（radio frequency integrated circuit；RFIC）1400、前端模組（front end module；FEM）1500以及天線1600。數位信號處理器1100可根據設定的通信方案處理包括待傳輸的資訊或接收的資訊的信號。舉例而言，數位信號處理器1100可根據諸如以下通信方案來處理信號：正交分頻多工（Orthogonal Frequency-Division Multiplexing；OFDM）、正交分頻多工存取（Orthogonal Frequency-Division Multiple access；OFDMA）、寬頻分碼多工存取（Wideband Code Division Multiple Access；WCDMA）或高速分組存取+（High Speed Packet Access+；HSPA+）。
DAC 1200可將包括待傳輸資訊的數位信號轉換成類比信號且可將轉換的傳輸信號提供至RFIC 1400。ADC 1300可將自RFIC 1400接收到的類比信號轉換成數位信號且可將轉換的數位信號提供至數位信號處理器1100。
RFIC 1400可包括第一混頻器1410、第二混頻器1420以及PLL電路（PLL CKT）1430。RFIC 1400可藉由使用第一混頻器1410及PLL 1430向上轉換自DAC 1200接收到的基頻中傳輸信號的頻率來產生射頻（radio frequency；RF）信號。RFIC 1400可藉由使用第二混頻器1420及PLL 1430向下轉換自前端模組1500接收到的RF頻中的接收信號的頻率來產生基頻信號。上文參考圖1至圖10所描述的實施例均可應用於PLL 1430。
前端模組1500可包括放大器、雙工器等。前端模組1500可放大自RFIC 1400提供的RF傳輸信號且可經由天線1600傳輸放大的信號。在一些實施例中，無線通信裝置1000可包括多個天線1600，且前端模組1500可分離每一頻帶的RF傳輸信號且將所述RF傳輸信號提供至對應於每一頻帶的天線1600。
圖12為繪示包括根據實施例的用於執行時脈的鎖相操作的時脈產生器的通信裝置的圖式。
參考圖12，家用機件2100、家用電器2120、娛樂設備2140以及存取點（access point；AP）2200可各自包括根據實施例的用於執行時脈的鎖相操作的時脈產生器。在一些實施例中，家用機件2100、家用電器2120、娛樂設備2140以及AP 2200可配置物聯網（Internet of Thing；IoT）網路系統。圖12中所示的通信裝置僅為實例，且應瞭解圖12中未繪示的其他通信裝置亦可包括根據實施例的無線通信裝置。
圖13為根據實施例的IoT裝置3000的方塊圖。IoT裝置3000可包括應用處理器3100、收發器3200、記憶體3300、顯示器3400、感測器3500以及輸入/輸出（input/output；I/O）裝置3600。
IoT裝置3000可經由收發器3200與外部實體進行通信。收發器3200可為可存取至例如以下的數據機通信介面：有線區域網絡（local area network；LAN），諸如藍牙、無線保真（Wireless Fidelity；Wi-Fi）以及紫蜂的無線短程通信介面，電源線通信（power line communication；PLC）或諸如第3代（3rd generation；3G）長期演進（long term evolution；LTE）的行動蜂巢式網路等。收發器3200可包括根據上文所描述實施例的時脈產生器。
應用處理器3100可控制IoT裝置3000的總體操作及IoT裝置3000的配置的操作。應用處理器3100可執行各種操作。在一些實施例中，應用處理器3100可包括單個核心或可包括多個核心。
感測器3500可為例如用於感測影像的影像感測器。感測器3500可連接至應用處理器3100且可將所產生影像資訊傳輸至應用處理器3100。感測器3500可為用於感測生物識別資訊的生物感測器。感測器3500可為任何感測器，諸如照度感測器、聲學感測器或加速度感測器。
顯示器3400可顯示IoT裝置3000的內部狀態資訊。顯示器3400可包括觸控感測器（未示出）。另外，顯示器3400可包括用於使用者介面的輸入功能或輸出功能及外觀。使用者可經由觸控感測器及使用者介面來控制IoT裝置3000。
輸入/輸出裝置3600可包括輸入單元（諸如觸控板、小鍵盤、輸入按鈕等）及輸出單元（諸如顯示器、揚聲器等）。記憶體3300可儲存用於控制IoT裝置3000的控制指令碼、控制資料或使用者資料。記憶體3300可包括揮發性記憶體或非揮發性記憶體中的至少一者。
IoT裝置3000可更包括電源供應單元，所述電源供應單元包括用於內部電源供應或自外部接收電源供應的電池。另外，IoT裝置3000可更包括儲存裝置。儲存裝置可為非揮發性媒體，諸如硬碟（hard disk；HDD）、固態磁碟（solid state disk；SSD）、嵌入式多媒體卡（embedded multimedia card；eMMC）或通用快閃儲存裝置（universal flash storage；UFS）。儲存裝置可儲存經由輸入/輸出裝置3600提供的使用者資訊及經由感測器3500收集的感測資訊的片塊。
輸出時脈信號可用於IoT裝置3000的上述組件中的至少一些，例如：應用處理器3100、收發器3200、記憶體3300、顯示器3400、感測器3500以及輸入/輸出裝置3600，且可藉由根據本發明概念的實施例（諸如上文結合圖1至圖10所描述的實施例）的時脈產生器來產生輸出時脈信號。
雖然本發明概念已參考其實施例進行具體繪示及描述，但應瞭解，可在不脫離隨附申請專利範圍的精神及範疇的情況下作出形式及細節的各種改變。
1、100:時脈產生器 10、10a:分數除頻控制電路 12、113a、113b:數位時間轉換器 14、111、111a、111b:延遲鎖定迴路電路 16、110:電壓控制延遲線 18、112、112a:複製電壓控制延遲線 20、20a:輔助鎖相迴路電路 30、30a:次取樣鎖相迴路電路 40、101:電壓控制振盪器 102:分頻器 103、111a_1、111b_1:相位頻率偵測器 104:零值區電路 105、111a_2、111b_2:電荷泵 106:迴路濾波器 107:取樣器 108:跨導電路 109:脈衝產生器 111b_3:鎖定偵測器 111b_4:狀態機 113a_1:三角積分調變器 113a_2、113b_2:頻率狀態機 113a_3:多工器 113a_4:精密時間控制電路 1000:無線通信裝置 1100:數位信號處理器 1200:數位至類比轉換器 1300:類比至數位轉換器 1400:射頻積體電路 1410:第一混頻器 1420:第二混頻器 1430、PLL_CKT:鎖相迴路電路 1500:前端模組 1600:天線 2100:家用機件 2120:家用電器 2140:娛樂設備 2200:存取點 3000:物聯網裝置 3100:處理器 3200:收發器 3300:記憶體 3400:顯示器 3500:感測器 3600:輸入/輸出裝置 D11、D21、D31、D（n-1）1、Dn1:第一延遲元件 D12、D22、D32、D（n-1）2、Dn2:第二延遲元件 DIV_clk:分頻時脈 DIV_CS:分頻比控制信號 DIV_N:分頻資訊 DLL:延遲控制信號 DR:偵測結果 DR1:第一偵測結果 DR2:第二偵測結果 EN1:第一啟動信號 EN2:第二啟動信號 IS1:第一電流源 IS2:第二電流源 I_sam:取樣電流信號 LDR:鎖定偵測結果 N:整數除頻比 PLL_CKT:鎖相迴路（PLL）電路 PCSLSB :最低有效位元部分 PCSMSB :最高有效位元部分 Ref_clk:參考時脈信號 Ref_clk_D、Ref_clk_Φ1、Ref_clk_Φ2、Ref_clk_Φ3、Ref_clk_Φm、Ref_clk_Φn:延遲參考時脈信號 Ref_clk_sel:選擇參考時脈信號 Pul:脈衝信號 S100、S110、S200、S210、S220、S230:操作 SW1:第一開關電路 SW2:第二開關電路 t1、t2、t3、...、t（m-1）、tm:時間 VCO_clk:時脈信號 VCO_clk_D:延遲輸出時脈信號 VCO_clk_Φ1:第一延遲輸出時脈信號 VCO_clk_Φn:第二延遲輸出時脈信號 Vctrl、Vctrl_a:控制電壓信號 VDLL:延遲資訊 V_sam:取樣電壓信號 V_samP:正取樣電壓信號 V_samN:負取樣電壓信號 Φ1、Φ2、Φ3、Φ（m-1）、Φm:相位 Φn-Φ1:相位差
根據結合附圖進行的以下詳細描述將更清晰地理解本發明概念的實施例，其中類似的附圖標號指代類似的元件或特徵，其中： 圖1為根據實施例的時脈產生器的方塊圖。 圖2為用於描述根據實施例的鎖相迴路（PLL）電路的鎖相操作的流程圖。 圖3A及圖3B為根據實施例的時脈產生器的詳細方塊圖。 圖4為根據實施例的圖3A或圖3B的跨導電路的電路圖。 圖5為用於描述根據實施例的執行PLL電路的基於分數除頻的次取樣PLL的方法的流程圖。 圖6為用於描述根據實施例的通過電壓控制延遲線的延遲輸出時脈信號及通過複製電壓控制延遲線的延遲參考時脈信號的時序圖。 圖7為用於描述根據實施例的延遲鎖定迴路（delay-locked loop；DLL）電路的操作的方塊圖。 圖8A為根據實施例的DLL電路的方塊圖，及圖8B為用於描述圖8A的DLL電路的操作的圖。 圖9及圖10為根據實施例的數位時間轉換器的詳細方塊圖。 圖11為根據實施例的無線通信裝置的方塊圖。 圖12為繪示包括根據實施例的用於執行時脈的鎖相操作的時脈產生器的通信裝置的圖式。 圖13為根據實施例的物聯網（Internet of Thing；IoT）裝置的方塊圖。
1:時脈產生器
10:分數除頻控制電路
12:數位時間轉換器
14:延遲鎖定迴路電路
16:電壓控制延遲線
18:複製電壓控制延遲線
20:輔助鎖相迴路電路
30:次取樣鎖相迴路電路
40:電壓控制振盪器
PLL_CKT:鎖相迴路(PLL)電路

Claims (20)

  1. 一種鎖相迴路（PLL）電路，包括： 電壓控制振盪器，經配置以產生輸出時脈信號； 次取樣鎖相迴路電路，經配置以接收所述輸出時脈信號作為回饋信號且基於所述回饋信號執行基於分數除頻的鎖相操作；以及 分數除頻控制電路，經配置以向所述次取樣鎖相迴路電路提供用於所述基於分數除頻的鎖相操作的選擇參考時脈信號， 其中所述分數除頻控制電路包括： 電壓控制延遲線，經配置以路由所述回饋信號且基於所述回饋信號產生延遲資訊； 複製電壓控制延遲線，所述延遲資訊應用於所述複製電壓控制延遲線，且所述複製電壓控制延遲線經配置以路由參考時脈信號從而產生各自延遲達至不同相應延遲時間的多個延遲參考時脈信號；以及 數位時間轉換器（DTC），經配置以自所述多個延遲參考時脈信號產生所述選擇參考時脈信號且將所述選擇參考時脈信號輸出至所述次取樣鎖相迴路電路。
  2. 如請求項1所述的鎖相迴路電路，其中所述複製電壓控制延遲線包括具有與所述電壓控制延遲線內所包括的多個延遲元件相同特性的多個延遲元件。
  3. 如請求項1所述的鎖相迴路電路，其中所述參考時脈信號的頻率具有藉由將目標分數除頻比應用於由所述次取樣鎖相迴路電路鎖相的所述輸出時脈信號的頻率所獲得的值。
  4. 如請求項1所述的鎖相迴路電路，其中所述分數除頻控制電路更包括延遲鎖定迴路（DLL）電路，所述延遲鎖定迴路電路連接至所述電壓控制延遲線且經配置以藉由鎖定通過所述電壓控制延遲線的所述回饋信號的延遲來產生所述延遲資訊。
  5. 如請求項4所述的鎖相迴路電路，其中所述延遲資訊包括所述電壓控制延遲線中所包括的多個延遲元件的偏壓電壓。
  6. 如請求項4所述的鎖相迴路電路，其中所述延遲鎖定迴路電路連接至所述複製電壓控制延遲線且進一步經配置以將所述延遲資訊提供至所述複製電壓控制延遲線。
  7. 如請求項4所述的鎖相迴路電路，其中所述電壓控制延遲線包括多個第一延遲元件，所述多個第一延遲元件串聯連接且經配置以各自將所接收信號延遲達至所述相同延遲時間從而輸出與所述回饋信號具有一定相位偏移的延遲的回饋信號。
  8. 如請求項7所述的鎖相迴路電路，其中所述複製電壓控制延遲線包括多個第二延遲元件，所述多個第二延遲元件串聯連接且經配置以將所接收信號延遲多至與所述電壓控制延遲線的所述多個第一延遲元件相同的所述延遲時間，且進一步經配置以經由所述多個第二延遲元件的相應輸出端將自所述參考時脈信號逐步延遲的所述多個延遲參考時脈信號輸出至所述數位時間轉換器。
  9. 如請求項4所述的鎖相迴路電路，其中所述延遲鎖定迴路電路進一步經配置以藉由調整由所述電壓控制延遲線引起的所述回饋信號的延遲程度以防止諧波鎖定，從而在所述延遲回饋信號的相位落入某一鎖定範圍內時啟動鎖定所述回饋信號的延遲的操作。
  10. 如請求項1所述的鎖相迴路電路，其中所述數位時間轉換器包括： 多工器，經配置以自所述多個延遲參考時脈信號輸出延遲參考時脈信號；以及 精密時間控制（FTC）電路，經配置以藉由調整自所述多工器輸出的所述延遲參考時脈信號的延遲來產生所述選擇參考時脈信號。
  11. 如請求項10所述的鎖相迴路電路，其中所接收的用於選擇所述多工器的第一位元信號的位元數目大於所接收的用於所述精密時間控制電路的所述調整的操作的第二位元信號的位元數目。
  12. 如請求項10所述的鎖相迴路電路，其中所述精密時間控制電路的延遲調整範圍對應於所述多個延遲參考時脈信號之間的恆定延遲時間。
  13. 如請求項10所述的鎖相迴路電路，更包括輔助鎖相迴路電路，經配置以在所述次取樣鎖相迴路電路的所述基於分數除頻的鎖相操作之前，對所述輸出時脈信號執行基於整數除頻的鎖相操作， 其中所述數位時間轉換器經配置以調整所述基於整數除頻的鎖相操作中的分頻比以產生所述輸出時脈信號，所述輸出時脈信號具有約等於在一定範圍內的所述基於分數除頻鎖相操作的目標分頻比的頻率。
  14. 一種鎖相迴路（PLL）電路，包括： 電壓控制振盪器，經配置以產生輸出時脈信號； 次取樣鎖相迴路電路，經配置以接收所述輸出時脈信號作為回饋信號且基於所述回饋信號執行基於分數除頻的鎖相操作；以及 分數除頻控制電路，經配置以： 將用於所述基於分數除頻的鎖相操作的選擇參考時脈信號提供至所述次取樣鎖相迴路電路； 當所述回饋信號具有第一頻率時，藉由使用所述回饋信號執行延遲操作在所述回饋信號的一個週期內產生關於恆定延遲時間的延遲資訊； 基於所述延遲資訊，藉由使用具有第二頻率的參考時脈信號產生逐步延遲達至所述延遲時間的多個延遲參考時脈信號；以及 使用所述多個延遲參考時脈信號產生所述選擇參考時脈信號。
  15. 如請求項14所述的鎖相迴路電路，其中當所述輸出時脈信號的相位由所述基於分數除頻的鎖相操作鎖定時，所述第一頻率及所述第二頻率包括目標分數除頻比。
  16. 如請求項14所述的鎖相迴路電路，其中所述分數除頻控制電路包括數位時間轉換器（DTC），所述數位時間轉換器包括： 多工器，經配置以自所述多個延遲參考時脈信號輸出延遲參考時脈信號；以及 精密時間控制（FTC）電路，經配置以藉由調整自所述多工器輸出的所述延遲參考時脈信號的延遲來產生所述選擇參考時脈信號。
  17. 如請求項16所述的鎖相迴路電路，其中所述數位時間轉換器更包括經配置以產生用於所述多工器的選擇的第一位元信號及用於精密時間控制的第二位元信號的三角積分調變器，以及頻率狀態機。
  18. 如請求項14所述的鎖相迴路電路，其中所述分數除頻控制電路包括經配置以接收所述回饋信號從而產生所述延遲資訊的電壓控制延遲線，及經配置以接收所述參考時脈信號從而產生所述多個延遲參考時脈信號的複製電壓控制延遲線， 其中所述複製電壓控制延遲線包括與所述電壓控制延遲線相同的配置以在所述延遲資訊應用於所述複製電壓控制延遲線時執行多至與所述電壓控制延遲線的所述延遲時間相同的逐步延遲操作。
  19. 如請求項18所述的鎖相迴路電路，其中所述延遲資訊包括所述電壓控制延遲線中所包括的多個延遲元件的偏壓電壓。
  20. 一種時脈產生器，包括： 電壓控制振盪器，經配置以產生輸出時脈信號； 輔助鎖相迴路（PLL）電路，經配置以對所述輸出時脈信號執行基於整數除頻的鎖相操作； 次取樣鎖相迴路電路，經配置以在所述基於整數除頻的鎖相操作之後對所述輸出時脈信號執行基於分數除頻的鎖相操作；以及 分數除頻控制電路，經配置以向所述次取樣鎖相迴路電路提供用於所述基於分數除頻的鎖相操作的選擇參考時脈信號， 其中所述分數除頻控制電路包括： 電壓控制延遲線，經配置以路由回饋信號從而產生延遲資訊； 複製電壓控制延遲線，所述延遲資訊應用於所述複製電壓控制延遲線，所述複製電壓控制延遲線包括與所述電壓控制延遲線相同的特性且經配置以路由參考時脈信號從而產生各自延遲達至不同相應延遲時間的多個延遲參考時脈信號；以及 數位時間轉換器（DTC），經配置以自所述多個延遲參考時脈信號產生所述選擇參考時脈信號且將所述選擇參考時脈信號輸出至所述次取樣鎖相迴路電路。
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