DE102020121070A1

DE102020121070A1 - Phasenregelkreisschaltung und taktgenerator mit einer solchen schaltung

Info

Publication number: DE102020121070A1
Application number: DE102020121070.1A
Authority: DE
Inventors: Jaehong Jung; Sangdon Jung; Kyungmin Lee; Byungki HAN
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2019-10-10
Filing date: 2020-08-11
Publication date: 2021-04-15
Also published as: KR20210042748A; TW202121847A; CN112653454A; US11057040B2; US20210111724A1

Abstract

Phasenregelschleifen (PLL)-Schaltung kann einen spannungsgesteuerten Oszillator, eine Unterabtast-PLL-Schaltung und eine Bruchteil-Frequenzteilungs-Steuerschaltung enthalten. Die Bruchteil-Frequenzteilungs-Steuerschaltung kann eine spannungsgesteuerte Verzögerungsleitung enthalten, die ein Rückkopplungssignal leitet, um (eine) Verzögerungsinformation(en) zu erzeugen, eine nachgebildete spannungsgesteuerte Verzögerungsleitung, an welche die Verzögerungsinformation(en) angelegt wird/werden und die eingerichtet ist, um ein Referenztaktsignal zu leiten, um eine Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen, die jeweils um bis zu einer unterschiedlichen jeweiligen Verzögerungszeit verzögert sind, und einen Digital-Zeit-Wandler (DTC), der eingerichtet ist, um das Auswahlreferenztaktsignal aus der Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen und das Auswahlreferenztaktsignal an die Unterabtast-PLL-Schaltung auszugeben.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht die Vorteile der koreanischen Patentanmeldung Nr. 10-2019-0125676 , die am 10. Oktober 2019 beim koreanischen Amt für geistiges Eigentum eingereicht wurde und deren Offenlegung hier durch Verweis in ihrer Gesamtheit aufgenommen wird.
Technischer Bereich
Diese Offenlegung bezieht sich im Allgemeinen auf Phasenregelschleifen (PLLs = Phase-Locked Loops) und Taktgeneratoren mit PLLs und insbesondere auf eine PLL, die eine Unterabtast-PLL für die Bruchteil-Frequenzteilungs-basierte Phasenverriegelung eines Taktes enthält.
Diskussion über den Stand der Technik
Eine PLL in einem Taktgenerator o.ä. ist eine Schaltung, die ein phasenverriegeltes Taktsignal erzeugen kann. Das Taktsignal kann z.B. zur Übertragung von Daten in einem Sender oder zur Wiederherstellung von Daten in einem Empfänger verwendet werden. In dieser Hinsicht kann die PLL z.B. in eine Ring-PLL oder eine Induktor-Kondensator (LC)-PLL klassifiziert werden.
Kürzlich wurde eine Technik zur Verriegelung der Phase eines Taktes durch Unterabtastung auf eine PLL angewandt, um die Rauscheigenschaften zu verbessern. Zum Beispiel kann eine Unterabtast-PLL einen Phasendetektor und einen spannungsgesteuerten Oszillator (VCO) enthalten, wobei der Phasendetektor einen Ausgang des VCOs mit einem Referenztakt unterabtastet. Eine andere Technik ist die Bruchteil-Frequenzteilung, bei der ein Bruchteil-Frequenzteiler im Rückkopplungspfad verwendet wird. Da ein Teiler jedoch während einer Unterabtastungsoperation keine Frequenzteilung an einem Takt durchführt, hat dies die Leistung einer Bruchteil-Frequenzteilungsoperation eingeschränkt. Um diese Beschränkung zu beheben, wurde eine Technik eingeführt, die eine Bruchteil-Frequenzteilungsoperation während einer Unterabtastungsoperation unter Verwendung eines Digital-Zeit-Wandlers ermöglicht. Die Leistung des Taktgenerators hat sich jedoch bei diesem Verfahren aufgrund der begrenzten Auflösung und des Quantisierungsrauschens verschlechtert.
ZUSAMMENFASSUNG
Ausführungsformen des erfinderischen Konzepts bieten eine Phasenregelschleife (PLL), die eine Bruchteil-Frequenzteilungs-Steuerschaltung enthält, die eine höhere Auflösung in Bezug auf die Bruchteil-Frequenzteilungs-Phasenregelsteuerung über einen Takt aufweist und in der Lage ist, das Quantisierungsrauschen zu reduzieren, sowie einen Taktgenerator, der eine PLL enthält.
Nach einem Aspekt des erfinderischen Konzepts ist eine Phasenregelschleifen-(PLL)-Schaltung vorgesehen, die einen spannungsgesteuerten Oszillator, der eingerichtet ist, um ein Ausgangstaktsignal zu erzeugen, eine Unterabtast-PLL-Schaltung, die eingerichtet ist, um das Ausgangstaktsignal als Rückkopplungssignal zu empfangen und darauf basierend eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation durchzuführen, und eine Bruchteil-Frequenzteilungs-Steuerschaltung, die eingerichtet ist, um ein Auswahlreferenztaktsignal für die Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation der Unterabtast-PLL-Schaltung zuzuführen, enthält. Die Bruchteil-Frequenzteilungs-Steuerschaltung enthält eine spannungsgesteuerte Verzögerungsleitung, die eingerichtet ist, um das Rückkopplungssignal zu leiten und auf der Grundlage des Rückkopplungssignals (eine) Verzögerungsinformation(en) zu erzeugen, eine nachgebildete spannungsgesteuerte Verzögerungsleitung, an die die Verzögerungsinformation(en) angelegt wird/werden und die eingerichtet ist, um ein Referenztaktsignal zu leiten, um eine Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen, die jeweils um bis zu einer unterschiedlichen jeweiligen Verzögerungszeit verzögert sind, und einen Digital-Zeit-Wandler (DTC), der eingerichtet ist, um das Auswahlreferenztaktsignal aus der Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen und das Auswahlreferenztaktsignal an die Unterabtast-PLL-Schaltung auszugeben.
Nach einem anderen Aspekt des erfinderischen Konzepts ist eine Phasenregelschleifen-(PLL)-Schaltung vorgesehen, die einen spannungsgesteuerten Oszillator, der eingerichtet ist, um ein Ausgangstaktsignal zu erzeugen, eine Unterabtast-PLL-Schaltung, die eingerichtet ist, um das Ausgangstaktsignal als Rückkopplungssignal zu empfangen und darauf basierend eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation durchzuführen, und eine Bruchteil-Frequenzteilungs-Steuerschaltung, die eingerichtet ist, um ein Auswahlreferenztaktsignal für die Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation der Unterabtast-PLL-Schaltung zuzuführen, wobei die Bruchteil-Frequenzteilungs-Steuerschaltung ferner eingerichtet ist, um (eine) Verzögerungsinformation(en) bezüglich einer konstanten Verzögerungszeit innerhalb eines Zyklus des Rückkopplungssignals zu erzeugen, indem eine Verzögerungsoperation unter Verwendung des Rückkopplungssignals durchgeführt wird, das eine erste Frequenz aufweist, auf der Grundlage der Verzögerungsinformation(en) eine Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen, die allmählich um bis zu der Verzögerungszeit verzögert werden, indem ein Referenztaktsignal mit einer zweiten Frequenz verwendet wird, und das Auswahlreferenztaktsignal unter Verwendung der Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen.
Nach einem anderen Aspekt des erfinderischen Konzepts ist ein Taktgenerator, der einen spannungsgesteuerten Oszillator, der eingerichtet ist, um ein Ausgangstaktsignal zu erzeugen, eine Unterstützungs-Phasenregelschleifen (PLL)-Schaltung, die eingerichtet ist, um eine ganzzahlige frequenzteilungsbasierte Phasenverriegelungsoperation am Ausgangstaktsignal durchzuführen, eine Unterabtast-PLL-Schaltung, die eingerichtet ist, um nach der ganzzahligen Frequenzteilungs-basierten Phasenverriegelungsoperation eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation an dem Ausgangstaktsignal durchzuführen, und eine Bruchteil-Frequenzteilungs-Steuerschaltung, die eingerichtet ist, um ein Auswahlreferenztaktsignal für die Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation der Unterabtast-PLL-Schaltung zuzuführen, wobei die Bruchteil-Frequenzteilungs-Steuerschaltung eine spannungsgesteuerte Verzögerungsleitung, die eingerichtet ist, um ein Rückkopplungssignal zur Erzeugung einer/von Verzögerungsinformation(en) zu leiten, eine nachgebildete spannungsgesteuerte Verzögerungsleitung, an die die Verzögerungsinformation(en) angelegt wird/werden, die die gleichen Eigenschaften wie die spannungsgesteuerte Verzögerungsleitung umfasst und eingerichtet ist, um zur Erzeugung einer Vielzahl von Verzögerungsreferenztaktsignalen, die um bis zu einer jeweils unterschiedlichen Verzögerungszeit verzögert sind, ein Referenztaktsignal zu leiten, und einen Digital-Zeit-Wandler (DTC), der eingerichtet ist, um das Auswahlreferenztaktsignal aus der Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen und das Auswahlreferenztaktsignal an die Unterabtast-PLL-Schaltung auszugeben, enthält.
Figurenliste
Ausführungsformen des erfinderischen Konzepts werden anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen, in denen ähnliche Referenzzeichen ähnliche Elemente oder Merkmale bezeichnen, klarer verstanden, wobei

1 ist ein Blockdiagramm eines Taktgenerators nach einer Ausführungsform;
2 ist ein Ablaufdiagramm zur Beschreibung einer Phasenverriegelungsoperation einer Phasenregelschleifen (PLL)-Schaltung nach einer Ausführungsform;
3A und 3B sind detaillierte Blockdiagramme eines Taktgenerators nach einer Ausführungsform;
4 ist ein Schaltungsdiagramm einer Transkonduktanzschaltung von 3A oder 3B nach einer Ausführungsform;
5 ist ein Ablaufdiagramm zur Beschreibung eines Verfahrens zur Durchführung einer Bruchteil-Frequenzteilungs-basierten Unterabtast-PLL einer PLL-Schaltung nach einer Ausführungsform;
6 ist ein Zeitdiagramm zum Beschreiben eines Verzögerungsausgangs-Taktsignals, das eine spannungsgesteuerte Verzögerungsleitung durchlaufen hat, und eines Verzögerungsreferenztaktsignals, das eine nachgebildete spannungsgesteuerte Verzögerungsleitung durchlaufen hat, nach einer Ausführungsform;
7 ist ein Blockdiagramm zur Beschreibung der Funktionsweise einer Verzögerungsregelschleife (DLL)-Schaltung nach einer Ausführungsform;
8A ist ein Blockdiagramm einer DLL-Schaltung nach einer Ausführungsform, und 8B ist ein Graph zur Beschreibung einer Funktionsweise der DLL-Schaltung von 8A;
9 und 10 sind detaillierte Blockdiagramme eines Digital-Zeit-Wandlers nach einer Ausführungsform;
11 ist ein Blockdiagramm einer Drahtlos-Kommunikationsvorrichtung nach einer Ausführungsform;
12 ist ein Diagramm, das Kommunikationsvorrichtungen, die Taktgeneratoren zur Durchführung einer Phasenverriegelungsoperation eines Taktes nach einer Ausführungsform enthält, zeigt; und
13 ist ein Blockdiagramm einer IoT-Vorrichtung (IoT = Internet of Things, Internet der Dinge) nach einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
Im Folgenden werden die Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen ausführlich beschrieben.
1 ist ein Blockdiagramm eines Taktgenerators 1 nach einer Ausführungsform. Der Taktgenerator 1 kann eine Phasenregelschleifen (PLL)-Schaltung PLL_CKT enthalten, wobei die PLL-Schaltung PLL_CKT eine Bruchteil-Frequenzteilungs-Steuerschaltung 10, eine Unterstützungs-PLL-Schaltung 20, eine Unterabtast-PLL-Schaltung 30 und einen spannungsgesteuerten Oszillator (VCO) 40 enthalten kann. Nach einigen Ausführungsformen kann der VCO 40 in verschiedenen Konfigurationen, wie z.B. einem Ringoszillator oder einem Induktor-Kondensator (LC)-Oszillator implementiert werden, die im Folgenden als Beispiele verwendet werden können. Im Folgenden können Phasenverzögerung und Zeitverzögerung aus Gründen der Einfachheit der Beschreibung austauschbar verwendet werden. Im Folgenden beziehen sich „PLL x“ und „DLL y“ auf die „PLL-Schaltung x“ bzw. „DLL-Schaltung y“ oder ähnliches, wobei „x“ oder „y“ die zuvor benannte Legende für das besprochene Schaltungselement ist. So bezieht sich z.B. „PLL 20“ auf die PLL-Schaltung 20 und „DLL 14“ auf die DLL-Schaltung 14.
Die Unterstützungs-PLL 20 kann eine erste Phasenverriegelungsoperation durchführen, indem sie ein Ausgangstaktsignal (allgemeiner „Schwingungssignal“) vom VCO 40 empfängt. Danach kann sich die erste Phasenverriegelungsoperation auf eine Phasenverriegelungsoperation zur Erzielung einer Differenz zwischen einer Phase eines Ausgangstaktsignals und einer Phase eines Referenztaktsignals beziehen, die in einen bestimmten Verriegelungsbereich fällt, was eine zweite Phasenverriegelungsoperation für ein Ausgangstaktsignal der Unterabtast-PLL 30 ermöglicht. Daher kann die erste Phasenverriegelungsoperation als Unterstützungsphasenverriegelungsoperation bezeichnet werden, die einer zweiten Phasenverriegelungsoperation der Unterabtast-PLL 30 vorausgeht. Die erste Phasenverriegelungsoperation, die von der Unterstützungs-PLL 20 durchgeführt wird, kann als Unterstützungs-PLL-Operation bezeichnet werden. Nach einer Ausführungsform kann die erste Phasenverriegelungsoperation eine ganzzahlige Frequenzteilungs-basierte Phasenverriegelungsoperation sein. In diesem Fall kann ein ganzzahliges Teilungsverhältnis der ersten Phasenverriegelungsoperation auf ein Bruchteil-Teilungsverhältnis eingestellt werden, das annähernd einem Ziel-Bruchteil-Teilungsverhältnis entspricht, wobei die Einstellung durch die nachstehend beschriebene Bruchteil-Frequenzteilungs-Steuerschaltung 10 durchgeführt wird. In diesem Zusammenhang kann die Unterstützungs-PLL 20 einen Teiler mit einer Konfiguration enthalten, in der ein Teilungsverhältnis durch die Bruchteil-Frequenzteilungs-Steuerschaltung 10 eingestellt wird. Obwohl 1 zeigt, dass die Unterstützungs-PLL 20 ein bestimmtes Steuerspannungssignal direkt an den VCO 40 anlegt, sind andere Schaltungsanordnungen möglich. Zum Beispiel kann sich, wie in 3A nachstehend beschrieben, eine Unterstützungs-PLL 20a ein Schleifenfilter 106 mit einer Unterabtast-PLL 30a teilen und dadurch ein bestimmtes Steuerspannungssignal Vctrl über das Schleifenfilter 106 an einen VCO 101 anlegen.
Die Unterabtast-PLL 30 kann vom VCO 40 in einem Rückkopplungspfad ein Ausgangstaktsignal (einen Ausgangstakt, der zunächst von der Unterstützungs-PLL 20 phasenverriegelt wird) empfangen. Das Ausgangstaktsignal im Rückkopplungspfad kann daher hier als Rückkopplungssignal bezeichnet werden. Die Unterabtast-PLL 30 kann eine Unterabtastung unter Verwendung des Rückkopplungssignals durchführen. Die Unterabtast-PLL 30 kann eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation (oder eine zweite Phasenverriegelungsoperation) an dem Rückkopplungssignal durchführen, und die Unterabtast-PLL 30 kann ein Auswahlreferenztaktsignal für die Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation von der Bruchteil-Frequenzteilungs-Steuerschaltung 10 empfangen. Im Folgenden wird die Bruchteil-Frequenzteilungs-Steuerschaltung 10 nach einer Ausführungsform beschrieben.
Die Bruchteil-Frequenzteilungs-Steuerschaltung (10) kann einen Digital-Zeit-Wandler (DTC) 12, eine Verzögerungsregelschleife (DLL)-Schaltung 14, eine spannungsgesteuerte Verzögerungsleitung 16 und eine nachgebildete spannungsgesteuerte Verzögerungsleitung 18 enthalten. Die spannungsgesteuerte Verzögerungsleitung 16 kann ein Ausgangstaktsignal vom VCO 40 als Rückkopplungssignal empfangen und auf der Grundlage des empfangenen Rückkopplungssignals ein um bis zu einer maximalen Phase verzögertes Rückkopplungssignal ausgeben. Die maximale Phase kann je nach Art eines Eingangs-/Ausgangssignals des VCO 40 oder eines Ziel-Bruchteil-Teilungsverhältnisses unterschiedlich sein. Wenn ein Eingangs-/Ausgangssignal des VCO 40 z.B. ein einzeln beendetes Signal ist, kann die maximale Phase 360 Grad betragen, und wenn als ein weiteres Beispiel ein Eingangs-/Ausgangssignal des VCO 40 ein Differenzsignal ist, kann die maximale Phase 180 Grad betragen. Obwohl im Folgenden aus Gründen der Einfachheit der Beschreibung davon ausgegangen wird, dass ein internes Signal der PLL PLL_CKT ein einzeln beendetes Signal ist, sind auch andere Signaltypen verfügbar. Zum Beispiel kann ein internes Signal der PLL PLL_CKT alternativ ein Differenzsignal sein. Nach einer Ausführungsform kann die spannungsgesteuerte Verzögerungsleitung 16 mehrere erste Verzögerungselemente enthalten, die in Reihe miteinander verbunden sind, und die spannungsgesteuerte Verzögerungsleitung 16 kann eine Konfiguration aufweisen, die entsprechend der Anzahl der Phasen ausgelegt ist, die ein Auswahlreferenztaktsignal aufweisen kann, das der Unterabtast-PLL 30 zugeführt wird. Zum Beispiel kann mit zunehmender Anzahl der Phasen, die das Auswahlreferenztaktsignal aufweisen kann, auch die Anzahl der ersten Verzögerungselemente in der spannungsgesteuerten Verzögerungsleitung 16 zunehmen.
Nach einer Ausführungsform kann die DLL 14 an die spannungsgesteuerte Verzögerungsleitung 16 angeschlossen werden und Verzögerungsinformation(en) durch Verriegelungsverzögerung eines Rückkopplungssignals erzeugen, das durch Passieren der spannungsgesteuerten Verzögerungsleitung 16 verzögert wird. Zum Beispiel kann die DLL 14 (eine) Verzögerungsinformation(en) durch eine Verzögerungsverriegelungsoperation für ein Rückkopplungssignal erzeugen, das die spannungsgesteuerte Verzögerungsleitung 16 durchlaufen. Die Verzögerungsinformation(en) kann/können zur Steuerung der Zeitverzögerung (oder Phasenverzögerung) bei einer ersten Frequenz (oder einer hohen Frequenz) eines Rückkopplungssignals (oder eines Ausgangstaktsignals des VCO 40) dienen. Das heißt, die Verzögerungsinformation(en) kann/können zur Steuerung eines Rückkopplungssignals dienen, das um maximal eine konstante Verzögerungszeit, die einem Zyklus des Rückkopplungssignals durch die spannungsgesteuerte Verzögerungsleitung 16 entspricht, verzögert werden soll. Die Verzögerungsinformation(en) kann/können z.B. eine Vorspannung für mehrere erste Verzögerungselemente enthalten, die in der spannungsgesteuerten Verzögerungsleitung 16 enthalten sind. Die Vorspannung kann an ein Verzögerungselement angelegt werden, damit das Verzögerungselement ein Signal trotz der Änderung einer Betriebsumgebung des Taktgenerators 1 oder der PLL PLL_CKT oder der Prozess-, Spannungs- und Temperaturbedingungen (PVT) konstant um eine Verzögerungszeit bis zu einer Zielverzögerungszeit verzögern kann. Die DLL 14 kann (eine) Verzögerungsinformation(en) der nachgebildeten spannungsgesteuerten Verzögerungsleitung 18 zuführen. Die DLL 14 kann eine Verzögerungsverriegelungsoperation zur Verhinderung einer harmonischen Verriegelung durchführen, um (eine) genaue Verzögerungsinformation(en) zu erzeugen. Wenn z.B. eine Phase eines verzögerten Rückkopplungssignals in einen bestimmten Verriegelungsbereich fällt, indem ein Verzögerungsgrad eines Rückkopplungssignals eingestellt wird, der durch die spannungsgesteuerte Verzögerungsleitung 16 verursacht wird, kann die DLL 14 eine Operation zur Verriegelungsverzögerung des Rückkopplungssignals starten.
Nach einer Ausführungsform kann die nachgebildete spannungsgesteuerte Verzögerungsleitung 18, die eine Nachbildung (Replica) der spannungsgesteuerten Verzögerungsleitung 16 ist, eine Vielzahl von zweiten Verzögerungselementen mit denselben Konfigurationen oder Eigenschaften wie die Vielzahl der in der spannungsgesteuerten Verzögerungsleitung 16 enthaltenen ersten Verzögerungselemente enthalten. Die von der DLL 14 empfangene(n) Verzögerungsinformation(en) kann/können der nachgebildeten spannungsgesteuerten Verzögerungsleitung 18 zugeführt werden, und die nachgebildete spannungsgesteuerte Verzögerungsleitung 18 kann durch Empfang eines Referenztaktsignals eine Vielzahl von Verzögerungsreferenztaktsignalen erzeugen, die jeweils um bis zu einer jeweils unterschiedlichen Verzögerungszeit verzögert sind. Jedes der mehreren Verzögerungsreferenztaktsignale kann jeweils um einen anderen Betrag verzögert werden. Das Referenztaktsignal kann eine zweite Frequenz aufweisen, die niedriger als eine erste Frequenz (oder eine hohe Frequenz) eines Rückkopplungssignals (oder eines Ausgangstaktsignals des VCO 40) ist, und ein Verhältnis der ersten Frequenz des Ausgangssignals (oder des Rückkopplungssignals), das durch die Unterabtast-PLL 30 phasenverriegelt ist, und der zweiten Frequenz des Referenztaktsignals kann ein Ziel-Bruchteil-Teilungsverhältnis aufweisen. Zum Beispiel kann die nachgebildete spannungsgesteuerte Verzögerungsleitung 18 eine Vielzahl von zweiten Verzögerungselementen enthalten, die in Reihe geschaltet sind und denen (eine) Verzögerungsinformation(en) zugeführt wird/werden, um ein empfangenes Signal um die gleiche Verzögerungszeit wie die Vielzahl der ersten Verzögerungselemente der spannungsgesteuerten Verzögerungsleitung 16 zu verzögern. Das empfangene Signal kann um den gleichen Betrag verzögert werden wie die Vielzahl der ersten Verzögerungselemente der spannungsgesteuerten Verzögerungsleitung 16. Die nachgebildete spannungsgesteuerte Verzögerungsleitung 18 kann eine Vielzahl von Verzögerungsreferenztaktsignalen ausgeben, die allmählich um so viel verzögert werden, wie die Verzögerungszeit vom empfangenen Referenztaktsignal zum DTC 12 beträgt. Beispielsweise kann eine Vielzahl von Verzögerungsreferenztaktsignalen über die jeweiligen Ausgangsenden der Vielzahl von zweiten Verzögerungselementen der nachgebildeten spannungsgesteuerten Verzögerungsleitung 18 an den DTC 12 ausgegeben werden.
Nach einer Ausführungsform kann der DTC 12 eine Vielzahl von Verzögerungsreferenztaktsignalen von der nachgebildeten spannungsgesteuerten Verzögerungsleitung 18 empfangen und ein Auswahlreferenztaktsignal aus der Vielzahl der Verzögerungsreferenztaktsignale erzeugen und das Auswahlreferenztaktsignal an die Unterabtast-PLL 30 ausgeben. Der DTC 12 kann ein Auswahlreferenztaktsignal mit einer Phase erzeugen, die auf der Grundlage eines Ziel-Bruchteil-Teilungsverhältnisses eingestellt wird. Zum Beispiel kann der DTC 12 ein Verzögerungsreferenztaktsignal aus der Vielzahl von Verzögerungsreferenztaktsignalen auswählen und ein Auswahlreferenztaktsignal durch Feineinstellung der Verzögerung für das ausgewählte Verzögerungsreferenztaktsignal erzeugen. Ein Feinverzögerungsbereich für das ausgewählte Verzögerungsreferenztaktsignal im DTC 12 kann einer konstanten Verzögerungszeit zwischen der Vielzahl von Verzögerungsreferenztaktsignalen entsprechen. Beispielsweise kann ein Feinverzögerungsbereich für das ausgewählte Verzögerungsreferenztaktsignal im DTC 12 innerhalb der konstanten Verzögerungszeit begrenzt werden. Der DTC 12 kann ein A-Bit-Signal (wobei A eine ganze Zahl von 1 oder höher ist) zur internen Auswahl eines der mehreren Verzögerungsreferenztaktsignale erzeugen und ein B-Bit-Signal (wobei B eine ganze Zahl von 1 oder höher ist) zur Einstellung der Verzögerung für das ausgewählte Verzögerungsreferenztaktsignal erzeugen. Das A-Bit-Signal kann eine größere, kleinere oder die gleiche Bit-Zahl wie die des B-Bit-Signals aufweisen.
Nach den vorstehend beschriebenen Ausführungsformen kann das Ausgangstaktsignal des VCO 40 durch die Unterabtast-PLL 30 phasenverriegelt sein, und das Ausgangstaktsignal kann an einen Abtastblock (z.B. einen Analog-Digital-Wandler (ADC) oder einen Digital-Analog-Wandler (DAC)) ausgegeben werden.
Es sei hier angemerkt, dass ein Implementierungsbeispiel des in 1 gezeigten Taktgenerators 1 lediglich ein Beispiel ist. Mindestkonfigurationen, auf die das erfinderische Konzept angewandt werden kann, können auf verschiedene andere Weise entworfen werden.
Die PLL-Schaltung PLL_CKT kann nach einer Ausführungsform durch die spannungsgesteuerte Verzögerungsleitung 16 (eine) Verzögerungsinformation(en) erzeugen, indem sie ein Ausgangstaktsignal vom VCO 40 als Rückkopplungssignal empfängt, und kann eine Vielzahl von Verzögerungsreferenztaktsignalen verwenden, die erzeugt werden, indem die Verzögerungsinformation(en) der nachgebildeten spannungsgesteuerten Verzögerungsleitung 18 in einer Bruchteil-Frequenzteilungs-basierten Phasenverriegelungsoperation zugeführt werden, wodurch die Auflösung für eine Phase eines Auswahlreferenztaktsignals effizient erhöht wird. Da ein Auswahlreferenztaktsignal durch Verwendung eines Ausgangstaktsignals vom VCO 40 erzeugt wird, kann Jitter des Ausgangstaktsignals im Auswahlreferenztaktsignal reflektiert werden. Die Jitter-Leistung der PLL PLL_CKT kann insgesamt verbessert werden, indem eine Zeitverschiebung zwischen dem von der Unterabtast-PLL-Schaltung 30 empfangenen Auswahlreferenztaktsignal und dem Ausgangstaktsignal des VCO 40 gemildert wird.
2 ist ein Ablaufdiagramm zur Beschreibung einer Phasenverriegelungsoperation einer PLL-Schaltung nach einer Ausführungsform. Im Folgenden wird 2 unter Bezugnahme auf 1 beschrieben.
Unter Bezugnahme auf 2 kann die PLL-Schaltung PLL_CKT in der Operation S100 eine erste Phasenverriegelungsoperationsoperation für ein vom VCO 40 ausgegebenes Ausgangstaktsignal unter Verwendung der Unterstützungs-PLL-Schaltung 20 durchführen. Nach einer Ausführungsform kann die erste Phasenverriegelungsoperation eine ganzzahlige Frequenzteilungs-basierte Phasenverriegelungsoperation sein. In anderen Ausführungsformen kann die erste Phasenverriegelungsoperation jedoch eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation sein, und ein Bruchteil-Teilungsverhältnis der ersten Phasenverriegelungsoperation kann durch die Bruchteil-Frequenzteilungs-Steuerschaltung 10 eingestellt werden. Die Unterstützungs-PLL-Schaltung 20 kann eine erste Phasenverriegelungsoperation zum Verriegeln einer Phase eines Ausgangstaktsignals des VCO 40 durchführen und kann die erste Phasenverriegelungsoperation durchführen, um eine Differenz zwischen einer Phase eines frequenzgeteilten Ausgangstaktsignals und einer Phase eines Referenztaktsignals innerhalb eines bestimmten Bereichs, im Folgenden als „Totzone“ bezeichnet, zu erzielen. Die Unterstützungs-PLL-Schaltung 20 kann deaktiviert werden, wenn eine Differenz zwischen einer Phase eines frequenzgeteilten Ausgangstaktsignals und einer Phase eines Referenztaktsignals in der Totzone liegt.
In der Operation S110 kann die PLL PLL_CKT eine zweite Phasenverriegelungsoperation für das vom VCO 40 ausgegebene Ausgangstaktsignal durchführen, indem sie die Unterabtast-PLL-Schaltung 30 verwendet. Nach einer Ausführungsform kann die zweite Phasenverriegelungsoperation eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation sein, und ein Bruchteil-Teilungsverhältnis der zweiten Phasenverriegelungsoperation kann durch die Bruchteil-Frequenzteilungs-Steuerschaltung 10 eingestellt werden. Zum Beispiel kann die Unterabtast-PLL 30 ein Auswahlreferenztaktsignal von der Bruchteil-Frequenzteilungs-Steuerschaltung 10 empfangen und somit, basierend auf dem Auswahlreferenztaktsignal, die zweite Phasenverriegelungsoperation durchführen.
Die Bruchteil-Frequenzteilungs-Steuerschaltung (10) nach einer Ausführungsform kann ein Ausgangstaktsignal vom VCO 40 empfangen und unter Verwendung der DLL 14 und der spannungsgesteuerten Verzögerungsleitung 16 (eine) Verzögerungsinformation(en) mit einer Frequenz des Ausgangstaktsignals erzeugen. Die Bruchteil-Frequenzteilungs-Steuerschaltung 10 kann die Verzögerungsinformation(en) auf die nachgebildete spannungsgesteuerte Verzögerungsleitung 18 anwenden und kann aus dem Referenztaktsignal unter Verwendung der nachgebildeten spannungsgesteuerten Verzögerungsleitung 18 eine Vielzahl von Verzögerungsreferenztaktsignalen erzeugen. Die Bruchteil-Frequenzteilungs-Steuerschaltung 10 kann ein Auswahlreferenztaktsignal aus der Vielzahl von Verzögerungsreferenztaktsignalen unter Verwendung des DTC 12 erzeugen und kann das Auswahlreferenztaktsignal an den Unterabtasttakt 30 ausgeben.
3A und 3B sind detaillierte Beispiel-Blockdiagramme eines Taktgenerators 100 nach den jeweiligen Ausführungsformen. Obwohl die Signale in 3A und 3B der Einfachheit halber einfach dargestellt sind, kann der VCO 101 in einigen Ausführungsformen Differenzsignale mit entgegengesetzten Phasen über zwei Leitungen ausgeben, und der Taktgenerator 100 kann implementiert werden, um unter Verwendung der Differenzsignale eine Phasenverriegelung durchzuführen. 3B veranschaulicht zusätzliche Signale und Signalwege, die im Taktgenerator 100 von 3A implementiert werden können.
Bezugnehmend auf 3A kann der Taktgenerator 100 eine Unterstützungs-PLL-Schaltung 20a, eine FFD-Steuerschaltung 10a, eine Unterabtast-PLL-Schaltung 30a (die Beispiele für die entsprechenden Schaltungen 20, 10 und 30 in 1 sind) und den VCO 101 enthalten. Die Unterstützungs-PLL-Schaltung 20a kann einen Teiler 102, einen Phasen-Frequenz-Detektor 103, eine Totzonenschaltung 104 und eine Ladungspumpe 105 enthalten. Die Unterabtast-PLL-Schaltung 30a kann einen Schleifenfilter 106, einen Abtaster 107, eine Transkonduktanz („GM“)-Schaltung 108 und einen Impulsgenerator 109 enthalten. Die FFD-Steuerschaltung 10a kann eine spannungsgesteuerte Verzögerungsleitung 110, eine DLL-Schaltung 111, eine nachgebildete spannungsgesteuerte Verzögerungsleitung 112 und einen DTC 113a enthalten.
Der Taktgenerator 100 unterscheidet sich geringfügig vom Taktgenerator 1 in 1 dadurch, dass sich die Unterstützungs-PLL-Schaltung 20 und die Unterabtast-PLL-Schaltung 30 von 1 das Schleifenfilter 106 teilen können, während das Schleifenfilter 106 als Teil der Unterabtast-PLL-Schaltung 30a von 3A enthalten ist.
Der VCO 101 kann ein Ausgangstaktsignal VCO_c1k dem Teiler 102 zuführen, wobei der Teiler 102 das Ausgangstaktsignal VCO clk frequenzteilen kann und einen frequenzgeteilten Takt DIV_clk dem Phasenfrequenzdetektor 103 zuführen kann. Der Teiler 102 kann als ganzzahliger Teiler implementiert werden. Der Phasen-Frequenz-Detektor 103 kann sowohl ein Referenztaktsignal Ref clk als auch den frequenzgeteilten Takt DIV clk empfangen und kann ein Erfassungsergebnis der Totzonenschaltung 104 zuführen, indem er eine Phasendifferenz (einen „Phasenversatz“) zwischen dem Referenztaktsignal Ref clk und dem frequenzgeteilten Takt DIV clk erfasst. Obwohl 3A zeigt, dass der Phasen-Frequenz-Detektor 103 das Referenztaktsignal Ref clk vom DTC 113a empfängt, kann in anderen Beispielen das Referenztaktsignal Ref clk über einen anderen Pfad empfangen werden. Die Totzonenschaltung 104 kann feststellen, ob sich eine Phasendifferenz zwischen dem Referenztaktsignal Ref clk und dem frequenzgeteilten Takt DIV clk in einer voreingestellten Totzone befindet oder nicht. Wenn die Phasendifferenz innerhalb der Totzone liegt, kann die Totzonenschaltung 104 in Verbindung mit der anderen Schaltung der Unterstützungs-PLL-Schaltung 20a eine erste Phasenverriegelungsoperation abschließen und kann die Unterstützungs-PLL-Schaltung 20a deaktivieren. Wenn sich die Phasendifferenz außerhalb der Totzone befindet, kann die Totzonenschaltung 104 ein vom Phasenfrequenzdetektor 103 empfangenes Erfassungsergebnis der Ladungspumpe 105 zuführen. Auf der Grundlage des Erfassungsergebnisses kann die Ladungspumpe 105 das Steuerspannungssignal Vctrl erzeugen und das Steuerspannungssignal Vctrl dem VCO 101 zuführen. Wie vorstehend beschrieben, kann, bis eine Phasendifferenz zwischen dem Referenztaktsignal Ref clk und dem frequenzgeteilten Takt DIV clk in die Totzone fällt, die erste Phasenverriegelungsoperation unter Verwendung des Teilers 102, des Phasenfrequenzdetektors 103, der Totzonenschaltung 104 und der Ladungspumpe 105 wiederholt werden. Anschließend kann der Taktgenerator 100 zur Feinphasenverriegelung des Ausgangstaktsignals VCO clk eine zweite Phasenverriegelungsoperation unter Verwendung einer Unterabtast-PLL-Schaltung durchführen.
Beispielsweise kann der VCO 101 das Ausgangstaktsignal VCO_clk phasenverriegelt durch die erste Phasenverriegelungsoperation dem Abtaster 107 in einem Rückkopplungspfad zuführen (und kann daher hier als Rückkopplungssignal bezeichnet werden). Der Abtaster 107 kann sowohl das Ausgangstaktsignal VCO_clk als auch das Referenztaktsignal Ref clk empfangen und ein Abtastspannungssignal V sam erzeugen, indem das Ausgangstaktsignal VCO_clk auf der Grundlage des Referenztaktsignals Ref clk abgetastet wird. Obwohl 3A zeigt, dass der Abtaster 107 das Referenztaktsignal Ref clk vom DTC 113a empfängt, ist das erfinderische Konzept nicht darauf beschränkt, und das Referenztaktsignal Ref clk kann über einen anderen Pfad empfangen werden. Der Abtaster 107 kann als Unterabtast-Phasendetektor bezeichnet werden. Die Transkonduktanzschaltung 108 kann das Abtastspannungssignal V sam empfangen, kann das Abtastspannungssignal V_sam basierend auf einem vom Impulsgenerator 109 empfangenen Impulssignal Pul in ein Abtaststromsignal I_sam umwandeln und kann das Abtaststromsignal I_sam an das Schleifenfilter 106 ausgeben. Das Schleifenfilter 106 kann das Steuerspannungssignal Vctrl durch Filtern des Abtaststromsignals I_sam erzeugen. Der Impulsgenerator 109 kann ein Auswahlreferenztaktsignal Ref_clk_sel vom DTC 113a empfangen und auf der Grundlage des Auswahlreferenztaktsignals Ref_clk_sel das Impulssignal Pul erzeugen. Detaillierte Beispielkonfigurationen des Impulsgenerators 109 werden nachstehend unter Bezugnahme auf 4 beschrieben, und eine Operation zur Erzeugung des Auswahlreferenztaktsignals Ref clk_sel wird nachstehend beschrieben.
Die spannungsgesteuerte Verzögerungsleitung 110 kann das Ausgangstaktsignal VCO_clk vom VCO 40 empfangen und darauf basierend ausgeben: (i) ein erstes Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1, das mit dem Ausgangstaktsignal VCO clk identisch ist (wodurch das Ausgangstaktsignal VCO clk effektiv durch dieses hindurch geleitet wird), und (ii) ein zweites Verzögerungs-Ausgangstaktsignal VCO_clk_Φn, das eine bestimmte Phasendifferenz Φn-Φ1 zum ersten Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 aufweist. Die spannungsgesteuerte Verzögerungsleitung 110 kann mehrere erste Verzögerungselemente enthalten, die in Reihe geschaltet sind, und das zweite Verzögerungs-Ausgangstaktsignal VCO_clk_Φn kann ein Signal sein, das durch sequentielles Durchleiten des Ausgangstaktsignals VCO_clk durch alle der mehreren ersten Verzögerungselemente erzeugt wird.
Die DLL-Schaltung 111 kann unter Verwendung des ersten Verzögerungs-Ausgangstaktsignals VCO_clk_Φ1 und des zweiten Verzögerungs-Ausgangstaktsignals VCO_clk_Φn, die von der spannungsgesteuerten Verzögerungsleitung 110 empfangen werden, eine Verzögerungs-Verriegelungsoperation durchführen und somit (eine) Verzögerungsinformation(en) VDLL bezüglich des Ausgangstaktsignals VCO clk erzeugen. Wenn z.B. die Anzahl der ersten Verzögerungselemente der spannungsgesteuerten Verzögerungsleitung 110 ‚K‘ beträgt, kann/können die Verzögerungsinformation(en) VDLL (eine) Information(en) zur Steuerung jedes der ersten Verzögerungselemente enthalten, um ein Signal um bis zu (Φn-Φ1)/K Grad zu verzögern. Bei der Verzögerungsinformation(en) VDLL kann es sich um eine Vorspannung handeln, die an jedes von mehreren ersten Verzögerungselementen der spannungsgesteuerten Verzögerungsleitung 110 angelegt wird. Wenn z.B. das zweite Verzögerungs-Ausgangstaktsignal VCO_clk_Φn eine Phasendifferenz von 360 Grad gegenüber dem ersten Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 aufweist und die Anzahl der ersten Verzögerungselemente der spannungsgesteuerten Verzögerungsleitung 110 32 beträgt, kann/können die Verzögerungsinformation(en) (eine) Information(en) zur Steuerung jedes der ersten Verzögerungselemente enthalten, um ein Signal um bis zu 11,25 Grad (eine Verzögerung um eine Zeit, die einer Phasendifferenz von 11,25 Grad entspricht) zu verzögern.
Die DLL-Schaltung 111 kann die Verzögerungsinformation(en) VDLL der nachgebildeten spannungsgesteuerten Verzögerungsleitung 112 zuführen. Die nachgebildete spannungsgesteuerte Verzögerungsleitung 112, die eine Nachbildung der spannungsgesteuerten Verzögerungsleitung 110 ist, kann mehrere zweite Verzögerungselemente mit denselben Konfigurationen oder Eigenschaften wie die mehreren ersten Verzögerungselemente in der spannungsgesteuerten Verzögerungsleitung 110 enthalten. Die von der DLL-Schaltung 111 empfangene(n) Verzögerungsinformation(en) VDLL kann/können auf die nachgebildete spannungsgesteuerte Verzögerungsleitung 112 angewendet werden. Die nachgebildete spannungsgesteuerte Verzögerungsleitung 112 kann das Referenztaktsignal Ref clk empfangen und darauf basierend eine Vielzahl von Verzögerungsreferenztaktsignalen Ref_clk_Φ1 bis Ref_clk_Φn erzeugen; und kann die Vielzahl von Verzögerungsreferenztaktsignalen Ref_clk_Φ1 bis Ref_clk_Φn an den DTC 113a ausgeben. Eine Verzögerungszeiteinheit in der nachgebildeten spannungsgesteuerten Verzögerungsleitung 112, an die die Verzögerungsinformation(en) VDLL angelegt wird, kann gleich oder ähnlich einer Verzögerungszeiteinheit in der spannungsgesteuerten Verzögerungsleitung 110 sein. Wenn z.B. angenommen wird, dass eine Verzögerungszeiteinheit der spannungsgesteuerten Verzögerungsleitung 110 eine Verzögerungszeit ist, die einer Phasendifferenz von 11,25 Grad relativ zum Ausgangstaktsignal VCO_clk entspricht, kann eine Verzögerungszeiteinheit in der nachgebildeten spannungsgesteuerten Verzögerungsleitung 112, an die die Verzögerungsinformation(en) VDLL angelegt wird/werden, gleich oder ähnlich der Verzögerungszeit sein, die einer Phasendifferenz von 11,25 Grad relativ zum Ausgangstaktsignal VCO_clk entspricht. In dieser Hinsicht kann ein n-tes Verzögerungsreferenztaktsignal Ref_clk_Φn, das durch die längste Verzögerung des Referenztaktsignals Ref clk durch die nachgebildete spannungsgesteuerte Verzögerungsleitung 112 erzeugt wird, gegenüber dem Referenztaktsignal Ref clk um eine Verzögerungszeit entsprechend einer 360-Grad-Phasendifferenz relativ zum Ausgangstaktsignal VCO clk verzögert werden.
Der DTC 113a kann das Auswahlreferenztaktsignal Ref_clk_sel aus der Vielzahl der Verzögerungsreferenztaktsignale Ref_clk_Φ1 bis Ref_clk_Φn erzeugen, die von der nachgebildeten spannungsgesteuerten Verzögerungsleitung 112 basierend auf einem Frequenz-Grobwert (FCV) und einem Frequenz-Feinwert (FFV) ausgegeben werden. Beispielsweise können der FCV und der FFV Bit-Daten sein, und wenn angenommen wird, dass der FCV und der FFV A-Bit-Daten bzw. B-Bit-Daten sind, kann der DTC 113a das Auswahlreferenztaktsignal Ref clk_sel erzeugen, das für einen Bruchteil-Frequenzteilungs-basierten Phasenverriegelungsoperation in [Gleichung 1] verwendet wird.
Der FCV, der FFV und die Frequenzteilungsinformation(en) DIV N, die im Folgenden beschrieben werden, sind externe Eingangssignale, die angelegt werden, um eine Frequenz einer PLL selbst von außen zu bestimmen und der FCV, der FFV und die Frequenzteilungsinformation(en) DIV_N können so eingestellt werden, dass die PLL ein breites Band abdeckt. $F_{VCO_clk} = F_{Ref_clk} * {N - \frac{FVC + (\frac{FFV}{2^{B}})}{2^{A}}}$
In [Gleichung 1] bezieht sich F_{VCO_clk} auf eine Frequenz des Ausgangstaktsignals VCO_clk, F_{Ref_clk} bezieht sich auf eine Frequenz des Referenztaktsignals Ref clk bezieht, und N bezieht sich auf ein bestimmtes ganzzahliges Teilungsverhältnis, N kann zum Beispiel einem ganzzahligen Teilungsverhältnis des Teilers 102 entsprechen. F_{VCO_clk} und F_{Ref_clk} kann ein Ziel-Bruchteil-Teilungsverhältnis durch das Auswahlreferenztaktsignal Ref_clk_sel aufweisen, das auf der Grundlage des FCV und des FFV erzeugt wird. Zum Beispiel kann ein ganzzahliges Teilungsverhältnis bestimmt werden, indem N für die PLL mit einem Ziel-Bruchteil-Teilungsverhältnis eingestellt wird, und ein Bruchteil-Teilungsverhältnis kann durch Einstellen des FCV (A Bit-Daten) und des FFV (B Bit-Daten) bestimmt werden.
Unter Bezugnahme auf 3B kann ein DTC 113b nach einer Ausführungsform ferner die Frequenzteilungsinformation(en) DIV N empfangen, die ein ganzzahliges Teilungsverhältnis N des Teilers 102 angibt/angeben, und somit ein Teilungsverhältnis-Steuersignal DIV_CS dem Teiler 102 zuführen, um eine Frequenzteilungsoperation bei einem Bruchteil-Teilungsverhältnis durchzuführen, das annähernd einem Ziel-Bruchteil-Teilungsverhältnis entspricht. Der DTC 113b kann das Teilungsverhältnis-Steuersignal DIV CS dem Teiler 102 während einer ersten Phasenverriegelungsoperation unter Verwendung der Unterstützungs-PLL-Schaltung 20a zuführen, und der Teiler 102 kann in einer Konfiguration implementiert werden, die in der Lage ist, ein Teilungsverhältnis auf der Grundlage des Teilungsverhältnis-Steuersignals DIV_CS zu ändern.
Obwohl die 3A und 3B die Ladungspumpe 105 und die Transkonduktanzschaltung 108 als getrennte Konfigurationen zeigen, handelt es sich hierbei lediglich um eine Ausführungsform, so dass das erfinderische Konzept nicht darauf beschränkt ist und die Transkonduktanzschaltung 108 des Taktgenerators 100 die Ladungspumpe 105 ersetzen kann.
4 ist ein Schaltungsdiagramm der Transkonduktanzschaltung 108 von 3A oder 3B nach einer Ausführungsform.
Unter Bezugnahme auf 4 kann die Transkonduktanzschaltung 108 erste und zweite Stromquellen IS1 und IS2 und erste und zweite Schalterschaltungen SW1 und SW2 enthalten. Die erste Stromquelle IS1 kann ein positives Stromsignal erzeugen, indem sie ein vom Abtaster 107 empfangenes positives Abtastspannungssignal V_samP umwandelt. Die zweite Stromquelle IS2 kann ein negatives Stromsignal erzeugen, indem sie ein vom Abtaster 107 empfangenes negatives Abtastspannungssignal V_samN umwandelt. Die ersten und zweiten Schalterschaltungen SW 1 und SW2 können als Reaktion auf das Impulssignal pul eine Schaltoperation durchführen, indem sie das Impulssignal pul vom Impulsgenerator 109 empfangen. Infolgedessen kann die Transkonduktanzschaltung 108 das Abtaststromsignal I_sam erzeugen und das Abtaststromsignal I_sam an das Schleifenfilter 106 ausgeben. Zum Beispiel kann das Abtaststromsignal I_sam die Transkonduktanzschaltung 108 durch die positive Stromsignalgröße der ersten Stromquelle IS1, die negative Stromsignalgröße der zweiten Stromquelle IS2 und ein Tastverhältnis des Impulssignals pul bestimmt werden. Wenn z.B. angenommen wird, dass das Tastverhältnis des Impulssignals pul 20% beträgt, kann die Größe des Abtaststromsignals I_sam 20% so groß sein wie die positive Stromsignalgröße der ersten Stromquelle IS 1.
5 ist ein Ablaufdiagramm zur Beschreibung eines Verfahrens zur Durchführung einer Bruchteil-Frequenzteilungs-basierten Unterabtast-PLL einer PLL-Schaltung nach einer Ausführungsform.
Unter Bezugnahme auf 5 kann eine PLL-Schaltung in der Operation S200 unter Verwendung einer spannungsgesteuerten Verzögerungsleitung (eine) Verzögerungsinformation(en) bezüglich eines Ausgangstaktsignals von einem VCO erhalten. In der Operation S210 kann die PLL-Schaltung die Verzögerungsinformation(en) an eine nachgebildete spannungsgesteuerte Verzögerungsleitung anlegen. In der Operation S220 kann die PLL-Schaltung ein Auswahlreferenztaktsignal aus einer Vielzahl von Verzögerungsreferenztaktsignalen erzeugen, die von der nachgebildeten spannungsgesteuerten Verzögerungsleitung erzeugt werden. In der Operation S230 kann die PLL-Schaltung eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation durchführen, indem sie eine Unterabtast-PLL unter Verwendung des Auswahlreferenztaktsignals durchführt.
6 ist ein Timing-Diagramm zum Beschreiben eines Verzögerungs-Ausgangstaktsignals VCO_clk_D, das eine spannungsgesteuerte Verzögerungsleitung durchlaufen hat, und eines Verzögerungsreferenztaktsignals Ref_clk_D, das eine nachgebildete spannungsgesteuerte Verzögerungsleitung durchlaufen hat, nach einer Ausführungsform. Nachfolgend werden zum besseren Verständnis Beschreibungen unter Bezugnahme auf 3A gegeben.
Unter Bezugnahme auf die 6 kann, wie vorstehend beschrieben, die spannungsgesteuerte Verzögerungsleitung 110 mehrere erste Verzögerungselemente enthalten, und wenn das Ausgangstaktsignal VCO_clk nacheinander die mehreren ersten Verzögerungselemente durchläuft, kann eine Frequenz des Ausgangstaktsignals VCO_clk schrittweise auf eine erste Zeit t1 (oder eine erste Phase Φ1), eine zweite Zeit t2 (oder eine zweite Phase (D2), eine dritte Zeit t3 (oder eine dritte Phase (D3), ..., eine (m-1)-te Zeit t(m-1) (oder eine (m-1)-te Phase Φ(m-1)), eine m-te Zeit tm (oder eine m-te Phase Φm) usw. verzögert werden. Wie in 3A dargestellt, kann die spannungsgesteuerte Verzögerungsleitung 110 so eingerichtet werden, dass das zweite Verzögerungs-Ausgangstaktsignal VCO_clk_Φn schließlich verzögert und das erste Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 mit der gleichen Phase wie das Ausgangstaktsignal VCO_clk an die DLL-Schaltung 111 ausgegeben wird. Die von der DLL-Schaltung 111 erzeugte(n) Verzögerungsinformation(en) VDLL kann/können zur Steuerung der nachgebildeten spannungsgesteuerten Verzögerungsleitung 112 dienen, um das Referenztaktsignal Ref clk schrittweise um die gleiche Verzögerungszeit wie die spannungsgesteuerte Verzögerungsleitung 110 zu verzögern.
Die nachgebildete spannungsgesteuerte Verzögerungsleitung 112 kann mehrere zweite Verzögerungselemente enthalten, und wenn die Verzögerungsinformation(en) VDLL an die mehreren zweiten Verzögerungselemente angelegt wird/werden und das Referenztaktsignal Ref clk die mehreren zweiten Verzögerungselemente sequentiell durchläuft, kann das Referenztaktsignal Ref clk schrittweise auf die erste Zeit t1, die zweite Zeit t2, die dritte Zeit t3, ..., die ](m-1)-te Zeit t(m-1), die m-te Zeit tm usw. verzögert werden. Die nachgebildete spannungsgesteuerte Verzögerungsleitung 112 kann eingerichtet werden, um die Vielzahl von Verzögerungsreferenztaktsignalen Ref_clk_Φ1 bis Ref_clk_Φn auszugeben. Wie vorstehend beschrieben, kann das Referenztaktsignal Ref clk, wenn die Verzögerungsinformation(en) VDLL an die nachgebildete spannungsgesteuerte Verzögerungsleitung 112 angelegt wird/werden, sequentiell um so viel verzögert werden, wie eine stärker fragmentierte Verzögerungszeit. Dadurch kann sich die Auflösung für eine Phase eines Auswahlreferenztaktsignals verbessern, und die Schaltungskomplexität kann möglicherweise nicht weiter zunehmen.
7 ist ein Blockdiagramm zur Beschreibung einer Operation einer DLL-Schaltung 111a nach einer Ausführungsform. Die DLL-Schaltung 111a von 7 kann einen Phasen-Frequenz-Detektor 11 1a_1 und eine Ladungspumpe 111a_2 enthalten. Eine spannungsgesteuerte Verzögerungsleitung 110a kann eine Vielzahl von ersten Verzögerungselementen D11 bis Dn1 enthalten. Eine nachgebildete spannungsgesteuerte Verzögerungsleitung 112a kann eine Vielzahl von zweiten Verzögerungselementen D12 bis Dn2 enthalten. Die nachgebildete spannungsgesteuerte Verzögerungsleitung 112a, die eine nachgebildete spannungsgesteuerte Verzögerungsleitung 110a ist, kann die Vielzahl von zweiten Verzögerungselementen D12 bis Dn2 mit denselben Konfigurationen oder Eigenschaften wie die Vielzahl von ersten Verzögerungselementen D11 bis Dn1, die in der spannungsgesteuerten Verzögerungsleitung 110a enthalten sind, enthalten. Zum Beispiel kann die Anzahl der zweiten Verzögerungselemente D12 bis Dn2 die gleiche sein wie die der ersten Verzögerungselemente D11 bis Dn1.
Die spannungsgesteuerte Verzögerungsleitung 110a kann das erste Verzögerungs-Ausgangstaktsignal VCO_clk Φ1 empfangen und das zweite Verzögerungs-Ausgangstaktsignal VCO_clk_Φn über die Vielzahl der ersten Verzögerungselemente D11 bis Dn1 verzögert an die DLL-Schaltung 111a ausgeben. Zum Beispiel kann das erste Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 ein Signal sein, das mit einem von einem VCO ausgegebenen Ausgangstaktsignal identisch ist, und das zweite Verzögerungs-Ausgangstaktsignal VCO_clk_Φn kann eine gewisse Phasendifferenz (z.B. 360 Grad) zum ersten Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 aufweisen. Der Phasen-Frequenz-Detektor 111a_1 kann das erste Verzögerungsausgangs-Taktsignal VCO_clk_Φ1 und das zweite Verzögerungsausgangs-Taktsignal VCO_clk_Φn empfangen und ein Erfassungsergebnis DR einer Ladungspumpe CP zuführen, indem er eine Phasendifferenz dazwischen erfasst. Auf der Grundlage des Erfassungsergebnisses DR kann die Ladungspumpe CP die Verzögerungsinformation(en) (oder eine Vorspannung) VDLL einstellen und die Verzögerungsinformation(en) VDLL der Vielzahl der ersten Verzögerungselemente D11 bis Dn1 zuführen. Die DLL-Schaltung 111a kann die vorstehende Verzögerungsverriegelungsoperation wiederholen, bis die Phasen des ersten Verzögerungsausgangstaktsignals VCO_clk_Φ1 und des zweiten Verzögerungsausgangstaktsignals VCO_clk_Φn einander entsprechen.
Die DLL-Schaltung 111a kann die Verzögerungsinformation(en) VDLL, die als Ergebnis der wiederholten Verzögerungsverriegelungsoperation erzeugt wird/werden, den mehreren zweiten Verzögerungselementen D12 bis Dn2 der nachgebildeten spannungsgesteuerten Verzögerungsleitung 112a zuführen. Die nachgebildete spannungsgesteuerte Verzögerungsleitung 112a kann ein empfangenes Referenztaktsignal Ref clk Schritt für Schritt verzögern und kann jedes der mehreren Verzögerungsreferenztaktsignale Ref_clk_Φ1 bis Ref_clk_Φn ausgeben. Die Vielzahl von Verzögerungsreferenztaktsignalen Ref_clk_Φ1 bis Ref_clk_Φn kann verwendet werden, um ein Auswahlreferenztaktsignal zu erzeugen, das für eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation unter Verwendung einer Unterabtast-PLL erforderlich ist.
8A ist ein Blockdiagramm einer DLL-Schaltung 111b nach einer Ausführungsform, und 8B ist ein Diagramm zur Beschreibung einer Operation der DLL-Schaltung 111b von 8A.
Unter Bezugnahme auf 8A kann die DLL-Schaltung 111b den ersten Schalter SW1, den zweiten Schalter SW2, einen Phasenfrequenzdetektor 111b_1, eine Ladungspumpe 111b_2, einen Verriegelungsdetektor 111b_3 und eine Zustandsmaschine 111b_4 enthalten. Vor der Durchführung einer Verzögerungsverriegelungsoperation unter Verwendung der Ladungspumpe 111b_2 kann die DLL-Schaltung 111b die Verzögerung des zweiten Verzögerungs-Ausgangstaktsignals VCO_clk_Φn so einstellen, dass es in einen bestimmten Verriegelungsbereich fällt und somit eine harmonische Verriegelung verhindert. Beispielsweise kann der Phasenfrequenzdetektor 111b_1 das erste Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 und das zweite Verzögerungs-Ausgangstaktsignal VCO_clk_Φn von der spannungsgesteuerten Verzögerungsleitung 110 empfangen und eine Phasendifferenz zwischen diesen beiden Signalen erfassen und ein erstes Erfassungsergebnis DR1 dem Verriegelungsdetektor 111b_3 zuführen. Der Verriegelungsdetektor 111b_3 kann als Reaktion auf ein erstes Aktivierungssignal EN1 aktiviert werden, kann auf der Grundlage des ersten Erfassungsergebnisses DR1 erfassen, ob eine Phase des zweiten Verzögerungsausgangstaktsignals VCO_clk_Φn in einen bestimmten Verriegelungsbereich fällt oder nicht, und kann ein Verriegelungserfassungsergebnis LDR der Zustandsmaschine 111b_4 zuführen. Auf der Grundlage des Verriegelungserfassungsergebnisses LDR kann die Zustandsmaschine 111b_4 ein Verzögerungssteuersignal DL der spannungsgesteuerten Verzögerungsleitung 110 zuführen. Auf der Grundlage des Verriegelungs-Erfassungsergebnisses LDR kann die Zustandsmaschine 111b_4 auch ein zweites Aktivierungssignal EN2 erzeugen und das zweite Aktivierungssignal EN2 dem ersten Schalter SW1 und dem zweiten Schalter SW2 zuführen.
Wenn z.B. eine Phase des zweiten Verzögerungs-Ausgangstaktsignals VCO_clk_Φn nicht in einen bestimmten Verriegelungsbereich fällt, kann die Zustandsmaschine 111b_4 das zweite Aktivierungssignal EN2 mit einem hohen Pegel erzeugen und ein neues Verzögerungs-Steuersignal DL erzeugen, um die Verzögerung des zweiten Verzögerungs-Ausgangstaktsignals VCO_clk_Φn anders als bisher einzustellen. Der Phasenfrequenzdetektor 111b_1, der Verriegelungsdetektor 111b_3 und die Zustandsmaschine 111b_4 können den vorstehenden Vorgang wiederholen, bis eine Phase des zweiten Verzögerungsausgangs-Taktsignals VCO_clk_Φn in einen bestimmten Verriegelungsbereich fällt.
Wenn, als ein weiteres Beispiel, eine Phase des zweiten Verzögerungs-Ausgangstaktsignals VCO_clk_Φn in einen bestimmten Verriegelungsbereich fällt, kann die Zustandsmaschine 111b_4 das zweite Aktivierungssignal EN2 mit einem niedrigen Pegel erzeugen und eine Operation zur Einstellung der Verzögerung des zweiten Verzögerungs-Ausgangstaktsignals VCO_clk_Φn stoppen. Anschließend kann der Phasenfrequenzdetektor 111b_1 eine Phasendifferenz zwischen dem ersten Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 und dem zweiten Verzögerungs-Ausgangstaktsignal VCO_clk_Φn erfassen und ein zweites Erfassungsergebnis DR2 der Ladungspumpe 111b_2 zuführen. Auf der Grundlage des zweiten Erfassungsergebnisses DR2 kann die Ladungspumpe 111b_2 die Verzögerungsinformation(en) VDLL erzeugen
Weiter bezogen auf 8B kann die Zustandsmaschine 111b_4 während eines Intervalls ‚t0‘ bis ‚t1‘ das zweite Aktivierungssignal EN2 mit einem hohen Pegel und das Verzögerungssteuersignal DL mit einem Wert von ‚D1‘ erzeugen. In dieser Hinsicht kann der Phasenfrequenz-Detektor 111b_1 eine Phasendifferenz zwischen dem ersten Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 und dem zweiten Verzögerungs-Ausgangstaktsignal VCO_clk_Φn erfassen und das erste Erfassungsergebnis DR1 dem Verriegelungsdetektor 111b_3 zuführen. Auf der Grundlage des ersten Erfassungsergebnisses DR1 kann der Verriegelungsdetektor 111b_3 eine Phase des zweiten Verzögerungsausgangstaktsignals VCO_clk_Φn als nicht in einen Verriegelungsbereich fallend erfassen und das Verriegelungserfassungsergebnis LDR der Zustandsmaschine 111b_4 zuführen. Während eines Intervalls ‚t1‘ bis ‚t2‘ kann die Zustandsmaschine 111b_4 das zweite Aktivierungssignal EN2 mit einem hohen Pegel und das Verzögerungssteuersignal DL mit einem Wert von ‚D2‘ erzeugen. In dieser Hinsicht kann der Phasenfrequenz-Detektor 111b_1 eine Phasendifferenz zwischen dem ersten Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 und dem zweiten Verzögerungs-Ausgangstaktsignal VCO_clk_Φn mit eingestellter Verzögerung erfassen und das erste Erfassungsergebnis DR1 dem Verriegelungsdetektor 111b_3 zuführen. Auf der Grundlage des ersten Erfassungsergebnisses DR1 kann der Verriegelungsdetektor 111b_3 eine Phase des zweiten Verzögerungsausgangstaktsignals VCO_clk_Φn als nicht in einen Verriegelungsbereich fallend erfassen und das Verriegelungserfassungsergebnis LDR der Zustandsmaschine 111b_4 zuführen. Während eines Intervalls ‚t2‘ bis ‚t3‘ kann die Zustandsmaschine 111b_4 das zweite Aktivierungssignal EN2 mit einem hohen Pegel und das Verzögerungssteuersignal DL mit einem Wert von ‚D3‘ erzeugen. Der Phasen-Frequenz-Detektor 111b_1 kann eine Phasendifferenz zwischen dem ersten Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 und dem zweiten Verzögerungs-Ausgangstaktsignal VCO_clk_Φn mit nachgeregelter Verzögerung erfassen und das erste Erfassungsergebnis DR1 dem Verriegelungsdetektor 111b_3 zuführen. Auf der Grundlage des ersten Erfassungsergebnisses DR1 kann der Verriegelungsdetektor 111b_3 eine Phase des zweiten Verzögerungsausgangstaktsignals VCO_clk_Φn als nicht in einen Verriegelungsbereich fallend detektieren und kann das Verriegelungserfassungsergebnis LDR der Zustandsmaschine 111b - 4 zuführen. Während eines Intervalls ‚t3‘ bis ‚t4‘ kann die Zustandsmaschine 111b_4 das zweite Aktivierungssignal EN2 mit einem hohen Pegel zu Beginn und das Verzögerungssteuersignal DL mit einem Wert von ‚D4‘ erzeugen. Der Phasen-Frequenz-Detektor 111b_1 kann eine Phasendifferenz zwischen dem ersten Verzögerungs-Ausgangstaktsignal VCO_clk_Φ1 und dem zweiten Verzögerungs-Ausgangstaktsignal VCO_clk_Φn mit nachgeregelter Verzögerung erfassen und das erste Erfassungsergebnis DR1 dem Verriegelungsdetektor 111b_3 zuführen. Auf der Grundlage des ersten Erfassungsergebnisses DR1 kann der Verriegelungsdetektor 111b_3 eine Phase des zweiten Verzögerungsausgangstaktsignals VCO_clk_Φn als in einen Verriegelungsbereich fallend erfassen und das Verriegelungserfassungsergebnis LDR der Zustandsmaschine 111b_4 zuführen. Die Zustandsmaschine 111b_4 kann das zweite Aktivierungssignal EN2 erzeugen, das nach einer bestimmten Zeit ab ‚t3‘ in einen niedrigen Pegel übergeht, und als Reaktion darauf, dass das zweite Aktivierungssignal EN2 einen niedrigen Pegel aufweist, kann die DLL-Schaltung 111b eine Verzögerungsverriegelungsoperation zur Erzeugung der Verzögerungsinformation(en) VDLL durchführen.
9 und 10 sind detaillierte Blockdiagramme des DTC 113a nach einer Ausführungsform.
Unter Bezugnahme auf 9 kann der DTC 113a einen Delta-Sigma-Modulator 113a_1, eine Frequenzzustandsmaschine 113a_2, einen Multiplexer 113a_3 und eine Feinzeitsteuerschaltung 113a_4 enthalten.
Der Delta-Sigma-Modulator 113a_1 kann den FFV empfangen und basierend auf dem FFV eine digitale Sequenz (DS) erzeugen und die DS der Frequenz-Zustandsmaschine 113a_2 zuführen. Der FFV kann zur Spezifizierung eines gewünschten Frequenzsyntheseverhältnisses dienen, um eine Phasenverriegelungsoperation nach einem Ziel-Bruchteil-Teilungsverhältnis durchzuführen. Der Delta-Sigma-Modulator 113a_1 kann den DS mit dem gleichen zeitgemittelten Verhältnis erzeugen, das dem FFV entspricht.
Die Frequenzzustandsmaschine 113a_2 kann den DS und den FCV empfangen und auf der Grundlage des DS und des FCV ein Phasensteuersignal (PCS) zur Steuerung einer Phase des Auswahlreferenztaktsignals Ref_clk_sel erzeugen. Die Frequenzzustandsmaschine 113a_2 kann einen Teil PCS_MSB mit dem höchstwertigen Bit (MSB) des PCS (im Folgenden als erstes Phasensteuersignal bezeichnet) dem Multiplexer 113a_3 und einen Teil PCS_LSB mit dem niedrigstwertigen Bit (LSB) des PCS (im Folgenden als zweites Phasensteuersignal bezeichnet) der Feinzeitsteuerschaltung 113a_4 zuführen.
Der Multiplexer 113a_3 kann die Vielzahl von Verzögerungsreferenztaktsignalen Ref_clk_Φ1 bis Ref_clk_Φn empfangen und basierend auf dem ersten Phasensteuersignal PCS_MSB eines der Vielzahl von Verzögerungsreferenztaktsignalen Ref_clk_Φ1 bis Ref_clk_Φn auswählen und ein ausgewähltes Verzögerungsreferenztaktsignal Ref_clk_Φm der Feinzeitsteuerschaltung 113a_4 zuführen. In dieser Hinsicht kann das erste Phasensteuersignal PCS_MSB mit Bitdaten implementiert werden, die der Anzahl der Vielzahl von Verzögerungsreferenztaktsignalen Ref_clk_Φ1 bis Ref_clk_Φn entsprechen. Wenn zum Beispiel die Anzahl der mehreren Verzögerungsreferenztaktsignale Ref_clk_Φ1 bis Ref_clk_Φn 32 beträgt, kann das erste Phasensteuersignal PCS_MSS mit 5-Bit-Daten implementiert werden.
Die Feinzeitsteuerschaltung 113a_4 kann das ausgewählte Verzögerungsreferenztaktsignal Ref_clk_Φm und das zweite Phasensteuersignal PCS_LSB empfangen und das Auswahlreferenztaktsignal Ref_clk_sel durch Feineinstellung einer Verzögerungszeit (oder einer Phase) des ausgewählten Verzögerungsreferenztaktsignals Ref_clk_Φm auf der Grundlage des zweiten Phasensteuersignals PCS_LSB erzeugen. Ein Verzögerungseinstellbereich des ausgewählten Verzögerungsreferenztaktsignals Ref_clk_Φm, der durch die Feinzeitsteuerschaltung 113a_4 eingestellt wird, kann innerhalb einer konstanten Verzögerungszeit zwischen der Vielzahl von Verzögerungsreferenztaktsignalen Ref_clk_Φ1 bis Ref_clk_Φn begrenzt werden. Wenn zum Beispiel eine Verzögerungszeit zwischen einem ersten Verzögerungsreferenztaktsignal Ref_clk_Φ1 und einem zweiten Verzögerungsreferenztaktsignal Ref_clk_Φ2'5' beträgt, kann der Verzögerungseinstellbereich innerhalb von ‚5‘ begrenzt werden.
Im Frequenzzustandsautomaten 113a_2 kann aufgrund der kontinuierlichen Aktualisierung des PCS ein Timing-Problem auftreten. Dementsprechend kann zur Lösung des vorstehenden Problems der Delta-Sigma-Modulator 113a_1 mit dem Auswahlreferenztaktsignal Ref clk sel synchronisiert werden, das von der Feinzeitsteuerschaltung 113a_4 ausgegeben wird, um den DS zu erzeugen, und die Frequenzzustandsmaschine 113a_2 kann mit dem n-ten Verzögerungsreferenztaktsignal Ref clk Φn synchronisiert werden, um den PCS zu erzeugen.
Unter weiterer Bezugnahme auf 10 kann der DTC 113b einen Delta-Sigma-Modulator 113b_1, eine Frequenzzustandsmaschine 113b_2, einen Multiplexer 113b_3 und eine Feinzeitsteuerschaltung 113b_4 enthalten. Nachfolgend wird hauptsächlich die Frequenzzustandsmaschine 113b_2 beschrieben, die im Vergleich zur Frequenzzustandsmaschine 113a_2 von 9 eine zusätzliche Operation durchführt.
Die Frequenzzustandsmaschine 113b_2 kann ferner die Frequenzteilungsinformation(en) DIV N empfangen, die ein ganzzahliges Teilungsverhältnis des Teilers 102 (von 3A) in einer Unterstützungs-PLL-Schaltung angibt, und kann somit das Teilungsverhältnis-Steuersignal DIV CS zur Steuerung des Teilers 102 (von 3A) erzeugen, um eine Frequenzteilungsoperation bei einem Bruchteil-Teilungsverhältnis durchzuführen, das einem Ziel-Bruchteil-Teilungsverhältnis nahe kommt. Beispielsweise kann während einer ersten Phasenverriegelungsoperation unter Verwendung der Unterstützungs-PLL-Schaltung die Frequenzzustandsmaschine 113b_2 das Teilungsverhältnis-Steuersignal DIV_CS erzeugen und das Teilungsverhältnis-Steuersignal DIV_CS dem Teiler 102 (von 3A) zuführen. In dieser Hinsicht kann der Teiler 102 (von 3A) eine Konfiguration enthalten, die in der Lage ist, ein Teilungsverhältnis auf der Grundlage des Teilungsverhältnis-Steuersignals DIV CS zu ändern.
11 ist ein Blockdiagramm einer Drahtlos-Kommunikationsvorrichtung 1000 nach einer Ausführungsform. Die Drahtlos- Kommunikationsvorrichtung 1000 kann einen digitalen Signalprozessor 1100, einen DAC 1200, einen ADC 1300, eine integrierte Funkfrequenzschaltung (RFIC) 1400, ein Frontendmodul 1500 und eine Antenne 1600 enthalten. Der digitale Signalprozessor 1100 kann ein Signal mit zu sendenden oder zu empfangenden Information(en) nach einem festgelegten Kommunikationsschema verarbeiten. Zum Beispiel kann der digitale Signalprozessor 1100 ein Signal nach einem Kommunikationsschema, wie z.B. Orthogonal Frequency-Division Multiplexing (OFDM), Orthogonal Frequency-Division Multiple Access (OFDMA), Wideband Code Division Multiple Access (WCDMA) oder High Speed Packet Access+ (HSPA+) verarbeiten.
Der DAC 1200 kann ein digitales Signal, das die zu übertragende(n) Information(en) enthält, in ein analoges Signal umwandeln und ein umgewandeltes Übertragungssignal dem RFIC 1400 zuführen. Der ADC 1300 kann ein vom RFIC 1400 empfangenes analoges Signal in ein digitales Signal umwandeln und ein umgewandeltes digitales Signal dem digitalen Signalprozessor 1100 zuführen.
Der RFIC 1400 kann einen ersten Mischer 1410, einen zweiten Mischer 1420 und eine PLL-Schaltung 1430 enthalten. Der RFIC 1400 kann ein Hochfrequenzsignal (HF)-Signal durch Aufwärtskonvertierung einer Frequenz eines Übertragungssignals in einem vom DAC 1200 empfangenen Basisband unter Verwendung des ersten Mischers 1410 und der PLL-Schaltung 1430 erzeugen. Der RFIC 1400 kann ein Basisbandsignal durch Abwärtskonvertierung einer Frequenz eines Empfangssignals in einem vom Frontendmodul 1500 empfangenen HF-Band unter Verwendung des zweiten Mischers 1420 und der PLL 1430 erzeugen. Die vorstehend unter Bezugnahme auf 1 bis 10 beschriebenen Ausführungsformen können alle auf die PLL 1430 angewendet werden.
Das Frontendmodul 1500 kann einen Verstärker, einen Duplexer usw. enthalten. Das Frontendmodul 1500 kann ein vom RFIC 1400 zugeführtes HF-Übertragungssignal verstärken und ein verstärktes Signal über die Antenne 1600 übertragen. In einigen Ausführungsformen kann die Drahtlos- Kommunikationsvorrichtung 1000 eine Vielzahl von Antennen 1600 enthalten, und das Frontend-Modul 1500 kann ein HF-Übertragungssignal für jedes Frequenzband trennen und dasselbe an die entsprechende Antenne 1600 übertragen.
12 ist ein Diagramm, das Kommunikationsvorrichtungen zeigt, die Taktgeneratoren zur Durchführung einer Phasenverriegelungoperation eines Takts nach einer Ausführungsform enthält.
Unter Bezugnahme auf 12 können ein Hausgerät 2100, Haushaltsvorrichtungen 2120, eine Unterhaltungsvorrichtung 2140 und ein Access Point (AP) 2200 jeweils einen Taktgenerator zur Durchführung einer Phasenverriegelungsoperation eines Takts nach Ausführungsformen enthalten. In einigen Ausführungsformen können das Hausgerät 2100, die Haushaltsvorrichtungen 2120, die Unterhaltungsvorrichtung 2140 und der AP 2200 ein IoT-Netzwerksystem (IoT = Internet of Things, Internet der Dinge) bilden. Die in 12 gezeigten Kommunikationsvorrichtungen sind lediglich ein Beispiel, und es versteht sich von selbst, dass andere, nicht in 12 gezeigte Kommunikationsvorrichtungen je nach Ausführungsform ebenfalls eine Drahtlos-Kommunikationsvorrichtung enthalten können.
13 ist ein Blockdiagramm einer IoT-Vorrichtung 3000 nach einer Ausführungsform. Die IoT-Vorrichtung 3000 kann einen Anwendungsprozessor 3100, einen Sender-/Empfänger 3200, einen Speicher 3300, eine Anzeige 3400, einen Sensor 3500 und eine Ein-/Ausgabevorrichtung (E/A-Vorrichtung) 3600 enthalten.
Die IoT-Vorrichtung 3000 kann über den Sender-/Empfänger 3200 mit externen Einheiten kommunizieren. Der Sender-/Empfänger 3200 kann eine Modem-Kommunikationsschnittstelle sein, die z.B. für drahtgebundene lokale Netzwerke (LAN), Drahtlos-Kommunikationsschnittstellen mit kurzer Reichweite wie Bluetooth, Wireless Fidelity (Wi-Fi) und Zigbee, Stromleitungskommunikation (PLC) oder mobile zellulare Netzwerke wie 3G (3. Generation), LTE (LTE = Long Term Evolution) usw. zugänglich ist. Der Sender-/Empfänger 3200 kann einen Taktgenerator nach den vorstehend beschriebenen Ausführungsformen enthalten.
Der Anwendungsprozessor 3100 kann den gesamten Betrieb der IoT-Vorrichtung 3000 und den Betrieb von Konfigurationen der IoT-Vorrichtung 3000 steuern. Der Anwendungsprozessor 3100 kann verschiedene Operationen durchführen. In einigen Ausführungsformen kann der Anwendungsprozessor 3100 einen einzelnen Kern oder mehrere Kerne enthalten.
Der Sensor 3500 kann z.B. ein Bildsensor zur Erfassung eines Bildes sein. Der Sensor 3500 kann an den Anwendungsprozessor 3100 angeschlossen werden und kann (eine) generierte Bildinformation(en) an den Anwendungsprozessor 3100 übertragen. Der Sensor 3500 kann ein Biosensor zur Erfassung einer biometrischen/biometrischer Information(en) sein. Bei dem Sensor 3500 kann es sich um einen beliebigen Sensor handeln, z.B. einen Beleuchtungsstärkesensor, einen akustischen Sensor oder einen Beschleunigungssensor.
Die Anzeige 3400 kann (eine) interne Statusinformation(en) der IoT-Vorrichtung 3000 anzeigen. Die Anzeige 3400 kann einen (nicht gezeigten) Berührungssensor enthalten. Die Anzeige 3400 kann auch eine Eingabe- oder Ausgabefunktion und das Erscheinungsbild einer Benutzerschnittstelle enthalten. Ein Benutzer kann die IoT-Vorrichtung 3000 über einen Berührungssensor und eine Benutzerschnittstelle steuern.
Die Ein-/Ausgabevorrichtung 3600 kann eine Eingabeeinheit, wie etwa ein Berührungsfeld, ein Tastenfeld, eine Eingabetaste usw. und eine Ausgabeeinheit, wie etwa eine Anzeige, einen Lautsprecher usw. enthalten. Der Speicher 3300 kann einen Steuerbefehlscode, Steuerdaten oder Benutzerdaten zur Steuerung der IoT-Vorrichtung 3000 speichern. Der Speicher 3300 kann mindestens einen flüchtigen Speicher oder einen nichtflüchtigen Speicher enthalten.
Die IoT-Vorrichtung 3000 kann darüber hinaus eine Stromversorgungseinheit mit einer Batterie zur internen Stromversorgung oder zur Aufnahme der Stromversorgung von außen enthalten. Die IoT-Vorrichtung 3000 kann darüber hinaus eine Speichervorrichtung enthalten. Die Speichervorrichtung kann ein nichtflüchtiges Medium, wie z.B. eine Festplatte (HDD), eine Festkörperplatte (SSD), eine eingebettete Multimediakarte (eMMC) oder ein universeller Flash-Speicher (UFS) sein. Die Speichervorrichtung kann (eine) durch die Ein-/Ausgabevorrichtung 3600 bereitgestellte Benutzerinformation(en) sowie einzelne durch den Sensor 3500 gesammelte Abtastinformation(en) speichern.
Ein Ausgangstaktsignal kann in mindestens einigen der vorstehend genannten Komponenten der IoT-Vorrichtung 3000, z.B. im Anwendungsprozessor 3100, im Sender-/Empfänger 3200, im Speicher 3300, in der Anzeige 3400, im Sensor 3500 und in der Ein-/Ausgabevorrichtung 3600, verwendet werden und das Ausgangstaktsignal kann von einem Taktgenerator nach Ausführungsformen des erfinderischen Konzepts, wie sie im Zusammenhang mit den vorstehenden 1-10 beschrieben sind, erzeugt werden.
Während das erfinderische Konzept insbesondere unter Bezugnahme auf Ausführungsformen davon gezeigt und beschrieben wurde, wird davon ausgegangen, dass darin verschiedene Änderungen in Form und Einzelheiten vorgenommen werden können, ohne vom Geist und Umfang der folgenden Ansprüche abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

KR 1020190125676 [0001]

Claims

Phasenregelschleifen (PLL)-Schaltung, umfassend: einen spannungsgesteuerten Oszillator, der eingerichtet ist, um ein Ausgangstaktsignal zu erzeugen; eine Unterabtast-PLL-Schaltung, die eingerichtet ist, um das Ausgangstaktsignal als Rückkopplungssignal zu empfangen und darauf basierend eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation durchzuführen; und eine Bruchteil-Frequenzteilungs-Steuerschaltung, die eingerichtet ist, um ein Auswahlreferenztaktsignal für die Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation der Unterabtast-PLL-Schaltung zuzuführen, wobei die Bruchteil-Frequenzteilungs-Steuerschaltung umfasst: eine spannungsgesteuerte Verzögerungsleitung, die eingerichtet ist, um das Rückkopplungssignal zu leiten und auf der Grundlage des Rückkopplungssignals (eine) Verzögerungsinformation(en) zu erzeugen; eine nachgebildete spannungsgesteuerte Verzögerungsleitung, an die die Verzögerungsinformation(en) angelegt wird/werden und die eingerichtet ist, um ein Referenztaktsignal zu leiten, um eine Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen, die jeweils um bis zu einer unterschiedlichen jeweiligen Verzögerungszeit verzögert sind; und einen Digital-Zeit-Wandler (DTC), der eingerichtet ist, um das Auswahlreferenztaktsignal aus der Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen und das Auswahlreferenztaktsignal an die Unterabtast-PLL-Schaltung auszugeben.
PLL-Schaltung nach Anspruch 1, wobei die nachgebildete spannungsgesteuerte Verzögerungsleitung eine Vielzahl von Verzögerungselementen umfasst, die dieselben Eigenschaften wie eine Vielzahl von Verzögerungselementen innerhalb der spannungsgesteuerten Verzögerungsleitung aufweisen.
PLL-Schaltung nach Anspruch 1, wobei eine Frequenz des Referenztaktsignals einen Wert aufweist, der durch Anwenden eines Ziel-Bruchteil-Teilungsverhältnisses auf eine Frequenz des Ausgangstaktsignals erhalten wird, das durch die Unterabtast-PLL-Schaltung phasenverriegelt ist.
PLL-Schaltung nach Anspruch 1, wobei die Bruchteil-Frequenzteilungs-Steuerschaltung ferner eine Verzögerungsregelschleife (DLL)-Schaltung umfasst, die mit der spannungsgesteuerten Verzögerungsleitung verbunden und eingerichtet ist, um die Verzögerungsinformation(en) durch Verriegelungsverzögerung des Rückkopplungssignals, das die spannungsgesteuerte Verzögerungsleitung durchlaufen hat, zu erzeugen.
PLL-Schaltung nach Anspruch 4, wobei die Verzögerungsinformation(en) eine Vorspannung für eine Vielzahl von Verzögerungselementen umfasst, die in der spannungsgesteuerten Verzögerungsleitung enthalten sind.
PLL-Schaltung nach Anspruch 4, wobei die DLL-Schaltung mit der nachgebildeten spannungsgesteuerten Verzögerungsleitung verbunden ist und ferner eingerichtet ist, um die Verzögerungsinformation(en) der nachgebildeten spannungsgesteuerten Verzögerungsleitung zuzuführen.
PLL-Schaltung nach Anspruch 4, wobei die spannungsgesteuerte Verzögerungsleitung mehrere erste Verzögerungselemente umfasst, die in Reihe geschaltet und eingerichtet sind, um jeweils ein empfangenes Signal um bis zu der gleichen Verzögerungszeit zu verzögern, um ein verzögertes Rückkopplungssignal, das einen bestimmten Phasenversatz gegenüber dem Rückkopplungssignal aufweist, auszugeben.
PLL-Schaltung nach Anspruch 7, wobei die nachgebildete spannungsgesteuerte Verzögerungsleitung mehrere zweite Verzögerungselemente umfasst, die in Reihe geschaltet und eingerichtet sind, um ein empfangenes Signal um so viel wie die gleiche Verzögerungszeit der mehreren ersten Verzögerungselemente der spannungsgesteuerten Verzögerungsleitung zu verzögern, und ferner eingerichtet ist, um die mehreren Verzögerungsreferenztaktsignale allmählich von dem Referenztaktsignal an den DTC über jeweilige Ausgangsenden der mehreren zweiten Verzögerungselemente verzögert auszugeben.
PLL-Schaltung nach Anspruch 4, wobei die DLL-Schaltung ferner eingerichtet ist, um eine Operation zur Verriegelungsverzögerung des Rückkopplungssignals zu starten, wenn eine Phase des verzögerten Rückkopplungssignals in einen bestimmten Verriegelungsbereich fällt, indem sie einen durch die spannungsgesteuerte Verzögerungsleitung verursachten Verzögerungsgrad des Rückkopplungssignals einzustellen, um eine harmonische Verriegelung zu verhindern.
PLL-Schaltung nach Anspruch 1, in dem der DTC umfasst: einen Multiplexer, der eingerichtet ist, um ein Verzögerungsreferenztaktsignal aus der Vielzahl von Verzögerungsreferenztaktsignalen auszugeben; und eine Feinzeitsteuerschaltung (FTC), die eingerichtet ist, um das Auswahlreferenztaktsignal zu erzeugen, indem die Verzögerung für das vom Multiplexer ausgegebene Verzögerungsreferenztaktsignal eingestellt wird.
PLL-Schaltung nach Anspruch 10, wobei eine Bitanzahl eines ersten Bitsignals, das für die Auswahl des Multiplexers empfangen wird, größer als eine Bitanzahl eines zweiten Bitsignals ist, das für den Einstelloperation der FTC-Schaltung empfangen wird.
PLL-Schaltung nach Anspruch 10, wobei ein Verzögerungseinstellbereich der FTC-Schaltung einer konstanten Verzögerungszeit zwischen den mehreren Verzögerungsreferenztaktsignalen entspricht.
PLL-Schaltung nach Anspruch 10, die ferner eine Unterstützungs-PLL-Schaltung umfasst, die eingerichtet ist, um eine ganzzahlige Frequenzteilungs-basierte Phasenverriegelungsoperation an dem Ausgangstaktsignal vor der Bruchteil-Frequenzteilungs-basierten Phasenverriegelungsoperation der Unterabtast-PLL-Schaltung durchzuführten wobei der DTC eingerichtet ist, um ein Teilungsverhältnis in der ganzzähligen Frequenzteilungs-basierten Phasenverriegelungsoperation einzustellen, um das Ausgangstaktsignal zu erzeugen, das eine Frequenz aufweist, die ungefähr gleich einem Zielteilungsverhältnis der Bruchteil-Frequenzteilungs-basierten Phasenverriegelungsoperation innerhalb eines bestimmten Bereichs ist.
Phasenregelschleifen (PLL)-Schaltung, umfassend: einen spannungsgesteuerten Oszillator, der eingerichtet ist, um ein Ausgangstaktsignal zu erzeugen; eine Unterabtast-PLL-Schaltung, die eingerichtet ist, um das Ausgangstaktsignal als Rückkopplungssignal zu empfangen und darauf basierend eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation durchzuführen; und eine Bruchteil-Frequenzteilungs-Steuerschaltung, die eingerichtet ist, um ein Auswahlreferenztaktsignal für die Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation der Unterabtast-PLL-Schaltung zuzuführen; (eine) Verzögerungsinformation(en) bezüglich einer konstanten Verzögerungszeit innerhalb eines Zyklus des Rückkopplungssignals zu erzeugen, indem eine Verzögerungsoperation unter Verwendung des Rückkopplungssignals durchgeführt wird, wenn das Rückkopplungssignal eine erste Frequenz aufweist; auf der Grundlage der Verzögerungsinformation(en) eine Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen, die allmählich um bis zu der Verzögerungszeit verzögert werden, indem ein Referenztaktsignal mit einer zweiten Frequenz verwendet wird; und das Auswahlreferenztaktsignal unter Verwendung der Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen.
PLL-Schaltung nach Anspruch 14, wobei dann, wenn eine Phase des Ausgangstaktsignals durch die Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation verriegelt wird, die erste Frequenz und die zweite Frequenz ein Ziel-Bruchteil-Teilungsverhältnis aufweisen.
PLL-Schaltung nach Anspruch 14, wobei die Bruchteil-Frequenzteilungs-Steuerschaltung einen Digital-Zeit-Wandler (DTC) umfasst, umfassend: einen Multiplexer, der eingerichtet ist, um ein Verzögerungsreferenztaktsignal aus der Vielzahl von Verzögerungsreferenztaktsignalen auszugeben; und eine Feinzeitsteuer (FTC)-Schaltung, die eingerichtet ist, um das Auswahlreferenztaktsignal zu erzeugen, indem die Verzögerung für das Verzögerungsreferenztaktsignal-Ausgangssignal vom Multiplexer einzustellen.
PLL-Schaltung nach Anspruch 16, wobei der DTC ferner einen Delta-Sigma-Modulator umfasst, der eingerichtet ist, um ein erstes Bitsignal für die Auswahl des Multiplexers und ein zweites Bitsignal für eine Feinzeitsteuerung und eine Frequenzzustandsmaschine zu erzeugen.
PLL-Schaltung nach Anspruch 14, wobei die Bruchteil-Frequenzteilungs-Steuerschaltung eine spannungsgesteuerte Verzögerungsleitung, die eingerichtet ist, um das Rückkopplungssignal zu empfangen, um die Verzögerungsinformation(en) zu erzeugen, und eine nachgebildete spannungsgesteuerte Verzögerungsleitung umfasst, die eingerichtet ist, um das Referenztaktsignal zu empfangen, um die Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen, wobei die nachgebildete spannungsgesteuerte Verzögerungsleitung die gleichen Konfigurationen wie die der spannungsgesteuerten Verzögerungsleitung aufweist, um eine allmähliche Verzögerungsoperation um so viel wie die gleiche Verzögerungszeit der spannungsgesteuerten Verzögerungsleitung durchzuführen, wenn die Verzögerungsinformation(en) auf die nachgebildete spannungsgesteuerte Verzögerungsleitung angelegt wird.
PLL-Schaltung nach Anspruch 18, wobei die Verzögerungsinformation(en) eine Vorspannung für eine Vielzahl von Verzögerungselementen umfasst, die in der spannungsgesteuerten Verzögerungsleitung umfasst sind.
Taktgenerator umfassend: einen spannungsgesteuerten Oszillator, der eingerichtet ist, um ein Ausgangstaktsignal zu erzeugen; eine Unterstützungs-Phasenregelschleifen (PLL)-Schaltung, die eingerichtet ist, um eine ganzzahlige frequenzteilungsbasierte Phasenverriegelungsoperation am Ausgangstaktsignal durchzuführen; eine Unterabtast-PLL-Schaltung, die eingerichtet ist, um nach der ganzzahligen frequenzteilungsbasierten Phasenverriegelungsoperation eine Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation an dem Ausgangstaktsignal durchzuführen; und eine Bruchteil-Frequenzteilungs-Steuerschaltung, die eingerichtet ist, um ein Auswahlreferenztaktsignal für die Bruchteil-Frequenzteilungs-basierte Phasenverriegelungsoperation der Unterabtast-PLL-Schaltung zuzuführen, wobei die Bruchteil-Frequenzteilungs-Steuerschaltung umfasst: eine spannungsgesteuerte Verzögerungsleitung, die eingerichtet ist, um ein Rückkopplungssignal zur Erzeugung einer/von Verzögerungsinformation(en) zu leiten; eine nachgebildete spannungsgesteuerte Verzögerungsleitung, an die die Verzögerungsinformation(en) angelegt wird/werden, die die gleichen Eigenschaften wie die spannungsgesteuerte Verzögerungsleitung umfasst und eingerichtet ist, um zur Erzeugung einer Vielzahl von Verzögerungsreferenztaktsignalen, die um bis zu einer jeweils unterschiedlichen Verzögerungszeit verzögert sind, ein Referenztaktsignal zu leiten, und einen Digital-Zeit-Wandler (DTC), der eingerichtet ist, um das Auswahlreferenztaktsignal aus der Vielzahl von Verzögerungsreferenztaktsignalen zu erzeugen und das Auswahlreferenztaktsignal an die Unterabtast-PLL-Schaltung auszugeben.