CN116170012B - 一种具有频率保持和参考频率平滑切换的锁相环电路 - Google Patents
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- 238000001514 detection method Methods 0.000 claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 7
- 238000012545 processing Methods 0.000 claims description 24
- 238000003491 array Methods 0.000 claims description 3
- 238000012544 monitoring process Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 8
- 238000012423 maintenance Methods 0.000 abstract 1
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000011084 recovery Methods 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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Abstract
本发明公开了一种具有频率保持和参考频率平滑切换的锁相环电路，包括时钟丢失检测模块、时间数字转换器、数字时间转换器、鉴相器、电荷泵、环路滤波器、比较器、压控振荡器、分频器、参考电压产生模块和开关。利用比较器的输出调节压控振荡器的电容阵列，使压控振荡器的控制电压Vctrl在锁相环锁定后恒等于参考电压，不会随PVT条件变化而变化。在参考时钟信号丢失后，电路直接采用参考电压作为压控振荡器的控制电压，当参考时钟信号重新接入后，调整数字时间转换器的输出延迟，实现新的参考时钟信号与反馈时钟信号的时钟沿对齐。本发明在参考时钟信号重新接入后无需重新锁定的过程，降低了输出频率的波动，提高了环路的稳定性。
Description
技术领域
本发明设计半导体集成电路领域，具体涉及一种具有频率保持和参考频率平滑切换的锁相环电路。
背景技术
锁相环电路广泛应用于各类芯片中，是射频电路不可或缺的一部分。其输出时钟信号的性能决定了整个射频***的性能。在实际应用中，参考时钟信号丢失是无法避免的。传统的锁相环电路在参考时钟信号丢失时，输出频率会产生极大的变化，影响环路的稳定性。当前已有的解决方法是在参考时钟信号丢失时利用数模转换器检测压控振荡器的控制电压Vcrtl的值，再利用模数转换器调整压控振荡器控制电压，使其保持稳定。但由于数模转换器和模数转换器存在较大的延迟，在实际工程应用中控制电压Vcrtl的值仍然会产生跳变，影响锁相环的输出频率。
此外，当参考时钟信号重新接入时，传统的锁相环电路又需要耗费较长的时间进行重新锁定。这个过程中锁相环的输出频率会不断变化，这对电路的工作状态有很大的影响，会导致电路***性能下降或无法正常操作。因此，如何合理设计锁相环环路，避免由于参考时钟信号丢失和重新接入产生的锁相环输出频率变化成为亟待解决的问题。
发明内容
本发明的目的在于：解决现有技术中的缺陷，提出一种具有频率保持和参考频率平滑切换的锁相环电路，利用比较器的输出调节压控振荡器的电容阵列，使压控振荡器的控制电压Vcrtl在锁相环锁定后恒等于参考电压Vref，且不会随PVT条件变化而变化。在参考时钟信号丢失后，电路直接采用Vref作为压控振荡器的控制电压，有效解决了因参考时钟信号丢失而产生的输出频率跳变问题。另一方面，该电路采用时间数字转换器和数字时间转换器，当参考时钟信号重新接入后，由时间数字转换器监测参考时钟信号和反馈时钟信号的相位差，调整数字时间转换器的输出延迟，可以在参考时钟信号重新接入的一到二个周期内实现新的参考时钟信号与反馈时钟信号的时钟沿对齐。当时间数字转换器监测到新的参考时钟信号和反馈时钟信号的相位差很小时，再切换成鉴相器/电荷泵环路工作。该电路在参考时钟信号重新接入后无需重新锁定的过程，大大降低了输出频率的波动，提高了环路的稳定性。无论是在参考时钟丢失后还是重新接入后，该电路的输出频率都保持稳定。
为实现上述目的，本发明提供如下技术方案：一种具有频率保持和参考频率平滑切换的锁相环电路，其特征在于，包括：时钟信号处理模块、以及与时钟信号处理模块分别连接的锁相环功能模块、Vcrtl电压控制模块；所述锁相环功能模块、与Vcrtl电压控制模块相连。
所述时钟信号处理模块用于接收并实时监测外部参考时钟信号CLKref，同时产生反馈时钟信号CLKfb；根据参考时钟信号CLKref、及其反馈时钟信号CLKfb的相位差，通过输出脉冲信号，控制其所连接的锁相环功能模块、以及Vcrtl电压控制模块，为该锁相环电路所连接的后续电路提供控制后的基准时钟信号。
进一步地，前述的时钟信号处理模块包括:时钟信号丢失检测模块（10）、数字时间转换器（11）、以及时间数字转换器（12）。
所述时钟信号丢失检测模块（10）的输入端（101）、以及数字时间转换器（11）的输入端（111）分别作为时钟信号处理模块的输入端，用于接收参考时钟信号CLKref，
所述时钟信号丢失检测模块（10）的输出端（102）与时间数字转换器（12）的控制端（123)相连;且时钟信号丢失检测模块（10）的输出端（102）作为时间信号处理模块的第一输出端与Vcrtl电压控制模块、以及锁相环功能模块分别相连。所述时间数字转换器（12）的输出端（124）与数字时间转换器（11）的控制端（112）相连，用于控制数字时间转换器（11）的输出延迟。所述数字时间转换器（11）的输出端（113）作为时间信号处理模块的第二输出端与锁相环功能模块相连，用于输出与参考时钟信号CLKref频率相同，相位差受数字时间转换器（11）输出延迟控制的新的时钟信号CLKNEW；且数字时间转换器（11）的输出端（113）与时间数字转换器（12）的第二输入端（122）相连。
时间数字转换器（12）的第一输入端（121）作为时钟信号处理模块的反馈信号接收端，接受来自锁相环功能模块输出的反馈时钟信号CLKfb。
进一步地，前述的锁相环功能模块包括：鉴相器（13）、电荷泵（14）、环路滤波器（15）、压控振荡器（16）、以及连接分频器（17）。所述鉴相器（13）的第一输出端（133）与电荷泵（14）的第一输入端（141）相连，用于鉴相器（13）向电荷泵（14）输出新的时钟信号CLKNEW，所述鉴相器的第二输出端（134）与电荷泵（14）的第二输入端（142）相连，用于鉴相器（13）向电荷泵（14）输出反馈时钟信号CLKfb，同时根据CLKNEW和CLKfb相位差产生电荷泵的控制信号。所述电荷泵（14）的输出端（143）作为锁相环功能模块的第一输出端与电压控制模块相连。
所述鉴相器（13）作为锁相环功能模块的第一输入端，接受来数字时间转换器（11）的输出端（113）输出的信号。电荷泵（14）的控制端（144）接受来自时钟信号丢失检测模块（10）的输出端（102）的输出信号。所述环路滤波器（15）的输入端（151）通过电压控制模块接受来自电荷泵（14）的输出信号；所述环路滤波器（15）的输出端（152）与压控振荡器（16）的输入端（161）相连；
所述压控振荡器（16）的输出端（162）与连接分频器（17）的输入端（171）相连，所述连接分频器（17）输出端（172）作为锁相环功能模块的第二输出端与时间数字转换器（12）的第一输入端（121）相连；所述压控振荡器（16）的输出端（162）作为锁相环功能模块的输出端为锁相环电路所连接的后续电路提供控制后的基准时钟信号。
进一步地，前述的Vcrtl电压控制模块包括：比较器（18）、参考电压产生模块（19）、以及开关（20）。所述参考电压产生模块（19）的输出端（191）与比较器（18）的第一输入端（181）相连，用于向比较器（18）输出参考电压Vref；
所述参考电压产生模块（19）的输出端（191）与开关（20）的第一输入端（201）相连。所述比较器（18）的第二输入端（182）与开关（20）的第三输入端（203）相连。所述开关（20）作为Vcrtl电压控制模块的输入端，接受来自时信号钟丢失检测模块（10）的输出端（102）的输出信号；所述开关（20）的第三输入端（203）与环路滤波器（15）的输入端（151）相连。所述比较器（18）的输出端（183）作为Vcrtl电压控制模块的输出端与压控振荡器（16）的电容阵列控制端（163）相连。
进一步地，前述的时间数字转换器（12）用于相位检测，采用1bit的二进制鉴相器。
进一步地，前述的压控振荡器（16）包括多个并联的可调的电容阵列。
相较于现有技术，本发明的有益效果如下：
解决了传统的锁相环电路和采用AD/DA的锁相环电路在参考时钟信号丢失时产生的输出频率跳变问题。
在参考时钟信号重新接入后无需重新锁定的过程，大大降低了输出频率的波动，提高了环路的稳定性。
附图说明
图1为本发明的一种锁相环电路结构示意图。
图2为本发明的压控振荡器结构示意图。
图3为本发明的工作过程的压控振荡器调制电压Vctrl的波形图。
图4为本发明的参考时钟信号恢复时的参考时钟和反馈时钟波形图。
图5为本发明的参考时钟和反馈时钟调整新的参考时钟信号过程波形图。
实施方式
为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
在本发明中参照附图来描述本发明的各方面，附图中示出了许多说明性实施例。本发明的实施例不局限于附图所述。应当理解，本发明通过上面介绍的多种构思和实施例，以及下面详细描述的构思和实施方式中的任意一种来实现，这是因为本发明所公开的构思和实施例并不限于任何实施方式。另外，本发明公开的一些方面可以单独使用，或者与本发明公开的其他方面的任何适当组合来使用。
如图1所示的，本发明的锁相环电路结构示意图。一种具有频率保持和参考频率平滑切换的锁相环电路，包括：时钟信号处理模块、以及与时钟信号处理模块分别连接的锁相环功能模块、Vcrtl电压控制模块；所述锁相环功能模块、与Vcrtl电压控制模块相连。
所述时钟信号处理模块用于接收并实时监测外部参考时钟信号CLKref，同时产生反馈时钟信号CLKfb；根据外部参考时钟信号CLKref、及其反馈时钟信号CLKfb的相位差，通过输出脉冲信号，控制其所连接的锁相环功能模块、以及Vcrtl电压控制模块，为该锁相环电路所连接的后续电路提供控制后的基准时钟信号。
所述时钟信号处理模块包括:时钟信号丢失检测模块Clock lose detect10、数字时间转换器DTC11、以及时间数字转换器TDC12。
所述时钟信号丢失检测模块Clock lose detect10的输入端101、以及数字时间转换器DTC11的输入端111分别作为时钟信号处理模块的输入端，用于接收参考时钟信号CLKref，
所述时钟信号丢失检测模块Clock lose detect10的输出端102与时间数字转换器TDC12的控制端123相连;且时钟信号丢失检测模块Clock lose detect10的输出端102作为时间信号处理模块的第一输出端与电压控制模块、以及锁相环功能模块分别相连。
所述时间数字转换器TDC12的输出端124与数字时间转换器DTC11的控制端112相连，用于控制数字时间转换器DTC11的输出延迟。
所述数字时间转换器DTC11的输出端113作为时间信号处理模块的第二输出端与锁相环功能模块相连，用于输出与参考时钟信号CLKref频率相同，相位差受数字时间转换器DTC11输出延迟控制的新的时钟信号CLKNEW；且数字时间转换器DTC11的输出端113与时间数字转换器TDC12的第二输入端122相连。
时间数字转换器TDC12的第一输入端121作为时钟信号处理模块的反馈信号接收端，接受来自锁相环功能模块输出的反馈时钟信号CLKfb。
所述锁相环功能模块包括：鉴相器PFD13、电荷泵CP14、环路滤波器LPF15、压控振荡器VCO16、以及分频器/N17。所述鉴相器PFD13的第一输出端133与电荷泵CP14的第一输入端141相连，用于鉴相器PFD13向电荷泵CP14输出新的时钟信号CLKNEW，所述鉴相器PFD13的第二输出端134与电荷泵CP14的第二输入端142相连，用于鉴相器PFD13向电荷泵CP14输出反馈时钟信号CLKfb，同时根据CLKNEW和CLKfb相位差产生电荷泵的控制信号。
所述电荷泵CP14的输出端143作为锁相环功能模块的第一输出端与电压控制模块相连。所述鉴相器PFD13作为锁相环功能模块的第一输入端，接受来数字时间转换器11的输出端113输出的信号；电荷泵CP14的控制端144接受来自时钟信号丢失检测模块Clock losedetect10的输出端102的输出信号。所述环路滤波器LPF15的输入端151通过电压控制模块接受来自电荷泵CP14的输出信号；所述环路滤波器LPF15的输出端152与压控振荡器VCO16的输入端161相连。
如图2所示的压控振荡器示意图。所述压控振荡器VCO16的输出端162与连接分频器/N17的输入端171相连，所述分频器/N17输出端172作为锁相环功能模块的第二输出端与时间数字转换器TDC12的第一输入端121相连；所述压控振荡器VCO16的输出端162作为锁相环功能模块的输出端为锁相环电路所连接的后续电路提供控制后的基准时钟信号。压控振荡器VCO16包括多个并联的可调的电容阵列。
所述Vcrtl电压控制模块包括:比较器Compare18、参考电压产生模块VrefGenerator19、以及开关20。参考电压产生模块Vref Generator19的输出端191与比较器Compare18的第一输入端181相连，用于向比较器Compare18输出参考电压Vref。
所述参考电压产生模块Vref Generator19的输出端191与开关20的第一输入端201相连。所述比较器Compare18的第二输入端182与开关20的第三输入端203相连。所述开关20作为Vcrtl电压控制模块的输入端，接受来自时钟信号丢失检测模块Clock losedetect10的输出端102的输出信号；所述开关20的第三输入端203与环路滤波器LPF15的输入端151相连。所述比较器Compare18的输出端183作为Vcrtl电压控制模块的输出端与压控振荡器VCO16的电容阵列控制端163相连。
当该锁相环电路开始工作时，其具体包括如下的工作过程：
当参考时钟信号未丢失时，开关20置于第二输入端，锁相环环路正常工作，时间数字转换器TDC12不工作，数字时间转换器DTC11的输出延迟为0，数字时间转换器DTC11的输出CLKNEW即为参考时钟信号CLKref。鉴相器PFD13根据参考时钟信号CLKref和反馈时钟信号CLKfb的相位差产生电荷泵CP14的控制信号，电荷泵CP14产生调制电压Vctrl，经过环路滤波器LPF15控制压控振荡器VCO16的输出频率。同时，比较器Compare18将调制电压Vctrl和参考电压Vref相比较，根据比较结果控制接入压控振荡器VCO16的可变电容阵列，从而改变调制电压Vctrl的大小，使其逐渐逼近参考电压Vref。当锁相环环路锁定时，该电路满足压控振荡器VCO16的输出时钟频率锁定在参考时钟频率的N倍，同时压控振荡器VCO16的调制电压Vctrl等于Vref，且不会随PVT条件变化而变化。
如图3所示，当参考时钟信号丢失时，时钟信号丢失检测模块Clock losedetect10输出一个脉冲信号，控制开关20置于第一输入端，即电荷泵CP14输出端与环路滤波器LPF15输入端断开，此时压控振荡器VCO16的调制电压Vctrl不再受电荷CP14泵输出影响，而是由参考电压产生模块Vref Generator19的输出控制。时间数字转换器TDC12开始工作，同时，电荷泵CP14输出高阻。这种情况下调制电压不会因为参考时钟信号丢失而产生跳变，因此压控振荡器VCO16的输出时钟频率可以保持稳定。
如图4所示参考时钟信号恢复时的参考时钟和反馈时钟波形图，当参考时钟信号重新接入时，时间数字转换器TDC12在参考时钟输入的第一个周期对参考时钟信号CLKref和反馈时钟信号CLKfb的上升沿进行采样，检测二者的相位差并调整数字时间转换器的输出延迟，产生新的参考时钟信号CLKNEW。调整过程如图5所示，具体如下：第一种情况，如果相位差t1小于参考时钟信号CLKref的半个周期，则直接将数字时间转换器DTC11的输出延迟设置为t1。第二种情况，如果相位差t2大于参考时钟信号CLKREF的半个周期，则首先利用数字时间转换器DTC11将参考时钟信号CLKref翻转，再重新检测翻转后的时钟信号和反馈时钟信号CLKfb的相位差t3，并调整数字时间转换器DTC11的输出延迟为t3。最终实现数字时间转换器DTC11输出的新的时钟信号CLKNEW与参考时钟信号CLKref频率相等，同时相位与反馈时钟信号CLKfb相同。该过程可以在参考时钟信号CLKref恢复的一到二个周期内实现。当时间数字转换器TDC12监测到新的参考时钟信号CLKNEW和反馈时钟信号CLKfb的相位差很小时，再输出一个脉冲信号，将开关20置于第二输出端，鉴相器PFD13/电荷泵CP14环路重新正常工作。
本文所提出的电路最大的优势在于，无论是在参考时钟丢失后还是重新接入后，该电路的输出频率都保持稳定。
虽然本发明已以较佳实施例阐述如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (3)
1.一种具有频率保持和参考频率平滑切换的锁相环电路，其特征在于，包括：时钟信号处理模块、以及与时钟信号处理模块分别连接的锁相环功能模块、Vcrtl电压控制模块；所述锁相环功能模块、与Vcrtl电压控制模块相连；
所述时钟信号处理模块用于接收并实时监测外部参考时钟信号CLKref，同时产生反馈时钟信号CLKfb；根据外部参考时钟信号CLKref、及其反馈时钟信号CLKfb的相位差，通过输出脉冲信号，控制其所连接的锁相环功能模块、以及Vcrtl电压控制模块，为该锁相环电路所连接的后续电路提供控制后的基准时钟信号；
所述时钟信号处理模块包括:时钟信号丢失检测模块（10）、数字时间转换器（11）、以及时间数字转换器（12）；
所述时钟信号丢失检测模块（10）的输入端（101）、以及数字时间转换器（11）的输入端（111）分别作为时钟信号处理模块的输入端，用于接收参考时钟信号CLKref，
所述时钟信号丢失检测模块（10）的输出端（102）与时间数字转换器（12）的控制端（123)相连;且时钟信号丢失检测模块（10）的输出端（102）作为时间信号处理模块的第一输出端与Vcrtl电压控制模块、以及锁相环功能模块分别相连；
所述时间数字转换器（12）的输出端（124）与数字时间转换器（11）的控制端（112）相连，用于控制数字时间转换器（11）的输出延迟；
所述数字时间转换器（11）的输出端（113）作为时间信号处理模块的第二输出端与锁相环功能模块相连，用于输出与参考时钟信号CLKref频率相同，相位差受数字时间转换器（11）输出延迟控制的新的时钟信号CLKNEW；且数字时间转换器（11）的输出端（113）与时间数字转换器（12）的第二输入端（122）相连；
时间数字转换器（12）的第一输入端（121）作为时钟信号处理模块的反馈信号接收端，接受来自锁相环功能模块输出的反馈时钟信号CLKfb；
所述锁相环功能模块包括：鉴相器（13）、电荷泵（14）、环路滤波器（15）、压控振荡器（16）、以及连接分频器（17）；
所述鉴相器（13）的第一输出端（133）与电荷泵（14）的第一输入端（141）相连，用于鉴相器（13）向电荷泵（14）输出新的时钟信号CLKNEW，所述鉴相器的第二输出端（134）与电荷泵（14）的第二输入端（142）相连，用于鉴相器（13）向电荷泵（14）输出反馈时钟信号CLKfb，同时根据CLKNEW和CLKfb相位差产生电荷泵的控制信号；
所述电荷泵（14）的输出端（143）作为锁相环功能模块的第一输出端与电压控制模块相连；
所述鉴相器（13）作为锁相环功能模块的第一输入端，接受来数字时间转换器（11）的输出端（113）输出的信号；
电荷泵（14）的控制端（144）接受来自时钟信号丢失检测模块（10）的输出端（102）的输出信号；
所述环路滤波器（15）的输入端（151）通过电压控制模块接受来自电荷泵（14）的输出信号；所述环路滤波器（15）的输出端（152）与压控振荡器（16）的输入端（161）相连；
所述压控振荡器（16）的输出端（162）与连接分频器（17）的输入端（171）相连，所述连接分频器（17）输出端（172）作为锁相环功能模块的第二输出端与时间数字转换器（12）的第一输入端（121）相连；所述压控振荡器（16）的输出端（162）作为锁相环功能模块的输出端为锁相环电路所连接的后续电路提供控制后的基准时钟信号；
所述Vcrtl电压控制模块包括：比较器（18）、参考电压产生模块（19）、以及开关（20）；
所述参考电压产生模块（19）的输出端（191）与比较器（18）的第一输入端（181）相连，
用于向比较器（18）输出参考电压VREF；
所述参考电压产生模块（19）的输出端（191）与开关（20）的第一输入端（201）相连；
所述比较器（18）的第二输入端（182）与开关（20）的第三输入端（203）相连；
所述开关（20）作为Vcrtl电压控制模块的输入端，接受来自时钟信号丢失检测模块（10）的输出端（102）的输出信号；所述开关（20）的第三输入端（203）与环路滤波器（15）的输入端（151）相连；
所述比较器（18）的输出端（183）作为Vcrtl电压控制模块的输出端与压控振荡器（16）的电容阵列控制端（163）相连。
2.根据权利要求1所述的一种具有频率保持和参考频率平滑切换的锁相环电路，其特征在于，所述时间数字转换器（12）用于相位检测，采用1bit的二进制鉴相器。
3.根据权利要求1所述的一种具有频率保持和参考频率平滑切换的锁相环电路，其特征在于：所述压控振荡器（16）包括若干个并联的可调的电容阵列。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310458100.8A CN116170012B (zh) | 2023-04-26 | 2023-04-26 | 一种具有频率保持和参考频率平滑切换的锁相环电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310458100.8A CN116170012B (zh) | 2023-04-26 | 2023-04-26 | 一种具有频率保持和参考频率平滑切换的锁相环电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116170012A CN116170012A (zh) | 2023-05-26 |
| CN116170012B true CN116170012B (zh) | 2023-07-25 |
Family
ID=86413543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310458100.8A Active CN116170012B (zh) | 2023-04-26 | 2023-04-26 | 一种具有频率保持和参考频率平滑切换的锁相环电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116170012B (zh) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4649362B2 (ja) * | 2006-04-19 | 2011-03-09 | 株式会社東芝 | 発振器制御装置 |
| CN101079630B (zh) * | 2006-05-23 | 2010-05-12 | 中兴通讯股份有限公司 | 一种用于实现时钟相位平滑切换的数字锁相环装置及方法 |
| JP5694696B2 (ja) * | 2010-07-15 | 2015-04-01 | ラピスセミコンダクタ株式会社 | 周波数シンセサイザ装置及び変調周波数変位調整方法 |
| CN103346790B (zh) * | 2013-07-19 | 2016-01-13 | 苏州磐启微电子有限公司 | 一种快速锁定的频率综合器 |
| CN104506190B (zh) * | 2014-12-18 | 2017-03-08 | 华为技术有限公司 | 数字小数分频锁相环控制方法及锁相环 |
| CN107634761B (zh) * | 2017-09-29 | 2020-11-13 | 中国科学院半导体研究所 | 一种数字锁相环频率综合装置 |
| KR102527388B1 (ko) * | 2018-04-06 | 2023-04-28 | 삼성전자주식회사 | 디지털-타임 컨버터 회로를 포함하는 위상 고정 루프 회로, 클럭 신호 생성기 및 이의 동작 방법 |
| KR20210007454A (ko) * | 2019-07-11 | 2021-01-20 | 삼성전자주식회사 | 위상 고정 회로, 이를 포함하는 동작 방법 및 트랜시버 |
| KR20210042748A (ko) * | 2019-10-10 | 2021-04-20 | 삼성전자주식회사 | Pll 회로 및 이를 포함하는 클록 발생기 |
| CN110719100B (zh) * | 2019-11-19 | 2021-04-23 | 复旦大学 | 一种分数频全数字锁相环及其控制方法 |
| CN112994687B (zh) * | 2019-12-18 | 2021-12-17 | 澜至科技(上海)有限公司 | 一种参考时钟信号注入锁相环电路及消除失调方法 |
| US11418199B1 (en) * | 2021-05-21 | 2022-08-16 | Infineon Technologies Ag | Phase locked loop with parallel phase detection circuits |
| CN114513204B (zh) * | 2021-12-28 | 2022-09-09 | 宁波奥拉半导体股份有限公司 | 一种多环路的锁相环电路及电路板组件 |
| CN115459766A (zh) * | 2022-09-29 | 2022-12-09 | 新郦璞科技(上海)有限公司 | 基于频率相位补偿的快速锁定频率综合器 |
-
2023
- 2023-04-26 CN CN202310458100.8A patent/CN116170012B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN116170012A (zh) | 2023-05-26 |
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| SE01 | Entry into force of request for substantive examination | ||
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